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JP5170101B2 - 半導体装置とその製造方法 - Google Patents

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Description

本発明は、半導体装置とその製造方法に関する。
近年、強誘電体の分極反転を利用して情報を強誘電体キャパシタに保持する強誘電体メモリ（FeRAM: Ferroelectric Random Access Memory）の開発が進められている。強誘電体メモリは、電源を切っても保持された情報が消失しない不揮発性メモリであり、高集積度、高速駆動、高耐久性、及び低消費電力等を実現できることから特に注目されている。
特許文献１及び特許文献２に記載されるように、強誘電体キャパシタを構成する強誘電体膜の材料としては、残留分極電荷量が大きなPZT(Lead Zirconate Titanate: Pb(Zr,Ti)O3)若しくはSBT(SrBi2Ta2O9)等のペロプスカイト結晶構造の強誘電体酸化物が用いられる。
強誘電体酸化物は、水素及び水分等の還元性物質によって還元されてその強誘電体特性が容易に劣化してしまう。
そこで、特許文献１では、強誘電体膜を保護するためのエンキャップ層としてアルミナ膜を形成している（段落番号００３９）。
同様に、特許文献２でも、アルミナ膜によりキャパシタを包み込むようにしている（段落番号００３０）。
特開２００５−１８３８４２号公報 特開２００６−２０２８４８号公報
本発明の目的は、キャパシタ誘電体膜の強誘電体特性を高い状態に維持することが可能な半導体装置とその製造方法を提供することにある。
好適な一つの実施態様によれば、トランジスタが形成された半導体基板と、前記半導体基板と前記トランジスタのそれぞれの上方に形成された第１の層間絶縁膜と、前記第１の層間絶縁膜の上に形成された強誘電体キャパシタと、前記第１の層間絶縁膜と前記強誘電体キャパシタのそれぞれの上に形成された第２の層間絶縁膜と、前記第２の層間絶縁膜の上に形成された配線と、前記配線の上面に形成され、該配線の側面には形成されていない、酸化物強誘電体からなる保護膜と、前記第２の層間絶縁膜及び前記保護膜の上に、プラズマを用いる成膜方法により形成された第３の層間絶縁膜とを有する半導体装置が提供される。
また、別の実施態様によれば、半導体基板にトランジスタを形成する工程と、前記半導体基板と前記トランジスタのそれぞれの上方に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜の上に強誘電体キャパシタを形成する工程と、前記第１の層間絶縁膜と前記強誘電体キャパシタのそれぞれの上に第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜の上に配線を形成する工程と、前記配線の上面に形成され、該配線の側面には形成されていない、酸化物強誘電体からなる保護膜を形成する工程と、前記第２の層間絶縁膜と前記配線と前記保護膜の上に、プラズマを用いる成膜方法により第３の層間絶縁膜を形成する工程とを有する半導体装置の製造方法が提供される。
図１（ａ）、（ｂ）は、調査に用いたFeRAMの製造途中の断面図（その１）である。 図２（ａ）、（ｂ）は、調査に用いたFeRAMの製造途中の断面図（その２）である。 図３（ａ）、（ｂ）は、調査に用いたFeRAMの製造途中の断面図（その３）である。 図４は、調査に用いたFeRAMの製造途中の断面図（その４）である。 図５（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その１）である。 図６（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その２）である。 図７（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その３）である。 図８（ａ）、（ｂ）は、第１実施形態に係る半導体装置の製造途中の断面図（その４）である。 図９は、第１実施形態に係る半導体装置の製造途中の断面図（その５）である。 図１０は、第１実施形態に係る半導体装置の製造途中の断面図（その６）である。 図１１は、第１実施形態に係る半導体装置の製造途中の断面図（その７）である。 図１２は、第１実施形態に係る半導体装置の製造途中の断面図（その８）である。 図１３は、第１実施形態に係る半導体装置の製造途中の断面図（その９）である。 図１４は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図１５は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図１６は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図１７は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図１８は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図１９は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図２０は、第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図２１は、第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図２２は、第１実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図２３は、第１実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図２４は、第１実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図２５は、第１実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図２６は、第１実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図２７は、第１実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図２８は、第１実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図２９は、第１実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図３０は、第１実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図３１は、第１実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図３２は、キャパシタ誘電体膜の残留分極量の調査結果を示すグラフである。 図３３は、第１、第２実施形態で使用されるプラズマCVD法の構成図である。 図３４（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その１）である。 図３５（ａ）、（ｂ）は、第２実施形態に係る半導体装置の製造途中の断面図（その２）である。 図３６は、第２実施形態に係る半導体装置の製造途中の断面図（その３）である。 図３７は、第２実施形態に係る半導体装置の製造途中の断面図（その４）である。 図３８は、第２実施形態に係る半導体装置の製造途中の断面図（その５）である。 図３９は、第２実施形態に係る半導体装置の製造途中の断面図（その６）である。 図４０は、第２実施形態に係る半導体装置の製造途中の断面図（その７）である。 図４１は、第２実施形態に係る半導体装置の製造途中の断面図（その８）である。 図４２は、第２実施形態に係る半導体装置の製造途中の断面図（その９）である。 図４３は、第２実施形態に係る半導体装置の製造途中の断面図（その１０）である。 図４４は、第２実施形態に係る半導体装置の製造途中の断面図（その１１）である。 図４５は、第２実施形態に係る半導体装置の製造途中の断面図（その１２）である。 図４６は、第２実施形態に係る半導体装置の製造途中の断面図（その１３）である。 図４７は、第２実施形態に係る半導体装置の製造途中の断面図（その１４）である。 図４８は、第２実施形態に係る半導体装置の製造途中の断面図（その１５）である。 図４９は、第２実施形態に係る半導体装置の製造途中の断面図（その１６）である。 図５０は、第２実施形態に係る半導体装置の製造途中の断面図（その１７）である。 図５１は、第２実施形態に係る半導体装置の製造途中の断面図（その１８）である。 図５２は、第２実施形態に係る半導体装置の製造途中の断面図（その１９）である。 図５３は、第２実施形態に係る半導体装置の製造途中の断面図（その２０）である。
（調査結果について）
本実施形態の説明に先立ち、本願発明者が行った調査結果について説明する。
強誘電体酸化物よりなるキャパシタ誘電体膜は、FeRAMの製造時に様々な要因でダメージを受ける。
例えば、キャパシタ誘電体膜の上方に酸化シリコンよりなる層間絶縁膜を成膜する工程では、成膜雰囲気中に水素等の還元性物質が含まれるので、その水素によってキャパシタ誘電体膜が還元して劣化してしまう。
更に、本願発明者の経験によれば、その層間絶縁膜をプラズマCVD(Chemical Vapor Deposition)法で形成する場合には、キャパシタ誘電体膜にプラズマダメージが入ることも知られている。このプラズマダメージは、上部電極に電気的に接続されている配線がプラズマに曝されることで顕著に発生することが実験的に明らかとなっている。また、上部電極若しくはキャパシタ誘電体膜がプラズマ雰囲気に露出している場合でもキャパシタ誘電体膜にプラズマダメージが入る。
これら還元性物質及びプラズマダメージに起因したキャパシタ誘電体膜の劣化は、配線上に絶縁性水素バリア膜を形成することによって回避されると考えられる。
以下に、そのような絶縁性水素バリア膜を備えたFeRAMについて説明する。
図１〜図４は、本願発明者が調査に用いたFeRAMの製造途中の断面図である。
最初に、図１（ａ）に示す断面構造を得るまでの工程について説明する。
まず、LOCOS(Local Oxidation of Silicon)法によりシリコン基板１に素子分離絶縁膜１１を形成する。そして、この素子分離絶縁膜１１で画定されたシリコン基板１の活性領域にMOSトランジスタTRを形成する。
次いで、シリコン基板１の上側全面に、窒化シリコン（SiN）よりなるカバー絶縁膜１１と酸化シリコン(SiO2)よりなる下地絶縁膜１３とをプラズマCVD法により形成する。
更に、下地絶縁膜１３の上に強誘電体キャパシタQを形成する。そのキャパシタQは、下から順に、プラチナよりなる下部電極１５、PZTよりなるキャパシタ誘電体膜１６、及び酸化イリジウム(IrO2)よりなる上部電極１７をこの順に積層してなる。
その後、還元性物質からキャパシタ誘電体膜１６を保護するために、アルミナよりなる第１絶縁性水素バリア膜１８でキャパシタQを覆う。
そして、その第１絶縁性水素バリア膜１８の上に酸化シリコンよりなる第１の層間絶縁膜１９を形成した後、フォトリソグラフィにより第１の層間絶縁膜１９をパターニングし、図示のように第１〜第３ホール１９ａ〜１９ｃを形成する。
その後、トランジスタTRに至る第３ホール１９ｃ内に、タングステンを主にして構成される導電性プラグ２０を埋め込む。
次に、図１（ｂ）に示すように、第１、第２ホール１９ａ、１９ｂ内と第１の層間絶縁膜１９の上に、アルミニウム膜を主体とする金属積層膜２１をスパッタ法により形成する。
更に、金属積層膜２１の上にフォトレジスト塗布し、それを露光、現像してレジストパターン２２を形成する。
続いて、図２（ａ）に示すように、レジストパターン２２をマスクにして金属積層膜２１をパターニングし、配線２３を形成する。
そして、図２（ｂ）に示すように、レジストパターン２３をアッシングして除去し、その後、薬液と純水を用いたウエット処理によりレジスト残渣を除去する。
そのようなウエット処理により配線２３は水分を吸収した状態となる。また、ウエット処理によりレジスト残渣を完全に除去するのは困難であるため、ハイドロカーボン等のようなレジストに起因した不純物が配線２３の表面に付着している可能性がある。
このように水分やハイドロカーボンが配線２３に付着していると、次に形成される膜と配線２３との間に膜剥がれが発生する可能性がある。
そこで、次の工程では、図３（ａ）に示すように、窒素雰囲気中において配線２３に対してアニールを行うことにより、配線２３に付着している水分やハイドロカーボン等の不純物を蒸散させ、配線２３の表面を清浄化する。このアニールは、例えば基板温度３５０℃、窒素流量２０リットル／分、処理時間３０分の条件で行われる。
続いて、図３（ｂ）に示すように、配線２３と第１の層間絶縁膜１９のそれぞれの上に、第２絶縁性水素バリア膜２５としてスパッタ法でアルミナ膜を形成する。
その第２絶縁性水素バリア膜２５と配線２３との密着性は、図３（ａ）の工程で配線２３に対してアニールを行い不純物を蒸散させたことで、良好に保たれる。
次に、図４に示すように、TEOS(Tetraethoxysilane)ガスを用いるプラズマCVD法により第２絶縁性水素バリア膜２５の上に酸化シリコン膜を形成し、その酸化シリコン膜を第２の層間絶縁膜２６とする。プラズマCVD法は、減圧CVD法等と比べて成膜温度を低くできるため、キャパシタ誘電体膜１６が熱で劣化し難いという利点がある。
この第２の層間絶縁膜２６を成膜するとき、配線２３は、第２絶縁性水素バリア膜２５で覆われているため、第２の層間絶縁膜２６を成膜する際のプラズマ雰囲気に直接曝されない。これにより、配線２３と電気的に接続されているキャパシタQにおいて、キャパシタ誘電体膜１６が受けるプラズマダメージを低減できる。
この後に、第２の層間絶縁膜２６の上面をCMP(Chemical Mechanical Polishing)法により研磨し、この調査で用いられたFeRAMの基本構造を完成させる。
以上説明したFeRAMの製造方法によれば、配線２３を覆うようにして第２絶縁性水素バリア膜２５を形成することにより、第２の層間絶縁膜２６を成膜するときのプラズマ雰囲気から配線２３を隔離し、配線２３を通じてキャパシタ誘電体膜１６にプラズマダメージを入るのを防止している。
しかしながら、この方法では、第２絶縁性水素バリア膜２５と配線２３との膜剥がれを防止するために、図３（ａ）で説明したようなアニールを行う必要がある。キャパシタQを形成した後にこのようなアニールを行うと、熱によってキャパシタ誘電体膜１６が劣化するという新たな問題が発生する。本願発明者が行った調査によれば、このアニールを行うと、アニールを行わない場合と比較してキャパシタ誘電体膜１６の残留分極電荷量が３％〜８％程度低下することが明らかとなった。
更に、第２の層間絶縁膜１９に水分が残留している場合には、このアニールによってキャパシタQが蒸し焼きになり、キャパシタ誘電体膜１６の劣化が一層甚だしくなってしまう。特に、外部雰囲気中の水素がキャパシタQに到達するのを効果的に防ぐべく、第２の層間絶縁膜１９の途中の深さにアルミナ膜を挿入する場合に、このような蒸し焼きの問題が顕著となる。
なお、残留分極電荷量を回復させるべく、配線２３を形成後にキャパシタ誘電体膜１６を高温の酸素含有雰囲気中でアニールし、キャパシタ誘電体膜１６の酸素欠損を補償することも考えられる。しかし、これでは酸化され易いタングステンを主にして構成される導電性プラグ２０が酸化したり、配線２３自身が酸化したりするので、配線２３と導電性プラグ２０とのコンタクト抵抗が上昇するという新たな問題が発生する。
本願発明者は、このように新たに発見された問題を解決すべく、以下に説明するような本実施形態に想到した。
（第１実施形態）
まず、第１実施形態に係る半導体装置について、その製造工程を追いながら説明する。
図５〜図３１は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図では、一つの半導体チップにおける周辺回路領域Rperipheral、ロジック回路領域Rlogic、セル領域Rcell、パッド領域Rpadを併記してある。
この半導体装置はプレーナ型のFeRAMであって、以下のようにして製造される。
最初に、図５（ａ）に示す断面構造を得るまでの工程について説明する。
まず、n型又はp型のシリコン（半導体）基板３０の表面を熱酸化することにより素子分離絶縁膜３１を形成し、この素子分離絶縁膜３１でトランジスタの活性領域を画定する。素子分離絶縁膜３１の膜厚は、例えば、シリコン基板３０の上面から測って約２００nm程度である。このようなLOCOSによる素子分離構造に代えて、STI(Shallow Trench Isolation)を採用してもよい。
次いで、シリコン基板３０の活性領域にp型不純物、例えばボロンを導入して第１、第２pウェル３２、３３を形成した後、その活性領域の表面を熱酸化することにより、ゲート絶縁膜３４となる熱酸化膜を約６〜７nmの厚さに形成する。
続いて、シリコン基板３０の上側全面に、厚さ約５０nmの非晶質シリコン膜と厚さ約１５０nmのタングステンシリサイド膜を順に形成する。なお、非晶質シリコン膜に代えて多結晶シリコン膜を形成してもよい。その後に、フォトリソグラフィによりこれらの膜をパターニングして、ロジック回路領域Rlogicとセル領域Rcellのシリコン基板３０上にゲート電極３５を形成すると共に、周辺回路領域Rperipheralの素子分離絶縁膜３１上に配線３６を形成する。
ゲート電極３５のゲート長は、例えば３６０μm程度である。
更に、ゲート電極３５をマスクにするイオン注入により、ゲート電極３５の横のシリコン基板３０にn型不純物としてリンを導入し、第１〜第３ソース／ドレインエクステンション３７ａ〜３７ｃを形成する。
その後に、シリコン基板３０の上側全面に絶縁膜を形成し、その絶縁膜をエッチバックしてゲート電極３５と配線３６の横に絶縁性サイドウォール３８として残す。その絶縁膜として、例えばCVD法により酸化シリコン膜を４５nmの厚さに形成する。
続いて、この絶縁性サイドウォール１８とゲート電極３５をマスクにしながら、シリコン基板３０に砒素等のn型不純物を再びイオン注入することにより、ゲート電極３５の側方のシリコン基板３０に第１〜第３ソース／ドレイン領域３９ａ〜３９ｃを形成する。
更に、シリコン基板３０の上側全面に、スパッタ法によりコバルト膜等の高融点金属膜を形成する。そして、その高融点金属膜を加熱させてシリコンと反応させることにより、第１〜第３ソース／ドレイン領域３９ａ〜３９ｃにおけるシリコン基板３０上にコバルトシリサイド層等の高融点シリサイド層４１を形成し、各ソース／ドレイン領域３９ａ〜３９ｃを低抵抗化する。なお、このような高融点金属シリサイド層は、ゲート電極３５や配線３６の表層にも形成される。
その後に、素子分離絶縁膜３１の上等で未反応となっている高融点金属層をウエットエッチングして除去する。
ここまでの工程により、シリコン基板３０のセル領域Rcellとロジック回路領域Rlogicには、それぞれゲート絶縁膜３４、ゲート電極３５、及び第１〜第３ソース／ドレイン領域３９ａ〜３９ｃ等によって構成される第１〜第３MOSトランジスタTR1〜TR3が形成されたことになる。
次に、図５（ｂ）に示すように、シリコン基板３０の上側全面に、プラズマCVD法で酸窒化シリコン(SiON)膜を厚さ約２００nmに形成し、それを下地絶縁膜４４とする。
更に、TEOSガスと酸素ガスとの混合ガスを使用するプラズマCVD法により、この下地絶縁膜４４の上に第１の層間絶縁膜４５として酸化シリコン膜を厚さ約６００nmに形成する。その後に、第１の層間絶縁膜４５の上面を平坦化するために、CMP法によりその上面を研磨する。その研磨量は、例えば２００nm程度である。
次いで、図６（ａ）に示すように、TEOSガスを使用するプラズマCVD法により、第１の層間絶縁膜４５の上に再びシリコン酸化膜を約１００nmの厚さに形成し、このシリコン酸化膜を第１キャップ絶縁膜４６とする。
そして、これらの絶縁膜４５、４６の脱水処理として、窒素雰囲気中において基板温度を約６５０℃とするアニールを約３０分間行った後、第１キャップ絶縁膜２６上にスパッタ法によりアルミナ膜４０を厚さ約２０nmに形成する。
その後、このアルミナ膜４０に対し、基板温度を６５０℃、処理時間を６０秒とするRTA(Rapid Thermal Annealing)を酸素雰囲気中で行う。
このように、アルミナ膜４０の形成前に第１キャップ絶縁膜４６を予め形成することで、CMP時に研磨パッドとの接触でついた第１の層間絶縁膜４５の上面の微細な傷（マイクロスクラッチ）が第１キャップ絶縁膜４６によって埋め込まれ、第１キャップ絶縁膜４６の上面にアルミナ膜４０が良好な平坦性で形成される。
次に、図６（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、アルミナ膜４０の上に、スパッタ法により第１導電膜４７としてプラチナ膜を形成する。この第１導電膜４７は、後でパターニングされてキャパシタ下部電極になり、その膜厚は約１５５nmである。
更に、第１導電膜４７の上に、スパッタ法によりPZT膜を１５０〜２００nmの厚さに形成して、このPZT膜を強誘電体膜４８とする。
なお、強誘電体膜４８の成膜方法としては、スパッタ法の他に、MOCVD(Metal Organic CVD)法やゾル・ゲル法もある。更に、強誘電体膜４８の材料は上記のPZTに限定されず、SBT(SrBi2Ta2O9)、SrBi2(TaxNb1-x)2O9、Bi4Ti2O12等のBi層状構造化合物や、PZTにランタンをドープしたPLZT(Pb1-xLaxZr1-yTiyO3)、或いはその他の金属酸化物強誘電体で強誘電体膜４８を構成してもよい。
ここで、スパッタ法で形成されたPZTは、成膜直後では殆ど結晶化しておらず、強誘電体特性に乏しい。そこで、強誘電体膜４８を構成するPZTを結晶化させるための結晶化アニールとして、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を約５８５℃とするRTA(Rapid Thermal Anneal)を約９０秒間行う。なお、MOCVD法で強誘電体膜２８を形成する場合は、この結晶化アニールは不要である。
次に、上記の強誘電体膜４８の上に、スパッタ法で第１酸化イリジウム膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対してRTAを施す。そのRTAの条件は特に限定されないが、本実施形態では、酸素流量が０．０２５リットル／分の酸素含有雰囲気中で基板温度を７２５℃、処理時間を２０秒とする。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約２００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜４９とする。
ここで、アルミナ膜４０の上に第１導電膜４７を形成することにより、アルミナ膜４０を省いて第１キャップ絶縁膜４６の上に第１導電膜４７を直接形成する場合と比較して、第１導電膜４７を構成するプラチナの配向性が良好となる。その第１導電膜４７の配向の作用によって、強誘電体膜４８を構成するPZTの配向が揃えられ、強誘電体膜４８の強誘電体特性が向上する。
次に、図７（ａ）に示す断面構造を得るまでの工程について説明する。
まず、フォトリソグラフィにより第２導電膜４９をパターニングして上部電極４９ａを形成する。そして、このパターニングにより強誘電体膜４８が受けたダメージを回復させるために、強誘電体膜４８に対する回復アニールを縦型炉内で行う。この回復アニールは、酸素流量が２０リットル／分の酸素含有雰囲気において行われ、その条件は、例えば、基板温度６５０℃、処理時間６０分である。
次いで、フォトリソグラフィで強誘電体膜４８をパターニングすることにより、PZT等の強誘電体材料で構成されるキャパシタ誘電体膜４８ａを形成する。このパターニングでキャパシタ誘電体膜４８ａが受けたダメージは回復アニールによって回復される。この回復アニールは、縦型炉を用いて酸素含有雰囲気中で行われ、その条件として酸素流量２０リットル／分、基板温度３５０℃、及び処理時間６０分が採用される。
続いて、図７（ｂ）に示すように、シリコン基板３０の上側全面に、水素や水分等の還元性物質からキャパシタ誘電体膜４８ａを保護するための第１絶縁性水素バリア膜５１としてアルミナ膜をスパッタ法で厚さ約５０nmに形成する。
なお、アルミナ膜に代えて、酸化チタン(TiOx)膜、酸化ジルコニウム(ZrOx)膜、酸化マグネシウム(MgOx)膜、及び酸化チタンマグネシウム(MgTiOx)膜のいずれかを第１絶縁性水素バリア膜５１として形成してもよい。
そして、このスパッタによりキャパシタ誘電体膜２８ａが受けたダメージを回復させるために、酸素流量が２０リットル／分の酸素含有雰囲気中で基板温度を５５０℃とする回復アニールを約６０分間行う。この回復アニールは、縦型炉を用いて行われる。
次に、図８（ａ）に示すように、フォトリソグラフィで第１導電膜４７と第１絶縁性水素バリア膜５１とをパターニングすることにより、キャパシタ誘電体膜４８ａの下の第１導電膜４７を下部電極４７ａにすると共に、この下部電極４７ａを覆うように第１絶縁性水素バリア膜５１を残す。
なお、このパターニングでは、下部電極４７ａで覆われていない部分のアルミナ膜４０も除去される。
その後に、プロセス中にキャパシタ誘電体４８ａが受けたダメージを回復させるために、基板温度６５０℃、処理時間６０分の条件で、酸素流量が２０リットル／分の酸素含有雰囲気中においてキャパシタ誘電体膜４８ａに回復アニールを施す。その回復アニールは、例えば縦型炉を用いて行われる。
ここまでの工程により、第１の層間絶縁膜４５の上には、下部電極４７ａ、キャパシタ誘電体膜４８ａ、及び上部電極４９ａをこの順に積層してなるキャパシタQが形成されたことになる。なお、そのキャパシタQは、セル領域Rcellに複数形成されるが、本実施形態では簡略化のために一つのキャパシタQのみを図示している。
続いて、図８（ｂ）に示すように、シリコン基板３０の上側全面に、キャパシタQを保護するための第２絶縁性水素バリア膜５３としてアルミナ膜をスパッタ法で約２０nmの厚さに形成する。この第２絶縁性水素バリア膜５３は、その下の第１絶縁性水素バリア膜５１と協同して、水素や水分等の還元性物質がキャパシタ誘電体膜４８ａに至るのを防止し、キャパシタ誘電体膜４８ａが還元されてその強誘電体特性が劣化するのを抑えるように機能する。
このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第２絶縁性水素バリア膜５３として形成してもよい。
そして、基板温度５５０℃、処理時間６０分の条件で、酸素含有雰囲気となっている縦型炉内においてキャパシタ誘電体膜４８ａに対して回復アニールを施す。この回復アニールにおける酸素流量は、例えば、酸素流量が２０リットル／分である。
次いで、図９に示すように、TEOSガスを使用するプラズマCVD法により、上記の第２絶縁性水素バリア膜５３上に酸化シリコン膜を約１５００nmの厚さに形成し、その酸化シリコン膜を第２の層間絶縁膜５５とする。
その後に、第２の層間絶縁膜５５に対する脱水処理として、CVD装置を用いたN2Oプラズマ処理を行う。この場合、基板温度は３５０℃に設定され、処理時間は２分とされる。
このようなN2Oプラズマ処理により第２の層間絶縁膜５５が脱水されると共に、第２の層間絶縁膜５５の上面が窒化されて水分の再吸着を防止することができる。
次に、図１０に示す断面構造を得るまでの工程について説明する。
まず、第２の層間絶縁膜５５の上にフォトレジストを塗布し、それを露光、現像することにより、ホール形状の第１窓５７ａを備えた第１レジストパターン５７を形成する。
次いで、この第１レジストパターン５７をマスクに用いながら、第２の層間絶縁膜５５から下地絶縁膜４４までをドライエッチングすることにより、第１窓５７ａの下のこれらの絶縁膜に第１ホール５８ａを形成する。
このドライエッチングは、平行平板型プラズマエッチング装置（不図示）において行われる。そして、酸化シリコンよりなる第１及び第２の層間絶縁膜４５、５５と第１キャップ絶縁膜４６に対しては、エッチングガスとしてC4F8、O2、及びArの混合ガスが使用される。なお、場合によっては、これらのガスにCOガスを添加してもよい。また、アルミナよりなる第２絶縁性水素バリア膜５３もこのエッチングガスのスパッタ作用によってエッチングされる。
一方、酸窒化シリコンよりなる下地絶縁膜４４に対しては、エッチングガスとしてCHF3、O2、及びArの混合ガスが使用される。
このようなエッチングが終了後、第１レジストパターン５７は除去される。
次に、図１１に示す断面構造を得るまでの工程について説明する。
まず、第１ホール５８ａの内面と第２の層間絶縁膜５５の上面に、スパッタ法によりチタン(Ti)膜と窒化チタン(TiN)膜をそれぞれ厚さ２０nm、５０nmに形成し、これらの膜をグルー膜とする。そして、このグルー膜の上に、六フッ化タングステンガスを使用するCVD法でタングステン膜を５００nmの厚さに形成し、このタングステン膜で第１ホール５８ａを完全に埋め込む。
その後に、第２の層間絶縁膜５５上の余分なグルー膜とタングステン膜とをCMP法で研磨して除去し、これらの膜を第１ホール５８ａ内に第１導電性プラグ６０として残す。
これらの導電性プラグのうち、セル領域Rcellに形成された第１導電性プラグ６０は、第１、第２ソース／ドレイン領域３９ａ、３９ｂと電気的に接続される。一方、ロジック回路領域Rlogicに形成された第１導電性プラグ６０は第３ソース／ドレイン領域３９ｃと電気的に接続される。そして、周辺回路領域Rperipheralに形成された第１導電性プラグ６０は配線３６と電気的に接続される。
なお、第１導電性プラグ６０を形成した後に、CVD装置を用いたN2Oプラズマ処理を第２の層間絶縁膜５５に対して行い、第２の層間絶縁膜５５の脱水と水分の再吸着の防止とを行ってもよい。その脱水処理は、例えば、基板温度を３５０℃、処理時間を２分とする条件で行われる。
ところで、第１導電性プラグ６０は、非常に酸化され易いタングステンを主に構成されているため、酸素含有雰囲気中で容易に酸化してコンタクト不良を引き起こす恐れがある。
そこで、次の工程では、図１２に示すように、第１導電性プラグ６０が酸化するのを防止するために、第１導電性プラグ６０と第２の層間絶縁膜５５のそれぞれの上面に、酸化防止絶縁膜６１としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
次に、図１３に示す断面構造を得るまでの工程について説明する。
まず、酸化防止絶縁膜６１上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン６３とする。図示のように、上部電極４９ａと下部電極４７ａのそれぞれの上の第２レジストパターン６３には、ホール形状の第２、第３窓６３ａ、６３ｂが形成される。
次いで、第２レジストパターン６３をマスクにしながら、酸化防止絶縁膜６１、第２の層間絶縁膜５５及び第１、第２絶縁性水素バリア膜５１、５３をエッチングすることにより、上部電極４９ａの上に第２ホール５５ａを形成すると共に、下部電極４７ａのコンタクト領域上に第３ホール５５ｂを形成する。
そして、第２レジストパターン６３を除去した後、ここまでの工程でキャパシタ誘電体膜４８ａが受けたダメージを回復させるために、酸素含有雰囲気となっている縦型炉にシリコン基板３０を入れ、基板温度５００℃、処理時間６０分の条件で、キャパシタ誘電体膜４８ａに対して回復アニールを施す。このとき、酸素の流量は例えば２０リットル／分とされる。
その後に、酸化防止絶縁膜６１をエッチバックして除去する。
次に、図１４に示すように、第２の層間絶縁膜５５と第１導電性プラグ６０のそれぞれの上面、及び第２、第３ホール５５ａ、５５ｂの内面に、スパッタ法により金属積層膜（導電膜）６５を形成する。本実施形態では、その金属積層膜６５として、約１５０nmの厚さの窒化チタン膜、約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜をこの順に形成する。
この金属積層膜６５は、その成膜直後では表面に水分やハイドロカーボン等の不純物を殆ど吸着していない。そのため、これらの不純物を蒸散させる目的でレジスト除去後に行われるようなアニールを金属積層膜６５に対して行わずに、引き続き金属積層膜６５の上に膜を形成することができる。このようにアニールを省くことで、熱によるキャパシタ誘電体膜４８ａの劣化を防止できる。
次いで、図１５に示すように、スパッタ法によりアルミナ膜を厚さ約２０nmに形成し、このアルミナ膜を保護膜６４とする。
保護膜６４は、後述の第３の層間絶縁膜を形成する際のプラズマ雰囲気に金属積層膜６５が直接曝されないようにし、金属積層膜６５に接続されたキャパシタQがプラズマによって劣化するのを防止するプラズマ保護膜としての役割を果たす。
したがって、保護膜６４の成膜方法としては成膜雰囲気がプラズマ雰囲気とならない方法を用い、保護膜６４の成膜時にもキャパシタQがプラズマで劣化しないようにするのが好ましい。
なお、スパッタ法では成膜雰囲気がプラズマ雰囲気となるが、プラズマは基板と対向したスパッタターゲットに向かって引き付けられ、基板側にはプラズマはあまり引き付けられないので、スパッタ法で保護膜６４を形成しても、キャパシタQはプラズマダメージを殆ど受けない。
また、アルミナ膜以外の絶縁性酸化金属膜で保護膜６４を構成してもよい。そのような絶縁性酸化金属膜としては、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、酸化チタンマグネシウム膜等がある。これらの絶縁性酸化金属膜は、外部雰囲気中の水素がキャパシタ誘電体膜４８ａに至るのを防止する水素拡散防止膜としての機能をも有する。
更に、既述のように、保護膜６４を形成する前の金属積層膜６５の表面には、水分やハイドロカーボン等の不純物が付着していないので、これらの不純物が原因で発生する保護膜６４と金属積層膜６５との膜剥がれを防止でき、これらの膜の密着性を良好に保つことができる。
続いて、図１６に示すように、保護膜６４の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン６２とする。
次に、図１７に示すように、第３レジストパターン６２をマスクにして保護膜６４と金属積層膜６５とをドライエッチングすることにより、金属積層膜６５を第１金属配線６５ａとする。
保護膜６４に対するドライエッチングは、平行平板エッチング装置において、エッチングガスとしてC4F8、Ar、及び酸素の混合ガスを用いて行われる。その場合は、各ガスの流量は、例えばC4F8が２０sccm、Arが５００sccm、及び酸素が１２sccmとされる。また、これらのガスにCF4、CHF3、及びCOのいずれかを添加してもよい。
一方、金属積層膜６５に対するドライエッチングは、ECR(Electron Cyclotron Resonance)エッチング装置において、エッチングガスとしてBCl3とCl2との混合ガスを用いて行われる。各ガスの流量は、例えば、BCl3が１０５sccm、Cl2が４５sccmとされる。
酸化シリコンよりなる第２の層間絶縁膜５５は、このエッチングガスに対して殆どエッチングされず、エッチングのストッパとして機能する。
なお、第１金属配線６５ａのうち、キャパシタQの上に形成されたものは、第１、第２ホール５５ａ、５５ｂを介してそれぞれ上部電極４９ａ、下部電極４７ａと電気的に接続される。
この後に、第３レジストパターン６２をアッシングして除去する。
なお、このアッシングの後に、薬液と純水を用いたウエット処理により第３レジストパターン６２の残渣を除去するようにしてもよい。
このようにウエット処理を行っても、第１金属配線６５ａの上に既に保護膜６４が形成されているので、ウエット処理に起因する水分やハイドロカーボンが原因で保護膜６４と第１金属配線６５ａとの密着性が低下することはない。
これにより、水分やハイドロカーボンを蒸散させて保護膜６４と第１金属配線６５ａとの密着性を向上させるアニールを金属配線６５ａに対して行う必要がなくなる。このようにアニールを省くことで、本実施形態では、アニール時の熱でキャパシタ誘電体膜４８ａが劣化するのを抑制できる。
次いで、図１８に示すように、第１金属配線６５ａと第２の層間絶縁膜５５とを覆う第３絶縁性水素バリア膜６６として、スパッタ法によりアルミナ膜を５nm〜３０nm、例えば２０nmの厚さに形成する。
この第３絶縁性水素バリア膜６６は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜４８ａを保護する機能を有する。このような機能を有する膜には、アルミナ膜の他に、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜があり、これらのいずれかを第３絶縁性水素バリア膜６６として形成してもよい。
還元性物質に対するバリア性を十分に維持するには、５nm以上の厚さに第３絶縁性水素バリア膜６６を形成するのが好ましい。
また、窒化シリコン(SiN)膜や酸窒化シリコン(SiON)膜のような窒素を含んだシリコン含有絶縁膜を第３絶縁性水素バリア膜６６として形成してもよい。そのようなシリコン含有絶縁膜は、絶縁性酸化金属膜には及ばないものの、実用的に十分な水素バリア性を有している。
そのシリコン含有絶縁膜のうち、窒化シリコン膜は、酸窒化シリコン膜よりも水素のバリア性に富んでいるため、第３絶縁性水素バリア膜６６として好適である。
なお、水素によるキャパシタ誘電体膜４８ａの劣化が問題にならない場合には、第３絶縁性水素バリア膜６６を省いてもよい。
次に、図１９に示す断面構造を得るまでの工程について説明する。
図３３は、本工程で使用されるプラズマCVD装置の構成図である。
このプラズマCVD装置２００は、チャンバ２０１内に、複数枚のシリコン基板３０を保持するウエハステージ２０１を備える。ウエハステージ２０１の下には、成膜中のシリコン基板３０を所定の温度に加熱するヒータ２０５が設けられる。また、ウエハステージ２０１は、回転軸２０７を介してモータ２０６と機械的に接続されており、成膜中に所定の回転数で回転可能となっている。
また、チャンバ２０１には、ブロッキングコンデンサ２０３を介して低周波電源２０４が電気的に接続されており、成膜雰囲気に低周波電力が印加できる構造となっている。
そして、チャンバ２０１の下部には排気配管２１１が設けられる。その排気配管２１１は、バタフライバルブ２０９を介して排気ポンプ２１０と接続される。排気配管２１１の途中には圧力計２０８が設けられており、その圧力計２０８からの出力信号に基づきバタフライバルブ２０９の開き具合が調節され、チャンバ２０１内が所定の圧力に維持される。
プラズマCVDは、減圧CVD法等と比べて成膜温度を低くできるため、キャパシタ誘電体膜４８ａが熱で劣化し難いという利点がある。
本実施形態では、TEOSガスと酸素との混合ガスを反応ガスとしてチャンバ２０１に供給し、プラズマCVD法により第３絶縁性水素バリア膜６６上に酸化シリコン膜を形成して、この酸化シリコン膜を第３の層間絶縁膜６８とする。この第３の層間絶縁膜６８の膜厚は、例えば第１金属配線６５ａ上で約２６００nmである。
なお、第３の層間絶縁膜６８の成膜条件は特に限定されないが、本実施形態では低周波電源２０４からチャンバ２０１に印加する低周波電力の周波数を２５０Hzとし、パワーを６００Wとする。なお、低周波電源２０４に加え、不図示の高周波電源から高周波電力をチャンバ２０１に印加してもよい。その場合、高周波電力の周波数を１３．５６MHz、パワーを４００Ｗとする。また、ヒータ２０５によるシリコン基板３０の加熱温度を２５０℃〜４００℃、例えば３５０℃とする。そして、酸素ガスの流量を８００sccm、TEOSガスの流量を１８００sccm、圧力を約２．２Torrとする。
このようにプラズマCVD法で第３の層間絶縁膜６８を成膜しても、第１金属配線６５ａの上面は保護膜６４によって成膜時のプラズマ雰囲気に直接曝されない。したがって、第１金属配線６５ａと電気的に接続されたキャパシタQがプラズマによって受ける成膜ダメージを低減でき、キャパシタQが製造途中に劣化するのを防止できる。
なお、第１金属配線６５ａの側面には保護膜６４が形成されていないが、プラズマのダメージの大部分はシリコン基板３０の表面の垂直方向からキャパシタQに及ぶため、本実施形態のように第１金属配線６５ａの上面だけに保護膜６４を形成するだけでも、プラズマのダメージからキャパシタQを十分に保護することができる。
しかも、本実施形態では、第３絶縁性水素バリア膜６６を予め形成しているので、第３の層間絶縁膜６８の成膜雰囲気に含まれる水素がキャパシタ誘電体膜４８ａに至るのを防止でき、キャパシタ誘電体膜４８ａが水素によって還元されてその強誘電体特性が低下するのを抑制できる。
更に、その第３絶縁性水素バリア膜６６を第１金属配線６５ａの側面に形成することにより、該側面が受ける可能性のあるプラズマダメージを低減でき、プラズマ雰囲気から強誘電体キャパシタQを一層効果的に保護することができる。
この後に、第３の層間絶縁膜６８の上面を平坦化すべくCMPにより該上面を研磨した後、基板温度約３５０℃、処理時間約４分の条件で、CVD装置内において第３の層間絶縁膜６８の表面に対してN2Oプラズマ処理を行う。このようなN2Oプラズマ処理により、第３の層間絶縁膜６８は脱水されると共に、その表面が窒化されて、水との親和性が高い酸化シリコンが水分を吸湿するのが防止される。
次に、図２０に示すように、TEOSガスを使用するプラズマCVD法により、第３の層間絶縁膜６８の上に第２キャップ絶縁膜６９として酸化シリコン膜を厚さ約１００nmに形成する。
ここで、第３の層間絶縁膜６８の上面には、CMPを行った際にCMP装置のパッドとの接触で発生したマイクロスクラッチが形成されているが、上記の第２キャップ絶縁膜６９はこのマイクロスクラッチを埋め込んで平坦化する役割を担う。
その後、この第２キャップ絶縁膜６９の上に、キャパシタ誘電体膜４８ａを還元性物質から保護するための第４絶縁性水素バリア膜７０として、水素や水分等の還元性物質に対するブロック性に優れたアルミナ膜を厚さ約２０nmに形成する。
更に、第４絶縁性水素バリア膜７０の上に、TEOSガスを使用するプラズマCVD法により第１カバー絶縁膜７１として酸化シリコン膜を約１００nmの厚さに形成する。
なお、第１カバー絶縁膜７１の脱水と水分の再吸着の防止のために、CVD装置内において第１カバー絶縁膜に対してN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えば基板温度３５０℃、処理時間２分の条件で行われる。
次に、図２１に示す断面構造を得るまでの工程について説明する。
まず、第１カバー絶縁膜７１の上にフォトレジストを塗布し、それを露光、現像することにより、第１金属配線６５ａの上にホール形状の第４窓７３ａを備えた第４レジストパターン７３を形成する。
次いで、C4F8、Ar、及びO2の混合ガスをエッチングガスにする平行平板型プラズマエッチングチャンバ（不図示）を用い、第４窓７３ａの下の各絶縁膜６６、６８〜７１をエッチングすることにより、第１金属配線６５ａの上に第４ホール７４ａを形成する。
ここで、エッチングの対象となる第３絶縁性水素バリア膜６６が厚いと、エッチングによる第４ホール７４ａの形成が困難となる。このエッチングを容易に行うために、第３絶縁性水素バリア膜６６の厚さは３０nm以下とするのが好ましい。
また、上記のエッチングガスを使用すると、第１金属配線６５ａの最上層に形成した窒化チタン膜がエッチングのストッパになるので、第４ホール７４ａが窒化チタン膜を突き抜けて形成されるのが防止され、第４ホール７４ａの底面に第１金属配線６５ａを構成する銅含有アルミニウム膜が露出することがない。これにより、第４ホール７４ａ内に後で形成される導電性プラグと第１金属配線６５ａとのコンタクト抵抗が、アルミニウムによって上昇するのを抑制できる。
このエッチングが終了後、第４レジストパターン７３は除去される。
次に、図２２に示すように、基板温度を約２００℃に保持しながら、第４ホール７４ａの内面と第１カバー絶縁膜７１の上面にスパッタ法により窒化チタン膜を厚さ約１５０nmに形成し、それを第１グルー膜７６とする。
続いて、六フッ化タングステンガスを使用するプラズマCVD法により、この第１グルー膜７６の上に、第４ホール７４ａを完全に埋め込む厚さ、例えば約６５０nmの厚さのタングステン膜７７ａを形成する。
次いで、図２３に示すように、上記のタングステン膜７７ａをエッチバックして第１カバー絶縁膜７１の上面から除去し、第４ホール７４ａ内のみに残す。これにより、第４ホール７４ａ内には、第１金属配線６５ａと電気的に接続され且つタングステンを主にして構成される第２導電性プラグ７７が形成されたことになる。
なお、この例ではタングステン膜をエッチバックしたが、エッチバックに変えてCMPを採用してもよい。
次に、図２４に示す断面構造を得るまでの工程について説明する。
まず、上記の第２導電性プラグ７７と第１グルー膜７６のそれぞれの上面に、スパッタ法により金属積層膜を形成する。その金属積層膜は、例えば、下から厚さ約５５０nmの銅含有アルミニウム膜、厚さ約５nmのチタン膜、そして厚さ約１５０nmの窒化チタン膜である。
その後に、フォトリソグラフィによりこの金属積層膜と第１グルー膜７６とをパターニングして、これらの膜で構成される第２金属配線７８を第１カバー絶縁膜７１上に形成する。
このパターニングでは、第１カバー絶縁膜７１上にエッチングの残膜を残さないために、上記の金属積層膜と第１グルー膜７６に対するエッチングをオーバーエッチとする。
このようにオーバーエッチとしても、第４絶縁性水素バリア膜７０は第１カバー絶縁膜７１で覆われているので、上記のパターニングの際に第４絶縁性水素バリア膜７０がエッチングされてその膜厚が薄くなるのが防止される。これにより、上記のパターニングを終了した後でも第４絶縁性水素バリア膜７０の厚さを十分に維持でき、水素等の還元性物質を第４絶縁性水素バリア膜７０で効果的にブロックすることができる。
続いて、図２５に示すように、第１カバー絶縁膜７１と第２金属配線７８のそれぞれの上に、TEOSガスと酸素との混合ガスを使用するプラズマCVD法で酸化シリコン膜を厚さ約２２００nmに形成し、この酸化シリコン膜を第４の層間絶縁膜８２とする。
そして、第４の層間絶縁膜８２の上面をCMP法により研磨して平坦化した後、基板温度３５０℃、処理時間４分の条件で第４の層間絶縁膜８２に対してN2Oプラズマ処理を行うことにより、この第４の層間絶縁膜８２を脱水すると共にその表面を窒化し、水分の再吸着を防止する。そのN2Oプラズマ処理は、例えばCVD装置を用いて行われる。
次に、図２６に示すように、既述の絶縁膜６９〜７１と同じようにして、第４の層間絶縁膜８２の上に第３キャップ絶縁膜８３、第５絶縁性水素バリア膜８４、及び第２カバー絶縁膜８５を形成する。
このうち、第３キャップ絶縁膜８３と第２カバー絶縁膜８５は、TEOSガスを使用するプラズマCVD法で形成され、その膜厚は約１００nmである。一方、第５絶縁性水素バリア膜８４は、スパッタ法で形成された厚さ約５０nmのアルミナ膜よりなる。
なお、第３キャップ絶縁膜８３と第２カバー絶縁膜８５のそれぞれの成膜を終了した後に、これらの膜に対してN2Oプラズマ処理を行い、これらの絶縁膜を脱水してもよい。そのN2Oプラズマ処理は、例えば、基板温度を３５０℃として２分間行われる。
次に、図２７に示すように、第２カバー絶縁膜８５の上にフォトレジストを塗布し、それを露光、現像することにより、第２金属配線７８の上にホール形状の第５窓８８ａを備えた第４レジストパターン８８を形成する。
そして、平行平板型プラズマエッチングチャンバ内において、第４レジストパターン８８をマスクにしながら各絶縁膜８２〜８５をエッチングすることにより、第２金属配線７８上のこれらの絶縁膜に第５ホール８７ａを形成する。そのエッチングでは、例えば、C4F8、Ar、及びO2の混合ガスがエッチングガスとして使用される。
このエッチングが終了後、第４レジストパターン８８は除去される。
続いて、図２８に示すように、第５ホール８７ａの内面と第２カバー絶縁膜８５の上面に、第２グルー膜９０としてスパッタ法により窒化チタン膜を厚さ約５０nmに形成する。そして、第２グルー膜９０の上にCVD法でタングステン膜９１ａを形成し、このタングステン膜９１ａで第５ホール８７ａを完全に埋め込む。そのタングステン膜９１ａは、例えば約６５０nmの厚さに形成される。
次に、図２９に示すように、第２カバー絶縁膜８５の上の余分なタングステン膜９１ａをエッチバックして除去し、第５ホール８７ａ内にのみタングステン膜９１ａを第３導電性プラグ９１として残す。なお、エッチバックに代えて、CMP法でタングステン膜９１ａを除去するようにしてもよい。
次に、図３０に示す断面構造を得るまでの工程について説明する。
まず、第２グルー膜９０と第３導電性プラグ９１のそれぞれの上面に、下から厚さ約５００nmの銅含有アルミニウム膜、及び厚さ約１５０nmの窒化チタン膜をこの順にスパッタ法に形成する。そして、フォトリソグラフィによりこの金属積層膜とその下の第２グルー膜９０とをパターニングして、セル領域Rcellに第３金属配線９２を形成すると共に、パッド領域Rpadにボンディングパッド９２ａを形成する。
次に、図３１に示す断面構造を得るまでの工程について説明する。
まず、第２カバー絶縁膜８５と第３金属配線９２のそれぞれの上に、第１パッシベーション膜９５を構成する絶縁膜としてCVD法で酸化シリコン膜を約１００nmの厚さに形成する。
なお、第１パッシベーション膜９５に対し、脱水処理と吸湿防止処理のためのN2Oプラズマ処理を行ってもよい。そのN2Oプラズマ処理は、例えばCVD装置内で行われ、その処理条件は基板温度が３５０℃、処理時間が２分である。
更に、この第１パッシベーション膜９５上に、第２パッシベーション膜９６として厚さが約３５０nmの窒化シリコン膜をCVD法で形成する。
そして、これら第１、第２パッシベーション膜９５、９６を選択的にドライエッチングして、パッド領域Rpadのボンディングパッド９２ａが露出する第６ホール９６ａを形成する。
次いで、シリコン基板３０の上側全面に、感光性ポリイミドを約３μmの厚さに形成し、ポリイミド塗膜よりなる保護層９７を形成する。次に、保護層９７を露光、現像し、ボンディングパッド９２ａが露出する第７ホール９７ａを保護層９７に形成する。その後に、基板温度３１０℃、N2流量１００リットル／分、処理時間４０分の条件で保護層９７を熱硬化する。
以上により、本実施形態に係る半導体装置の基本構造が完成したことになる。
上記した本実施形態によれば、図１９に示したように、第３の層間絶縁膜６８をプラズマCVD法で成膜するときに、第１金属配線６５ａの上に保護膜６４を予め形成してあるので、第１金属配線６５ａがプラズマ雰囲気に直接曝されない。このように保護膜６４をプラズマ保護膜として機能させることで、第１金属配線６５ａを通じて成膜ダメージがキャパシタ誘電体膜４８ａに及ぶのを防止することができ、キャパシタ誘電体膜４８ａの強誘電体特性を高い状態に維持することができる。
特に、保護膜６４を構成するアルミナ等の絶縁性酸化金属膜は、水素のバリア性に富んでいるため、水素によってキャパシタ誘電体膜４８ａが還元して劣化するのを防止できるという利点も得られる。
しかも、図１６及び図１７に示したように、金属積層膜６５上に保護膜６４が形成されている状態で該金属積層膜６５をパターニングして第１金属配線６５ａとするので、パターニング後にレジスト残渣を除去するために行われるウエット処理において、第１金属配線６５ａの側面に水分やハイドロカーボン等の不純物が残存しても、その不純物によって保護膜６４と金属積層膜６５との密着性が低下する恐れはない。
そのため、ウエット処理の後に、これらの不純物を蒸散させるためのアニールを第１金属配線６５ａに対して行う必要がなくなり、そのアニールの熱によってキャパシタ誘電体膜４８ａの強誘電体特性が劣化するのを防止できる。
図３２は、このような効果を検証すべく、キャパシタ誘電体膜４８ａの残留分極電荷量を実際に調査して得られたグラフである。
この調査では、図１〜図４で説明した製造方法で得られたキャパシタQでの結果を比較例として挙げている。
また、本実施形態に対しては、第３絶縁性水素バリア膜６６を省いた場合（本実施形態１）と形成した場合（本実施形態２）のそれぞれにおいて調査を行った。
なお、いずれの場合においても、１２２４個のキャパシタの残留分極電荷量のウエハ面内での平均値をグラフに示している。更に、ウエハ面内での残留分極電荷量のばらつき（３σ）も併せて示している。
図３２に示されるように、比較例では、本実施形態１、２と比べて残留分極電荷量が低下し、２５．５μC/cm2程度の残留分極電荷量しか得られない。これは、図３（ａ）で説明したような、配線２３に付着している不純物を蒸散させるためのアニールを行ったことで、アニールの熱によりキャパシタ誘電体膜１６が劣化したためと考えられる。
一方、本実施形態１、２では、上記のように第１金属配線６５ａに対するアニールを省いたことにより、残留分極電荷量の低下が抑制され、比較例よりも３％〜７％程度高い残留分極電荷量を得ることができる。その結果、強誘電体キャパシタQを備えた半導体装置の動作マージンが拡大し、該半導体装置の歩留まりが向上する。
また、この調査から、本実施形態１のように第３絶縁性水素バリア膜６６を省いても、残留分極電荷量の低下が抑えられることが明らかとなった。
但し、本実施形態２のように、第３絶縁性水素バリア膜６６を形成する方が、残留分極電荷量の低下を効果的に防止することができる。
このように、本実施形態１、２では、残留分極低下量の低下が抑制されることから、第１金属配線６５ａの形成後にキャパシタ誘電体膜４８ａの残留分極電荷量を高めるための酸素含有雰囲気中でのアニールを行う必要がなく、該アニールによって第１金属配線６５ａと第１導電性プラグ６０が酸化してこれらの間のコンタクト抵抗が上昇することもない。
更に、本実施形態では、第３絶縁性水素バリア膜６６で第１金属配線６５ａと第２の層間絶縁膜５５とを覆うようにした。その第３絶縁性水素バリア膜６６により、保護膜６４が形成されていない第１金属配線６５ａの側面が受ける可能性のあるプラズマダメージを低減でき、第３の層間絶縁膜６８の形成時におけるキャパシタの劣化を一層効果的に抑制できる。
その第３絶縁性水素バリア膜６６は、更に水素の侵入を阻止する機能を有しているため、製品として出荷された半導体装置中の強誘電体キャパシタQが外部雰囲気中の水素によって劣化し難くなり、強誘電体キャパシタQの長期信頼性が向上する。
ところで、プラズマCVD法で第３の層間絶縁膜６８を成膜するときには、その成膜雰囲気に含まれる荷電粒子の電気的な作用により、キャパシタ誘電体膜４８ａが劣化するとも考えられる。そのため、プラズマ雰囲気から第１金属配線６５ａを隔離するための保護膜６４として絶縁膜を形成し、荷電粒子の電気的な作用が第１金属配線６５ａを通じてキャパシタ誘電体膜４８ａに及ばないようにするのが好ましい。
以下に、保護膜６４として好適な絶縁膜の例について説明する。
・第１例
本例では、保護膜６４として、スパッタ法により酸化シリコン膜を形成する。酸化シリコン膜でも、第３の層間絶縁膜６８の形成時に発生するプラズマから第１金属配線６５ａを保護することができ、第１金属配線６５ａを通じてキャパシタ誘電体膜４８ａにダメージが入るのを防止できる。
また、スパッタ法では、基板に対向したスパッタターゲットの方にプラズマが引き付けられるので、プラズマCVDと比較してキャパシタ誘電体膜４８ａが受ける成膜ダメージは少ない。そのため、酸化シリコンよりなる保護膜６４をスパッタ法で形成することで、該保護膜６４の形成時にキャパシタQにダメージが入るのを抑制できる。
なお、本例における保護膜６４の厚さは特に限定されないが、例えば２nm〜３０nmとされる。
膜厚の下限を２nmとしたのは、これよりも薄いとプラズマ雰囲気からキャパシタQを保護する機能が低下するおそれがあるためである。また、上限を３０nmとしたのは、これよりも厚いと、図１７の工程において保護膜６４のエッチングが困難となるからである。
・第２例
本例では、保護膜６４として塗布型絶縁膜を形成する。塗布型絶縁膜はSOG(Spin On Glass)とも称される。
塗布法は、保護膜６４の形成に際してプラズマが不要であるため、強誘電体キャパシタQに対して優しいプロセスである。
塗布型絶縁膜としては、例えば、ラサ工業社製のアライト２１１のようなメチルシロキサン系SOGを形成し得る。その他に、燐ドープシリコン系SOGも保護膜６４として形成し得る。
メチルシロキサン系SOGの場合は、スピンコートにより金属積層膜６５の上にSOG塗膜を形成し、基板温度１２０℃、処理時間９０秒の条件でそのSOG塗膜をベークする。その後に、例えば基板温度２００℃〜２５０℃、処理時間１５分の条件でSOG塗膜を熱により架橋させ、保護膜６４を形成する。その架橋時にはSOG塗膜から水素や水分が発生するが、この時点ではシリコン基板３０の上側全面に金属積層膜６５が形成されており（図１５参照）、その金属積層膜６５によって水素等がブロックされるので、架橋時にキャパシタ誘電体膜４８ａが還元して劣化するおそれはない。
また、塗布型絶縁膜よりなる保護膜６４の膜厚は、例えば１０nm〜３０nmとされる。膜厚の下限を１０nmとしたのは、これよりも薄いと保護膜６４にピンホールが発生する危険性が高まり、プラズマ雰囲気からキャパシタQを保護できないおそれがあるからである。また、上限を３０nmとしたのは、第１例と同様にエッチングの困難性を考慮したためである。
・第３例
本例では、保護膜６４としてポリイミド膜のような樹脂膜を形成する。ポリイミド膜は、感光性と非感光性の如何を問わず、保護膜６４として形成し得る。
非感光性のポリイミド膜を形成する場合には、金属積層膜６５上にポリイミド塗膜を形成し、その塗膜を窒素雰囲気中において基板温度１８０℃〜２２０℃、処理時間２０分の条件で架橋して保護膜６４とする。
第２例と同様に、ポリイミド塗膜の架橋時にはアルコール、水素、及び水等が発生するが、これらの還元性物質が下方に拡散するのが金属積層膜６５によって防止されるので、還元性物質によってキャパシタ誘電体膜４８ａが劣化する危険性はない。
但し、架橋時の基板温度が高すぎたり、架橋時間が長かったりすると、熱によってキャパシタ誘電体膜４８ａが劣化するおそれがあるので、１８０℃〜２５０℃以下の比較的低温の基板温度において、処理時間１５分以下の条件でポリイミド塗膜を架橋させるのが好ましい。
なお、ポリイミドよりなる保護膜６４の厚さは、第３例と同様の理由により、１０nm〜３０nmとするのが好ましい。
このように薄い膜厚のポリイミドを形成するには、保護層９７（図３１参照）を形成する場合よりもポリイミドを溶媒で薄く希釈し、ポリイミドの粘度を落として塗布すればよい。用いられるポリイミドの種類は特に限定されないが、例えば東レ社製のポリイミドSP-811を使用し得る。
・第４例
本例では、保護膜６４としてスパッタ法で酸化物強誘電体膜を形成する。酸化物強誘電体膜は、水素を吸蔵する性質があるので、外部雰囲気に含まれる水素や製造時に発生する水素を吸蔵し、キャパシタ誘電体膜４８ａが水素によって還元して劣化してしまうのを防止して、強誘電体キャパシタQの長期信頼性の向上に寄与する。
そのような酸化物強誘電体膜としては、PZT、若しくはランタンやカルシウム等の添加物を微量ドープしたPZT（例えばPLZT）がある。また、SBTやBLT等のBi層状化合物よりなる酸化物強誘電体膜を保護膜６４として形成してもよい。
更に、プラズマCVD法と比較してプラズマによるダメージが少ないスパッタ法で酸化物強誘電体膜を形成することで、酸化物強誘電体膜の成膜時に金属積層膜６５を通じてキャパシタQにダメージが入るのを防止できる。
また、酸化物強誘電体よりなる保護膜６４の厚さは特に限定されないが、例えば２nm〜１０nmとされる。膜厚の下限と上限の意義については第１例と同様である。
なお、上記した第１〜第４例のいずれの絶縁膜を保護膜６４として形成する場合でも、図１７の保護膜６４のエッチングは、上記した本実施形態と同じエッチングガスを用いて行うことができる。
（第２実施形態）
次に、第２実施形態について説明する。
本実施形態は、上記した第１実施形態をスタック型のFeRAMに適用したものである。
図３４〜図５３は、本実施形態に係る半導体装置の製造途中の断面図である。なお、これらの図において、第１実施形態で説明したのと同じ要素には第１実施形態におけるのと同じ符号を付し、以下ではその説明を省略する。
最初に、図３４（ａ）に示す断面構造を得るまでの工程について説明する。
まず、第１実施形態の図５（ａ）、（ｂ）の工程を行った後、下地絶縁膜４４と第１の層間絶縁膜４５とをパターニングすることにより、これらの絶縁膜に第１ホール４５ａを形成する。次いで、第１ホール４５ａ内と第１の層間絶縁膜４５上にグルー膜としてチタン膜と窒化チタン膜をこの順に形成する。これらの膜はスパッタ法により形成され、チタン膜の厚さは約２０nm、窒化チタン膜の厚さは約５０nmとされる。
更に、このグルー膜の上にCVD法でタングステン膜を形成し、そのタングステン膜で第１ホール４５ａを完全に埋め込む。そして、CMP法により第１の層間絶縁膜４５上の余分なグルー膜とタングステン膜を研磨して除去し、これらの膜を第１ホール４５ａ内にのみ第１導電性プラグ１００として残す。
その後に、第１の層間絶縁膜４５をN2Oプラズマに曝して脱水すると供に、その表面を窒化して水分の再吸着を防止する。そのN2Oプラズマ処理の条件は特に限定されないが、本実施形態では基板温度を３５０℃として２分間その処理を行う。
次に、図３４（ｂ）に示すように、第１導電性プラグ１００の酸化を防ぐ第１酸化防止絶縁膜１０２として、CVD法により酸窒化シリコン膜を厚さ約１００nmに形成する。
なお、酸窒化シリコン膜に代えて窒化シリコン膜を第１酸化防止絶縁膜１０２として形成してもよい。
更に、後述のキャパシタの下部電極との密着性を高めるべく、第１酸化防止絶縁膜１０２の上に酸化シリコン膜を厚さ約１００nmに形成し、その酸化シリコン膜を絶縁性密着膜１０３とする。
続いて、図３５（ａ）に示すように、各絶縁膜１０２、１０３をパターニングして第１ソース／ドレイン領域３９ａ上のこれらの絶縁膜に第２ホール１０３ａを形成し、更にこの第２ホール１０３ａ内に第２導電性プラグ１０４を形成する。
その第２導電性プラグ１０４は、チタン膜と窒化チタン膜との積層膜よりなるグルー膜と、タングステン膜とをこの順に形成してなり、その形成方法は第１導電性プラグ１００と同様である。
その後、基板温度３５０℃、処理時間２分の条件で、N2Oプラズマ処理により絶縁性密着膜１０３の脱水と水分の再吸着防止を図る
次に、図３５（ｂ）に示す断面構造を得るまでの工程について説明する。
まず、絶縁性密着膜１０３の上に、スパッタ法で厚さ約２０nmのチタン膜１０５ｘを形成する。このチタン膜１０５ｘは、自身の配向の作用によってその上方に形成される強誘電体膜の配向を揃える役割を果たす。
次いで、チタン膜１０５ｘの上に、スパッタ法により厚さ約１００nmの窒化チタンアルミニウム（TiAlN）膜１０５ｙと厚さ約１００nmの酸化イリジウム膜１０５ｚとをこの順に形成し、各膜１０５ｘ〜１０５ｙで第１導電膜９５を構成する。
このように第１導電膜１０５中に窒化チタンアルミニウム膜１０５ｙを形成することで、後述の酸素含有雰囲気中での回復アニールの際に酸素が酸化イリジウム膜１０５ｚを透過しても、その酸素を窒化チタンアルミニウム膜１０５ｙでブロックすることができ、第２導電性プラグ１０４が酸化してコンタクト不良を起こすのを抑制できる。なお、窒化チタンアルミニウム膜１０５ｙは、酸化しても導電性を保つので、このようにプラグ１０４上で酸素をブロックする膜として好適である。
次に、この第１導電膜１０５の上にMOCVD法によりPZT膜を厚さ約１２０nmに形成し、そのPZT膜を強誘電体膜１０６とする。
そして、強誘電体膜１０６の上に、スパッタ法で第１酸化イリジウム膜を厚さ約５０nmに形成し、この第１酸化イリジウム膜に対して酸素含有雰囲気中でRTAを施す。そのRTAの条件は、例えば、基板温度が７２５℃で処理時間が６０秒である。また、アニール雰囲気には０．０２５リットル／分の酸素ガスが供給される。
その後に、第１酸化イリジウム膜の上にスパッタ法により第２酸化イリジウム膜を厚さ約１００nmに形成し、これら第１、第２酸化イリジウム膜よりなる積層膜を第２導電膜１０７とする。
そして、この第２導電膜１０７に対し、基板温度７００℃、酸素流量０．０２５リットル／分、処理時間６０秒の条件で、酸素含有雰囲気中においてRTAを行う。
続いて、図３６に示すように、第２導電膜１０７の上に、第１マスク材料層１０８としてスパッタ法により窒化チタン膜を厚さ約２００nmに形成する。
更に、TEOSガスを用いるCVD法により、この第１マスク材料層１０８の上に酸化シリコン膜を厚さ約７００nmに形成し、この酸化シリコン膜を第２マスク材料層１０９とする。
その後に、図３７に示すように、第２マスク材料層１０９上にキャパシタ平面形状の第１レジストパターン１１０を形成する。
次に、図３８に示すように、第１レジストパターン１１０をマスクにして第２マスク材料層１０９をエッチングし、第２ハードマスク１０９ａを形成する。
更に、図３９に示すように、第２ハードマスク１０９ａをマスクにしながら第１マスク材料層１０８をエッチングすることにより、第１ハードマスク１０８ａを形成する。第１レジストパターン１１０は、このエッチングの雰囲気に曝されることで膜減りし、エッチングの終了時には殆ど消失する。
次いで、図４０に示すように、第１、第２ハードマスク１０８ａ、１０９ａをマスクにしながら、第１導電膜１０５、強誘電体膜１０６、及び第２導電膜１０７を一括エッチングする。これにより、下部電極１０５ａ、キャパシタ誘電体膜１０６ａ、及び上部電極１０７ａをこの順に積層してなるキャパシタQが図示のように形成される。
このキャパシタQを構成する下部電極１０５ａは、第２導電性プラグ１０４と直接接続されており、更にその下の第１導電性プラグ１００を介して第１ソース／ドレイン領域３９ａと電気的に接続される。
また、このようにキャパシタQの直下において第１、第２導電性プラグ１００、１０４の二段プラグとし、これらのプラグが埋め込まれるホール４５ａ、１０３ａを別々に形成することで、これらのホールのアスペクト比が小さくなり、ホール形成が容易となる。
この後に、第１、第２ハードマスク１０８ａ、１０９ａをドライエッチングとウエットエッチングによって除去する。
そして、ここまでの工程においてキャパシタ誘電体膜１０６ａが受けたダメージを回復するため、酸素含有雰囲気となっている縦型炉においてキャパシタ誘電体膜１０６ａに対して回復アニールを行う。その回復アニールの条件は特に限定されない。本実施形態では、基板温度３５０℃、酸素流量２０リットル／分、処理時間４０分の条件でそのアニールを行う。
次に、図４１に示す断面構造を得るまでの工程について説明する。
まず、シリコン基板３０の上側全面に、水分や水素等の還元性物質からキャパシタ誘電体膜１０６ａを保護するために、これらの還元性物質をブロックする能力に優れたアルミナ膜をALD(Atomic Layer Deposition)法で厚さ約５０nmに形成し、そのアルミナ膜を第１絶縁性水素バリア膜１１０とする。
次いで、この第１絶縁性水素バリア膜１１０の上に、第２の層間絶縁膜１１１として酸化シリコン膜を約１５００nmの厚さに形成する。この酸化シリコン膜は、隣接するキャパシタQ間の狭い空間を埋め込むため、埋め込み特性に優れたHDPCVD(High Density Plasma CVD)法で形成するのが好ましい。
そして、この第２の層間絶縁膜１１１の上面をCMP法により研磨して平坦化した後、還元性物質からキャパシタ誘電体膜１０６ａを保護するための第２絶縁性水素バリア膜１１２としてアルミナ膜をALD法で約５０nmの厚さに形成する。
更に、第２絶縁性水素バリア膜１１２の上に、バッファ絶縁膜１１３として厚さが約１００nmの酸化シリコン膜を形成する。その酸化シリコン膜は、TEOSガスを使用するCVD法により形成され得る。
次いで、図４２に示すように、バッファ絶縁膜１１３の上にフォトレジストを塗布し、それを露光、現像して第２レジストパターン１１５を形成する。
そして、この第２レジストパターン１１５をマスクにしてバッファ絶縁膜１１３から第１酸化防止絶縁膜１０２までをエッチングすることにより、第１導電性プラグ１００の上のこれらの絶縁膜に第３ホール１１７を形成する。
その後に、第２レジストパターン１１５は除去される。
次に、図４３に示すように、第３ホール１１７内とバッファ絶縁膜１１３上とにスパッタ法でグルー膜として厚さ約２０nmのチタン膜と厚さ約５０nmの窒化チタン膜をこの順に形成する。更に、このグルー膜の上にCVD法によりタングステン膜を形成し、そのタングステン膜で第３ホール１１７を完全に埋め込む。そして、バッファ絶縁膜１１３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去し、これらの膜を第３ホール１１７内にのみ第３導電性プラグ１１８として残す。第３導電性プラグ１１８は、その下の第１導電性プラグ１００に直接接続される。
また、第３導電性プラグ１１８は、酸化され易いタングステンを主にして構成されるので、半導体装置の製造途中で酸化してコンタクト不良を起こし易い。
そこで、次の工程では、図４４に示すように、第３導電性プラグ１１８とバッファ絶縁膜１１３のそれぞれの上に第２酸化防止絶縁膜１２０としてCVD法により酸窒化シリコン膜を厚さ約１００nmに形成し、酸素含有雰囲気から第３導電性プラグ１１８を保護するようにする。
次に、図４５に示すように、絶縁膜１１０〜１１３、１２０をパターニングすることにより、上部電極１０７ａの上のこれらの絶縁膜に第４ホール１２２を形成する。
そして、ここまでの工程でキャパシタ誘電体膜１０６ａが受けたダメージを回復させるために、縦型炉を用いて酸素含有雰囲気中においてキャパシタ誘電体膜１０６ａに対して回復アニールを行う。
その回復アニールの条件は、例えば、基板温度５００℃、酸素ガス流量２０リットル／分、及び処理時間６０分である。
このように酸素含有雰囲気でアニールを行っても、第３導電性プラグ１１８は第２酸化防止絶縁膜１２０で保護されているため、タングステンを主にして構成される第３導電性プラグ１１８が酸化してコンタクト不良が発生することはない。
この回復アニールを終了後、第２酸化防止絶縁膜１２０をエッチングして除去する。
次いで、図４６に示すように、上部電極１０７ａと電気的に接続されるように、第４ホール１２２内に第４導電性プラグ１２７を形成する。
そのような第４導電性プラグ１２７を形成するには、第４ホール１２２内とバッファ絶縁膜１１３上とにグルー膜として窒化チタン膜をスパッタ法で形成し、更にこのグルー膜の上にCVD法でタングステン膜を形成して、そのタングステン膜で第４ホール１２２を完全に埋め込む。そして、バッファ絶縁膜１１３上の余分なグルー膜とタングステン膜とをCMP法により研磨して除去することで、これらの膜で構成される第４導電性プラグ１２７が第４ホール１２２内に形成され得る。
次に、図４７に示すように、第３、第４導電性プラグ１１８、１２７とバッファ絶縁膜１１３のそれぞれの上にスパッタ法で金属積層膜１３０を形成する。その金属積層膜１３０は、下から順に約５５０nmの厚さの銅含有アルミニウム膜、約５nmの厚さのチタン膜、及び約１５０nmの厚さの窒化チタン膜である。
次いで、図４８に示すように、プラズマ雰囲気から金属積層膜１３０とキャパシタ誘電体膜１０６ａとを保護する保護膜１３１として、金属積層膜１３０の上にスパッタ法によりアルミナ膜を約２０nmの厚さに形成する。
保護膜１３１はアルミナ膜に限定されない。アルミナ膜に代えて、酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜等の絶縁性酸化金属膜を保護膜１３１として形成してもよい。
更に、第１実施形態の第１例〜第４例で説明した絶縁膜を保護膜１３１として形成してもよい。そのような絶縁膜としては、スパッタ法で形成された酸化シリコン膜（第１例）、塗布型絶縁膜（第２例）、樹脂膜（第３例）、及び酸化物強誘電体膜（第４例）がある。
次に、図４９に示すように、保護膜１３１の上にフォトレジストを塗布し、それを露光、現像して第３レジストパターン１３２を形成する。
そして、図５０に示すように、第３レジストパターン１３２をマスクにして保護膜１３１と金属積層膜１３０とをドライエッチングし、金属積層膜１３０を第１金属配線１３０ａとする。
保護膜１３１に対するドライエッチングは、平行平板エッチング装置において、エッチングガスとしてC4F8、Ar、及び酸素の混合ガスを用いて行われる。その場合は、各ガスの流量は、例えばC4F8が２０sccm、Arが５００sccm、及び酸素が１２sccmとされる。また、これらのガスにCF4、CHF3、及びCOのいずれかを添加してもよい。
一方、金属積層膜１３０に対するドライエッチングは、ECRエッチング装置において、エッチングガスとしてBCl3とCl2との混合ガスを用いて行われる。各ガスの流量は、例えば、BCl3が１０５sccm、Cl2が４５sccmとされる。
このエッチングを終了後、第３レジストパターン１３２をアッシングして除去し、更に薬液と純粋を用いたウエット処理によりレジスト残渣を除去する。
このようにウエット処理を行うことで、第１金属配線１３０ａの側面に水分やハイドロカーボン等の不純物が吸着するが、第１金属配線１３０ａ上に既に形成されている保護膜１３１の密着性がその不純物によって低下することはない。
したがって、不純物を蒸散させるためのアニールを第１金属配線１３０ａに対して行わずに済み、アニールの熱によってキャパシタ誘電体膜１０６ａが劣化するのを防止できる。
次いで、図５１に示すように、第１金属配線１３０ａとバッファ絶縁膜１１３とを覆う第３絶縁性水素バリア膜１３３として、スパッタ法によりアルミナ膜を５nm〜３０nm、例えば２０nmの厚さに形成する。
この第３絶縁性水素バリア膜１３３は、水素や水分等の還元性物質をブロックしてキャパシタ誘電体膜４８ａを保護する役割を担うものであり、アルミナ膜に代えて酸化チタン膜、酸化ジルコニウム膜、酸化マグネシウム膜、及び酸化チタンマグネシウム膜のいずれかの絶縁性酸化金属膜を形成するようにしてもよい。
また、窒化シリコン膜や酸窒化シリコン膜のような窒素を含んだシリコン含有絶縁膜を第３絶縁性水素バリア膜１３３として形成してもよい。
次いで、図５２に示すように、TEOSガスと酸素との混合ガスを反応ガスとして使用するプラズマCVD法により、第３の層間絶縁膜１３５として第３絶縁性水素バリア膜１３３の上に酸化シリコン膜を形成し、第３の層間絶縁膜１３５で第１金属配線１３０ａの間の空間を完全に埋め込む。
プラズマCVD法による第３の層間絶縁膜１３５の成膜は、例えば図３３で説明したプラズマCVD装置２００を用いて行うことができる。
このようにプラズマCVD法を用いても、第１金属配線１３０ａの上面が保護膜１３１によって覆われており、その保護膜１３１がプラズマ保護膜として機能するので、プラズマによる成膜ダメージが第１金属配線１３０ａを通じてキャパシタ誘電体膜１０６ａに及ぶ危険性を低減でき、キャパシタ誘電体膜１０６ａの強誘電体特性を高い状態に維持することができる。
この後に、第３の層間絶縁膜１３５の上面をCMP法により研磨して平坦化する。
そして、CVD装置内において第３の層間絶縁膜１３５の表面に対してN2Oプラズマ処理を行うことにより、第３の層間絶縁膜１３５を脱水すると共に、その表面を窒化して水分の再吸着を防止する。そのN2Oプラズマ処理は、例えば、CVD装置内において基板温度約３５０℃、処理時間約４分の条件で行われる。
この後は、第１実施形態で説明した図２０〜図３１の工程を行うことにより、図５２に示すような本実施形態に係る半導体装置の基本構造を完成させる。
以上説明した本実施形態によれば、図５２を参照して説明したように、保護膜１３１を形成したことにより、第３の層間絶縁膜１３５を成膜するときのプラズマ雰囲気に第１金属配線１３０ａが曝されない。そのため、第１実施形態と同様に、第１金属配線１３０ａと電気的に接続されたキャパシタQにプラズマのダメージが及びにくくなり、プラズマCVD法で第３の層間絶縁膜１３５を形成するときにキャパシタ誘電体膜１０６ａが受けるダメージを低減でき、キャパシタ誘電体膜１０６ａの強誘電体特性が劣化するのを防止できる。
更に、図４９に示したように、金属積層膜１３０をパターニングする前に既に保護膜１３１を形成するので、金属積層膜１３０のパターニング後に行われるウエット処理で第１金属配線１３０ａの側面に水分やハイドロカーボン等の不純物が付着しても、その不純物が原因となって第１金属配線１３０ａと保護膜１３１との密着性が低下することはない。したがって、第１金属配線１３０ａに付着している不純物を蒸散させるためのアニールを省くことができ、該アニールの熱によってキャパシタ誘電体膜１０６ａが劣化するのを防止できる。
また、保護膜１３１の上に第３絶縁性水素バリア膜１３３を形成することで、第３の層間絶縁膜１３５の成膜雰囲気に含まれる水素がキャパシタ誘電体膜１０６ａに至るのを第３絶縁性水素バリア膜１３３により防止でき、キャパシタ誘電体膜１０６ａが水素によって還元されてその強誘電体特性が低下するのを抑制できる。

Claims (8)

  1. トランジスタが形成された半導体基板と、
    前記半導体基板と前記トランジスタのそれぞれの上方に形成された第１の層間絶縁膜と、
    前記第１の層間絶縁膜の上に形成された強誘電体キャパシタと、
    前記第１の層間絶縁膜と前記強誘電体キャパシタのそれぞれの上に形成された第２の層間絶縁膜と、
    前記第２の層間絶縁膜の上に形成された配線と、
    前記配線の上面に形成され、該配線の側面には形成されていない、酸化物強誘電体からなる保護膜と、
    前記第２の層間絶縁膜及び前記保護膜の上に、プラズマを用いる成膜方法により形成された第３の層間絶縁膜と
    を有することを特徴とする半導体装置。
  2. 前記保護膜の膜厚が２ｎｍ以上、１０ｎｍ以下であることを特徴とする請求項１に記載の半導体装置。
  3. 前記保護膜と前記第２の層間絶縁膜のそれぞれの上と、前記配線の側面とに、絶縁性水素バリア膜が形成されたことを特徴とする請求項１または２に記載の半導体装置。
  4. 半導体基板にトランジスタを形成する工程と、
    前記半導体基板と前記トランジスタのそれぞれの上方に第１の層間絶縁膜を形成する工程と、
    前記第１の層間絶縁膜の上に強誘電体キャパシタを形成する工程と、
    前記第１の層間絶縁膜と前記強誘電体キャパシタのそれぞれの上に第２の層間絶縁膜を形成する工程と、
    前記第２の層間絶縁膜の上に配線を形成する工程と、
    前記配線の上面に形成され、該配線の側面には形成されていない、酸化物強誘電体からなる保護膜を形成する工程と、
    前記第２の層間絶縁膜と前記配線と前記保護膜の上に、プラズマを用いる成膜方法により第３の層間絶縁膜を形成する工程とを有することを特徴とする半導体装置の製造方法。
  5. 前記配線の形成は、
    前記第２の層間絶縁膜の上に導電膜を形成する工程と、
    前記導電膜の上に前記保護膜を形成する工程と、
    前記保護膜の上にレジストパターンを形成する工程と、
    前記レジストパターンをマスクにして前記導電膜と前記保護膜とをエッチングすることにより、前記導電膜を前記配線にすると供に、前記保護膜を前記配線の上面にのみ残す工程と、
    前記レジストパターンを除去する工程とを有することを特徴とする請求項４に記載の半導体装置の製造方法。
  6. 前記保護膜は、プラズマを用いない成膜方法、又はスパッタ法により形成されることを特徴とする請求項４に記載の半導体装置の製造方法。
  7. 前記保護膜の膜厚を２ｎｍ以上、１０ｎｍ以下とすることを特徴とする請求項４乃至６のいずれか１項に記載の半導体装置の製造方法。
  8. 前記保護膜と前記第２の層間絶縁膜のそれぞれの上と、前記配線の側面とに、絶縁性水素バリア膜を形成する工程を更に有することを特徴とする請求項４乃至７のいずれか１項に記載の半導体装置の製造方法。
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