JP2002208654A - 半導体装置の製造方法及び半導体装置 - Google Patents
半導体装置の製造方法及び半導体装置Info
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Abstract
(57)【要約】
【課題】ウェハ・レベル型ＣＳＰのパッケージ・プロセ
スにおけるリソグラフィ工程の数を減らす。 【解決手段】半導体素子及び該素子に電気的に接続する
電極パッド１１４が形成されたウェハ上にシード層１１
６，１１７を堆積する工程と、シード層１１６，１１７
上に、電極パッド１１４上部を含む領域に開口を有する
マスク層を形成する工程と、電解めっき法を用いて前記
開口の底部に露出するシード層１１６，１１７上に選択
的に、導電層１２０と，ハンダ電極を構成する元素の該
導電層１２０への拡散を抑制する拡散抑制層１２１とを
順次堆積し、再配置配線１２３を形成する工程と、前記
マスク層を除去した後、再配置配線１２３をマスクに前
記シード層１１６，１１７を除去する工程と、配置配線
１２３に接続するハンダ電極１２６を形成する工程とを
含む。
スにおけるリソグラフィ工程の数を減らす。 【解決手段】半導体素子及び該素子に電気的に接続する
電極パッド１１４が形成されたウェハ上にシード層１１
６，１１７を堆積する工程と、シード層１１６，１１７
上に、電極パッド１１４上部を含む領域に開口を有する
マスク層を形成する工程と、電解めっき法を用いて前記
開口の底部に露出するシード層１１６，１１７上に選択
的に、導電層１２０と，ハンダ電極を構成する元素の該
導電層１２０への拡散を抑制する拡散抑制層１２１とを
順次堆積し、再配置配線１２３を形成する工程と、前記
マスク層を除去した後、再配置配線１２３をマスクに前
記シード層１１６，１１７を除去する工程と、配置配線
１２３に接続するハンダ電極１２６を形成する工程とを
含む。
Description
【０００１】
【発明の属する技術分野】本発明は、ウェハ・レベル型
ＣＳＰの半導体装置の製造方法及び半導体装置に関す
る。
ＣＳＰの半導体装置の製造方法及び半導体装置に関す
る。
【０００２】
【従来の技術】小型、軽量化を目的として、ＣＳＰ（Ch
ip Size Package）が普及してきている。ところがＣＳ
Ｐは、高速化，多機能化及び低コスト化の全ての要求を
満足させることが難しかった。そこで、高速化、多機能
化、及び低コスト化の全てを満足し得るＣＳＰとしてウ
ェハ・レベル型ＣＳＰが提唱されている。
ip Size Package）が普及してきている。ところがＣＳ
Ｐは、高速化，多機能化及び低コスト化の全ての要求を
満足させることが難しかった。そこで、高速化、多機能
化、及び低コスト化の全てを満足し得るＣＳＰとしてウ
ェハ・レベル型ＣＳＰが提唱されている。
【０００３】ウェハ・レベル型ＣＳＰとは、ウェハ・プ
ロセス（前工程）とパッケージ・プロセス（後工程：保
護膜形成、外部端子（半田ボール）塔載等）をウェハ形
状のままで行い、ダイシングした段階で製造工程が終了
するＣＳＰタイプの半導体装置のことである。ダイシン
グした状態で基板に実装されることから、必然的に半導
体装置の最終サイズはダイ（チップ）サイズと同一とな
る。
ロセス（前工程）とパッケージ・プロセス（後工程：保
護膜形成、外部端子（半田ボール）塔載等）をウェハ形
状のままで行い、ダイシングした段階で製造工程が終了
するＣＳＰタイプの半導体装置のことである。ダイシン
グした状態で基板に実装されることから、必然的に半導
体装置の最終サイズはダイ（チップ）サイズと同一とな
る。
【０００４】パッケージ・プロセスでは、通常チップの
周辺にある電極パッドを再配置配線を用いてチップ中央
部に向かって再配線する。再配置配線上にパッシベーシ
ョン層を積層し、パッシベーション層上に再配置配線に
接続するハンダボールを形成する。
周辺にある電極パッドを再配置配線を用いてチップ中央
部に向かって再配線する。再配置配線上にパッシベーシ
ョン層を積層し、パッシベーション層上に再配置配線に
接続するハンダボールを形成する。
【０００５】このパッケージ・プロセスについて、図
９，１０を用いて説明する。先ず、ウェハ・プロセスが
終了したウェハを用意し、図９（ａ）に示すように、ウ
ェハ上に、スパッタ成膜により電解めっき時にシード層
となる、Ｔｉ膜１１６及び，Ｎｉ／Ｐｄ積層膜１１７を
堆積する。
９，１０を用いて説明する。先ず、ウェハ・プロセスが
終了したウェハを用意し、図９（ａ）に示すように、ウ
ェハ上に、スパッタ成膜により電解めっき時にシード層
となる、Ｔｉ膜１１６及び，Ｎｉ／Ｐｄ積層膜１１７を
堆積する。
【０００６】次いで、図９（ｂ）に示すように、一般的
なリソグラフィ技術によって被析出部１１９以外をレジ
スト膜１１８でマスキングし、レジスト膜１１８をマス
クにして、電解めっき法により再配置配線９２３を形成
する。次いで、図９（ｃ）に示すように、レジスト膜１
１８を剥離した後、再配置配線９２３自体をマスクとし
て、不要なシード層１１６，１１７をウエットエッチン
グにより除去する。
なリソグラフィ技術によって被析出部１１９以外をレジ
スト膜１１８でマスキングし、レジスト膜１１８をマス
クにして、電解めっき法により再配置配線９２３を形成
する。次いで、図９（ｃ）に示すように、レジスト膜１
１８を剥離した後、再配置配線９２３自体をマスクとし
て、不要なシード層１１６，１１７をウエットエッチン
グにより除去する。
【０００７】次いで、図９（ｄ）に示すように、再配置
配線９２３を機械的なダメージから保護する保護膜１２
４を形成する。保護膜１２４には再配置配線９２３の上
面の一部が露出する開口１２５が形成されている。
配線９２３を機械的なダメージから保護する保護膜１２
４を形成する。保護膜１２４には再配置配線９２３の上
面の一部が露出する開口１２５が形成されている。
【０００８】次いで、図１０（ｅ）に示すように、ハン
ダボールと再配置配線との反応を抑制する拡散抑制層９
２１をスパッタ法により堆積する。次いで、図１０
（ｆ）に示すように、リソグラフィ技術とウエットエッ
チングとを組み合わせて、開口１２５を含む領域のみに
拡散抑制層９２１を残す。
ダボールと再配置配線との反応を抑制する拡散抑制層９
２１をスパッタ法により堆積する。次いで、図１０
（ｆ）に示すように、リソグラフィ技術とウエットエッ
チングとを組み合わせて、開口１２５を含む領域のみに
拡散抑制層９２１を残す。
【０００９】次いで、図１０（ｇ）に示すように、開口
１２５上にハンダボール１２６を形成する。その後、ダ
イシングを行い、チップに切り分ける。
１２５上にハンダボール１２６を形成する。その後、ダ
イシングを行い、チップに切り分ける。
【００１０】上述したパッケージ・プロセスでは、プロ
セス・フローが長く特にコストの高いリソグラフィ工程
が最低でも２度必要となり製造コストの点で問題があ
る。また、一般に露光装置は価格が高く装置償却費も無
視できないものとなる。
セス・フローが長く特にコストの高いリソグラフィ工程
が最低でも２度必要となり製造コストの点で問題があ
る。また、一般に露光装置は価格が高く装置償却費も無
視できないものとなる。
【００１１】
【発明が解決しようとする課題】上述したように、従来
のウェハ・レベル型ＣＳＰのパッケージ・プロセスにお
いて、リソグラフィ工程が最低２回必要であり、製造コ
ストが高くなると言う問題があった。
のウェハ・レベル型ＣＳＰのパッケージ・プロセスにお
いて、リソグラフィ工程が最低２回必要であり、製造コ
ストが高くなると言う問題があった。
【００１２】本発明の目的は、ウェハ・レベル型ＣＳＰ
のパッケージ・プロセスにおけるリソグラフィ工程の数
を減らし、製造コストの圧縮を図り得る半導体装置の製
造方法及び半導体装置を提供することにある。
のパッケージ・プロセスにおけるリソグラフィ工程の数
を減らし、製造コストの圧縮を図り得る半導体装置の製
造方法及び半導体装置を提供することにある。
【００１３】
【課題を解決するための手段】［構成］本発明は、上記
目的を達成するために以下のように構成されている。
目的を達成するために以下のように構成されている。
【００１４】（ａ）本発明は、半導体素子に電気的に接
続する電極パッドが形成されたウェハに、電極パッド上
に形成された再配置配線と、再配置配線上に形成された
ハンダ電極とを含むウェハ・レベル型ＣＳＰの半導体装
置の製造方法であって、前記半導体素子及び該素子に電
気的に接続する電極パッドが形成されたウェハ上にシー
ド層を堆積する工程と、前記シード層上に、前記電極パ
ッド上部を含む領域に開口を有するマスク層を形成する
工程と、電解めっき法を用いて前記開口の底部に露出す
るシード層上に選択的に、導電層と，前記ハンダ電極を
構成する元素の該導電層への拡散を抑制する拡散抑制層
とを順次堆積し、再配置配線を形成する工程と、前記マ
スク層を除去した後、前記再配置配線をマスクに前記シ
ード層を除去する工程と、前記再配置配線に接続するハ
ンダ電極を形成する工程とを含むことを特徴とする。
続する電極パッドが形成されたウェハに、電極パッド上
に形成された再配置配線と、再配置配線上に形成された
ハンダ電極とを含むウェハ・レベル型ＣＳＰの半導体装
置の製造方法であって、前記半導体素子及び該素子に電
気的に接続する電極パッドが形成されたウェハ上にシー
ド層を堆積する工程と、前記シード層上に、前記電極パ
ッド上部を含む領域に開口を有するマスク層を形成する
工程と、電解めっき法を用いて前記開口の底部に露出す
るシード層上に選択的に、導電層と，前記ハンダ電極を
構成する元素の該導電層への拡散を抑制する拡散抑制層
とを順次堆積し、再配置配線を形成する工程と、前記マ
スク層を除去した後、前記再配置配線をマスクに前記シ
ード層を除去する工程と、前記再配置配線に接続するハ
ンダ電極を形成する工程とを含むことを特徴とする。
【００１５】（ｂ）本発明に係わるウェハ・レベル型Ｃ
ＳＰの半導体装置は、半導体素子に電気的に接続する電
極パッドと、電極パッド上に形成された再配置配線と、
再配置配線上に形成されたハンダ電極とを含み、再配置
配線は、導電層と、該導電層上に形成され、前記ハンダ
電極中に含まれる元素が該導電層に拡散することを抑制
する拡散抑制層とを具備してなることを特徴とする。
ＳＰの半導体装置は、半導体素子に電気的に接続する電
極パッドと、電極パッド上に形成された再配置配線と、
再配置配線上に形成されたハンダ電極とを含み、再配置
配線は、導電層と、該導電層上に形成され、前記ハンダ
電極中に含まれる元素が該導電層に拡散することを抑制
する拡散抑制層とを具備してなることを特徴とする。
【００１６】［作用］本発明は、上記構成によって以下
の作用・効果を有する。
の作用・効果を有する。
【００１７】シード層上に形成されたマスク層の開口内
に、電解めっき法を用いて選択的に導電層及び拡散抑制
層を形成することによって、拡散抑制層のパターニング
工程が不要になるので、従来のパッケージ・プロセスに
比べ、リソグラフィ工程の数が最低１回となり、プロセ
ス・フロー短縮化と製造コストの圧縮とを図ることがで
きる。
に、電解めっき法を用いて選択的に導電層及び拡散抑制
層を形成することによって、拡散抑制層のパターニング
工程が不要になるので、従来のパッケージ・プロセスに
比べ、リソグラフィ工程の数が最低１回となり、プロセ
ス・フロー短縮化と製造コストの圧縮とを図ることがで
きる。
【００１８】
【発明の実施の形態】図１〜図８を参照して、本発明の
ウェハ・レベルＣＳＰの製造工程の一実施形態を説明す
る。図１，２は、本発明の一実施形態に係わるウェハ・
レベルＣＳＰの製造工程の説明に用いる断面図である。
図３〜７は、ウェハ・レベルＣＳＰの製造工程の説明に
用いる平面図である。図３〜７（ａ）はウェハ全体を示
し、図３〜７（ｂ）はウェハ内のチップを示している。
ウェハ・レベルＣＳＰの製造工程の一実施形態を説明す
る。図１，２は、本発明の一実施形態に係わるウェハ・
レベルＣＳＰの製造工程の説明に用いる断面図である。
図３〜７は、ウェハ・レベルＣＳＰの製造工程の説明に
用いる平面図である。図３〜７（ａ）はウェハ全体を示
し、図３〜７（ｂ）はウェハ内のチップを示している。
【００１９】先ず、図１（ａ）及び図３（ａ），（ｂ）
に示すように、ウェハ・プロセス（前工程）が終了した
ウェハ３０１を用意する。図１（ａ）に半導体装置の概
略断面図を示す。同図において、１０１は半導体基板、
１０２は素子分離絶縁膜、１０３はゲート絶縁膜、１０
４はゲート電極、１０５はソース／ドレイン領域、１０
６はプラグ電極、１０７は第１の層間絶縁膜、１０８は
第１の配線、１０９は第２の層間絶縁膜、１１０は第１
のスルーホール、１１１は第２の配線、１１２は第３の
層間絶縁膜、１１３は第２のスルーホール、１１４はパ
ッド電極、１１５は酸化保護膜である。
に示すように、ウェハ・プロセス（前工程）が終了した
ウェハ３０１を用意する。図１（ａ）に半導体装置の概
略断面図を示す。同図において、１０１は半導体基板、
１０２は素子分離絶縁膜、１０３はゲート絶縁膜、１０
４はゲート電極、１０５はソース／ドレイン領域、１０
６はプラグ電極、１０７は第１の層間絶縁膜、１０８は
第１の配線、１０９は第２の層間絶縁膜、１１０は第１
のスルーホール、１１１は第２の配線、１１２は第３の
層間絶縁膜、１１３は第２のスルーホール、１１４はパ
ッド電極、１１５は酸化保護膜である。
【００２０】なお、図１（ｂ）〜図２（ｈ）の断面図に
おいては、シリコン基板１０１，素子分離絶縁膜１０
２，ゲート絶縁膜１０３，ゲート電極１０４，ソース／
ドレイン拡散層１０５，プラグ電極１０６，第１及び第
２の層間絶縁膜１０７，１０９，第１のスルーホール１
１０，第１及び第２の配線１０８，１１１の図示を省略
する。
おいては、シリコン基板１０１，素子分離絶縁膜１０
２，ゲート絶縁膜１０３，ゲート電極１０４，ソース／
ドレイン拡散層１０５，プラグ電極１０６，第１及び第
２の層間絶縁膜１０７，１０９，第１のスルーホール１
１０，第１及び第２の配線１０８，１１１の図示を省略
する。
【００２１】図１（ｂ）に示すように、トランジスタ
（半導体装置）に電気的に接続するパッド電極１１４が
形成されたウェハ上にＴｉ膜１１６及び，Ｎｉ／Ｐｄ積
層膜１１７をスパッタ法で連続的に堆積し、シード層を
形成する。このシード層１１６，１１７は、パッド電極
を構成するＣｕ若しくはＡｌ合金が再配線層に拡散する
ことを抑制するバリアメタル層となる。
（半導体装置）に電気的に接続するパッド電極１１４が
形成されたウェハ上にＴｉ膜１１６及び，Ｎｉ／Ｐｄ積
層膜１１７をスパッタ法で連続的に堆積し、シード層を
形成する。このシード層１１６，１１７は、パッド電極
を構成するＣｕ若しくはＡｌ合金が再配線層に拡散する
ことを抑制するバリアメタル層となる。
【００２２】次いで、図１（ｃ）に示すように、２０μ
ｍ程度の膜厚のレジスト膜（マスク層）１１８を塗布し
た後、通常のリソグラフィ技術を用いて、再配置配線を
形成する領域（パッド電極の上部を含む）のみ開口１１
９を形成する。
ｍ程度の膜厚のレジスト膜（マスク層）１１８を塗布し
た後、通常のリソグラフィ技術を用いて、再配置配線を
形成する領域（パッド電極の上部を含む）のみ開口１１
９を形成する。
【００２３】次いで、図１（ｄ）及び図４（ａ），
（ｂ）に示すように、電解めっき法を用いて、開口１１
９の底部に露出するＮｉ／Ｐｄ積層膜１１７上に選択的
に、Ａｕからなる導電層１２０，Ｎｉめっき膜からなる
拡散抑制層１２１，Ａｕからなるハンダ濡れ層１２２を
順次堆積し、再配置配線１２３を形成する。導電層１２
０，拡散抑制層１２１，ハンダ濡れ層１２２の膜厚はそ
れぞれ約１０μｍ，数μｍ，０．５μｍである。
（ｂ）に示すように、電解めっき法を用いて、開口１１
９の底部に露出するＮｉ／Ｐｄ積層膜１１７上に選択的
に、Ａｕからなる導電層１２０，Ｎｉめっき膜からなる
拡散抑制層１２１，Ａｕからなるハンダ濡れ層１２２を
順次堆積し、再配置配線１２３を形成する。導電層１２
０，拡散抑制層１２１，ハンダ濡れ層１２２の膜厚はそ
れぞれ約１０μｍ，数μｍ，０．５μｍである。
【００２４】拡散抑制層１２１は、後に形成されるハン
ダボール中のＳｎが再配線中の導電層に拡散することを
防止する。また、ハンダ濡れ層１２２はハンダボールと
の濡れ性を確保するために形成されている。
ダボール中のＳｎが再配線中の導電層に拡散することを
防止する。また、ハンダ濡れ層１２２はハンダボールと
の濡れ性を確保するために形成されている。
【００２５】Ｎｉめっき膜からなる拡散抑制層１２１の
膜厚は２μｍ以上、５μｍ以下であることが望ましい。
２μｍ未満であると、半田ボール中のＳｎ拡散を抑制す
る能力が低い。また、５μｍより厚いと、めっき処理時
間が増大するため生産性が低くなる。
膜厚は２μｍ以上、５μｍ以下であることが望ましい。
２μｍ未満であると、半田ボール中のＳｎ拡散を抑制す
る能力が低い。また、５μｍより厚いと、めっき処理時
間が増大するため生産性が低くなる。
【００２６】最上層のハンダ濡れ層１２２がＡｕめっき
膜の場合、Ａｕめっき膜厚は、０．１μｍ以上、１μｍ
以下であることが望ましい。Ａｕめっき膜厚の膜厚が
０．１μｍ未満であると、めっき膜が連続的に形成され
ず、ハンダボールとの接続不良が懸念される。Ａｕめっ
き膜の膜厚が１μｍより厚いと、脆弱なＡｕ−Ｓｎ金属
化合物層が形成されて、ハンダボールの密着強度が低下
する。
膜の場合、Ａｕめっき膜厚は、０．１μｍ以上、１μｍ
以下であることが望ましい。Ａｕめっき膜厚の膜厚が
０．１μｍ未満であると、めっき膜が連続的に形成され
ず、ハンダボールとの接続不良が懸念される。Ａｕめっ
き膜の膜厚が１μｍより厚いと、脆弱なＡｕ−Ｓｎ金属
化合物層が形成されて、ハンダボールの密着強度が低下
する。
【００２７】次いで、図２（ｅ）に示すように、レジス
ト膜１１８を除去する。次に、図２（ｆ）に示すよう
に、再配置配線１２３をマスクに用いて、シード層１１
６，１１７をウエットエッチング法を用いて除去する。
ト膜１１８を除去する。次に、図２（ｆ）に示すよう
に、再配置配線１２３をマスクに用いて、シード層１１
６，１１７をウエットエッチング法を用いて除去する。
【００２８】次いで、図２（ｇ）及び図５（ａ），
（ｂ）に示すように、通常のスピンコート塗布とリソグ
ラフィ工程とを組み合わせて、再配置配線１２３の上面
が露出する開口１２５を有する感光性ポリイミド樹脂等
からなる保護膜１２４を形成する。なお、保護膜１２４
の形成方法としては、スクリーン印刷技術を用いること
によって、リソグラフィ工程を用いずに形成することも
できる。なお、図５（ａ），（ｂ）では保護膜１２４の
図示を省略している。また、ここで、図８に、パッド電
極１１４，再配置配線１２３，及び開口１２５の配置関
係を示す。
（ｂ）に示すように、通常のスピンコート塗布とリソグ
ラフィ工程とを組み合わせて、再配置配線１２３の上面
が露出する開口１２５を有する感光性ポリイミド樹脂等
からなる保護膜１２４を形成する。なお、保護膜１２４
の形成方法としては、スクリーン印刷技術を用いること
によって、リソグラフィ工程を用いずに形成することも
できる。なお、図５（ａ），（ｂ）では保護膜１２４の
図示を省略している。また、ここで、図８に、パッド電
極１１４，再配置配線１２３，及び開口１２５の配置関
係を示す。
【００２９】次いで、図２（ｈ）及び図６（ａ），
（ｂ）に示すように、開口１２５上に球状の半田を載置
した後、リフローすることによって、再配置配線に接続
するハンダボール１２６を形成する（ウェハ・バンプ形
成工程）。最後に、図７（ａ），（ｂ）に示すように、
ダイシングを行うことで、ウェハ・レベル型ＣＳＰの半
導体装置３０２が形成される。
（ｂ）に示すように、開口１２５上に球状の半田を載置
した後、リフローすることによって、再配置配線に接続
するハンダボール１２６を形成する（ウェハ・バンプ形
成工程）。最後に、図７（ａ），（ｂ）に示すように、
ダイシングを行うことで、ウェハ・レベル型ＣＳＰの半
導体装置３０２が形成される。
【００３０】上述したように、シード層上に形成された
マスク層の開口内に、電解めっき法を用いて選択的に導
電層及び拡散抑制層を形成することによって、拡散抑制
層のパターニング工程が不要になるので、従来のパッケ
ージ・プロセスに比べ、リソグラフィ工程の数が最低１
回となり、プロセス・フロー短縮化と製造コストの圧縮
とを図ることができる。
マスク層の開口内に、電解めっき法を用いて選択的に導
電層及び拡散抑制層を形成することによって、拡散抑制
層のパターニング工程が不要になるので、従来のパッケ
ージ・プロセスに比べ、リソグラフィ工程の数が最低１
回となり、プロセス・フロー短縮化と製造コストの圧縮
とを図ることができる。
【００３１】なお、本発明は、上記実施形態に限定され
るものではない。例えば、上記実施形態では、拡散抑制
層としてＮｉめっき膜を用いたが、Ｃｕめっき膜を用い
ても良い。Ｃｕめっき膜の膜厚は５μｍ以上、１０μｍ
以下であることが望ましい。５μｍ未満であると、半田
ボール中のＳｎ拡散を抑制する能力が低い。また、Ｃｕ
めっき膜の膜厚が１０μｍより厚いと、めっき処理時間
が増大するため生産性が低くなる。なお、拡散抑制層と
ハンダボールとの濡れ性がよい場合には、ハンダボール
濡れ層が形成されていなくても良い。その他、本発明
は、その要旨を逸脱しない範囲で、種々変形して実施す
ることが可能である。
るものではない。例えば、上記実施形態では、拡散抑制
層としてＮｉめっき膜を用いたが、Ｃｕめっき膜を用い
ても良い。Ｃｕめっき膜の膜厚は５μｍ以上、１０μｍ
以下であることが望ましい。５μｍ未満であると、半田
ボール中のＳｎ拡散を抑制する能力が低い。また、Ｃｕ
めっき膜の膜厚が１０μｍより厚いと、めっき処理時間
が増大するため生産性が低くなる。なお、拡散抑制層と
ハンダボールとの濡れ性がよい場合には、ハンダボール
濡れ層が形成されていなくても良い。その他、本発明
は、その要旨を逸脱しない範囲で、種々変形して実施す
ることが可能である。
【００３２】
【発明の効果】以上説明したように本発明によれば、シ
ード層上に形成されたマスク層の開口内に、電解めっき
法を用いて選択的に導電層及び拡散抑制層を形成するこ
とによって、拡散抑制層のパターニング工程が不要にな
るので、従来のパッケージ・プロセスに比べ、リソグラ
フィ工程の数が最低１回となり、プロセス・フロー短縮
化と製造コストの圧縮とを図ることができる。
ード層上に形成されたマスク層の開口内に、電解めっき
法を用いて選択的に導電層及び拡散抑制層を形成するこ
とによって、拡散抑制層のパターニング工程が不要にな
るので、従来のパッケージ・プロセスに比べ、リソグラ
フィ工程の数が最低１回となり、プロセス・フロー短縮
化と製造コストの圧縮とを図ることができる。
【図１】本発明の一実施形態に係わる半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図２】本発明の一実施形態に係わる半導体装置の製造
工程を示す工程断面図。
工程を示す工程断面図。
【図３】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。
工程を示す平面図。
【図４】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。
工程を示す平面図。
【図５】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。
工程を示す平面図。
【図６】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。
工程を示す平面図。
【図７】本発明の一実施形態に係わる半導体装置の製造
工程を示す平面図。
工程を示す平面図。
【図８】パッド電極１１４，再配置配線１２３，及び開
口１２５の配置関係を示す図。
口１２５の配置関係を示す図。
【図９】従来の半導体装置の製造工程を示す工程断面
図。
図。
【図１０】従来の半導体装置の製造工程を示す工程断面
図。
図。
１０１…シリコン基板 １０２…素子分離絶縁膜 １０３…ゲート絶縁膜 １０４…ゲート電極 １０５…ドレイン拡散層 １０６…プラグ電極 １０７…第１の層間絶縁膜 １０８…第１の配線 １０９…第２の層間絶縁膜 １１０…第１のスルーホール １１１…第２の配線 １１２…第３の層間絶縁膜 １１３…第２のスルーホール １１４…パッド電極 １１６…Ｔｉ膜（シード層） １１７…Ｎｉ／Ｐｄ積層膜（シード層） １１８…レジスト膜（マスク層） １１９…開口 １２０…導電層 １２１…拡散抑制層 １２２…ハンダ濡れ層 １２３…再配置配線 １２４…保護膜 １２５…開口 １２６…ハンダボール
Claims (6)
- 【請求項１】半導体素子に電気的に接続する電極パッド
が形成されたウェハに、電極パッド上に形成された再配
置配線と、再配置配線上に形成されたハンダ電極とを含
むウェハ・レベル型ＣＳＰの半導体装置の製造方法であ
って、 前記半導体素子及び該素子に電気的に接続する電極パッ
ドが形成されたウェハ上にシード層を堆積する工程と、 前記シード層上に、前記電極パッド上部を含む領域に開
口を有するマスク層を形成する工程と、 電解めっき法を用いて前記開口の底部に露出するシード
層上に選択的に、導電層と，前記ハンダ電極を構成する
元素の該導電層への拡散を抑制する拡散抑制層とを順次
堆積し、再配置配線を形成する工程と、 前記マスク層を除去した後、前記再配置配線をマスクに
前記シード層を除去する工程と、 前記再配置配線に接続するハンダ電極を形成する工程と
を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】前記拡散抑制層上に、電解めっき法を用い
て、前記拡散抑制層よりハンダ電極との濡れ性が高いハ
ンダ濡れ層をさらに堆積して、再配置配線を形成するこ
とを特徴とする請求項１に記載の半導体装置の製造方
法。 - 【請求項３】前記拡散抑制層は、Ｓｎの拡散を抑制する
Ｎｉ又はＣｕを含み、 前記ハンダ電極はＳｎを含むことを特徴とする請求項１
に記載の半導体装置の製造方法。 - 【請求項４】半導体素子に電気的に接続する電極パッド
と、電極パッド上に形成された再配置配線と、再配置配
線上に形成されたハンダ電極とを含み、 前記再配置配線は、導電層と、該導電層上に形成され、
前記ハンダ電極中に含まれる元素が該導電層に拡散する
ことを抑制する拡散抑制層とを具備してなることを特徴
とするウェハ・レベル型ＣＳＰの半導体装置。 - 【請求項５】前記再配置配線は、前記拡散抑制層上に形
成され、該拡散抑制層より前記ハンダ電極との濡れ性が
高いハンダ濡れ層をさらに具備することを特徴とする請
求項４に記載の半導体装置。 - 【請求項６】前記ハンダ電極はＳｎを含み、且つ前記拡
散抑制層はＮｉ又はＣｕを含むことを特徴とする請求項
４に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001449A JP2002208654A (ja) | 2001-01-09 | 2001-01-09 | 半導体装置の製造方法及び半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001001449A JP2002208654A (ja) | 2001-01-09 | 2001-01-09 | 半導体装置の製造方法及び半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002208654A true JP2002208654A (ja) | 2002-07-26 |
Family
ID=18870087
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001001449A Pending JP2002208654A (ja) | 2001-01-09 | 2001-01-09 | 半導体装置の製造方法及び半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002208654A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962774A (zh) * | 2017-05-27 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 一种提高重布线层表面均匀性的方法 |
-
2001
- 2001-01-09 JP JP2001001449A patent/JP2002208654A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN108962774A (zh) * | 2017-05-27 | 2018-12-07 | 中芯国际集成电路制造(上海)有限公司 | 一种提高重布线层表面均匀性的方法 |
| CN108962774B (zh) * | 2017-05-27 | 2020-08-04 | 中芯国际集成电路制造(上海)有限公司 | 一种提高重布线层表面均匀性的方法 |
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