JP2002208291A - 不揮発性記憶装置 - Google Patents
不揮発性記憶装置Info
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Abstract
(57)【要約】
【課題】 ＥＥＰＲＯＭでは書き換え回数を重ねていく
と、メモリセルトランジスタの酸化膜がダメージを受け
て消去・書き込み特性が徐々に劣化し、同一書き換え条
件下では消去・書き込みの深さが浅くなる。この結果、
読み出し動作のマージンが狭まる。このため、書き換え
による特性劣化を見込んで書き換え深さや読み出しバイ
アス条件を設定しなければならず、メモリセルトランジ
スタへの過度のストレス印加や読み出し回路での必要以
上の消費電流の増加の要因となっていた。 【解決手段】 レギュレート回路設定値記憶用メモリセ
ルトランジスタ１０８を設け、消去／書き込み動作後に
消去／書き込み深さを検証して判定レベルを満たさない
場合にはレギュレート回路の電圧の制御値を記憶するメ
モリセルトランジスタのデータを書き換えて以降の消去
／書き込み時に使用する高電圧を既存の値よりも高く設
定することでＥＥＰＲＯＭの書き換え寿命が大幅に向上
する。
と、メモリセルトランジスタの酸化膜がダメージを受け
て消去・書き込み特性が徐々に劣化し、同一書き換え条
件下では消去・書き込みの深さが浅くなる。この結果、
読み出し動作のマージンが狭まる。このため、書き換え
による特性劣化を見込んで書き換え深さや読み出しバイ
アス条件を設定しなければならず、メモリセルトランジ
スタへの過度のストレス印加や読み出し回路での必要以
上の消費電流の増加の要因となっていた。 【解決手段】 レギュレート回路設定値記憶用メモリセ
ルトランジスタ１０８を設け、消去／書き込み動作後に
消去／書き込み深さを検証して判定レベルを満たさない
場合にはレギュレート回路の電圧の制御値を記憶するメ
モリセルトランジスタのデータを書き換えて以降の消去
／書き込み時に使用する高電圧を既存の値よりも高く設
定することでＥＥＰＲＯＭの書き換え寿命が大幅に向上
する。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に消去／書
き込みが可能な不揮発性記憶装置に関する。
き込みが可能な不揮発性記憶装置に関する。
【０００２】
【従来の技術】図８は電気的に一定時間で消去／書き込
みが可能な従来の不揮発性記憶装置８０１を示す。
みが可能な従来の不揮発性記憶装置８０１を示す。
【０００３】これはフローティングゲートを有するメモ
リセルトランジスタが配置されたメモリセルトランジス
タアレイ８０２が設けられている。このメモリセルトラ
ンジスタアレイ８０２の周辺には、ビット線とワード線
を選択するデコーダ回路８０６、メモリセルのデータを
読み出すセンスアンプ回路８０７、消去／書き込みに必
要な高電圧を制御してデコーダ回路８０６に出力するレ
ギュレート回路８０５、消去／書き込み用の高電圧を発
生する昇圧回路８０４、および外部から入力された信号
を元に回路動作の制御を行うコントロールロジック回路
８０３が設けられている。
リセルトランジスタが配置されたメモリセルトランジス
タアレイ８０２が設けられている。このメモリセルトラ
ンジスタアレイ８０２の周辺には、ビット線とワード線
を選択するデコーダ回路８０６、メモリセルのデータを
読み出すセンスアンプ回路８０７、消去／書き込みに必
要な高電圧を制御してデコーダ回路８０６に出力するレ
ギュレート回路８０５、消去／書き込み用の高電圧を発
生する昇圧回路８０４、および外部から入力された信号
を元に回路動作の制御を行うコントロールロジック回路
８０３が設けられている。
【０００４】消去／書き込み動作について説明する。消
去／書き込み動作時には、コントロールロジック回路８
０３が昇圧回路８０４を動作させることにより消去／書
き込みに必要な高電圧を発生する。このとき、コントロ
ールロジック回路８０３はレギュレート回路８０５に対
して、消去動作または書き込み動作のいずれの動作状態
であるかを出力する。
去／書き込み動作時には、コントロールロジック回路８
０３が昇圧回路８０４を動作させることにより消去／書
き込みに必要な高電圧を発生する。このとき、コントロ
ールロジック回路８０３はレギュレート回路８０５に対
して、消去動作または書き込み動作のいずれの動作状態
であるかを出力する。
【０００５】この高電圧はレギュレート回路８０５に印
加されて消去動作または書き込み動作モードに応じた値
に決定され、動作モード毎に常に一定の電圧に制御され
る。この制御された高電圧は、消去動作または書き込み
動作に合わせて一定時間だけ、デコーダ回路８０６が選
択するメモリセルトランジスタアレイ８０２内の任意の
メモリセルトランジスタに印加される。
加されて消去動作または書き込み動作モードに応じた値
に決定され、動作モード毎に常に一定の電圧に制御され
る。この制御された高電圧は、消去動作または書き込み
動作に合わせて一定時間だけ、デコーダ回路８０６が選
択するメモリセルトランジスタアレイ８０２内の任意の
メモリセルトランジスタに印加される。
【０００６】メモリセルトランジスタに高電圧を印加す
ることにより、メモリセルトランジスタのしきい値電圧
を制御する。すなわち、メモリセルトランジスタのデー
タの消去／書き込み時には、メモリセルトランジスタは
常に一定の電圧を一定の時間だけ印加されることにな
る。以上の動作により、メモリセルトランジスタの消去
／書き込みを行う。
ることにより、メモリセルトランジスタのしきい値電圧
を制御する。すなわち、メモリセルトランジスタのデー
タの消去／書き込み時には、メモリセルトランジスタは
常に一定の電圧を一定の時間だけ印加されることにな
る。以上の動作により、メモリセルトランジスタの消去
／書き込みを行う。
【０００７】次に、読み出し動作について説明する。メ
モリセルトランジスタに書き込まれているデータを読み
出すには、デコーダ回路８０６によりメモリセルトラン
ジスタアレイ８０２内の任意のアドレスを選択し、セン
スアンプ回路８０７によりデコーダ回路８０６で選択さ
れたメモリセルトランジスタのドレイン電圧を印加して
流れるドレイン電流の値を電圧変換することによりメモ
リセルトランジスタの読み出しを行う。
モリセルトランジスタに書き込まれているデータを読み
出すには、デコーダ回路８０６によりメモリセルトラン
ジスタアレイ８０２内の任意のアドレスを選択し、セン
スアンプ回路８０７によりデコーダ回路８０６で選択さ
れたメモリセルトランジスタのドレイン電圧を印加して
流れるドレイン電流の値を電圧変換することによりメモ
リセルトランジスタの読み出しを行う。
【０００８】すなわち、メモリセルトランジスタのデー
タの読み出し時には、メモリセルトランジスタは常に一
定のドレイン電圧を印加され、一定の判定基準で読み出
しを行うことになる。以上の動作により、メモリセルト
ランジスタの読み出しを行う。
タの読み出し時には、メモリセルトランジスタは常に一
定のドレイン電圧を印加され、一定の判定基準で読み出
しを行うことになる。以上の動作により、メモリセルト
ランジスタの読み出しを行う。
【０００９】
【発明が解決しようとする課題】このように、消去／書
き込み時にはメモリセルトランジスタに対して高い電圧
を印加するため、メモリセルトランジスタのフローティ
ングゲートとＳｉ基板表面との間の薄いトンネル酸化膜
に高電界がかかり、ダメージを受ける。
き込み時にはメモリセルトランジスタに対して高い電圧
を印加するため、メモリセルトランジスタのフローティ
ングゲートとＳｉ基板表面との間の薄いトンネル酸化膜
に高電界がかかり、ダメージを受ける。
【００１０】このため、消去／書き込み動作を繰り返し
ていくに連れ、徐々にトンネル酸化膜が劣化してメモリ
セルトランジスタのデバイス特性が劣化していく。ま
た、この消去／書き込み時の高い電圧は製造ばらつきや
検査マージン、さらに、書き換え回数を重ねてデバイス
特性が劣化した後の実力低下も踏まえた上で設計段階に
高い値に設定されるため、検査開始時からＥＥＰＲＯＭ
の寿命時間まで使用する期間中は常に高い電圧を印加す
る必要がある。
ていくに連れ、徐々にトンネル酸化膜が劣化してメモリ
セルトランジスタのデバイス特性が劣化していく。ま
た、この消去／書き込み時の高い電圧は製造ばらつきや
検査マージン、さらに、書き換え回数を重ねてデバイス
特性が劣化した後の実力低下も踏まえた上で設計段階に
高い値に設定されるため、検査開始時からＥＥＰＲＯＭ
の寿命時間まで使用する期間中は常に高い電圧を印加す
る必要がある。
【００１１】このため、図９に示すように、ＥＥＰＲＯ
Ｍの書き換え寿命の初期段階においては必要以上の過剰
な電圧ストレスがメモリセルトランジスタに印加され、
メモリセルトランジスタとしては消去後のしきい値電圧
と書き込み後のしきい値電圧の振幅が大きくなり、消去
後で書き込み動作初期と書き込み後で消去動作初期にお
いては特に大きな電界がトンネル酸化膜にかかることに
なり、ＥＥＰＲＯＭの消去／書き込み寿命を低下させる
一要因となっている。このような消去／書き込みの電圧
ストレスによる書き換え寿命の低下という問題がある。
Ｍの書き換え寿命の初期段階においては必要以上の過剰
な電圧ストレスがメモリセルトランジスタに印加され、
メモリセルトランジスタとしては消去後のしきい値電圧
と書き込み後のしきい値電圧の振幅が大きくなり、消去
後で書き込み動作初期と書き込み後で消去動作初期にお
いては特に大きな電界がトンネル酸化膜にかかることに
なり、ＥＥＰＲＯＭの消去／書き込み寿命を低下させる
一要因となっている。このような消去／書き込みの電圧
ストレスによる書き換え寿命の低下という問題がある。
【００１２】本発明は、メモリセルトランジスタへの電
気ストレスを緩和して書き換え回数を大幅に向上するこ
とができる不揮発性記憶装置を提供することを目的とす
る。
気ストレスを緩和して書き換え回数を大幅に向上するこ
とができる不揮発性記憶装置を提供することを目的とす
る。
【００１３】
【課題を解決するための手段】本発明の不揮発性記憶装
置（ＥＥＰＲＯＭ）は、消去／書き込み動作後には毎回
センスアンプ回路によって消去／書き込み深さを検証し
て消去／書き込み深さがセンスアンプ回路に設定された
判定レベルを満たさない場合にはメモリセルトランジス
タアレイに含まれるレギュレート回路の電圧の制御値を
記憶するメモリセルトランジスタのデータを書き換えて
以降の消去／書き込み時に使用する高電圧を既存の値よ
りも高く設定することでＥＥＰＲＯＭの書き換え寿命を
向上することができる。すなわち、ＥＥＰＲＯＭの書き
換え寿命の初期段階においては、メモリセルトランジス
タへの印加電圧を低減し、書き換え寿命の中期、および
後期にかけてはメモリセルトランジスタへの印加電圧を
高くしてＥＥＰＲＯＭとして必要なメモリセルトランジ
スタのしきい値電圧を確保することができ、正常な動作
が出来る状態を確保することを特徴としている。
置（ＥＥＰＲＯＭ）は、消去／書き込み動作後には毎回
センスアンプ回路によって消去／書き込み深さを検証し
て消去／書き込み深さがセンスアンプ回路に設定された
判定レベルを満たさない場合にはメモリセルトランジス
タアレイに含まれるレギュレート回路の電圧の制御値を
記憶するメモリセルトランジスタのデータを書き換えて
以降の消去／書き込み時に使用する高電圧を既存の値よ
りも高く設定することでＥＥＰＲＯＭの書き換え寿命を
向上することができる。すなわち、ＥＥＰＲＯＭの書き
換え寿命の初期段階においては、メモリセルトランジス
タへの印加電圧を低減し、書き換え寿命の中期、および
後期にかけてはメモリセルトランジスタへの印加電圧を
高くしてＥＥＰＲＯＭとして必要なメモリセルトランジ
スタのしきい値電圧を確保することができ、正常な動作
が出来る状態を確保することを特徴としている。
【００１４】また、不揮発性記憶装置（ＥＥＰＲＯＭ）
は、消去／書き込み回数を記憶する不揮発性のメモリセ
ルトランジスタを有し、一定の消去／書き込み回数毎に
前記センスアンプ回路によって消去／書き込み深さを検
証する回路を備えて消去／書き込み深さの検証の回数を
低減することができる。
は、消去／書き込み回数を記憶する不揮発性のメモリセ
ルトランジスタを有し、一定の消去／書き込み回数毎に
前記センスアンプ回路によって消去／書き込み深さを検
証する回路を備えて消去／書き込み深さの検証の回数を
低減することができる。
【００１５】また、不揮発性記憶装置（ＥＥＰＲＯＭ）
は、メモリセルトランジスタアレイの中にデータの誤り
検出訂正用の冗長メモリセルトランジスタを有し、誤り
検出訂正回路を備え、読み出し動作時には誤り検出を行
い、誤りが検出された場合には、メモリセルトランジス
タアレイに含まれるレギュレート回路の電圧の制御値を
記憶するメモリセルトランジスタのデータを書き換えて
以降の消去／書き込み時に使用する高電圧を既存の値よ
りも高く設定する回路を備えて消去／書き込み深さの検
証動作を無くすことができる。
は、メモリセルトランジスタアレイの中にデータの誤り
検出訂正用の冗長メモリセルトランジスタを有し、誤り
検出訂正回路を備え、読み出し動作時には誤り検出を行
い、誤りが検出された場合には、メモリセルトランジス
タアレイに含まれるレギュレート回路の電圧の制御値を
記憶するメモリセルトランジスタのデータを書き換えて
以降の消去／書き込み時に使用する高電圧を既存の値よ
りも高く設定する回路を備えて消去／書き込み深さの検
証動作を無くすことができる。
【００１６】また、不揮発性記憶装置（ＥＥＰＲＯＭ）
は、消去／書き込み動作時に消去／書き込み時間を複数
回数に分けて印加する毎にベリファイ動作により消去／
書き込み深さを検証しながら書き換えを行うフラッシュ
ＥＥＰＲＯＭで、ある一定の消去／書き込み時間後ベリ
ファイ動作を行った時にベリファイでＮＧとなった時に
は、前記メモリセルトランジスタアレイに含まれるレギ
ュレート回路の電圧の制御値を記憶するメモリセルトラ
ンジスタのデータを書き換えて以降の消去／書き込み時
に使用する高電圧を既存の値よりも高く設定する回路を
備えることでフラッシュＥＥＰＲＯＭの書き換え寿命を
向上することができる。
は、消去／書き込み動作時に消去／書き込み時間を複数
回数に分けて印加する毎にベリファイ動作により消去／
書き込み深さを検証しながら書き換えを行うフラッシュ
ＥＥＰＲＯＭで、ある一定の消去／書き込み時間後ベリ
ファイ動作を行った時にベリファイでＮＧとなった時に
は、前記メモリセルトランジスタアレイに含まれるレギ
ュレート回路の電圧の制御値を記憶するメモリセルトラ
ンジスタのデータを書き換えて以降の消去／書き込み時
に使用する高電圧を既存の値よりも高く設定する回路を
備えることでフラッシュＥＥＰＲＯＭの書き換え寿命を
向上することができる。
【００１７】また、本発明の不揮発性記憶装置（ＥＥＰ
ＲＯＭ）の製造方法は、個々の製品の消去／書き込み深
さの検証結果を元にして消去／書き込み時に使用するレ
ギュレート回路の電圧の制御値を個々に設定するので、
製品間での消去／書き込みのばらつきを抑えてメモリセ
ルトランジスタへのストレスを書き換え寿命の初期段階
で最適化し、ＥＥＰＲＯＭの書き換え寿命を向上するこ
とができる。
ＲＯＭ）の製造方法は、個々の製品の消去／書き込み深
さの検証結果を元にして消去／書き込み時に使用するレ
ギュレート回路の電圧の制御値を個々に設定するので、
製品間での消去／書き込みのばらつきを抑えてメモリセ
ルトランジスタへのストレスを書き換え寿命の初期段階
で最適化し、ＥＥＰＲＯＭの書き換え寿命を向上するこ
とができる。
【００１８】また、本発明の不揮発性記憶装置（ＥＥＰ
ＲＯＭ）は、昇圧回路内に発振周波数の変更が可能な昇
圧動作用のクロック信号発生回路と、クロック信号発生
回路の発振周波数の制御値を記憶する不揮発性のメモリ
セルトランジスタを含んだメモリセルトランジスタアレ
イとを備え、消去／書き込み深さがセンスアンプ回路に
設定された判定レベルを満たさない場合には前記メモリ
セルトランジスタアレイに含まれるクロック信号発生回
路の発振周波数の制御値を記憶する不揮発性のメモリセ
ルトランジスタのデータを書き換えて以降の消去／書き
込み時に使用する昇圧動作用のクロック信号発生回路の
発振周波数を既存の値よりも高く設定すると共に消去／
書き込み時に使用するレギュレート回路の電圧の制御値
を既存の値よりも高く設定する回路を備えることでＥＥ
ＰＲＯＭの書き換え寿命の向上と書き換え寿命の初期段
階での低消費電力化をすることができる。
ＲＯＭ）は、昇圧回路内に発振周波数の変更が可能な昇
圧動作用のクロック信号発生回路と、クロック信号発生
回路の発振周波数の制御値を記憶する不揮発性のメモリ
セルトランジスタを含んだメモリセルトランジスタアレ
イとを備え、消去／書き込み深さがセンスアンプ回路に
設定された判定レベルを満たさない場合には前記メモリ
セルトランジスタアレイに含まれるクロック信号発生回
路の発振周波数の制御値を記憶する不揮発性のメモリセ
ルトランジスタのデータを書き換えて以降の消去／書き
込み時に使用する昇圧動作用のクロック信号発生回路の
発振周波数を既存の値よりも高く設定すると共に消去／
書き込み時に使用するレギュレート回路の電圧の制御値
を既存の値よりも高く設定する回路を備えることでＥＥ
ＰＲＯＭの書き換え寿命の向上と書き換え寿命の初期段
階での低消費電力化をすることができる。
【００１９】また、本発明の不揮発性記憶装置（ＥＥＰ
ＲＯＭ）は、センスアンプ回路内に読み出し時のメモリ
セルトランジスタへの印加電圧の変更が可能なバイアス
発生回路と、バイアス発生回路の制御値を記憶する不揮
発性のメモリセルトランジスタを含んだメモリセルトラ
ンジスタアレイとを備え、消去／書き込み深さがセンス
アンプ回路に設定された判定レベルを満たさない場合に
は前記メモリセルトランジスタアレイに含まれるバイア
ス発生回路の制御値を記憶する不揮発性のメモリセルト
ランジスタのデータを書き換えて以降の読み出し時の前
記メモリセルトランジスタアレイへの印加電圧を既存の
値に対して設定の変更する回路を備えることにより、Ｅ
ＥＰＲＯＭの書き換えによりメモリセルトランジスタの
ドレイン電流が低下した後でもドレイン電流を増加させ
ることが可能となり、ＥＥＰＲＯＭの書き換え寿命の向
上と書き換え寿命の初期段階での低消費電力化をするこ
とができる。
ＲＯＭ）は、センスアンプ回路内に読み出し時のメモリ
セルトランジスタへの印加電圧の変更が可能なバイアス
発生回路と、バイアス発生回路の制御値を記憶する不揮
発性のメモリセルトランジスタを含んだメモリセルトラ
ンジスタアレイとを備え、消去／書き込み深さがセンス
アンプ回路に設定された判定レベルを満たさない場合に
は前記メモリセルトランジスタアレイに含まれるバイア
ス発生回路の制御値を記憶する不揮発性のメモリセルト
ランジスタのデータを書き換えて以降の読み出し時の前
記メモリセルトランジスタアレイへの印加電圧を既存の
値に対して設定の変更する回路を備えることにより、Ｅ
ＥＰＲＯＭの書き換えによりメモリセルトランジスタの
ドレイン電流が低下した後でもドレイン電流を増加させ
ることが可能となり、ＥＥＰＲＯＭの書き換え寿命の向
上と書き換え寿命の初期段階での低消費電力化をするこ
とができる。
【００２０】この構成により、ＥＥＰＲＯＭの書き換え
寿命の初期においては消去／書き込みの電圧ストレスを
低減させ、デバイス特性が劣化した後には、再度、消去
／書き込み／読み出しの電圧を高く設定してメモリセル
トランジスタに必要なしきい値電圧を得ることにより、
ＥＥＰＲＯＭとして正常な動作が出来る状態を確保でき
る。
寿命の初期においては消去／書き込みの電圧ストレスを
低減させ、デバイス特性が劣化した後には、再度、消去
／書き込み／読み出しの電圧を高く設定してメモリセル
トランジスタに必要なしきい値電圧を得ることにより、
ＥＥＰＲＯＭとして正常な動作が出来る状態を確保でき
る。
【００２１】
【発明の実施の形態】以下、本発明の各実施の形態を図
１〜図７に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）を示す。
１〜図７に基づいて説明する。 （実施の形態１）図１と図２は本発明の（実施の形態
１）を示す。
【００２２】図１において、１０１はＥＥＰＲＯＭ、１
０２はメモリセルトランジスタアレイ、１０３はコント
ロールロジック回路、１０４は昇圧回路、１０５はレギ
ュレート回路、１０６はデコーダ回路、１０７はセンス
アンプ回路、１０８はレギュレート回路設定値記憶用メ
モリセルトランジスタであり、センスアンプ回路１０７
の出力信号がレギュレート回路１０５に入力されてい
る。
０２はメモリセルトランジスタアレイ、１０３はコント
ロールロジック回路、１０４は昇圧回路、１０５はレギ
ュレート回路、１０６はデコーダ回路、１０７はセンス
アンプ回路、１０８はレギュレート回路設定値記憶用メ
モリセルトランジスタであり、センスアンプ回路１０７
の出力信号がレギュレート回路１０５に入力されてい
る。
【００２３】ここで、図１に示すセンスアンプ回路１０
７の出力信号をレギュレート回路１０５に入力している
ことと、レギュレート回路設定値記憶用メモリセルトラ
ンジスタ１０８をメモリセルトランジスタアレイ１０２
内に設けている以外は、図８に示す従来のＥＥＰＲＯＭ
と基本的に同一である。
７の出力信号をレギュレート回路１０５に入力している
ことと、レギュレート回路設定値記憶用メモリセルトラ
ンジスタ１０８をメモリセルトランジスタアレイ１０２
内に設けている以外は、図８に示す従来のＥＥＰＲＯＭ
と基本的に同一である。
【００２４】このような本発明の装置における消去／書
き込み動作について説明する。消去／書き込み動作時に
は、コントロールロジック回路１０３が昇圧回路１０４
を動作させることにより、消去／書き込みに必要な高電
圧を発生する。このとき、コントロールロジック回路１
０３はレギュレート回路１０５に対して、消去動作また
は書き込み動作のいずれの動作状態であるかを出力す
る。この高電圧はレギュレート回路１０５に印加され
て、レギュレート回路設定値記憶用メモリセルトランジ
スタ１０８のデータをセンスアンプ回路１０７で読み出
した結果と消去動作または書き込みの動作モードに応じ
た値によって制御して出力される。
き込み動作について説明する。消去／書き込み動作時に
は、コントロールロジック回路１０３が昇圧回路１０４
を動作させることにより、消去／書き込みに必要な高電
圧を発生する。このとき、コントロールロジック回路１
０３はレギュレート回路１０５に対して、消去動作また
は書き込み動作のいずれの動作状態であるかを出力す
る。この高電圧はレギュレート回路１０５に印加され
て、レギュレート回路設定値記憶用メモリセルトランジ
スタ１０８のデータをセンスアンプ回路１０７で読み出
した結果と消去動作または書き込みの動作モードに応じ
た値によって制御して出力される。
【００２５】この制御によって出力された高電圧をデコ
ーダ回路１０６に入力し、消去動作または書き込み動作
に合わせて一定時間だけデコーダ回路１０６が選択する
メモリセルトランジスタアレイ１０２内の任意のメモリ
セルトランジスタに印加される。メモリセルトランジス
タに高電圧を印加することにより、メモリセルトランジ
スタのしきい値電圧を制御する。
ーダ回路１０６に入力し、消去動作または書き込み動作
に合わせて一定時間だけデコーダ回路１０６が選択する
メモリセルトランジスタアレイ１０２内の任意のメモリ
セルトランジスタに印加される。メモリセルトランジス
タに高電圧を印加することにより、メモリセルトランジ
スタのしきい値電圧を制御する。
【００２６】ここで、前記レギュレート電圧の設定値は
あらかじめ低く設定しておき、図２に示すようにＥＥＰ
ＲＯＭの消去／書き込みによる劣化に伴いメモリセルト
ランジスタのＶｔの深さが浅くなり、書き換え保証回数
内に読み出し検知レベルよりも厳しいベリファイ検知レ
ベルを満たさなくても良い。また、ＥＥＰＲＯＭの消去
／書き込みを行った後には毎回読み出し検知レベルより
も厳しいベリファイ検知レベルを設定してセンスアンプ
回路１０７によりベリファイ判定を行う。このベリファ
イ判定がパスした場合は、以降の消去／書き込みも既存
のレギュレート回路１０５の設定で実施する。
あらかじめ低く設定しておき、図２に示すようにＥＥＰ
ＲＯＭの消去／書き込みによる劣化に伴いメモリセルト
ランジスタのＶｔの深さが浅くなり、書き換え保証回数
内に読み出し検知レベルよりも厳しいベリファイ検知レ
ベルを満たさなくても良い。また、ＥＥＰＲＯＭの消去
／書き込みを行った後には毎回読み出し検知レベルより
も厳しいベリファイ検知レベルを設定してセンスアンプ
回路１０７によりベリファイ判定を行う。このベリファ
イ判定がパスした場合は、以降の消去／書き込みも既存
のレギュレート回路１０５の設定で実施する。
【００２７】しかし、ベリファイ判定がフェイルした場
合は、センスアンプ回路１０７の出力信号がレギュレー
ト回路１０５に入力されてレギュレート回路設定値記憶
用メモリセルトランジスタ１０８のデータの設定値を変
更し、次回以降の消去／書き込み時にはレギュレート回
路１０５が制御して出力する高電圧の値が、既存の電圧
よりも高くなるように設定を変更する。このレギュレー
ト回路設定値記憶用メモリセルトランジスタ１０８のデ
ータの設定値の変更を行うことにより、図２の書き換え
電圧の切り替えに見られるように、次回以降の書き込み
後のメモリセルトランジスタのＶｔの深さが確保できる
ようになる。
合は、センスアンプ回路１０７の出力信号がレギュレー
ト回路１０５に入力されてレギュレート回路設定値記憶
用メモリセルトランジスタ１０８のデータの設定値を変
更し、次回以降の消去／書き込み時にはレギュレート回
路１０５が制御して出力する高電圧の値が、既存の電圧
よりも高くなるように設定を変更する。このレギュレー
ト回路設定値記憶用メモリセルトランジスタ１０８のデ
ータの設定値の変更を行うことにより、図２の書き換え
電圧の切り替えに見られるように、次回以降の書き込み
後のメモリセルトランジスタのＶｔの深さが確保できる
ようになる。
【００２８】以降の消去／書き込みについても以上のこ
とを繰り返し実行することにより、ＥＥＰＲＯＭのメモ
リセルトランジスタとしては、消去／書き込み時に受け
るトンネル酸化膜へのダメージが緩和されてデバイス特
性の劣化を抑制し、ＥＥＰＲＯＭの書き換え寿命を向上
することができる。以上の動作により、メモリセルトラ
ンジスタの消去／書き込みを行う。
とを繰り返し実行することにより、ＥＥＰＲＯＭのメモ
リセルトランジスタとしては、消去／書き込み時に受け
るトンネル酸化膜へのダメージが緩和されてデバイス特
性の劣化を抑制し、ＥＥＰＲＯＭの書き換え寿命を向上
することができる。以上の動作により、メモリセルトラ
ンジスタの消去／書き込みを行う。
【００２９】（実施の形態２）図３は本発明の（実施の
形態２）を示す。３０１はＥＥＰＲＯＭ、３０２はメモ
リセルトランジスタアレイ、３０３はコントロールロジ
ック回路、３０４は昇圧回路、３０５はレギュレート回
路、３０６はデコーダ回路、３０７はセンスアンプ回
路、３０８は消去／書き込み回数記憶用メモリセルトラ
ンジスタであり、３０９はカウンタ回路である。
形態２）を示す。３０１はＥＥＰＲＯＭ、３０２はメモ
リセルトランジスタアレイ、３０３はコントロールロジ
ック回路、３０４は昇圧回路、３０５はレギュレート回
路、３０６はデコーダ回路、３０７はセンスアンプ回
路、３０８は消去／書き込み回数記憶用メモリセルトラ
ンジスタであり、３０９はカウンタ回路である。
【００３０】（実施の形態２）と（実施の形態１）との
違いは、消去／書き込み回数記憶用メモリセルトランジ
スタ３０８とカウンタ回路３０９を追加したことであ
る。１０８は（実施の形態１）で示したレギュレート回
路設定値記憶用メモリセルトランジスタである。
違いは、消去／書き込み回数記憶用メモリセルトランジ
スタ３０８とカウンタ回路３０９を追加したことであ
る。１０８は（実施の形態１）で示したレギュレート回
路設定値記憶用メモリセルトランジスタである。
【００３１】このような本発明の装置における消去／書
き込み動作について、（第１の実施）例との差について
説明する。消去／書き込み動作時には、コントロールロ
ジック回路３０３が通常のメモリセルトランジスタへの
消去／書き込みと同時に消去／書き込み回数記憶用メモ
リセルトランジスタ３０８に対しても消去／書き込み回
数を記憶していき、その後、消去／書き込み回数記憶用
メモリセルトランジスタ３０８に書き込まれている回数
データをセンスアンプ回路３０７により読み出し、その
読み出しデータをカウンタ回路３０９に入力する。
き込み動作について、（第１の実施）例との差について
説明する。消去／書き込み動作時には、コントロールロ
ジック回路３０３が通常のメモリセルトランジスタへの
消去／書き込みと同時に消去／書き込み回数記憶用メモ
リセルトランジスタ３０８に対しても消去／書き込み回
数を記憶していき、その後、消去／書き込み回数記憶用
メモリセルトランジスタ３０８に書き込まれている回数
データをセンスアンプ回路３０７により読み出し、その
読み出しデータをカウンタ回路３０９に入力する。
【００３２】カウンタ回路３０９では、回数データが
１、１０、１００、１０００、１００００、１００００
０回等の特定の回数になったときに、センスアンプ回路
３０７に対して、読み出し検知レベルよりも厳しいベリ
ファイ検知レベルを設定してベリファイ判定を行わせ
る。この後のベリファイ判定結果による動作は（実施の
形態１）と同様である。
１、１０、１００、１０００、１００００、１００００
０回等の特定の回数になったときに、センスアンプ回路
３０７に対して、読み出し検知レベルよりも厳しいベリ
ファイ検知レベルを設定してベリファイ判定を行わせ
る。この後のベリファイ判定結果による動作は（実施の
形態１）と同様である。
【００３３】この構成により、ベリファイ判定の実施回
数を最小限に減らしても前記（実施の形態１）と同様の
効果を得ることができる。 （実施の形態３）図４は本発明の（実施の形態３）を示
す。
数を最小限に減らしても前記（実施の形態１）と同様の
効果を得ることができる。 （実施の形態３）図４は本発明の（実施の形態３）を示
す。
【００３４】４０１はＥＥＰＲＯＭ、４０２はメモリセ
ルトランジスタアレイ、４０３はコントロールロジック
回路、４０４は昇圧回路、４０５はレギュレート回路、
４０６はデコーダ回路、４０７はセンスアンプ回路、４
０８はデータ誤り検出訂正用冗長メモリセルトランジス
タであり、４０９は誤り検出訂正回路である。（実施の
形態３）と（実施の形態１）との違いはデータ誤り検出
訂正用冗長メモリセルトランジスタ４０８と誤り検出訂
正回路４０９を追加したことである。１０８は（実施の
形態１）で示したレギュレート回路設定値記憶用メモリ
セルトランジスタである。
ルトランジスタアレイ、４０３はコントロールロジック
回路、４０４は昇圧回路、４０５はレギュレート回路、
４０６はデコーダ回路、４０７はセンスアンプ回路、４
０８はデータ誤り検出訂正用冗長メモリセルトランジス
タであり、４０９は誤り検出訂正回路である。（実施の
形態３）と（実施の形態１）との違いはデータ誤り検出
訂正用冗長メモリセルトランジスタ４０８と誤り検出訂
正回路４０９を追加したことである。１０８は（実施の
形態１）で示したレギュレート回路設定値記憶用メモリ
セルトランジスタである。
【００３５】このような本発明の装置における動作につ
いて（実施の形態１）との差について説明する。消去／
書き込み動作時には、誤り検出訂正回路４０９によりデ
ータ誤り検出訂正用冗長メモリセルトランジスタ４０８
への書き込みデータを発生し通常のメモリセルトランジ
スタへの消去／書き込みと同時にデータ誤り検出訂正用
冗長メモリセルトランジスタ４０８への書き込みを実施
する。
いて（実施の形態１）との差について説明する。消去／
書き込み動作時には、誤り検出訂正回路４０９によりデ
ータ誤り検出訂正用冗長メモリセルトランジスタ４０８
への書き込みデータを発生し通常のメモリセルトランジ
スタへの消去／書き込みと同時にデータ誤り検出訂正用
冗長メモリセルトランジスタ４０８への書き込みを実施
する。
【００３６】また、読み出し動作時にも通常のメモリセ
ルトランジスタのデータと同時にデータ誤り検出訂正用
冗長メモリセルトランジスタ４０８のデータをセンスア
ンプ回路４０７により読み出し、その読み出しデータを
誤り検出訂正回路４０９により誤りの有無を検出する。
誤り検出訂正回路４０９による検出結果がパスであれば
読み出しデータも正常であり、また、検出結果がフェイ
ルであっても誤り検出訂正回路４０９により訂正された
データが出力されるため外部への読み出しデータは正常
となる。
ルトランジスタのデータと同時にデータ誤り検出訂正用
冗長メモリセルトランジスタ４０８のデータをセンスア
ンプ回路４０７により読み出し、その読み出しデータを
誤り検出訂正回路４０９により誤りの有無を検出する。
誤り検出訂正回路４０９による検出結果がパスであれば
読み出しデータも正常であり、また、検出結果がフェイ
ルであっても誤り検出訂正回路４０９により訂正された
データが出力されるため外部への読み出しデータは正常
となる。
【００３７】しかし、ここで誤り検出訂正回路４０９が
補正したという結果を元にメモリセルトランジスタの消
去／書き込み深さが浅くなっていることを判断できるた
め、（実施の形態１）と同様にしてレギュレート回路４
０５の制御電圧を変更する。
補正したという結果を元にメモリセルトランジスタの消
去／書き込み深さが浅くなっていることを判断できるた
め、（実施の形態１）と同様にしてレギュレート回路４
０５の制御電圧を変更する。
【００３８】この構成により、ベリファイ判定を行わず
に前記（実施の形態１）と同様の効果を得ることができ
る。 （実施の形態４）図５は本発明の（実施の形態４）を示
す。
に前記（実施の形態１）と同様の効果を得ることができ
る。 （実施の形態４）図５は本発明の（実施の形態４）を示
す。
【００３９】５０１はフラッシュＥＥＰＲＯＭ、５０２
はメモリセルトランジスタアレイ、５０３はコントロー
ルロジック回路、５０４は昇圧回路、５０５はレギュレ
ート回路、５０６はデコーダ回路、５０７はセンスアン
プ回路、５０９はベリファイ回路である。１０８は（実
施の形態１）で示したレギュレート回路設定値記憶用メ
モリセルトランジスタである。
はメモリセルトランジスタアレイ、５０３はコントロー
ルロジック回路、５０４は昇圧回路、５０５はレギュレ
ート回路、５０６はデコーダ回路、５０７はセンスアン
プ回路、５０９はベリファイ回路である。１０８は（実
施の形態１）で示したレギュレート回路設定値記憶用メ
モリセルトランジスタである。
【００４０】（実施の形態４）と（実施の形態１）との
違いはフラッシュＥＥＰＲＯＭであり、ベリファイ回路
５０９を使用していることである。このような本発明の
装置における動作について（実施の形態１）との差につ
いて説明する。
違いはフラッシュＥＥＰＲＯＭであり、ベリファイ回路
５０９を使用していることである。このような本発明の
装置における動作について（実施の形態１）との差につ
いて説明する。
【００４１】ある一定の消去／書き込み時間後ベリファ
イ動作を行った時にベリファイでＮＧとなった時には、
前記メモリセルトランジスタアレイに含まれるレギュレ
ート回路５０５の電圧の制御値を記憶するメモリセルト
ランジスタのデータを書き換えて以降の消去／書き込み
時に使用する高電圧を既存の値よりも高く設定するよう
構成されている。
イ動作を行った時にベリファイでＮＧとなった時には、
前記メモリセルトランジスタアレイに含まれるレギュレ
ート回路５０５の電圧の制御値を記憶するメモリセルト
ランジスタのデータを書き換えて以降の消去／書き込み
時に使用する高電圧を既存の値よりも高く設定するよう
構成されている。
【００４２】この構成により、ベリファイ回路５０９を
備えたフラッシュＥＥＰＲＯＭにおいても前記（実施の
形態１）と同様の効果を得ることができる。 （実施の形態５）上記の（実施の形態１）の不揮発性記
憶装置（ＥＥＰＲＯＭ）の検査工程では次のような工程
を実行して製造される。
備えたフラッシュＥＥＰＲＯＭにおいても前記（実施の
形態１）と同様の効果を得ることができる。 （実施の形態５）上記の（実施の形態１）の不揮発性記
憶装置（ＥＥＰＲＯＭ）の検査工程では次のような工程
を実行して製造される。
【００４３】ＥＥＰＲＯＭの検査工程において、個々の
製品の消去／書き込み深さの検証を行い、その結果を元
にして消去／書き込み時に使用するレギュレート回路の
電圧の制御値を個々の製品毎にレギュレート回路設定値
記憶用メモリセルトランジスタ１０８に設定する。
製品の消去／書き込み深さの検証を行い、その結果を元
にして消去／書き込み時に使用するレギュレート回路の
電圧の制御値を個々の製品毎にレギュレート回路設定値
記憶用メモリセルトランジスタ１０８に設定する。
【００４４】また、ベリファイ判定結果によって後から
レギュレート回路設定値記憶用メモリセルトランジスタ
１０８の設定を書き換えられることはいうまでもない。
この手順によって、製品間の特性ばらつきが緩和でき
る。なお、（実施の形態２）〜（実施の形態４）におい
ても同様に実施できる。
レギュレート回路設定値記憶用メモリセルトランジスタ
１０８の設定を書き換えられることはいうまでもない。
この手順によって、製品間の特性ばらつきが緩和でき
る。なお、（実施の形態２）〜（実施の形態４）におい
ても同様に実施できる。
【００４５】（実施の形態６）図６は本発明の（実施の
形態６）を示す。６０１はＥＥＰＲＯＭ、６０２はメモ
リセルトランジスタアレイ、６０３はコントロールロジ
ック回路、６０４は昇圧回路、６０５はレギュレート回
路、６０６はデコーダ回路、６０７はセンスアンプ回
路、６０８はクロック信号発生回路の発振周波数記憶用
メモリセルトランジスタ、６０９はクロック信号発生回
路である。
形態６）を示す。６０１はＥＥＰＲＯＭ、６０２はメモ
リセルトランジスタアレイ、６０３はコントロールロジ
ック回路、６０４は昇圧回路、６０５はレギュレート回
路、６０６はデコーダ回路、６０７はセンスアンプ回
路、６０８はクロック信号発生回路の発振周波数記憶用
メモリセルトランジスタ、６０９はクロック信号発生回
路である。
【００４６】（実施の形態６）と（実施の形態１）との
違いはクロック信号発生回路の発振周波数記憶用メモリ
セルトランジスタ６０８と、クロック信号発生回路６０
９を使用していることである。１０８は（実施の形態
１）で示したレギュレート回路設定値記憶用メモリセル
トランジスタである。
違いはクロック信号発生回路の発振周波数記憶用メモリ
セルトランジスタ６０８と、クロック信号発生回路６０
９を使用していることである。１０８は（実施の形態
１）で示したレギュレート回路設定値記憶用メモリセル
トランジスタである。
【００４７】次に、このような本発明の装置における動
作について（実施の形態１）との差について説明する。
昇圧回路６０４のブロック内に発振周波数の変更が可能
な昇圧動作用のクロック信号発生回路６０９を設け、メ
モリセルトランジスタアレイ６０２にはクロック信号発
生回路６０９の発振周波数記憶用メモリセルトランジス
タ６０８を設け、消去／書き込み深さがセンスアンプ回
路６０７に設定された判定レベルを満たさない場合に
は、メモリセルトランジスタアレイ６０２に含まれるク
ロック信号発生回路６０９の発振周波数の制御値を記憶
する不揮発性のメモリセルトランジスタのデータを書き
換えて以降の消去／書き込み時に使用する昇圧動作用の
クロック信号発生回路６０９の発振周波数を既存の値よ
りも高く設定すると共に消去／書き込み時に使用するレ
ギュレート回路の電圧の制御値を既存の値よりも高く設
定するように構成されている。
作について（実施の形態１）との差について説明する。
昇圧回路６０４のブロック内に発振周波数の変更が可能
な昇圧動作用のクロック信号発生回路６０９を設け、メ
モリセルトランジスタアレイ６０２にはクロック信号発
生回路６０９の発振周波数記憶用メモリセルトランジス
タ６０８を設け、消去／書き込み深さがセンスアンプ回
路６０７に設定された判定レベルを満たさない場合に
は、メモリセルトランジスタアレイ６０２に含まれるク
ロック信号発生回路６０９の発振周波数の制御値を記憶
する不揮発性のメモリセルトランジスタのデータを書き
換えて以降の消去／書き込み時に使用する昇圧動作用の
クロック信号発生回路６０９の発振周波数を既存の値よ
りも高く設定すると共に消去／書き込み時に使用するレ
ギュレート回路の電圧の制御値を既存の値よりも高く設
定するように構成されている。
【００４８】この構成により、ＥＥＰＲＯＭの書き換え
寿命の初期段階での低消費電力化と前記（実施の形態
１）と同様の効果を得ることができる。 （実施の形態７）図７は本発明の（実施の形態７）を示
す。
寿命の初期段階での低消費電力化と前記（実施の形態
１）と同様の効果を得ることができる。 （実施の形態７）図７は本発明の（実施の形態７）を示
す。
【００４９】７０１はＥＥＰＲＯＭ、７０２はメモリセ
ルトランジスタアレイ、７０３はコントロールロジック
回路、７０４は昇圧回路、７０５はレギュレート回路、
７０６はデコーダ回路、７０７はセンスアンプ回路、７
０８はバイアス発生回路の制御値記憶用メモリセルトラ
ンジスタ、７０９はバイアス発生回路である。７１０は
メモリセルトランジスタアレイ７０２のバイアス回路で
ある。（実施の形態７）と（実施の形態１）との違いは
バイアス発生回路の制御値記憶用メモリセルトランジス
タ７０８、バイアス発生回路７０９を使用していること
である。１０８は（実施の形態１）で示したレギュレー
ト回路設定値記憶用メモリセルトランジスタである。
ルトランジスタアレイ、７０３はコントロールロジック
回路、７０４は昇圧回路、７０５はレギュレート回路、
７０６はデコーダ回路、７０７はセンスアンプ回路、７
０８はバイアス発生回路の制御値記憶用メモリセルトラ
ンジスタ、７０９はバイアス発生回路である。７１０は
メモリセルトランジスタアレイ７０２のバイアス回路で
ある。（実施の形態７）と（実施の形態１）との違いは
バイアス発生回路の制御値記憶用メモリセルトランジス
タ７０８、バイアス発生回路７０９を使用していること
である。１０８は（実施の形態１）で示したレギュレー
ト回路設定値記憶用メモリセルトランジスタである。
【００５０】次に、このような本発明の装置における動
作について（実施の形態１）との差について説明する。
センスアンプ回路内に読み出し時のメモリセルトランジ
スタへのドレイン印加電圧の変更が可能なバイアス発生
回路７０９と、バイアス発生回路の制御値記憶用メモリ
セルトランジスタ７０８を含んだメモリセルトランジス
タアレイ７０２とを備え、消去／書き込み深さがセンス
アンプ回路に設定された判定レベルを満たさない場合に
は前記メモリセルトランジスタアレイ７０２に含まれる
バイアス発生回路７０９の制御値を記憶する不揮発性の
メモリセルトランジスタのデータを書き換えて以降の読
み出し時に使用するセンスアンプ回路８０７のドレイン
印加電圧を既存の値よりも高く設定する回路を備えるこ
とにより、ＥＥＰＲＯＭの書き換えによりメモリセルト
ランジスタのドレイン電流が低下した後でもドレイン電
流を増加させることが可能となり、ＥＥＰＲＯＭの書き
換え寿命の向上と書き換え寿命の初期段階での低消費電
力化をすることができる。
作について（実施の形態１）との差について説明する。
センスアンプ回路内に読み出し時のメモリセルトランジ
スタへのドレイン印加電圧の変更が可能なバイアス発生
回路７０９と、バイアス発生回路の制御値記憶用メモリ
セルトランジスタ７０８を含んだメモリセルトランジス
タアレイ７０２とを備え、消去／書き込み深さがセンス
アンプ回路に設定された判定レベルを満たさない場合に
は前記メモリセルトランジスタアレイ７０２に含まれる
バイアス発生回路７０９の制御値を記憶する不揮発性の
メモリセルトランジスタのデータを書き換えて以降の読
み出し時に使用するセンスアンプ回路８０７のドレイン
印加電圧を既存の値よりも高く設定する回路を備えるこ
とにより、ＥＥＰＲＯＭの書き換えによりメモリセルト
ランジスタのドレイン電流が低下した後でもドレイン電
流を増加させることが可能となり、ＥＥＰＲＯＭの書き
換え寿命の向上と書き換え寿命の初期段階での低消費電
力化をすることができる。
【００５１】以上の動作により、ＥＥＰＲＯＭの書き換
え寿命の初期段階での低消費電力化と前記（実施の形態
１）と同様の効果を得ることができる。なお、この（実
施の形態７）では（実施の形態１）の構成に制御値記憶
用メモリセルトランジスタ７０８とバイアス発生回路７
０９の構成を追加したものとして説明したが、レギュレ
ート回路設定値記憶用メモリセルトランジスタ１０８と
その関連部分を有していなくても従来に比べて良好な性
能が得られる。
え寿命の初期段階での低消費電力化と前記（実施の形態
１）と同様の効果を得ることができる。なお、この（実
施の形態７）では（実施の形態１）の構成に制御値記憶
用メモリセルトランジスタ７０８とバイアス発生回路７
０９の構成を追加したものとして説明したが、レギュレ
ート回路設定値記憶用メモリセルトランジスタ１０８と
その関連部分を有していなくても従来に比べて良好な性
能が得られる。
【００５２】
【発明の効果】以上のように本発明のＥＥＰＲＯＭによ
れば、ＥＥＰＲＯＭの書き換え寿命の初期段階において
は、メモリセルトランジスタへの印加電圧を低減し、書
き換え寿命の中期、および後期にかけてはメモリセルト
ランジスタへの印加電圧を高くしてＥＥＰＲＯＭとして
必要なメモリセルトランジスタのしきい値電圧を確保す
ることができ、正常な動作が出来る状態を確保すること
により、ＥＥＰＲＯＭの書き換え寿命を大幅に向上する
ことができる効果がある。
れば、ＥＥＰＲＯＭの書き換え寿命の初期段階において
は、メモリセルトランジスタへの印加電圧を低減し、書
き換え寿命の中期、および後期にかけてはメモリセルト
ランジスタへの印加電圧を高くしてＥＥＰＲＯＭとして
必要なメモリセルトランジスタのしきい値電圧を確保す
ることができ、正常な動作が出来る状態を確保すること
により、ＥＥＰＲＯＭの書き換え寿命を大幅に向上する
ことができる効果がある。
【００５３】また、ＥＥＰＲＯＭの書き換え寿命の初期
段階においては、昇圧動作用のクロック信号発生回路の
発振周波数を低く抑えて低消費電力化をすることができ
る効果がある。
段階においては、昇圧動作用のクロック信号発生回路の
発振周波数を低く抑えて低消費電力化をすることができ
る効果がある。
【００５４】また、ＥＥＰＲＯＭの書き換え寿命の初期
段階においては、センスアンプ回路のドレイン印加電圧
を低く抑えて低消費電力化をすることができる効果があ
る。
段階においては、センスアンプ回路のドレイン印加電圧
を低く抑えて低消費電力化をすることができる効果があ
る。
【図１】本発明の（実施の形態１）によるＥＥＰＲＯＭ
のメモリセルトランジスタアレイとその周辺部の構成図
のメモリセルトランジスタアレイとその周辺部の構成図
【図２】同実施の形態の書き換え回数とＶｔの変化を示
した図
した図
【図３】本発明の（実施の形態２）によるＥＥＰＲＯＭ
のメモリセルトランジスタアレイとその周辺部の構成図
のメモリセルトランジスタアレイとその周辺部の構成図
【図４】本発明の（実施の形態３）によるＥＥＰＲＯＭ
のメモリセルトランジスタアレイとその周辺部の構成図
のメモリセルトランジスタアレイとその周辺部の構成図
【図５】本発明の（実施の形態４）によるＥＥＰＲＯＭ
のメモリセルトランジスタアレイとその周辺部の構成図
のメモリセルトランジスタアレイとその周辺部の構成図
【図６】本発明の（実施の形態６）によるＥＥＰＲＯＭ
のメモリセルトランジスタアレイとその構成図
のメモリセルトランジスタアレイとその構成図
【図７】本発明の（実施の形態７）によるＥＥＰＲＯＭ
のメモリセルトランジスタアレイとその周辺部の構成図
のメモリセルトランジスタアレイとその周辺部の構成図
【図８】従来のＥＥＰＲＯＭのメモリセルトランジスタ
アレイとその周辺部の構成図
アレイとその周辺部の構成図
【図９】従来のＥＥＰＲＯＭのメモリセルトランジスタ
の書き換え回数とＶｔの変化を示した図
の書き換え回数とＶｔの変化を示した図
１０１，３０１，４０１，６０１，７０１ ＥＥＰ
ＲＯＭ ５０１ フラッシュＥＥＰＲＯＭ １０２，３０２，４０２，５０２，６０２，７０２
メモリセルトランジスタアレイ １０３，３０３，４０３ コントロールロジック回
路 ５０３，６０３，７０３ コントロールロジック回
路 １０４，３０４，４０４，５０４，６０４，７０４
昇圧回路 １０５，３０５，４０５，５０５，６０５，７０５
レギュレート回路 １０６，３０６，４０６，５０６，６０６，７０６
デコーダ回路 １０７，３０７，４０７，５０７，６０７，７０７
センスアンプ回路 １０８ レギュレート回路設定値記憶用メモリセル
トランジスタ ３０８ 消去／書き込み回数記憶用メモリセルトラ
ンジスタ ４０８ データ誤り検出訂正用冗長メモリセルトラ
ンジスタ ６０８ クロック信号発生回路の発振周波数記憶用
メモリセルトランジスタ ７０８ バイアス発生回路の制御値記憶用メモリセ
ルトランジスタ ３０９ カウンタ回路 ４０９ 誤り検出訂正回路 ５０９ ベリファイ回路 ６０９ クロック信号発生回路 ７０９ バイアス発生回路
ＲＯＭ ５０１ フラッシュＥＥＰＲＯＭ １０２，３０２，４０２，５０２，６０２，７０２
メモリセルトランジスタアレイ １０３，３０３，４０３ コントロールロジック回
路 ５０３，６０３，７０３ コントロールロジック回
路 １０４，３０４，４０４，５０４，６０４，７０４
昇圧回路 １０５，３０５，４０５，５０５，６０５，７０５
レギュレート回路 １０６，３０６，４０６，５０６，６０６，７０６
デコーダ回路 １０７，３０７，４０７，５０７，６０７，７０７
センスアンプ回路 １０８ レギュレート回路設定値記憶用メモリセル
トランジスタ ３０８ 消去／書き込み回数記憶用メモリセルトラ
ンジスタ ４０８ データ誤り検出訂正用冗長メモリセルトラ
ンジスタ ６０８ クロック信号発生回路の発振周波数記憶用
メモリセルトランジスタ ７０８ バイアス発生回路の制御値記憶用メモリセ
ルトランジスタ ３０９ カウンタ回路 ４０９ 誤り検出訂正回路 ５０９ ベリファイ回路 ６０９ クロック信号発生回路 ７０９ バイアス発生回路
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３３Ｄ ６３３Ｅ ６３９Ｃ
Claims (8)
- 【請求項１】電気的に消去／書き込みが可能な不揮発性
のメモリセルトランジスタ群で構成されたメモリセルト
ランジスタアレイの周辺に、前記メモリセルトランジス
タアレイのビット線とワード線を選択するデコーダ回路
と、前記メモリセルトランジスタアレイのデータを読み
出すセンスアンプ回路と、消去／書き込みに必要な高電
圧を制御して前記デコーダ回路に出力するレギュレート
回路と、制御信号を元に消去／書き込みに必要な高電圧
を発生する昇圧回路と、外部から入力された信号を元に
回路動作の制御を行うコントロールロジック回路が設け
られた不揮発性記憶装置であって、 前記メモリセルトランジスタアレイには前記レギュレー
ト回路の電圧の制御値を記憶するメモリセルトランジス
タを設け、 前記センスアンプ回路を、メモリセルトランジスタアレ
イのデータの読み出しを行う通常の読み出し動作時と消
去／書き込み深さの検証を行う検証用の読み出し動作時
には読み出しの判定レベルを変更するよう構成し、 前記メモリセルトランジスタと前記センスアンプ回路お
よび前記レギュレート回路によって、消去／書き込み動
作後には前記センスアンプ回路によって消去／書き込み
深さを検証して消去／書き込み深さが判定レベルを満た
さない場合には前記メモリセルトランジスタのデータを
書き換えて以降の消去／書き込み時に使用する高電圧を
既存の値よりも高く設定するよう構成した不揮発性記憶
装置。 - 【請求項２】電気的に消去／書き込みが可能な不揮発性
のメモリセルトランジスタ群で構成されたメモリセルト
ランジスタアレイの周辺に、前記メモリセルトランジス
タアレイのビット線とワード線を選択するデコーダ回路
と、前記メモリセルトランジスタアレイのデータを読み
出すセンスアンプ回路と、消去／書き込みに必要な高電
圧を制御して前記デコーダ回路に出力するレギュレート
回路と、制御信号を元に消去／書き込みに必要な高電圧
を発生する昇圧回路と、外部から入力された信号を元に
回路動作の制御を行うコントロールロジック回路が設け
られた不揮発性記憶装置であって、 前記メモリセルトランジスタアレイには前記レギュレー
ト回路の電圧の制御値を記憶する第１のメモリセルトラ
ンジスタを設け、 前記メモリセルトランジスタアレイには消去／書き込み
回数を記憶する第２のメモリセルトランジスタを設け、 前記第２のメモリセルトランジスタに記憶された消去／
書き込み回数が予め設定された特定の回数と一致した場
合には、前記センスアンプ回路に対して消去／書き込み
深さを検証させるカウンタ回路を設け、 前記第１，第２のメモリセルトランジスタと前記センス
アンプ回路と前記レギュレート回路および前記カウンタ
回路によって、一定の消去／書き込み回数毎に前記セン
スアンプ回路によって消去／書き込み深さを検証して消
去／書き込み深さが判定レベルを満たさない場合には前
記メモリセルトランジスタのデータを書き換えて以降の
消去／書き込み時に使用する高電圧を既存の値よりも高
く設定するよう構成した不揮発性記憶装置。 - 【請求項３】電気的に消去／書き込みが可能な不揮発性
のメモリセルトランジスタ群で構成されたメモリセルト
ランジスタアレイの周辺に、前記メモリセルトランジス
タアレイのビット線とワード線を選択するデコーダ回路
と、前記メモリセルトランジスタアレイのデータを読み
出すセンスアンプ回路と、消去／書き込みに必要な高電
圧を制御して前記デコーダ回路に出力するレギュレート
回路と、制御信号を元に消去／書き込みに必要な高電圧
を発生する昇圧回路と、外部から入力された信号を元に
回路動作の制御を行うコントロールロジック回路が設け
られた不揮発性記憶装置であって、 前記メモリセルトランジスタアレイには前記レギュレー
ト回路の電圧の制御値を記憶する第１のメモリセルトラ
ンジスタを設け、 前記メモリセルトランジスタアレイにはデータ誤り検出
訂正用冗長メモリセルトランジスタを設け、 消去／書き込み動作時に前記データ誤り検出訂正用冗長
メモリセルトランジスタへ書き込みを実施し、読み出し
動作時には前記センスアンプ回路を介して前記メモリセ
ルトランジスタアレイのデータを読み出し、その読み出
しデータの誤りの有無を検出する誤り検出訂正回路を設
け、 読み出し動作時に前記誤りが検出された場合には、前記
第１のメモリセルトランジスタのデータを書き換えて以
降の消去／書き込み時に使用する高電圧を既存の値より
も高く設定するよう構成した不揮発性記憶装置。 - 【請求項４】ベリファイ回路を有し、消去／書き込み動
作時に消去／書き込み時間を複数回数に分けて印加する
毎にベリファイ動作により消去／書き込み深さを検証し
ながら書き換えを行うフラッシュＥＥＰＲＯＭ型の請求
項１記載の不揮発性記憶装置であって、 ある一定の消去／書き込み時間後ベリファイ動作を行っ
た時にベリファイでＮＧとなった時には、前記メモリセ
ルトランジスタのデータを書き換えて以降の消去／書き
込み時に使用する高電圧を既存の値よりも高く設定する
よう構成した不揮発性記憶装置。 - 【請求項５】電気的に消去／書き込みが可能な不揮発性
のメモリセルトランジスタ群で構成されたメモリセルト
ランジスタアレイの周辺に、前記メモリセルトランジス
タアレイのビット線とワード線を選択するデコーダ回路
と、前記メモリセルトランジスタアレイのデータを読み
出すセンスアンプ回路と、消去／書き込みに必要な高電
圧を制御して前記デコーダ回路に出力するレギュレート
回路と、制御信号を元に消去／書き込みに必要な高電圧
を発生する昇圧回路と、外部から入力された信号を元に
回路動作の制御を行うコントロールロジック回路が設け
られた不揮発性記憶装置を製造するに際し、 検査工程において、個々の製品の消去／書き込み深さの
検証結果を元にして消去／書き込み時に使用するレギュ
レート回路の電圧の制御値を、前記メモリセルトランジ
スタアレイに設けられた前記レギュレート回路の電圧の
制御値を記憶するメモリセルトランジスタに個々に設定
する不揮発性記憶装置の製造方法。 - 【請求項６】昇圧回路の発振周波数の変更が可能なクロ
ック信号発生回路と、前記クロック信号発生回路の発振
周波数の制御値を記憶する不揮発性のメモリセルトラン
ジスタとを設け、 消去／書き込み深さがセンスアンプ回路に設定された判
定レベルを満たさない場合には前記メモリセルトランジ
スタのデータを書き換えて以降の消去／書き込み時に使
用する昇圧動作用のクロック信号発生回路の発振周波数
を既存の値よりも高く設定すると共に消去／書き込み時
に使用するレギュレート回路の電圧の制御値を既存の値
よりも高く設定するよう構成した請求項１記載の不揮発
性記憶装置。 - 【請求項７】読み出し時のメモリセルトランジスタアレ
イへの印加電圧の変更が可能なバイアス発生回路と、前
記バイアス発生回路の制御値を記憶する不揮発性のメモ
リセルトランジスタとを設け、 消去／書き込み深さがセンスアンプ回路に設定された判
定レベルを満たさない場合には前記メモリセルトランジ
スタアレイのバイアス回路の制御値を記憶する不揮発性
のメモリセルトランジスタのデータを書き換えて以降の
読み出し時の前記メモリセルトランジスタアレイへの印
加電圧を既存の値に対して設定の変更を可能とするよう
に構成した請求項１記載の不揮発性記憶装置。 - 【請求項８】電気的に消去／書き込みが可能な不揮発性
のメモリセルトランジスタ群で構成されたメモリセルト
ランジスタアレイの周辺に、前記メモリセルトランジス
タアレイのビット線とワード線を選択するデコーダ回路
と、前記メモリセルトランジスタアレイのデータを読み
出すセンスアンプ回路と、消去／書き込みに必要な高電
圧を制御して前記デコーダ回路に出力するレギュレート
回路と、制御信号を元に消去／書き込みに必要な高電圧
を発生する昇圧回路と、外部から入力された信号を元に
回路動作の制御を行うコントロールロジック回路が設け
られた不揮発性記憶装置であって、 読み出し時のメモリセルトランジスタアレイへの印加電
圧の変更が可能なバイアス発生回路と、前記バイアス発
生回路の制御値を記憶する不揮発性のメモリセルトラン
ジスタとを設け、 消去／書き込み深さがセンスアンプ回路に設定された判
定レベルを満たさない場合には前記メモリセルトランジ
スタアレイのバイアス回路の制御値を記憶する不揮発性
のメモリセルトランジスタのデータを書き換えて以降の
読み出し時の前記メモリセルトランジスタアレイへの印
加電圧を既存の値に対して設定の変更を可能とするよう
に構成した不揮発性記憶装置。
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|---|---|---|---|
| JP2001005833A JP4039812B2 (ja) | 2001-01-15 | 2001-01-15 | 不揮発性記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
2001
- 2001-01-15 JP JP2001005833A patent/JP4039812B2/ja not_active Expired - Fee Related
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