JP2002289874A - 半導体装置および半導体装置を用いた回路 - Google Patents

Abstract

(57)【要約】 【課題】 当該半導体装置に逆方向電流を流した状態か
らの逆回復時間を短縮する。 【解決手段】 ｎ⁺型ドレイン領域１上にｎ型ドリフト
領域２を有し、その表面に溝と、溝に挟まれたｎ型のソ
ース領域３と、前記溝の内部には前記ソース領域３と同
電位に保たれると共に、絶縁膜５によって前記ドリフト
領域２と絶縁され、隣接する前記ドリフト領域２に空乏
領域を形成するような仕事関数の導電性材料から成る固
定電位絶縁電極６と、前記絶縁膜５ならびに前記ドレイ
ン領域１に接して前記ソース領域３には接しない、反対
導電型のゲート領域８と、さらに前記ドレイン領域１と
前記ドリフト領域２との界面近傍に、結晶欠陥層１０を
有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は電流制御型トランジ
スタの構造およびこの電流制御型トランジスタを用いた
回路に関する。

【０００２】

【従来の技術】従来の技術として、特開平６−２５２４
０８号公報に開示された半導体装置が知られており、こ
れを図８〜図１１を用いて説明する。 図８は上記従来技術の半導体装置の概観を説明する斜視
図、図９は図８中の前断面と同じ部分を示した半導体装
置の断面図、図１０は図８中の表面と同じ部分を説明す
る半導体装置の表面図、図１１は図８中の側断面と同じ
部分を説明する半導体装置の断面図である。図１０の表
面図中の線分Ａ−Ａ’に沿って紙面に垂直に切った断面
図が図９に相当し、同じく線分Ｂ−Ｂ’に沿って切った
断面図が図１１に相当する。なお、図８および図１０は
ともに、説明のために表面の金属電極と表面保護膜の図
示を省略している。

【０００３】はじめに、本半導体装置の構造について説
明する。上記の図中、１はｎ⁺型のドレイン領域、２は
ｎ型のドリフト領域、３はｎ⁺型のソース領域、４はＭ
ＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃
度のｐ⁺型ポリシリコンよりなる。１１はドレイン電極
で、ドレイン領域１とオーミックコンタクトしている。
また、図９、図１１に示した１３はソース電極で、ソー
ス領域３およびＭＯＳ型電極４とオーミックコンタクト
している。すなわち、ＭＯＳ型電極４はソース電位に固
定されている。よって、このＭＯＳ型電極４と絶縁膜５
とを合わせて「固定電位絶縁電極」６と呼ぶ。この固定
電位絶縁電極６は図９に示すように側壁がほぼ垂直な
「Ｕ」の字状の断面形状をもつ溝の中に形成されてい
る。また、図９において、ドリフト領域２のうち固定電
位絶縁電極６の間に挟まれた部分を「チャネル領域」７
と呼ぶ。さらに、チャネル領域７内で対向する２つの固
定電位絶縁電極６の間の距離を「チャネル厚みＨ」と呼
び、ソース領域３から固定電位絶縁電極６の底部までの
距離を「チャネル長Ｌ」と呼ぶ。このチャネル長Ｌは、
ドレイン電界が強まってもチャネルがパンチスルーしな
いように、チャネル厚みＨの２乃至３倍以上と設定して
ある。この条件により、チャネル領域７の遮断状態はア
バランシェ降伏条件まで保たれる。

【０００４】とくに本半導体装置が遮断状態のとき、固
定電位絶縁電極６の周辺のドリフト領域２には、ＭＯＳ
型電極４から仕事関数差に起因する電界によって空乏領
域が形成される。これによって固定電位絶縁電極６に狭
まれたチャネル領域７には、主電流を構成する伝導電子
に対してポテンシャル障壁が形成され、ソース領域３と
ドリフト領域２との間を遮断している。なお、チャネル
領域７の構造は、このポテンシャル障壁を形成するため
に、チャネル領域７の厚みＨはできるだけ狭い方が望ま
しく、例えば１〜２μｍ程度である。

【０００５】さらに、図８ならびに図１０に示すよう
に、絶縁膜５に接してソース領域３とは離れたところ
に、ｐ型のゲート領域８が存在する。図１１中、１８は
このゲート領域８とオーミックコンタクトするゲート電
極である。９は層間絶縁膜である。また、図１１中の
「破線」は図８との関係から分かるように紙面の奥行き
方向にある固定電位絶縁電極６の存在を示したものであ
る。

【０００６】次に、動作について説明する。この半導体
装置は、例えばソース電極１３を接地(０Ｖに)し、ドレ
イン電極１１には負荷を介してしかるべき正の電位を印
加して使用する。

【０００７】まず、遮断状態について説明する。ゲート
電極１８が接地されているときには、本半導体装置は遮
断状態にある。チャネル領域７を両側から挟む固定電位
絶縁電極６からの電界の効果により、チャネル領域７に
は、n⁺型ソース領域３からｎ型ドリフト領域へのの伝導
電子の移動を阻止するポテンシャル障壁が形成されてい
る。また、この状態ではドリフト領域２にはこのドレイ
ン電位によって空乏層がのびていて、その空乏層中では
微量ながらキャリアが対発生する。そのうち、伝導電子
はｎ⁺型ドレイン領域１を通ってドレイン電極１１へと
流れ去り、正孔は表面の絶縁膜５の界面に達する。この
正孔によって絶縁膜５の界面の電位が上昇するため、正
孔はこれと接する電位の低いｐ型ゲート領域８へと移動
し、ゲート電極１８を通って流れ去る。従って、チャネ
ル領域７に正孔が停滞することはなく、本半導体装置は
遮断状態を保ち続ける。さらに前述したようにチャネル
長Ｌは比較的長く設計されているので、ドレイン電界が
ｎ⁺型ソース領域３の近傍に影響することはない。

【０００８】次に、ターンオンについて説明する。ゲー
ト電極１８に例えば＋０.５Ｖの電位を印加すると、ｐ
型ゲート領域８から、このゲート領域８と接している絶
縁膜５の界面へと正孔が流れ込んで反転層を形成し、界
面の電位を上昇させる。すると、この正孔はＭＯＳ型電
極４からチャネル領域７への電気力線を遮断し、チャネ
ル領域７中の伝導電子に対するポテンシャル障壁を低下
させ、チャネル領域７の中央付近には伝導電子が通れる
電流路(チャネル)が出来て主電流が流れ始める。さらに
ゲート電極１８に印加する電位を上げていくと、ｐ型ゲ
ート領域８と周辺のｎ型領域からなるｐｎ接合が順バイ
アスされ、正孔が直接、ｎ型領域へ注入される。正孔は
まず、チャネル領域７へと注入され、チャネル領域７は
さらに低い抵抗で大量の電子を移動させることができる
ようになる。大電流が流れるようになると、ドレイン電
極１１に接続された負荷との抵抗分割によりドレイン電
位は低下し、ドレイン電位がゲート電位より低くなると
ｐ型ゲート領域８からの正孔はドリフト領域２へも注入
され、ドリフト領域２は高水準注入状態となり、低オン
抵抗で大電流が流れるようになって「ターンオン」が完
了する。

【０００９】次に、ターンオフについて説明する。ゲー
ト電極１８に接地電位(０Ｖ)または負電位にする。する
と、ドリフト領域２内の過剰なキャリアが逆にｐ型ゲー
ト８領域へと流れ、ゲート電極１８を通って本半導体装
置外へ流れ去り、ついにはドリフト領域２ならびにチャ
ネル領域７内の過剰キャリアがなくなり、ドリフト領域
２およびチャネル領域７の内部は元の状態(遮断状態)に
戻り、「ターンオフ」が完了する。

【００１０】

【発明が解決しようとする課題】上述した状態はドレイ
ン領域１側からソース領域３側へと電流が流れる、いわ
ゆる順バイアス時の動作であるが、上記半導体装置は逆
方向すなわちソース領域３側からドレイン領域１側へと
電流を流すことができる。

【００１１】ソース電極１３とゲート電極１８とが共に
接地された状態で、ドレイン領域に印加される電位が例
えば−０.６Ｖ以下になると、ｐ型ゲート領域８とｎ型
ドリフト領域２の間のｐｎ接合が順バイアスされて、正
孔がドリフト領域２内に注入される。さらにドレイン領
域１からドリフト領域２を経てソース領域３へと流れ込
む。

【００１２】すなわち、このことは上述した半導体装置
を例えば図１２に示すような直流電源で交流モータを駆
動するためのＰＷＭインバータ回路や、図１３に示すよ
うな直流モータを駆動するためのＨブリッジチョッパ回
路を構成するトランジスタとして用いた場合に、一般に
広く使われているトランジスタ(例えば、ＩＧＢＴなど)
では必要となる還流ダイオードの機能を、上述した半導
体装置では必要とせず、それ自身で兼用できることを意
味している。

【００１３】このことを図１２のＰＷＭインバータ回路
や図１３のＨブリッジチョッパ回路を簡略化した回路で
ある図１４を用いて説明する。図１４中、Ｂは直流電源
(バッテリ)、Ｌはモータなどの誘導負荷を示す。Ｑ１、
Ｑ２は上述した半導体装置で構成されたトランジスタ
で、ここではバイポーラ・トランジスタの記号で代用す
る。Ｓ１、Ｇ１、Ｄ１はそれぞれトランジスタＱ１のソ
ース電極、ゲート電極、ドレイン電極、Ｓ２、Ｇ２、Ｄ
２はそれぞれトランジスタＱ２のソース電極、ゲート電
極、ドレイン電極である。バッテリＢの正電位側端子は
トランジスタＱ１のドレイン電極Ｄ１と接続され、負電
位側端子はトランジスタＱ２のソース電極Ｓ２と接続さ
れている。トランジスタＱ１のソース電極Ｓ１とトラン
ジスタＱ２のドレイン電極Ｄ２とが接続され、この接続
点Ｕはさらに負荷Ｌの一端に接続されている。負荷Ｌの
他端はトランジスタＱ１のドレイン電極Ｄ１と接続され
ている。この図１４は中のトランジスタの動作は、図１
２および図１３中のトランジスタの動作と等価である。

【００１４】次に、図１４に示す回路の動作を図１５に
示す電流および電圧の波形を用いて説明する。図１５
(ａ)は縦軸に端子Ｕの電位、図１５(ｂ)は縦軸にトラン
ジスタＱ１の主電流値、図１５(ｃ)は縦軸にトランジス
タＱ２の主電流値を示し、どの図も横軸は時刻を示して
いる。また、電流の方向はトランジスタＱ１、Ｑ２とも
に、ドレイン電極側からソース電極側へ向かう方向を正
の方向とした。

【００１５】トランジスタＱ１、Ｑ２がともに遮断状態
である状態から時刻Ｔ０にトランジスタＱ２をターンオ
ンさせる。すると誘導性負荷Ｌの両端には直流電源(バ
ッテリ)Ｂからの電圧が印加され、図１５(ｃ)に示すよ
うに電流が徐々に流れ始める。このときトランジスタＱ
２のドリフト領域はゲート電極Ｇ２から注入された正孔
により高注入水準状態になり、その過剰キャリアの分布
は図１６の実線に示すようになる。なお、図１６は、こ
こで説明する一連の動作中のトランジスタＱ２の内部状
態をシミュレーションした結果である。すなわち、ソー
ス領域３側が高濃度に、そしてドレイン領域１側が低濃
度になり、その濃度勾配は主電流値にほぼ比例する。そ
の後、時刻Ｔ１でトランジスタＱ２をターンオフさせる
ため、ゲート電極Ｇ２から電流を引き抜き始める。する
とトランジスタのチャネル(電流路)が絞られはじめる
が、負荷Ｌの誘導起電力によってトランジスタＱ２のド
リフト領域内部のキャリア分布は、図１６の破線(Ｔ１
＋Δｔ→Ｔ１＋２Δｔ…)のように減少してゆき、トラ
ンジスタＱ２は主電流値をほぼ維持したまま端子Ｕの電
位が上昇し、ついには端子Ｕの電位が電源電圧より高く
なる。すると、トランジスタＱ１は逆バイアス状態とな
って逆電流を流すようになり、高かった端子Ｕの電位は
電源電圧まで戻りし、トランジスタＱ２はターンオフす
る。このときトランジスタＱ１の遮断状態を維持すべ
く、ゲート電極Ｇ１がソース電極Ｓ１と接続されていた
とすると、トランジスタＱ１を流れる逆電流の一部はゲ
ート電極Ｇ１からｐ型ゲート領域へと流れ込み、トラン
ジスタＱ１のドリフト領域を伝導度変調し、さらにソー
ス電極Ｓ１からドレイン電極Ｄ１へも電流を流す。この
ように逆電流を流しているときのトランジスタＱ１のド
リフト領域内部のキャリア分布は図１７に実線で示すよ
うにドレイン領域側が高濃度で、ソース領域側が低濃度
となる。なお、図１７は、ここで説明する一連の動作中
のトランジスタＱ１の内部状態をシミュレーションした
結果である。

【００１６】次に、時刻Ｔ２においてトランジスタＱ２
を再びターンオンすると、トランジスタＱ１は還流電流
が流れている状態から遮断状態へ移行する。すなわち、
トランジスタＱ１のゲート電極Ｇ１はドレイン電極Ｄ１
よりも高い電位を保持しつつ、主電流はドレイン電極Ｄ
１側からゲート電極Ｇ１ならびにソース電極Ｓ１側に流
れ、ドリフト領域内の過剰少数キャリアである正孔はゲ
ート領域を通ってゲート電極Ｇ１から流れ去る。これは
一般の還流ダイオードの逆回復過程と同様である。この
図１７に破線で示す逆回復途中の段階のキャリア分布
は、上述したトランジスタＱ２の順バイアス状態で説明
した状態と同じ傾向で、主電流の流れる方法およびキャ
リアの分布は、トランジスタの内部状態としては前述し
た順バイアス状態と同じである。

【００１７】しかし、トランジスタＱ１のドリフト領域
内部のキャリアが図１７の実線の状態Ｔ２から破線の状
態(Ｔ２＋Δｔ、Ｔ２＋２Δｔ、…)へと推移し、全ての
過剰少数キャリアである正孔がトランジスタＱ１のゲー
ト領域を経てゲート電極Ｇ１を通って流れ去るとき、ト
ランジスタＱ１のチャネルが閉じるまではドレイン電極
Ｄ１からソース電極Ｓ１へと主電流が流れ続けるので、
結果的に大きな電流が流れてしまう。

【００１８】本発明は、上記課題を鑑みてなされたもの
で、上述のような回路中で還流ダイオードの役割を兼用
しても逆回復時間が短く、回路全体の損失の少ない半導
体装置を提供することを目的とする。

【００１９】

【課題を解決するための手段】上記課題を解決するため
に、本発明においては特許請求の範囲に記載するような
構成とした。

【００２０】すなわち請求項１においては、ドリフト領
域である第１導電型(たとえばｎ型)の半導体基板の一主
面に接する第１導電型(ここではｎ型)のソース領域と、
前記主面に接して前記ソース領域を挟み込むように配置
された溝と、前記溝の内部には前記ソース領域と同電位
に保たれると共に、絶縁膜によって前記ドリフト領域と
絶縁され、かつ、前記絶縁膜を介して隣接する前記ドリ
フト領域に空乏領域を形成するような仕事関数の導電性
材料から成る固定電位絶縁電極とを有し、さらに前記ド
リフト領域の一部であって、前記固定電位絶縁電極によ
って挟み込まると共に、前記固定電位絶縁電極の周囲に
形成された前記空乏領域によって多数キャリア(ここで
は伝導電子)の移動を阻止するポテンシャル障壁が形成
されたチャネル領域と、前記固定電位絶縁電極を取り囲
む前記絶縁膜の界面に少数キャリア(ここでは正孔)を導
入して反転層を形成して前記固定電位絶縁電極から前記
ドリフト領域への電界を遮蔽し、前記チャネル領域に形
成された前記ポテンシャル障壁を減少もしくは消滅させ
てチャネルを開くべく、前記絶縁膜に接し、かつ、前記
ソース領域には接しない第２導電型(ここではｐ型)のゲ
ート領域を有し、さらに前記ドリフト領域に接すると共
に、前記ソース領域および前記ゲート領域に接しない第
１導電型のドレイン領域(ここではｎ型)と、を備えた半
導体装置において、前記ドレイン領域と前記ドリフト領
域とが接する界面近傍に、前記キャリアを対消滅させる
欠陥領域を有する構成とする。

【００２１】また、請求項２においては、ドリフト領域
である第１導電型(たとえばｎ型)の半導体基板の一主面
に設けられた第１導電型(ここではｎ型)のソース領域
と、前記一主面に設けられると共に、前記ソース領域の
周辺まで多数キャリアに対するポテンシャル障壁を形成
できるように前記ソース領域を挟み込みように、前記ソ
ース領域に近接して配置された第２導電型(ここではｐ
型)のゲート領域と、前記ドリフト領域に接すると共
に、前記ソース領域および前記ゲート領域に接しない第
１導電型(ここではｎ型)のドレイン領域とを備え、さら
に前記ドレイン領域と前記ドリフト領域とが接する界面
近傍に、前記キャリアを対消滅させる欠陥領域を有する
構成とする。

【００２２】また、請求項３においては、前記欠陥領域
を、しかるべきイオンを照射することで形成する構成と
する。

【００２３】また、請求項４においては、前記イオンの
照射を、前記イオンが前記ドリフト領域を通過しないよ
う、前記ドレイン領域側から照射して欠陥領域を形成す
る構成とする。

【００２４】また、請求項５においては、前記欠陥領域
を、ドレイン領域とドリフト領域とを張り合わせること
によって形成される構成とする。

【００２５】また、請求項６においては、前記界面から
測って前記ドレイン領域中の少数キャリアの拡散長以下
の距離に、金属製のドレイン電極を有する構成とする。

【００２６】また、請求項７においては、前記ドレイン
領域は、多結晶シリコンで構成する。

【００２７】また、請求項８においては、前記請求項１
記載の半導体装置を、モータを駆動するインバータ回路
またはＨブリッジチョッパ回路に用いた構成とする。

【００２８】

【発明の効果】請求項１〜請求項７に記載の発明では、
ドレイン領域とドリフト領域とが接する界面近傍に、少
数キャリアを消滅させる欠陥領域を有するようにしたの
で、逆導通状態からの回復時に少数キャリアの多くが該
欠陥領域にて消滅し、よって本発明によるトランジスタ
が請求項８に記載の回路、例えばブリッジ回路中で還流
ダイオードの役割を兼用した場合でも、逆回復時間が短
く、回路全体の損失が少ない、という効果を有する。

【００２９】

【発明の実施の形態】＜第１の実施の形態＞以下、本発
明の第１の実施の形態を、図１〜図３を用いて説明す
る。図１は本発明の半導体装置の概観を説明する斜視
図、図２は前記図１中の前断面と同じ部分を説明する半
導体装置の断面図、図３は前記図１中の側断面と同じ部
分を説明する半導体装置の断面図であり、これらは前記
従来技術における図８、図９、図１１にぞれぞれ対応し
ている。前記図１中の表面を説明する別図については、
前記従来技術で示した図１０と同一であるため、新たに
提示することを省略する。また、図１および図２はとも
に、説明のために表面の金属電極と表面保護膜を省略し
ている。なお、これは前記請求項１に対応する。

【００３０】はじめに、本半導体装置の構造について説
明する。上記の図中、１はｎ⁺型のドレイン領域、２は
ｎ型のドリフト領域、３はｎ⁺型のソース領域、４はＭ
ＯＳ型電極、５は絶縁膜である。ＭＯＳ型電極４は高濃
度のｐ⁺型ポリシリコンよりなる。１１はドレイン電極
で、ドレイン領域１とオーミックコンタクトしている。
また、図２、図３に示した１３はソース電極で、ソース
領域３およびＭＯＳ型電極４とオーミックコンタクトし
ている。すなわち、ＭＯＳ型電極４はソース電位に固定
されている。よって、このＭＯＳ型電極４と絶縁膜５と
を合わせて「固定電位絶縁電極」６と呼ぶ。この固定電
位絶縁電極６は図２に示すように側壁がほぼ垂直な
「Ｕ」の字状の断面形状をもつ溝の中に形成されてい
る。また、図２においてドリフト領域２中の固定電位絶
縁電極６の間に挟まれた部分を「チャネル領域」７と呼
ぶ。さらに、チャネル領域７内で対向する２つの固定電
位絶縁電極６の間の距離を「チャネル厚みＨ」と呼び、
ソース領域３から固定電位絶縁電極６の底部までの距離
を「チャネル長Ｌ」と呼ぶ。このチャネル長Ｌは、ドレ
イン電界が強まってもチャネルがパンチスルーしないよ
うに、チャネル厚みＨの２乃至３倍以上と設定してあ
る。この条件により、チャネル領域７の遮断状態はアバ
ランシェ降伏条件まで保たれる。

【００３１】本半導体装置が遮断状態のとき、固定電位
絶縁電極６の周辺のドリフト領域２には、ＭＯＳ型電極
４から仕事関数差に起因する電界によって空乏領域が形
成される。これによって固定電位絶縁電極６に狭まれた
チャネル領域７には、主電流を構成する伝導電子に対し
てポテンシャル障壁が形成され、ソース領域３とドリフ
ト領域２との間を遮断している。なお、チャネル領域７
の構造は、このポテンシャル障壁を形成するため、チャ
ネル領域７の厚みＨはできるだけ狭い方が望ましく、例
えば１〜２μｍ程度である。

【００３２】さらに、図１ならびに図３に示すように、
絶縁膜５に接してソース領域３とは離れたところに、ｐ
型のゲート領域８が存在する。図３中、１８はこのゲー
ト領域８とオーミックコンタクトするゲート電極であ
る。９は層間絶縁膜である。また、図３中の「破線」は
図１との関係から分かるように紙面の奥行き方向にある
固定電位絶縁電極６の存在を示したものである。さら
に、１０はドレイン領域１とドリフト領域２の界面付近
に局所的に、結晶欠陥を多く含むように形成された層で
あり、以下「結晶欠陥層」と呼ぶ。この結晶欠陥層１０
の厚さは、例えば１０〜３０μｍである。

【００３３】次に、動作について説明する。本発明の半
導体装置は、例えばソース電極１３を接地(０Ｖに)し、
ドレイン電極１１には負荷を介してしかるべき正の電位
を印加して使用する。

【００３４】まず、遮断状態について説明する。ゲート
電極１８が接地されているときには、本半導体装置は遮
断状態にある。チャネル領域７を両側から挟む固定電位
絶縁電極６からの電界の効果により、チャネル領域７に
は、n⁺型ソース領域３からｎ型ドリフト領域へのの伝導
電子の移動を阻止するポテンシャル障壁が形成されてい
る。また、この状態ではドリフト領域２にはこのドレイ
ン電位によって空乏層がのびていて、その空乏層中では
微量ながらキャリアが対発生する。そのうち、伝導電子
はｎ⁺型ドレイン領域１を通ってドレイン電極１１へと
流れ去り、正孔は表面の絶縁膜５の界面に達する。この
正孔によって絶縁膜５の界面の電位が上昇するため、正
孔はこれと接する電位の低いｐ型ゲート領域８へと移動
し、ゲート電極１８を通って流れ去る。従って、チャネ
ル領域７に正孔が停滞することはなく、本半導体装置は
遮断状態を保ち続ける。さらに前述したようにチャネル
長Ｌは比較的長く設計されているので、ドレイン電界が
ｎ⁺型ソース領域３の近傍に影響することはない。

【００３５】次に、ターンオンについて説明する。ゲー
ト電極１８に例えば＋０.５Ｖの電位を印加すると、ｐ
型ゲート領域８から、これが接している絶縁膜５の界面
へと正孔が流れ込んで反転層を形成し、界面の電位を上
昇させる。すると、この正孔はＭＯＳ型電極４からチャ
ネル領域７への電気力線を遮断し、チャネル領域７中の
伝導電子に対するポテンシャル障壁を低下させ、チャネ
ル領域７の中央付近には伝導電子が通れる電流路(チャ
ネル)が出来て主電流が流れ始める。さらにゲート電極
１８に印加する電位を上げていくと、ｐ型ゲート領域８
と周辺のｎ型領域からなるｐｎ接合が順バイアスされ、
正孔がｎ型領域へ直接注入される。正孔はまずチャネル
領域７へと注入され、チャネル領域７はさらに低い抵抗
で大量の電子を移動させることができるようになる。大
電流が流れるようになると、ドレイン電極１１に接続さ
れた負荷との抵抗分割によりドレイン電位は低下し、ド
レイン電位がゲート電位より低くなるとｐ型ゲート領域
８からの正孔はドリフト領域２へも注入され、ドリフト
領域２は高水準注入状態となり、低オン抵抗で大電流が
流れるようになって「ターンオン」が完了する。

【００３６】次に、ターンオフについて説明する。ゲー
ト電極１８に接地電位(０Ｖ)または負電位にすると、ド
リフト領域２内の過剰なキャリアが逆にｐ型ゲート領域
８へと流れ、ゲート電極１８を通って本半導体装置外へ
流れ去り、ついにはドリフト領域２ならびにチャネル領
域７内の過剰キャリアがなくなり、ドリフト領域２およ
びチャネル領域７の内部は元の状態(遮断状態)に戻り、
「ターンオフ」が完了する。

【００３７】上述した状態はドレイン領域１側からソー
ス領域３側へと電流が流れる、いわゆる順バイアス時の
動作であるが、上記半導体装置は逆方向すなわちソース
領域３側からドレイン領域１側へと電流を流すことがで
きる。

【００３８】また、ソース電極１３とゲート電極１８と
が共に接地された状態で、ドレイン領域に印加される電
位が例えば−０.６Ｖ以下になると、ｐ型ゲート領域８
とｎ型ドリフト領域２の間のｐｎ接合が順バイアスされ
て、正孔がドリフト領域２内に注入される。さらにドレ
イン領域１からドリフト領域２を経てソース領域３へと
流れ込む。すなわち、このことは上述した半導体装置を
例えば図１２に示すような直流電源で交流モータを駆動
するためのＰＷＭインバータ回路や、図１３に示すよう
な直流モータを駆動するためのＨブリッジチョッパ回路
を構成するトランジスタとして用いた場合に、一般に広
く使われているトランジスタ(例えば、ＩＧＢＴなど)で
は必要となる還流ダイオードの機能を、上述した半導体
装置では必要とせず、それ自身で兼用できることを意味
している。

【００３９】本半導体装置のここまでの動作は、前記従
来技術の半導体装置の動作と同じである。

【００４０】次に、本半導体装置を、図１２や図１３の
ＰＷＭインバータ回路やＨブリッジチョッパ回路のトラ
ンジスタとして適用した場合の動作を、図１４に示す回
路図と図１５に示す電流および電圧の波形図とを用いて
説明する。

【００４１】時刻Ｔ０及びＴ１における動作は前述した
従来技術の半導体装置の動作と同様であるので、ここで
の説明は省略し、時刻Ｔ２の直前の状態から説明する。
すなわち、トランジスタＱ１にはソース電極Ｓ１からド
レイン電極Ｄ１へ、上述の動作からすれば逆方向電流で
ある還流電流が誘導性負荷Ｌとの間に流れていて、トラ
ンジスタＱ２は遮断状態である。この状態でのトランジ
スタＱ１のドリフト領域２内のキャリア分布は、図１７
の実線に示すようになっている。

【００４２】この状態から時刻Ｔ２にトランジスタＱ２
を再びターンオンすると、トランジスタＱ１は還流電流
が流れている状態から遮断状態へ移行する。すなわちト
ランジスタＱ１はゲート電極Ｇ１はドレイン電極Ｄ１よ
りも高い電位を保持しつつ、主電流はドレイン電極Ｄ１
側からゲート電極Ｇ１ならびにソース電極Ｓ１側に流
れ、ドリフト領域内の過剰少数キャリア(正孔)はゲート
領域を通ってゲート電極Ｇ１から流れ去る。これは一般
の還流ダイオードの逆回復過程と同様である。このと
き、図１７の実線Ｔ２で示すキャリア濃度分布から、破
線で示す(Ｔ２＋Δｔ)へと遷移する間、結晶欠陥層１０
の存在により、大半のキャリアが消滅する。従って、ゲ
ート電極Ｇ１を通って流れ出る電流は減少し、これによ
ってターンオン中のトランジスタＱ２の電力損失を軽減
することができる。すなわち、図１２ならびに図１３の
ような回路に本発明のトランジスタを使った場合、回路
全体の電力損失が抑えられる。なお、この回路は前記請
求項８に対応する。

【００４３】＜第１の実施の形態の変形例＞上述した第
１の実施の形態では、結晶欠陥層１０が、ドレイン領域
１とドリフト領域２との界面を中心に、ドレイン領域１
とドリフト領域２とを跨るようにしたが、結晶欠陥層１
０は本半導体装置が順バイアス動作しているときには電
流利得を低減させる要因となり得るので、このような影
響を避けたい場合は結晶欠陥層１０が、前記界面近傍で
ありながらドレイン領域１のみに存在するようにすると
よい。なお、その場合も結晶欠陥層１０は前記界面から
測って、ドレイン領域１内における少数キャリアの拡散
長程度の範囲内には少なくとも存在するものとする。

【００４４】ここで、結晶欠陥層１０の製造方法につい
て説明する。

【００４５】まず、第１の方法としては水素やヘリウム
などの原子をイオン化し、一定の加速エネルギーで単結
晶の半導体ウェハへと照射する方法がある。なお、これ
は前記請求項３に対応する。

【００４６】この方法によると、イオンが高速のうちは
衝突確率が低いので徐々にエネルギーを失いながらも一
定の深さまで深く打ち込まれ、停止する直前に散乱断面
積が増えて、シリコン原子に対して大きなエネルギーを
与えて結晶欠陥層１０を形成する。例えば基板表面から
２００〜３００μｍの深さに局所的な結晶欠陥層１０を
形成しようとした場合には、質量数が１〜４程度の軽い
原子(例えば、水素、重水素、三重水素、ヘリウム３、
ヘリウム４など)のイオンを用いることができる。図４
は、ある加速電圧でイオン照射を行った場合に生成され
る結晶欠陥密度(縦軸)と、シリコン基板表面からの深さ
(横軸)との関係を模式的に示したグラフである。結晶欠
陥密度の極大値の半値幅はたとえば２０〜３０μｍとす
ることができる。

【００４７】また、このイオン照射は、基板表面側から
イオンを照射した場合、イオンが結晶欠陥層１０に至る
までのドリフト領域２、ソース領域３、ゲート領域８と
なるべき領域に多少の結晶欠陥が生じ、順バイアス時の
電気特性に影響が生じることもある。これを避けたい場
合は、イオンがドリフト領域２を通過しないように、基
板裏面側すなわち図１に示すドレイン電極１１側からイ
オン照射を行う。なお、これは前記請求項４に対応す
る。

【００４８】次に、第２の方法としては、結晶欠陥層１
０をドレイン領域１となるウェハと、ドリフト領域２と
なるウェハとを、「ウェハ張り合わせ技術」によって接
合する方法がある。なお、これは前記請求項５に対応す
る。

【００４９】これはドレイン領域１となるｎ⁺型のウェ
ハの一主面を鏡面となるように研き、ドリフト領域２と
なるｎ型のウェハの一主面とを同様に鏡面になるように
研き、清浄な状態のまま前記両面を張り合わせ、高温で
アニールすることで接合する方法である。この方法を用
いれば、２枚のウェハは物理的電気的に接続するが、そ
の界面には結晶欠陥層が残る。これを図１中の結晶欠陥
層１０として使うことができる。また、張り合わせた後
の熱処理によってはｎ⁺型ドレイン領域１となるウェハ
側の不純物をドリフト領域２となるウェハ側へと拡散さ
せ、冶金学的な界面を結晶欠陥層１０のないドリフト領
域２側へと移動させることもできる。

【００５０】次に、第３の方法としては、ドリフト領域
２からドレイン領域１へと侵入した少数キャリアが即座
に金属製のドレイン電極１１に入って消滅してしまうよ
うに、ドレイン領域１の厚さをこの領域における少数キ
ャリアの拡散長以下とする方法がある。なお、これは前
記請求項６に対応する。

【００５１】次に、第４の方法としては、ドレイン領域
１をｎ⁺型のポリシリコンで形成する方法もある。な
お、これは前記請求項７に相当する。

【００５２】ポリシリコン内の少数キャリアの寿命は頗
る短いので、上述した製造方法と同様の効果を生じる。
また、ドレイン領域１をｎ⁺型のポリシリコンで形成
し、その後の熱処理でドレイン領域１側の不純物がドリ
フト領域２側へと拡散し、冶金的な界面を結晶欠陥の少
ないドリフト領域２側へと移動することもできる。

【００５３】＜第２の実施の形態＞次に、本発明の第２
の実施の形態を図５を用いて説明する。なお、図５は第
１の実施の形態における図２に対応する断面図である。

【００５４】上述した第１の実施の形態は、いわゆる縦
形半導体装置であったが、本実施の形態はドレイン電極
１１およびソース電極１３が半導体基板の同一表面に設
けられた横型半導体装置である。

【００５５】１０１はドリフト領域２中に設けられ、ド
リフト領域２の表面からドレイン領域１に接するように
形成された「ドレイン引出し領域」である。１１はドレ
イン電極であり、ドレイン引出し領域１０１にオーミッ
ク接触するように設けられている。その他、前記第１の
実施の形態と同じ番号は同じものを示しているので、説
明は省略する。

【００５６】本実施の形態の半導体装置を図１２、図１
３に示す回路に用いた場合にも、逆回復時において、結
晶欠陥層１０の存在により過剰な少数キャリアが結晶欠
陥層１０によって消滅するので、ターンオン中のトラン
ジスタＱ２の電力損失を軽減し、第１の実施の形態と同
様の効果を有する。

【００５７】＜第３の実施の形態＞次に、本発明の第３
の実施の形態を図６を用いて説明する。なお、図６も第
１の実施の形態における図２に対応する断面図である。

【００５８】本実施の形態は、図５に示した第２の実施
の形態がｎ⁺ドレイン領域１を裏面側(ソース領域３が存
在する主面と対向する主面)に設けていたのに対して、
ドレイン領域１を表面側(ソース領域３が存在するのと
同じ主面)のみに浅く形成した点が特徴である。

【００５９】本実施の形態においては、導通状態におい
て主電流が、ドレイン領域１からドリフト領域２、チャ
ネル７を経由し、ソース領域３へと流れる。すなわち図
６において主電流が、ドレイン領域１を横方向(主面に
沿った方向)へと流れるので、ドレイン領域１の深さは
あまり深くなくて良い。また、図１などの第１の実施の
形態においては、ドレイン領域１とドリフト領域２との
界面が基板の表面から数十μｍの深さにあり、従ってイ
オン照射する際の加速電圧も特別高い必要があったが、
本実施の形態では界面の深さが表面から浅い位置にある
場合には、結晶欠陥を形成するイオン注入は、通常の半
導体製造工程で用いられる不純物イオン注入時の条件と
同じくらい低い加速電圧でよく、また、レジストマスク
などを用いて局所的にイオン注入することができる。さ
らにこの場合は、第１の実施の形態で述べたイオン原子
よりも重く、かつ、禁制帯の中央付近に準位を形成する
ような原子のイオンを打ち込むようにしても、同様の効
果を有する。

【００６０】＜第４の実施の形態＞本発明の第４の発明
の実施の形態を図７を用いて説明する。なお、これは前
記請求項２に対応する。

【００６１】第４の実施の形態は、本発明を縦形接合型
電界効果トランジスタに適用したものである。本実施の
形態においても、結晶欠陥層１０の存在によって第１の
実施の形態と同様の効果を有する。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体装置の
概観を説明する斜視図。

【図２】前記図１中の前断面と同じ部分を説明する半導
体装置の断面図。

【図３】前記図１中の側断面と同じ部分を説明する半導
体装置の断面図。

【図４】イオン打ち込み深さと結晶欠陥密度との関係を
示す模式的グラフ。

【図５】本発明の第２の実施の形態を説明する、前記図
２に対応する断面図。

【図６】本発明の第３の実施の形態を説明する、前記図
２に対応する断面図。

【図７】本発明の第４の実施の形態を説明する断面図。

【図８】従来例の半導体装置の概観を説明する斜視図。

【図９】図８の前面と同じ部分を説明する半導体装置の
断面図。

【図１０】図８の表面と同じ部分を説明する半導体装置
の表面図。

【図１１】図８の側面と同じ部分を説明する半導体装置
の断面図。

【図１２】ＰＷＭインバータ回路を説明する回路図。

【図１３】Ｈブリッジ型チョッパ回路を説明する回路
図。

【図１４】本発明の半導体装置の動作を説明するための
回路図

【図１５】図１４の回路を動作させたときの電流および
電圧の波形図。

【図１６】順バイアス時のドリフト領域内のキャリア分
布を示す模式図。

【図１７】逆バイアス時のドリフト領域内のキャリア分
布を示す模式図。

【符号の説明】

１・・・ｎ⁺型ドレイン領域 ２・・・ｎ型ドリフト領域 ３・・・ｎ⁺型ソース領域 ４・・・ＭＯＳ型電極 ５・・・絶縁膜 ６・・・固定電位絶縁電極 ７・・・チャネル領域 ８・・・ゲート領域 ９・・・層間絶縁膜 １０・・・結晶欠陥層 １１・・・ドレイン電極 １３・・・ソース電極 １８・・・ゲート電極

Claims (8)

【特許請求の範囲】
1. 【請求項１】 ドリフト領域である第１導電型の半導体
   基板の一主面に接する第１導電型のソース領域と、 前記主面に接して前記ソース領域を挟み込むように配置
   された溝と、 前記溝の内部には前記ソース領域と同電位に保たれると
   共に絶縁膜によって前記ドリフト領域と絶縁され、か
   つ、前記絶縁膜を介して隣接する前記ドリフト領域に空
   乏領域を形成するような仕事関数の導電性材料から成る
   固定電位絶縁電極と、 前記ドリフト領域の一部であって、前記固定電位絶縁電
   極によって挟み込まると共に、前記固定電位絶縁電極の
   周囲に形成された前記空乏領域によって多数キャリアの
   移動を阻止するポテンシャル障壁が形成されたチャネル
   領域と、 前記固定電位絶縁電極を取り囲む前記絶縁膜の界面に少
   数キャリアを導入して反転層を形成して前記固定電位絶
   縁電極から前記ドリフト領域への電界を遮蔽し、前記チ
   ャネル領域に形成された前記ポテンシャル障壁を減少も
   しくは消滅させてチャネルを開くべく、前記絶縁膜に接
   し、かつ、前記ソース領域には接しない第２導電型のゲ
   ート領域と、 前記ドリフト領域に接すると共に、前記ソース領域およ
   び前記ゲート領域に接しな第１導電型のドレイン領域
   と、 を備えた半導体装置において、 前記ドレイン領域と前記ドリフト領域とが接する界面近
   傍に、前記キャリアを対消滅させる欠陥領域を有するこ
   とを特徴とする半導体装置。
2. 【請求項２】 ドリフト領域である第１導電型の半導体
   基板の一主面に設けられた第１導電型のソース領域と、 前記一主面に設けられると共に、前記ソース領域の周辺
   まで多数キャリアに対するポテンシャル障壁を形成でき
   るように前記ソース領域を挟み込むように前記ソース領
   域に近接して配置された第２導電型のゲート領域と、 前記ドリフト領域に接すると共に、前記ソース領域およ
   び前記ゲート領域に接しない第１導電型のドレイン領域
   と、を備え、 前記ドレイン領域と前記ドリフト領域とが接する界面近
   傍に、前記キャリアを対消滅させる欠陥領域を有するこ
   とを特徴とする半導体装置。
3. 【請求項３】 前記欠陥領域を、イオンを照射すること
   で形成することを特徴とする、前記請求項１乃至請求項
   ２に記載の半導体装置。
4. 【請求項４】 前記イオンの照射を、前記イオンが前記
   ドリフト領域を通過しないよう、前記ドレイン領域側か
   ら照射して欠陥領域を形成することを特徴とする、前記
   請求項３に記載の半導体装置。
5. 【請求項５】 前記欠陥領域は、ドレイン領域とドリフ
   ト領域とを張り合わせることによって形成されることを
   特徴とする、前記請求項１乃至請求項２に記載の半導体
   装置。
6. 【請求項６】 前記界面から、前記ドレイン領域中の少
   数キャリアの拡散長以下の距離に、金属製のドレイン電
   極を有することを特徴とする、前記請求項１乃至請求項
   ２に記載の半導体装置。
7. 【請求項７】 前記ドレイン領域は、多結晶半導体で構
   成されることを特徴とする、前記請求項１乃至請求項２
   に記載の半導体装置。
8. 【請求項８】 前記請求項１に記載の半導体装置を、モ
   ータを駆動するインバータ回路またはＨブリッジチョッ
   パ回路に用いたことを特徴とする、半導体装置を用いた
   回路。