JP2002261161A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】プラグまたは局所配線による接続で低い接続抵
抗と十分に小さい拡散層リーク電流を実現し、更に深さ
が異なる接続孔や開口断面の断面の形状や大きさが異な
る接続孔または局所配線穴を用いる場合でも、十分に小
さい拡散層リーク電流と低い接続抵抗を実現する製造方
法を提供する。 【解決手段】基体上の絶縁膜に開口した、表面がシリコ
ンを主成分とする層が底部に露出している第１の開口部
（接続孔または局所配線穴）の群と、表面が第１の金属
珪化物を主成分とする層が底部に露出している第２の開
口部の群と、表面が第１の金属を主成分とする層が底部
に露出している第３の開口部の群のうちの、少なくとも
２群の各開口部の底部に、第２の金属珪化物を主成分と
する層また第２の金属を主成分とする層を、化学気相成
長法によって同時に形成する。 【効果】従来以上に高集積、高性能の半導体装置が実現
される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関し、詳しくは、微細な接続プラグを有
するメモリ半導体装置や、微細な接続プラグや局所配線
を有する高性能ロジック半導体装置や、メモリ回路とロ
ジック回路を共に有するメモリ・ロジック混載半導体装
置の製造方法に関する。

【０００２】

【従来の技術】高集積化が進む半導体装置においては、
従来のシリコン単層に代えて、金属珪化物層／シリコン
層や、金属層／金属窒化物層／シリコン層等の、低抵抗
材料層とシリコン層とを積層した導電層の適用が始まっ
ている（Ａ／ＢはＡが上層、Ｂが下層であることを示
す）。これは、積層導電層が導電層自体のシート抵抗の
低減や、導電層とその上方に配置する配線層との接続抵
抗の低減に有効なためである。

【０００３】積層導電層の第１の適用例は、ＭＯＳ（Me
tal Oxide Semiconductor）型トランジスタのソース、
ドレイン領域である。不純物を添加したシリコン単層の
拡散層に代えて、シリコンからなる拡散層の表面全面に
チタンやコバルト等の金属の珪化物層を重ねて形成した
構造が、高速動作を目指したプロセッサ等のロジック半
導体装置で用いられている。また、ニッケルの珪化物層
ついても検討されている。このように拡散層表面全面に
金属珪化物層を形成すると、拡散層抵抗を低減する効果
と上層配線層との間の接続抵抗を低減する効果が同時に
得られる。さらに、ソース、ドレイン領域と同時にゲー
ト層の多結晶シリコン上にも、チタンやコバルト、ニッ
ケル等の金属の珪化物層を形成してゲート層を金属珪化
物層／多結晶シリコン層の積層とする技術もあり、それ
を適用した場合にはゲート層の層抵抗が低減する効果も
得られる。

【０００４】拡散層上に金属珪化物層を形成する方法と
しては、上記のような拡散層領域上全面に金属珪化物層
を形成する方法の他に、拡散層に対する接続孔の開口後
に、接続孔底部の拡散層上にのみチタン等の金属の珪化
物層を形成する方法がある。これは、金属配線層と拡散
層との間の接続抵抗を低減することを目的としており、
金属配線層と拡散層との間の接続孔の底部にのみ金属珪
化物層を形成する。その後、接続孔を埋める接続プラグ
（以下、単に「プラグ」という）を形成する。この方法
はメモリ半導体装置の他、種々の半導体装置で広く用い
られている。

【０００５】積層導電層の第２の適用例は、ＭＯＳ型ト
ランジスタのゲート層である。多結晶シリコン単層ゲー
ト層から、金属珪化物層／多結晶シリコン層の積層ゲー
ト層へ、さらには、金属層／金属窒化物層／多結晶シリ
コン層の積層ゲートへ層とより低抵抗の層が用いられて
きている。さらに一部では、多結晶シリコン層を除い
た、金属層／金属窒化物層の積層ゲートの検討も開始さ
れている。

【０００６】上記のような積層導電層が適用されること
により、拡散層と配線層との間やゲート層と配線層との
間を接続するプラグを形成するための接続孔が開口され
た後に、或いはプラグ同士を接続するために新たに接続
孔が開口された後に、これらの接続孔の底部の異なる材
料からなる下層表面に対して、全て良好な電気的接続を
実現する導電層の形成が必要となってきている。

【０００７】例えば、金属珪化物層／多結晶シリコン層
や、金属層／金属窒化物層／多結晶シリコン層からなる
ゲート層上に開口された接続孔の底部の金属珪化物層や
金属層と、シリコン層上に開口された接続孔の底部のシ
リコン層とに対して、共に良好な電気的接続を実現する
導電層を形成する必要が生じている。また、拡散層の表
面全面に金属珪化物が形成されている場合には、拡散層
の金属珪化物層／シリコン層上に開口された接続孔の底
部の金属珪化物層と、金属層／金属窒化物層／多結晶シ
リコン層からなるゲート層上に開口された接続孔の底部
の金属層とに対して、共に良好な電気的接続を実現する
導電層を形成する必要が生じている。

【０００８】例えば、ロジック回路とＤＲＡＭ（Dynami
c Random Access Memory）回路を単一の半導体装置に集
積した混載半導体装置や、高速化のためメモリの周辺回
路領域の拡散層にロジック半導体装置と同様の金属珪化
物層が形成されたＤＲＡＭでは、ロジック回路やメモリ
の周辺回路領域の表面に金属珪化物層が形成された拡散
層と、メモリ・アレイ領域内の不純物を添加した多結晶
シリコンからなるプラグ層に対して開口された接続孔の
底部のプラグ層とに、共に良好な電気的接続を実現する
導電層を形成する必要が生じている。

【０００９】半導体装置の微細化を妨げたり、製造工程
を複雑化しないためには、上記のような異なる材料から
なる下層表面を有する接続孔群のそれぞれの孔の底部に
同一工程で導電層を形成することが必要である。

【００１０】さらに、深さが異なる接続孔群、開口断面
の断面の形状や大きさが異なる接続孔や局所配線用の開
口の底部に同一の工程で導電層膜を形成することも必要
となってきている。より微細で、複雑化した高性能半導
体装置を製造することが目的である。特に局所配線は、
ロジック半導体装置の微細化、高性能化のために不可欠
となりつつある技術であるが、局所配線用の開口（以下
単に「局所配線穴」という）の断面形状は接続孔とは異
なり、長辺の短辺に対する比が２以上の長方形または上
記長方形を含む形状（例えば、形状がＬ字形で、その縦
長の部分が上記長方形である形状）となるのが一般的で
ある。局所配線は、この局所配線穴を金属層で埋めて形
成される。

【００１１】従来は、上述のように異なる材料からなる
下層表面を有する接続孔や局所配線穴の群のそれぞれの
底部に導電層を形成する必要が生じる場合や、深さが異
なる接続孔群、開口断面の断面の形状や大きさが異なる
接続孔や局所配線穴の群のそれぞれの底部に同一の工程
で導電層膜を形成する必要が生じる場合には、主として
シリコンに対する接続抵抗を低減する目的で、チタン等
の金属膜をスパッタ法で形成し、接続孔や局所配線穴の
底部でシリコン層や金属珪化物層に接する金属膜の少な
くとも一部を、７００℃程度の熱処理によってシリコン
層や金属珪化物中のシリコンと反応させて、新たに金属
珪化物層を形成する製造方法が用いられてきた。熱処理
は、スパッタ法による金属膜形成の直後に行う場合や、
後に続く工程中で行う場合があった。

【００１２】この方法で、従来に主に用いられている金
属珪化物層は、チタンの珪化物層である。この金属珪化
物層は、シリコン層やシリコンを含む金属珪化物層と上
層の金属配線層との接続抵抗の低減に必要である。特に
シリコンに対するプラグや局所配線では、プラグや局所
配線を窒化チタン等で形成すると、その窒化チタン等か
らなる反応バリア層とシリコンとを直接接触させると接
触抵抗が高くなるため、上記の金属珪化物層は不可欠と
なっている。

【００１３】また、表面全面に金属珪化物層が形成され
ている拡散層に対するプラグや局所配線の形成でも、接
続孔や局所配線穴の開口時の過剰なドライエッチングに
よって、金属珪化物層を突き抜けてシリコン層が下部に
露出している接続孔や局所配線穴が含まれる場合がある
ために、開口後の接続孔や局所配線穴の底部に金属珪化
物層を改めて形成することが必要となる場合が多かっ
た。特開平６−１１２１５７には、接続孔の開口後に改
めてチタン等の金属膜をスパッタ法で形成し、接続孔の
底部でシリコン層や金属珪化物層に接する金属膜を熱処
理によってシリコン層や金属珪化物層中のシリコンと反
応させることにより、金属珪化物層を形成する製造方法
が開示されている。

【００１４】

【発明が解決しようとする課題】ところが、上記従来の
技術で形成した接続孔や局所配線穴の底部には、高い接
続抵抗を呈する層やリーク電流が大きい拡散層が含まれ
ることが分かった。

【００１５】上記の問題が最も顕著に現れるのは、金属
珪化物層形成のために必要な最小限の熱処理に加えて、
後の工程で更なる熱処理が施される場合である。特に、
金属珪化物層が拡散層表面全面に形成されている場合に
は、金属珪化物層とした拡散層表面や拡散層の接合部の
耐熱性が低く、熱処理によってプラグと拡散層表面との
接続抵抗が増加したり、拡散層リーク電流が増加するこ
とが多い。

【００１６】このような耐熱性不足の顕在化は、スパッ
タ法によって形成する金属膜の厚さに依存し、接続孔の
底部に露出する下層の材料にも依存することが分かっ
た。このような従来の技術で形成した拡散層の表面や接
合部の耐熱性の不足は、特に、プラグを形成した後に、
メモリ回路に必要なキャパシタを形成する半導体装置に
おいて、キャパシタ工程で６００℃以上の高温の熱処理
が必要となる場合に、大きな問題となる。すなわち、キ
ャパシタ形成の過程で熱処理工程を経ることにより、プ
ラグと拡散層表面との接続抵抗が大幅に増加したり、接
合が損傷を受けて拡散層リーク電流が増加する現象が生
じる。

【００１７】メモリ回路のキャパシタ容量絶縁膜の材料
としては、従来から広く用いられているシリコンの酸窒
化膜の他、五酸化タンタル膜やＢＳＴ（バリウム・スト
ロンチウム・チタン酸化物）膜等の新しい材料もある
が、いずれの場合にも、リーク電流の小さなキャパシタ
を得るために、６００℃以上の高温の膜形成や熱処理を
必要とする。

【００１８】さらに、ＰＺＴ（鉛・ジルコニウム・チタ
ン酸化物）膜、 ＳＢＴ（ストロンチウム・ビスマス・
タンタル酸化物）膜等の強誘電体膜を用いたメモリ回路
を製造する場合にも、同様に６００℃以上の高温の膜形
成や熱処理を必要である。

【００１９】従来の技術では、層抵抗や接続抵抗を低減
するために行う接続孔の底部や拡散層表面への金属珪化
物層の形成と、この熱処理の併用は極めて困難であっ
た。キャパシタ工程の熱処理を優先する場合には、単位
面積当たりの接続抵抗の増加の影響をキャンセルするた
めに接続孔の開口断面断面積を増やす必要が生じ、微細
化の障害となった。また、キャパシタ工程の熱処理温度
を低減して、接続抵抗の増加や拡散層リーク電流の増加
を防止する場合には、キャパシタ絶縁膜を厚くして、熱
処理の低温化によってもたらされるリーク電流の増加を
抑制する必要が生じるが、キャパシタ面積の増加を伴う
ため、これも微細化の障害となった。いずれにしても、
上記の問題は、新しい高性能半導体装置を製造する上で
大きな障害となっていた。

【００２０】深さが異なる接続孔群のそれぞれの底部
や、開口断面の断面の形状や大きさが異なる接続孔また
は局所配線穴の群のそれぞれの底部に同一工程で導電層
を形成する必要が生じる場合にも、上記従来の技術で形
成した接続孔や局所配線穴の底部の層には、プラグや局
所配線との間で高い接続抵抗を呈する層が含まれる場合
や、接続している拡散層のリーク電流が大きくなる層が
含まれる場合が多かった。この場合には、底部の層の形
成後の工程で特に高温の熱処理が施されない場合でも問
題となることが多かった。

【００２１】また、微細化の進展によって、より低い単
位面積当たりの接続抵抗が求められ、浅い接合でもより
小さな拡散層リーク電流が求められてきていることも上
記従来技術の問題を深刻化させている。

【００２２】上記従来の技術によって形成した底部層の
接続抵抗が高かったり、接続している拡散層のリーク電
流が大きい原因、さらには、底部層や拡散層の耐熱性が
不足する原因は、接続孔や局所配線穴の底部に露出して
いる層の上に、適正な膜厚範囲よりも厚い金属珪化物層
が形成されたり、適正な膜厚範囲よりも厚い金属混合層
または合金層が形成されたり、逆に適正な膜厚範囲より
も薄い金属珪化物層が形成されることにあることが本発
明者の調査によって判明した。特に、接続孔底部層や局
所配線の形成後に高温の熱処理が施される場合には、適
正な膜厚範囲が狭くなることが明らかとなった。

【００２３】一般に形成される金属珪化物層が適正な膜
厚範囲よりも厚いと、接続している拡散層のリーク電流
が大きくなる。特に、後の熱処理工程を経ると接合に損
傷が生じ、それによって拡散層リーク電流はさらに増加
する。形成される金属混合層または合金層の厚さが適正
な膜厚範囲よりも厚いと、接続抵抗が高くなる。追加さ
れる熱処理によって金属混合層または合金層の厚さは増
し、接続抵抗はさらに高くなる。金属珪化物層が適正な
膜厚範囲よりも薄くても、接続抵抗は高くなる。薄すぎ
ると金属珪化物層の膜質が低下するためと考えられる。
また、熱処理によって接続抵抗はさらに増加する。これ
は、熱処理によって薄い金属珪化物層が凝集し、局所的
な膜厚分布が生じることが原因と考えられる。

【００２４】接続孔や局所配線穴の底部が露出している
場合、スパッタ法を用いてその底部に金属層を形成する
と、同一寸法の接続孔であれば、接続孔の底部の露出す
る材料に依らず同じ厚さの金属が形成される。すなわ
ち、シリコンが露出している接続孔の底部、金属が露出
している接続孔の底部、金属珪化物が露出している接続
孔の底部に、同一の厚さの金属膜が形成される。

【００２５】スパッタ法による金属膜の被覆形状は、孔
の底部で中央が厚く、周辺が薄くなるが、各部の膜厚を
それぞれ比較すれば、同一の厚さである。しかる後、熱
処理を施すと、シリコンが露出している孔の底部では、
スパッタ法によって形成した金属が全てシリコンと反応
して金属珪化物層が形成される。金属珪化物が露出して
いる孔の底部でも、スパッタ法によって形成した金属は
全て金属珪化物層となる。金属が露出している接続孔の
底部では、その金属と、スパッタ法によって新たに形成
した金属の反応が生じ、金属混合層または合金層が形成
される。

【００２６】シリコンが露出している孔の底部の、シリ
コンとの反応によって形成される金属珪化物層を適正な
厚さにしようとすると、金属珪化物が露出している孔の
底部に形成される金属珪化物層は適正な膜厚よりも厚く
なる場合が多い。同様に、金属が露出している孔の底部
には、過剰な厚さの金属混合層または合金層が形成され
ることとなる。

【００２７】金属珪化物が露出している孔の底部に形成
される金属珪化物層を適正な厚さにしようとすると、シ
リコンが露出している孔の底部に形成される金属珪化物
層は適正な膜厚よりも薄くなることが多い。また、金属
が露出している孔の底部には、やや過剰な厚さの金属混
合層または合金層が形成されることとなる。

【００２８】金属が露出している孔の底部に形成される
金属混合層または合金層を適正な厚さにしようとする
と、シリコンが露出している孔の底部に形成される金属
珪化物層は適正な膜厚よりも薄くなる場合が多い。ま
た、金属珪化物が露出している孔の底部には、やや不足
する厚さの金属珪化物層が形成されることとなる。

【００２９】半導体装置の微細化によって深さが浅くな
りつつある接合に損傷を与えないために、拡散層に接す
る金属珪化物層に許容される厚さの上限は小さくなりつ
つある。従って、金属珪化物層の適正な膜厚の範囲も小
さくなりつつあり、上記従来の方法で適正な膜厚範囲範
囲内の金属珪化物層を形成することは極めて困難とな
る。

【００３０】それぞれの接続孔の底部に対して別々の工
程でスパッタ法で金属膜を形成し、それぞれに最適な厚
さの金属珪化物層を形成する製造方法も理論的には考え
られなくはないが、もともと同一の層として形成してい
た層を分離して形成することになり、工程数が大幅に増
加し工程が複雑化するため、実際の製造への適用は殆ど
不可能である。また、このような方法によれば、接続孔
または局所配線穴の底部の本来同層である層の間に合せ
余裕を確保する必要が生じるので、特に微細な半導体装
置に利用することはできない。

【００３１】特に、深さや開口断面の断面の形状や大き
さが異なる局所配線穴の底部に同一工程で導電層を形成
する場合には、スパッタ法による段差被覆性が、局所配
線穴のアスペクト比（深さの直径に対する比）に大きく
依存するため、スパッタ法による従来の技術で形成した
局所配線穴の底部の層には、抵抗の高い層や接続してい
る拡散層のリーク電流が大きい層が含まれる場合が多
い。

【００３２】局所配線穴を大きさ、形状でいくつかの群
に分割して、それぞれの群の局所配線穴に対して別々の
工程でスパッタ法で金属膜を形成し、それぞれに最適な
厚さの金属珪化物層を形成する製造方法の実施は事実上
不可能である。

【００３３】以上説明したように、従来の技術によって
は、表面がシリコンを主成分とする層が底部に露出して
いる第１の接続孔または局所配線穴の群と、表面が第１
の金属珪化物を主成分とする層が底部に露出している第
２の接続孔または局所配線穴の群と、表面が第１の金属
を主成分とする層が底部に露出している第３の接続孔ま
たは局所配線穴群のうちの、少なくとも２群の接続孔ま
たは局所配線穴が絶縁膜に開口されている場合、その全
ての底部に、接続抵抗が低くかつ拡散層のリーク電流が
小さい層で、しかも耐熱性の高い層を同時に形成するこ
とはできなかった。

【００３４】本発明の主たる目的は、従来技術の前記課
題を解決し、プラグまたは局所配線による接続で低い接
続抵抗と十分に小さい拡散層リーク電流を実現すること
ができる半導体装置の製造方法を提供することにある。
それによって、従来以上に高集積、高性能の半導体装置
が実現可能になる。上記製造方法は、拡散層とそれに接
続するやプラグを形成した後に高温の熱処理工程を経て
も、十分に小さい拡散層リーク電流と低い接続抵抗が維
持されるように実現され、それによって、微細なプラグ
を有する高集積メモリ半導体装置や高性能メモリ・ロジ
ック混載半導体装置を実現することできる。

【００３５】本発明の付帯的な目的は、深さが異なる接
続孔や、開口断面の断面の形状や大きさが異なる接続孔
または局所配線穴を用いる場合でも、十分に小さい拡散
層リーク電流と低い接続抵抗を実現することができる半
導体装置の製造方法を提供することにある。それによっ
て、微細なプラグや局所配線を有する高性能ロジック半
導体装置や高性能メモリ・ロジック混載半導体装置を実
現することが可能になる。

【００３６】

【課題を解決するための手段】上記の主たる目的を達成
するための本発明の半導体装置の製造方法は、基体上の
絶縁膜に開口した、表面がシリコンを主成分とする層が
底部に露出している第１の接続孔または局所配線穴（以
下および請求項では、「接続孔または局所配線穴」を総
称して「開口部」ということとする）の群と、表面が第
１の金属珪化物を主成分とする層が底部に露出している
第２の開口部の群と、表面が第１の金属を主成分とする
層が底部に露出している第３の開口部の群のうちの、少
なくとも２群の各開口部の底部に、表面がシリコンまた
は第１の金属珪化物を主成分とする層の上には第２の金
属珪化物を主成分とする層を、表面が第１の金属を主成
分とする層の上には第２の金属を主成分とする層を、化
学気相成長法によって同時に形成する工程を有すること
を特徴とする。

【００３７】上記の付帯的な目的を達成するための本発
明の半導体装置の製造方法は、基体上の絶縁膜に開口さ
れた、絶縁膜表面の開口断面の形状がほぼ円形または正
方形である、即ち中点に対してほぼ対称の形状である接
続孔の群の各接続孔の底部と、絶縁膜表面の開口断面の
形状が、長辺に対する短辺の比が２以上の長方形または
当該長方形を含む形状、即ち当該長方形を少なくとも含
む形状である開口部の群の各開口部の底部とに、表面が
シリコンまたは第１の金属珪化物を主成分とする層の上
には第２の金属珪化物を主成分とする層を、表面が第１
の金属を主成分とする層の上には第２の金属を主成分と
する層を、化学気相成長法によって同時に形成する工程
を有することを特徴とする。

【００３８】上記の付帯的な目的を達成するための本発
明の別の半導体装置の製造方法は、基体上の絶縁膜に開
口された、表面がシリコンまたは第１の金属珪化物を主
成分とする層が底部に露出している第１の接続孔群の各
接続孔の底部と、表面がシリコンまたは第１の金属珪化
物を主成分とする層が底部に露出している、第１の接続
孔群とは深さが２倍以上異なる第２の接続孔群の各接続
孔の底部とに、表面がシリコンまたは第１の金属珪化物
を主成分とする層の上に第２の金属珪化物を主成分とす
る層を化学気相成長法によって同時に形成するステップ
を有することを特徴とする。

【００３９】以下、上記の本発明の半導体装置の製造方
法をさらに具体的に説明する。例えば、四塩化チタンと
水素の混合ガスのプラズマを用いて実施するプラズマ化
学気相成長法では、基体の温度が十分に高い場合には、
シリコン上にチタンの珪化物層が形成される。

【００４０】これは、プラズマ化学気相成長法によるチ
タン層の形成と同時に、シリコン上ではチタンとシリコ
ンとの反応が進行し、反応層がチタン珪化物層となるた
めである。これについては、例えば、テクニカル ダイ
ジェスト、アイ・イー・ディー・エム(Technical Diges
t, ＩＥＤＭ)（１９９６年１２月発行）第３６１頁〜第
３６４頁に記載がある。基体の温度が５７０℃以上で、
シリコン上でのチタンとシリコンの反応が進行すること
が記載されている。また、シリコン上でのチタン珪化物
層の形成速度は、基体の温度を上げると増加するのに対
して、二酸化シリコン上のチタン層の形成速度は、ほぼ
飽和して一定であることも述べられている。

【００４１】この技術を応用して、ＭＯＳ型トランジス
タのソース、ドレイン領域とゲート層の多結晶シリコン
上に、同時にチタンの金属珪化物層を形成する方法が、
例えば米国特許第５，７０２，９７２号に記載されてい
る。

【００４２】なお、上記の引用文献には述べられていな
いが、化学気相成長法の条件を選ぶことにより、二酸化
シリコン上に殆どチタン層を形成しないようにすること
も可能であることが従来から知られている。

【００４３】一方、本発明者の実験結果から、シリコン
上と同時にタングステン等の金属上に同じ処理（プラズ
マ化学気相成長法）を施した場合、タングステン等の金
属上では、チタン層が形成されても、反応するシリコン
が存在しないため、チタン層のまま存在することが分か
った。このことは、上記の二酸化シリコン上の結果から
予想されるが、実験によって明らかになった。

【００４４】上記実験から、金属上のチタン層の形成速
度は、二酸化シリコン上と同様に、チタン珪化物層が形
成される温度領域でほぼ一定であることを見出した。ま
た、二酸化シリコン以外の絶縁膜、例えば窒化シリコン
上でも同様であることも見出した。

【００４５】さらに、本発明者は、シリコン上と同時に
チタン等の金属の珪化物層上に同じ膜形成処理を施した
場合、金属珪化物層上では、シリコン上に比べて、厚さ
の薄い金属珪化物層が形成されることを明らかにした。
これは、金属がチタンの場合、シリコン上でのチタン珪
化物層の形成と同じように、チタン層の形成と同時に、
珪化物上ではチタンとシリコンとの反応が進行し、チタ
ン珪化物層となるが、表面近傍のシリコンの量がシリコ
ン上の場合よりも少ないため、結果的に形成されるチタ
ン珪化物層の厚さは薄くなるためである。

【００４６】上記の実験では、四塩化チタンと水素によ
るプラズマ化学気相成長法を用いたが、広く用いられて
いる、熱化学反応を利用する化学気相成長法により、基
体表面のシリコンとの反応を利用して珪化物層を形成す
る場合も、一般に、基体表面の材質によって、形成され
る層の種類や厚さに違いが生じることが分かった。

【００４７】また、タンタル、タングステンまたはモリ
ブデン等の金属のハロゲン化物や、カルボニル基を有す
るコバルトの化合物（ジコバルトオクタカルボニルＣＯ
_２(ＣＯ)_８、コバルトトリカルボニルニトロシルＣＯ
(ＣＯ)_３ＮＯ等）、又はこれらの金属を含む有機材料を
原料の１つとして用いたプラズマ化学気相成長法でも、
同様の結果が得られた。また、四塩化チタン等を用いた
減圧化学気相成長法においても同様であった。

【００４８】上記のいずれの化学気相成長法の場合も、
深さが異なる接続孔群や、開口断面の断面の形状や大き
さが異なる開口部の内部に同一の工程で導電層膜を形成
する場合に、スパッタ法のようには被覆形状が深さや断
面の形状、大きさに依存しないことが判明した。

【００４９】本発明によれば、上記従来の技術とは異な
り、基体上に、シリコンを主成分とする層が底部に露出
している第１の開口部の群、金属珪化物を主成分とする
層が底部に露出している第２の開口部の群、金属を主成
分とする層が底部に露出している第３の開口部の群のう
ちの少なくとも２群が存在する場合、それらの開口部の
群の上に同時に上記の化学気相成長法による処理を行う
と、それぞれの開口部の底部には異なる材質の層、また
は異なる厚さの層が形成される。

【００５０】また、深さや大きさが異なる接続孔の群
や、開口断面断面の形状や大きさが異なる開口部の群の
各開口部の内部に同一の工程で導電層膜を形成する場合
にも、スパッタ法のようには被覆形状が深さや断面の形
状、大きさに依存しない。

【００５１】以上により、接続抵抗が低く、接続する拡
散層のリーク電流が小さい接続孔を同時に形成すること
できる。また、拡散層や接続孔を形成した後に、高温の
熱処理工程を経ても、小さい拡散層リーク電流及び低い
接続抵抗を実現可能であり、微細な接続孔とキャパシタ
素子を有するメモリ半導体装置や、メモリ回路とロジッ
ク回路を混載した高性能半導体装置を実現することがで
きる。

【００５２】なお、本発明は、メモリ半導体装置や、メ
モリ・ロジック混載半導体装置の製造において最も有効
であるが、ロジック半導体装置等、他の半導体装置の製
造にも、もちろん適用可能である。

【００５３】

【発明の実施の形態】以下、本発明に係る半導体装置の
製造方法を図面に示した幾つかの実施例による発明の実
施の形態を参照して更に詳細に説明する。

【００５４】

【実施例】＜実施例１＞本発明をメモリ・ロジック混載
半導体装置の製造に適用した第１の実施例を図１乃至図
６を用いて説明する。具体的には、第１層配線を複数の
材料からなる層と結ぶプラグの製造工程に本発明が適用
される。

【００５５】図１は、本発明を適用したメモリ・ロジッ
ク混載半導体装置の断面を示す図である。シリコン基板
１００の主表面のメモリ・アレイ領域１０１内には、五
酸化タンタルを主要な誘電体層１０２として用いた立体
キャパシタ１０３が形成されている。下部電極層１０４
は多結晶シリコン、上部電極層１０５は窒化チタンで形
成されている。

【００５６】メモリ・アレイ領域１０１内の拡散層１０
６はシリコンのままであるが、メモリの周辺回路を含む
ロジック回路領域１０７内の拡散層１０８の表面にはコ
バルト珪化物層１０９が形成されている。第１層配線
（メモリ回路内ではビット線）１１０はタングステン層
と窒化チタン層の積層配線、第２層配線１１１、第３層
配線１１２は上下を窒化チタン層で挟んだアルミニウム
合金層からなる積層配線であり、第1層配線１１０と第
２層配線１１１の間、第２層配線１１１と第３層配線１
１２の間は、タングステン層と窒化チタン層のプラグ
（積層プラグ）１１３，１１４が接続されている。第１
層配線１１１とキャパシタの上部電極層１０４との間
も、同様の積層プラグ１１５で接続されている。

【００５７】第１層配線１１０の積層膜は、第１層配線
１１０と下層とを接続する接続孔１１６，１１７内への
積層膜の埋込みと同時に形成した。埋込みによってプラ
グ１２１、１２２が形成される。接続孔１１６は、ロジ
ック回路領域内の接続孔で、開口時に孔の底部にコバル
ト珪化物層１０９が露出した。接続孔１１７は、メモリ
・アレイ領域１０１内の接続孔で、開口時に孔の底部に
拡散層１０６のシリコンが露出した。

【００５８】接続孔１１６，１１７開口後に、本発明の
製造方法を適用して、化学気相成長法によって、ロジッ
ク回路領域１０７内に開口された、第１層配線１１０と
表面にコバルト珪化物層１０９が形成されている拡散層
１０８とを接続するための接続孔１１６の底部と、ロジ
ック回路領域内１０７に開口された、第１層配線１１０
と積層ゲート層１１８（メモリ回路内ではワード線）の
タングステン層とを接続するための接続孔（図示せず）
の底部と、メモリ・アレイ領域内に開口された、第１層
配線１１０と拡散層１０６とを接続するための接続孔１
１７の底部に、それぞれ厚さ約７ｎｍのチタン珪化物層
１１９、厚さ約３ｎｍのチタン層（図示せず）、厚さ約
１５ｎｍのチタン珪化物層１２０を同時に形成した。以
下、図１に示した半導体装置の製造方法を詳細に説明す
る。

【００５９】図２（ａ）は、図１に示したメモリ・ロジ
ック混載半導体装置の製造工程の中間段階にあるシリコ
ン基板２００の断面を示す図である。浅溝素子分離領域
２０１を作製した後、ＭＯＳ型トランジスタ２０２を形
成した。

【００６０】ゲート層２０３は、タングステン／窒化タ
ングステン／不純物を添加した多結晶シリコンの積層導
電層であり、ゲート層２０３上には二酸化シリコンから
なるキャップ層がある。メモリの周辺回路を含むロジッ
ク回路領域２０４内のゲート層２０３には二酸化シリコ
ンからなるサイドウォール２０５が形成されている。

【００６１】種々の不純物を導入して作製した不純物領
域が拡散層となる。ロジック回路領域２０４の拡散層２
０６の深さはｎ＋、ｐ＋拡散層共に、シリコン基板の表
面から約９０ｎｍである。拡散層２０６の深さは1立方
センチメートル当たり１×１０^１８個以上の濃度の深さ
で定めた。ロジック回路領域２０４の拡散層２０６の表
面には、選択的に厚さは約１５ｎｍのコバルト珪化物層
２０７が形成されている。メモリ・アレイ領域２０８内
の拡散層２０９の表面にはコバルト珪化物層は形成され
ていない。

【００６２】上記のコバルト珪化物層２０７の形成は以
下の方法で行った。まず二酸化シリコン膜で基板２００
の主表面全面を覆った後、周知のフォトリソグラフィー
技術とウェット・エッチング技術によって、ロジック回
路領域２０４の二酸化シリコン膜を除去した。フッ酸水
溶液による洗浄の後に、厚さ８ｎｍのコバルト膜をスパ
ッタ法で形成し、６７０℃１分間の窒素中瞬間熱処理に
よって、シリコン基板２００が露出した拡散層領域２０
６のみに選択的にコバルト珪化物層２０７を形成した。
この段階では、コバルト珪化物層２０７は、最も低抵抗
な相とはなっていない。

【００６３】二酸化シリコン膜上の未反応のコバルト膜
やコバルトと二酸化シリコンとの反応生成物層を硫酸／
過酸化水素混合溶液を用いたウェット・エッチングによ
り除去した後、さらに８００℃１分間のアルゴン中瞬間
熱処理を施した。これにより、最も低抵抗な相からなる
コバルト珪化物層２０７が拡散層２０６の表面に形成さ
れた。このコバルト珪化物層２０７の厚さは約１５ｎｍ
である。

【００６４】次に、図２（ｂ）に断面を示すように、Ｍ
ＯＳ型トランジスタ２０２や拡散層２０９、拡散層２０
６上のコバルト珪化物層２０７を覆うように、層間絶縁
膜２１０を形成し、ＣＭＰ(Chemical Mechanical Polis
hing)法によって表面を平坦化した。本実施例で用いた
層間絶縁膜２１０は、シランと亜酸化窒素を原料とし
て、高密度プラズマを用いたプラズマ化学気相成長法に
よって形成した二酸化シリコン膜である。ＣＭＰ後のシ
リコン基板２００の元々の表面から測った層間絶縁膜２
１０の厚さは約０．３５μｍであった。

【００６５】その後、図２（ｃ）に示すように、メモリ
・アレイ領域２０８内のキャパシタの下部電極と拡散層
２０９とを接続するための接続孔２１１を開口した。周
知の電子線リソグラフィー技術とドライ・エッチング技
術を用いて開口した接続孔２１１の直径は約０．１２μ
mであり、開口後、減圧化学気相成長法によってリンを
添加したシリコン膜を形成し、ＣＭＰ法によって層間絶
縁膜２１０上のシリコン膜を除去して、図３（ａ）に示
す多結晶シリコン・プラグ２１２とした。

【００６６】次に、図３（ｂ）に示すように、シリコン
基板２００の主表面全面に二酸化シリコン膜２１３を形
成した後、図３（ｃ）に示すように、第１層配線とメモ
リ・アレイ領域２０８内の拡散層２０９とを接続するた
めの接続孔２１４と、第１層配線とロジック回路領域２
０４内の拡散層２０６とを接続するための接続孔２１５
と、図３（ｄ）に示した第１層配線とロジック回路領域
２０４内のゲート層２０３とを接続するための接続孔２
１６を同時に開口した。

【００６７】図３（ｄ）は、シリコン基板２００の別の
断面の一部を示す図である。周知の電子線リソグラフィ
ー技術とドライ・エッチング技術によって開口した上記
の接続孔２１４，２１５，２１６の直径は約０．１２μ
mである。ここでは、上記３群の接続孔２１４，２１
５，２１６を同時に開口したが、特に第１層配線とロジ
ック領域２０４内のゲート層２０３とを接続するための
接続孔２１６は他の接続孔２１４，２１５と深さが異な
るため、これを別工程で開口してもよい。

【００６８】メモリ・アレイ領域２０８内の拡散層２０
９の表面はシリコンであり、ロジック回路領域２０４内
の拡散層２０５の上にはコバルト珪化物層２０７があ
り、ロジック回路領域２０４内のゲート層２０３の表面
はタングステンである。３群の接続孔２１４、２１５、
２１６の開口によって、これら３つの材料がそれぞれの
接続孔の下部に露出した。

【００６９】図４は、本実施例に用いたプラズマ化学気
相成長装置を示す図である。上記のメモリ・ロジック混
載半導体装置の製造中間段階にあるシリコン基板３００
をフッ酸水溶液で洗浄した後、図４に示したプラズマ化
学気相成長装置の減圧された反応室３０１内の試料台３
０２に設置した。試料台３０２のシリコン基板３００と
接する面は、予め６６０℃に加熱されている。四塩化チ
タン１０ｓｃｃｍと水素７００ｓｃｃｍをシャワーヘッ
ド３０３から導入後、高周波電源３０４によって４５０
ｋＨｚ、８００Ｗの高周波電力を印加した。シャワーヘ
ッド３０３は絶縁材３０５によって反応室３０１とは絶
縁されている。高周波電力の印加によって、シャワーヘ
ッド３０３と対抗するシリコン基板３００、試料台３０
２との間にプラズマ放電が発生する。放電中、真空排気
ポンプ３０６を用いて反応室３０１内の圧力を７０Ｐａ
とした。

【００７０】２分間の放電によって、図５（ａ）に示す
ように、メモリ・アレイ領域２０８内の接続孔２１４底
部のシリコンからなる拡散層２０９上には、厚さ約１５
ｎｍのチタン珪化物層２１７が形成された。

【００７１】ロジック回路領域２０４内の接続孔２１５
底部の拡散層２０６表面のコバルト珪化物層２０７上に
は、さらに厚さ約７ｎｍのチタン珪化物を主成分とする
層２１８が形成された。本実施例のチタン珪化物を主成
分とする層２１８は、コバルトを含有している。コバル
トの含有量は、図４の装置による処理の条件などにより
変化する。全くコバルトを含有させないことも可能であ
る。チタン珪化物層２１８の形成により、コバルト珪化
物層２０７の一部はより基板２００の深い側に移動す
る。

【００７２】平坦部の二酸化シリコン膜２１３上には厚
さ約３ｎｍのチタン膜２１９が形成された。接続孔２１
４，２１５内部の側壁の二酸化シリコン２１３膜上に
は、ほとんど膜は形成されなかった。

【００７３】図５（ｂ）は、シリコン基板２００の別の
断面の一部を示す図である。ロジック回路領域２０４内
の接続孔２１６の底部の積層ゲート層２０３のタングス
テン層上には厚さ約２ｎｍのチタン膜２２０が形成され
た。接続孔２１６内部の側壁の二酸化シリコン膜２１３
上には、ほとんど膜は形成されなかった。

【００７４】以上のように本実施例において、化学気相
成長により、チタン珪化物層２１７、チタン珪化物を主
成分とする層２１８及びチタン膜２２０が同時に形成さ
れる。

【００７５】かかる基板２００に対して、次に図４に示
した装置の前述の処理に用いたのと同一の反応室３０１
で、シャワーヘッド３０３から窒素７００ｓｃｃｍを導
入後、高周波電源３０４によって４５０ｋHｚ、５００
Ｗの高周波電力を１分間印加して、図５（ａ），（ｂ）
に示した平坦部の二酸化シリコン膜２１３上のチタン膜
２１９を窒化してほぼ完全な窒化チタン膜２１９とし
た。この窒化処理は、二酸化シリコン膜２１３との接着
性を向上させるための処理である。この処理によって、
ゲート層２０３上のチタン層２２０も窒化する。

【００７６】次に、シリコン基板２００を図４に示した
装置の、真空搬送室（図示せず）を介して結ばれた別の
反応室（図示せず）に転送して、図５（ｃ），（ｄ）に
示したように、厚さ２０ｎｍの窒化チタン膜２２１を四
塩化チタンとアンモニアを原料とする化学気相成長法で
形成した。窒化チタン膜２２１の形成温度は５８０℃で
ある。

【００７７】さらに、図４に示した装置のもう一つの反
応室（図示せず）で、図６（ａ），（ｂ）に示したよう
に、厚さ７０ｎｍのタングステン膜２２２を六弗化タン
グステンと水素を用いた化学気相成長法で形成した。タ
ングステン膜２２２の形成温度は４３０℃である。

【００７８】以上の窒化チタン膜２２１及びタングステ
ン膜２２２の形成により、接続孔２１４，２１５にプラ
グ２４１が形成され、接続孔２１６にプラグ２４２が形
成される。

【００７９】続いて、図６（ｃ），（ｄ）に示すよう
に、フッ素クリプトン・レーザーを光源とする露光装置
を用いた周知の光リソグラフィー技術とドライエッチン
グ技術によってタングステン膜２２２、窒化チタン膜２
１９，２２１の積層導電膜にパターニングを施して第1
層配線２２３を形成した。さらに、二酸化シリコン膜２
２４を形成し、ＣＭＰ法によってその表面を平坦化し
た。二酸化シリコン膜２２４の形成方法は、二酸化シリ
コン膜２１０と同じで高密度プラズマを用いたプラズマ
化学気相成長法である。

【００８０】本実施例では上記のように、第1層配線２
２３の形成には３群の接続孔２１４，２１５，２１６の
内部に形成したのと同じ窒化チタン膜２２１、タングス
テン膜２２２を用いたが、これらの膜２２１，２２２の
形成後に、接続孔２１４，２１５，２１６の内部に形成
された窒化チタン膜２２１とタングステン膜２２２以外
の二酸化シリコン膜２１３上の膜をＣＭＰ法によって一
旦除去して、改めて第1層配線となる膜の形成を行って
第1層配線２２３としてもよい。なお、本実施例の方法
による場合も、ここで述べたＣＭＰ法の後で改めて第1
層配線を形成する場合も、前述の二酸化シリコン膜２１
３上のチタン膜２１９を窒化してほぼ完全な窒化チタン
膜２１９とする処理は省略することも可能である。

【００８１】図７（ａ）に示すように、かかる基板３０
０にさらに後続の処理を行って、メモリ・アレイ内に多
結晶シリコンからなる下部電極層２２５を形成した。

【００８２】このような基板２００に対してアンモニア
中８００℃１分間の瞬間熱処理を施して、下部電極層２
２５の多結晶シリコン表面を窒化した後、図７（ｂ）に
示すように、ペンタ・エトキシ・タンタルと酸素を原料
とする減圧化学気相成長法によって厚さ９ｎｍの五酸化
タンタル膜２２６を形成した。化学気相成長法による五
酸化タンタル膜２２６の形成温度は４８０℃である。五
酸化タンタル膜２２６の形成後に、８００℃７分間の酸
素中熱処理を行い、下部電極２２５表面を酸化すると共
に五酸化タンタル膜２２６を結晶化させた。

【００８３】周知のように、化学気相成長法によって形
成した直後の五酸化タンタル膜はリーク電流が大きく、
これを誘電体膜に用いたキャパシタは耐圧が低い。さら
に、誘電率も小さいため、本実施例で採用した膜形成後
の熱処理は、五酸化タンタル膜を誘電体としたキャパシ
タを用いる場合には不可欠となっている。この熱処理に
よって、五酸化タンタル膜２２６を主要な誘電体膜とす
るキャパシタは、必要十分な耐圧と必要十分な容量を有
することになる。

【００８４】なお、五酸化タンタル以外の誘電体膜膜で
も、多くの場合、化学気相成長法やスパッタ法による膜
形成直後のリーク電流は大きい。例えば、化学気相成長
法やスパッタ法で形成したＢＳＴ膜の場合にも、キャパ
シタ耐圧を得るためには、膜形成後に、６００℃以上の
高温の酸素中熱処理が必要である。上記の熱処理は第１
層配線２２２形成後の製造工程中で最も高温の熱工程で
ある。熱処理の際に、チタン珪化物層２１７，２１８は
低抵抗化するが、厚さに大きな変化はない。すなわち、
チタン珪化物層２１７は約１５ｎｍ、チタン珪化物層２
１８は約７ｎｍのままである。

【００８５】次に、図７（ｃ）に示すように、化学気相
成長法で上部電極となる窒化チタン膜２２７を形成し
た。窒化チタン膜の形成温度は５２０℃である。さらに
工程を進め、上部電極の窒化チタン膜２２７と五酸化タ
ンタル膜２２６にパターニングを施し、図８（ａ）に示
すように、キャパシタ上に二酸化シリコン膜２２８を形
成し、再び表面をＣＭＰ法によって平坦化した。二酸化
シリコン膜２２８の形成方法は、二酸化シリコン膜２１
０と同じで高密度プラズマを用いたプラズマ化学気相成
長法である。

【００８６】続いて、第２層配線とキャパシタの上部電
極層２２９、第２層配線と第１層配線２２３とを接続す
る接続孔２３０，２３１を周知の電子線リソグラフィー
技術とドライエッチング技術を用いて開口し、前述と同
様の方法で、窒化チタン膜、タングステン膜を順次形成
し、さらに、ＣＭＰ法によって二酸化シリコン膜２２８
の平坦部上のタングステン膜、窒化チタン膜を順次研磨
除去して、図８（ｂ）に示すように、タングステン、窒
化チタンの積層導電膜からなるプラグ２３２、２３３を
形成した。

【００８７】次に、図９（ａ）に示したように、上下を
窒化チタン層２３４，３５で挟まれた、銅を０．５重量
％含むアルミニウム合金層２３６からなる第２層配線２
３７を形成した。窒化チタン層２３４，２３５及びアル
ミニウム合金層２３６の膜形成は全てスパッタ法によっ
た。パターニングは、フッ素クリプトンレーザーを光源
とする露光装置を用いたリソグラフィー技術と、ドライ
エッチング技術によった。

【００８８】その後、図９（ｂ）に示すように、二酸化
シリコン膜２３８を二酸化シリコン膜２２８と同様の方
法で形成し、続いて平坦化してから、上層の配線と第２
層配線２３７とをつなぐタングステン、窒化チタンの積
層導電膜からなるプラグ２３９を二酸化シリコン膜２３
８の開口断面に形成し、次に第３層配線２４０を形成し
た。第３層配線２４０も、上下を窒化チタン層で挟んだ
アルミニウム合金層であり、その形成方法は第２層配線
２３７と同様である。

【００８９】かかる基板２００の主表面に半導体装置の
保護のための二酸化シリコン膜、窒化シリコン膜を順次
形成し、外部との接続のための開口断面を形成すると、
図１に示した、シリコン基板１００上に形成したメモリ
・ロジック混載半導体装置となる。

【００９０】比較のために、従来の方法によるメモリ・
ロジック混載半導体装置も製造した。図３（ｃ），
（ｄ）に示したメモリ・ロジック混載半導体装置の製造
中間段階にあるシリコン基板２００をスパッタ装置の試
料台に設置し、スパッタ法によって主表面全面上に平坦
部の二酸化シリコン膜２１３上の厚さが５０ｎｍのチタ
ン膜４００を形成すると図１０（ａ），（ｂ）のように
なった。

【００９１】スパッタ法によって形成されたチタン膜４
００は、接続孔２１４，２１５の内部では周囲の二酸化
シリコン膜２１３のシャドーイング効果によって、スパ
ッタ法に特有な被覆形状（オーバー・ハング形状）とな
り、接続孔２１４，２１５の底部にでは、中央部が厚
く、周辺部が薄くなる。中央部のチタン膜４００の膜厚
は、約７ｎｍであった。接続孔２１６の底部の中央部の
チタン膜４００の膜厚は、約１０ｎｍであった。

【００９２】しかる後、７００℃１分間のアルゴン中の
瞬間熱処理によってシリコン拡散層２０９やコバルト珪
化物層２０７と接触しているチタン膜をシリコンと反応
させてチタン珪化物層を形成した。この際、積層ゲート
層２０３のタングステンと接しているチタン膜４００の
一部はタングステンと反応する。

【００９３】続いて、二酸化シリコン膜２１３上の未反
応のチタン膜、チタンと二酸化シリコンとの反応生成物
層、積層ゲート層２０３のタングステン上の未反応のチ
タン膜を過酸化水素／アンモニア混合溶液を用いたウェ
ット・エッチングにより除去すると、図１０（ｃ），
（ｄ）のようになった。この除去工程を採用した理由
は、除去工程を省略すると、オーバー・ハング形状とな
ったチタン膜４００が接続孔２１４，２１５，２１６へ
の窒化チタン膜、タングステン膜の埋め込みを阻害する
からである。メモリ・アレイ領域２０８内の接続孔２１
４底部のシリコンからなる拡散層２０９上には、最も厚
い中央部の厚さが約１５ｎｍのチタン珪化物層４０１が
形成された。

【００９４】ロジック回路領域２０４内の接続孔２１５
底部の拡散層２０６表面のコバルト珪化物層２０７上に
はさらに最も厚い中央部の厚さが約１５ｎｍのチタン珪
化物層４０２が形成された。接続孔２１４，２１５内部
の側壁の二酸化シリコン膜２１３上のチタン膜はウェッ
ト・エッチングにより除去された。ロジック回路領域２
０４内の接続孔２１６の底部の積層ゲート層２０３のタ
ングステン層上には最も厚い中央部の厚さが約２ｎｍの
チタンとタングステンの合金もしくは混合物からなる膜
４０３が形成された。接続孔２１６内部の側壁の二酸化
シリコン膜２１３上や、ゲート層２０３上のタングステ
ンと反応しなかったチタン膜はウェット・エッチングに
より除去された。

【００９５】このような従来技術を用いた基板２００に
も、窒化チタン膜の形成以降は上記本発明の実施例１と
同様の処理を行い、上述の部分を除いては図１のメモリ
・ロジック混載半導体装置に類似した半導体装置を作製
した。

【００９６】図１の本発明によるメモリ・ロジック混載
半導体装置の試験用のパターンを用いて特性を測定し
た。上記の実施例の中では説明を省略したが、特性測定
のためにロジック回路領域のコバルト珪化物層の一部を
選択的に除去する工程を加えて、ロジック領域内の拡散
層と第１層配線との間の接続抵抗（第１層配線配線から
チタン珪化物層を経て拡散層に至る抵抗）も測定可能と
してある。従来の方法による半導体装置についても同様
に特性を測定した。

【００９７】第１層配線とメモリ・アレイ領域内の表面
がシリコンの拡散層との間の直径０．１２μｍの接続抵
抗は、本発明による半導体装置と従来の方法による半導
体装置とに有意差はなかった。第１層配線とロジック回
路領域内の表面全面にコバルト珪化物層が形成されてい
る拡散層との間の接続抵抗は、第１層配線とコバルト珪
化物層の間は直径０．１２μｍ、コバルト珪化物層と拡
散層との間は０．３μｍ×０．３μｍで接続されている
評価パターンで測定した。

【００９８】ケルビン法によって、１つ１つの接続孔の
抵抗を測定すると、本発明による半導体装置では、ｐ＋
拡散層に対しては平均１．１ｋΩ、ｎ＋拡散層に対して
は平均７００Ωであった。一方、従来の方法による半導
体装置では、ｐ＋拡散層に対しては平均１．６ｋΩ、ｎ
＋拡散層に対しては平均１．１ｋΩであり、本発明によ
る半導体装置の方の約１．５倍であった。また、ｎ＋，
ｐ＋いずれの接続孔についても、本発明による半導体装
置の方が抵抗のばらつきを示す標準偏差の値が約５０％
小さかった。

【００９９】第１層配線とロジック回路領域内の表面が
タングステンであるゲート層との間の直径０．１２μｍ
の接続孔では、ケルビン法によって、１つ１つの接続孔
の抵抗を測定すると、本発明による半導体装置では、平
均５２．３Ω、 従来の方法による半導体装置では、平
均８３．５Ωであり、本発明による半導体装置の方が約
４０％抵抗が低かった。また、本発明による半導体装置
の方が抵抗のばらつきを示す標準偏差の値が約４０％小
さかった。

【０１００】さらに、拡散層リーク電流の測定を、拡散
層上に直径０．１２μｍの接続孔を１００００個形成し
たパターンを用いて行った。第１層配線とメモリ・アレ
イ領域内の拡散層との間の接続孔については、ｎ＋拡散
層についても、ｐ＋拡散層についても、本発明による半
導体装置と従来の方法による半導体装置に有意差はなか
った。第１層配線とロジック回路領域内の表面全面にコ
バルト珪化物が形成されている拡散層との間の接続孔に
ついては、拡散層リーク電流はｎ＋，ｐ＋拡散層共に、
本発明による半導体装置の方が約１桁、従来の方法によ
る半導体装置よりも小さかった。

【０１０１】接続孔底部の断面を走査型電子顕微鏡や透
過型電子顕微鏡で観察した結果、以下のことが明らかと
なった。本発明による半導体装置では、メモリ・アレイ
領域内の接続孔底部のシリコン拡散層上には厚さが約１
５ｎｍのチタン珪化物が形成されていた。従来の方法に
よる半導体装置の同一の個所にも、厚さ約１５ｎｍのチ
タン珪化物が形成されていた。本発明の製造方法による
方が、形成されたチタン珪化物層の方が、厚さが均一で
ある点を除けば、両方のチタン珪化物層に大きな違いは
なかった。

【０１０２】図１１（ａ），（ｂ）は、それぞれ本発明
と従来の半導体装置によるロジック回路領域の接続孔の
底部を示す図である。走査型電子顕微鏡による観察結果
を模式図とした。ロジック回路領域内のコバルト珪化物
２０７が表面に形成された拡散層２０９に対する接続孔
の底部には、図１１（ａ）に示した本発明の製造方法に
よる半導体装置では、厚さ約７ｎｍのチタン珪化物を主
成分とする層２１８が、拡散層表面の厚さ約１５ｎｍの
コバルト珪化物層２０７上に形成されていた。チタン珪
化物を主成分とする層２１８はコバルトを含有してい
る。二酸化シリコン膜２１０に開口された接続孔の底部
のコバルト珪化物層２０７は、より基板２００の深い側
に移動している。チタン珪化物層２１８上には窒化チタ
ン膜２２１とタングステン膜２２２が形成されている。

【０１０３】これに対して、図１１（ｂ）に示した従来
の方法による半導体装置では、拡散層２０９表面の厚さ
約１５ｎｍのコバルト珪化物層２０７上には最も厚い部
分の厚さが約１５ｎｍのチタン珪化物層４０２が形成さ
れていた。このチタン珪化物層４０２にもコバルトが含
有されていた。接続孔の底部のコバルト珪化物層２０７
は、より基板２００の深い側に移動していて、さらに膜
厚が均一ではなくなって部分的には元々の厚さ約１５ｎ
ｍを超えていた。いくつかの接続孔を観察すると、厚さ
が約２５ｎｍとなっている接続孔もあった。キャパシタ
作製のための熱処理工程中に周囲のコバルト珪化物層か
ら凝集したものと推定される。

【０１０４】上記の走査型電子顕微鏡による観察の結
果、従来の方法による半導体装置で第１層配線とロジッ
ク回路領域内の表面全面にコバルト珪化物層が形成され
ている拡散層との間の接続抵抗が上昇したのは、接続孔
の底部のチタン珪化物層、コバルト珪化物層が厚過ぎる
ため、不純物濃度が低い領域でコバルト珪化物層とシリ
コン拡散層が接していることが原因と考えられる。さら
に、凝集によって厚く形成されたコバルト珪化物層は、
密度が小さく、膜質が劣るため、接続抵抗が高くくなっ
ている可能性もある。

【０１０５】これに対して、本発明による半導体装置で
は、接続孔の底部のチタン珪化物層、コバルト珪化物層
の厚さが適切な範囲にあるため、接続抵抗は従来の方法
による半導体装置よりも低くなる。

【０１０６】さらに、拡散層リーク電流の違いも同様に
接続孔底部のチタン珪化物層、コバルト珪化物層の厚さ
の違いで説明することができる。すなわち、従来の方法
による半導体装置では、部分的に厚くなったチタン珪化
物層、コバルト珪化物層が、基板表面からの深さが約３
０ｎｍである接合を突き破ってしまったためと考えられ
る。

【０１０７】図１１（ｃ），（ｄ）は、それぞれ本発明
と従来の方法による半導体装置の、ゲート層に対する接
続孔の底部を示す図である。透過型電子顕微鏡による観
察結果を模式図とした。図１１（ｃ）に示した本発明に
よる半導体装置の積層ゲート層２０３の最上層のタング
ステン上には、窒化チタン膜２２０が形成されている。
これは、化学気相成長法で形成された厚さ約３ｎｍのチ
タン膜を窒化して形成されたもので、厚さは約４ｎｍで
ある。さらにその上層には、化学気相成長法で形成され
た窒化チタン膜２２１の一部が観察された。

【０１０８】これに対して従来の方法による半導体装置
では、積層ゲート層２０３の最上層のタングステンの上
に、厚さ約２ｎｍのチタンとタングステンの合金もしく
は混合物からなる膜４０３がある。その上層には化学気
相成長法で形成された窒化チタン膜２２１の一部が観察
された。チタンとタングステンの合金もしくは混合物か
らなる膜４０３は、スパッタ法によるチタン膜の形成後
の熱処理時に形成されたものと考えられる。チタンとタ
ングステンの合金もしくは混合物からなる膜４０３は抵
抗率が大きく、上下の膜、すなわち積層ゲート層２０３
の最上層のタングステンや窒化チタン膜２２１との接続
抵抗も高い。チタンとタングステンの合金もしくは混合
物からなる膜４０３の存在が従来の方法による半導体装
置の方が本発明の半導体装置よりも第１層配線とロジッ
ク回路領域内の表面がタングステンであるゲート層との
間の接続孔の抵抗が高くなった原因である。

【０１０９】本発明による上記の抵抗低減は半導体装置
の高性能化を可能とし、リーク電流の低減は低消費電力
化をもたらす。すなわち、本発明によって、低消費電力
で高性能、高集積のメモリ・ロジック混載半導体装置の
製造が可能となった。

【０１１０】なお、本実施例では、ロジック回路領域の
拡散層の表面にコバルト珪化物層を形成したが、チタン
珪化物層、ニッケル珪化物層、タングステン珪化物層、
モリブデン珪化物層等、他の金属の珪化物層を用いた場
合にも、本発明の効果は本実施例のコバルト珪化物層の
場合と同様に得られる。効果は単一金属の珪化物に限定
されず、チタンとコバルトの珪化物の混合層、コバルト
とニッケルの珪化物の混合層、チタンとニッケルの珪化
物の混合層、チタンとタンタルの珪化物層、もしくはチ
タン、コバルト、シリコンからなる化合物層、チタン、
タンタル、シリコンからなる化合物等の、複数の金属の
珪化物層、もしくは複数の金属とシリコンの化合物層が
拡散層の表面に形成されている場合にも、本発明の効果
は本実施例の場合と同様である。

【０１１１】接続孔の開口後に形成する金属珪化物層
は、本実施例ではチタン珪化物層であるが、コバルト珪
化物層、ニッケル珪化物層、タングステン珪化物層、モ
リブデン珪化物層等の、他の金属の珪化物層や、チタン
とタングステンの珪化物の混合層、コバルトとニッケル
の珪化物の混合層、チタンとコバルトの珪化物の混合
層、チタンとタンタルの珪化物の混合層もしくはチタ
ン、タングステン、シリコンからなる化合物層、チタ
ン、タンタル、シリコンからなる化合物層等の、複数の
金属の珪化物層、もしくは複数の金属とシリコンの化合
物層を化学気相成長法で形成した場合にも同様の効果が
得られる。

【０１１２】また、本実施例では、主要なキャパシタ誘
電体膜として五酸化タンタル膜を用いたが、実施例中で
説明したように、シリコンやチタン等の不純物を添加し
た五酸化タンタル膜や、五酸化タンタル膜以外のＢＳＴ
膜等の誘電体膜を用いた場合にも、一般に接続孔形成後
に６００℃以上の熱処理が必要となるため、本実施例と
同様の効果が得られる。さらにＰＺＴ膜、ＳＢＴ膜等の
強誘電体膜を用いた不揮発メモリ半導体装置の製造に適
用した場合にも本発明と同様の効果が得られる。 ＜実施例２＞本発明をメモリ半導体装置の製造に適用し
た第２の実施例を図１２に示す。具体的には、ゲート層
の製造工程と、第１層配線を複数の材料からなる層と結
ぶ接続孔、第１層配線をシリコン層と結ぶ深さが異なる
接続孔の製造工程に本発明を適用した。

【０１１３】図１２（ａ）は、メモリ半導体装置の製造
工程の中間段階にあるシリコン基板５００の断面を示す
図である。シリコン基板５００の主表面には浅溝素子分
離領域５０１が形成されている。

【０１１４】メモリ・アレイ領域５０２内には、ＭＯＳ
型トランジスタ５０３や、第１層配線（メモリ回路内で
はビット線）と拡散層とを接続する多結晶シリコン・プ
ラグ５０４、キャパシタの一方の電極と拡散層とを接続
する多結晶シリコン・プラグ５０５等が形成されてい
る。

【０１１５】周辺回路領域５０６内には、ＭＯＳ型トラ
ンジスタ５０７が形成されている。ＭＯＳ型トランジス
タ５０３，５０７のゲート層５０８は、高融点金属／窒
化チタン／チタン珪化物／不純物を添加した多結晶シリ
コンの積層導電層である。高融点金属は、本実施例では
タングステンとした。化学気相成長法によって厚さ約３
ｎｍという極めて薄いチタン珪化物層を窒化チタン層と
不純物を添加した多結晶シリコン層の間に挿入すること
ができたため、タングステン／窒化チタン／不純物を添
加した多結晶シリコン層の積層ゲート層を用いた従来の
半導体装置で問題となりつつあった多結晶シリコンと窒
化チタンとの間の接続抵抗を低減することができた。

【０１１６】本実施例で用いた窒化チタンの代りに、窒
化タングステン等の他の金属の窒化物を用いる場合に
も、金属窒化物と多結晶シリコンの間に化学気相成長法
によって形成した薄いチタン珪化物層を挿入すること
は、同様の効果がある。また、多結晶シリコン層の代り
に、シリコン・ゲルマニウム層を用いる場合にも本発明
は適用可能である。

【０１１７】浅溝素子分離領域５０１を作製し、ゲート
層の一部となる不純物を添加した多結晶シリコン膜を形
成したシリコン基板５００をフッ酸水溶液による洗浄後
に、実施例１と同様のプラズマ化学気相成長装置の減圧
された反応室内の試料台に設置した。シリコン基板を設
置する試料台は、予め５８０℃に加熱されている。四塩
化チタン７ｓｃｃｍと水素４００ｓｃｃｍを導入後、３
５０ｋＨｚ、３００Ｗの高周波を印加してプラズマを発
生させた。４０秒間の放電によって、多結晶シリコン膜
上には、 厚さ約３ｎｍのチタン珪化物層が形成され
た。

【０１１８】次に、シリコン基板５００を真空搬送室で
結ばれた同一装置の別反応室に転送して、厚さ１０ｎｍ
の窒化チタン膜を四塩化チタンとアンモニアを原料とす
る化学気相成長法で形成し、さらにもう一つの反応室で
厚さ５０ｎｍのタングステン膜を六弗化タングステンと
水素を用いた化学気相成長法で形成した。しかる後、周
知の電子線リソグラフィー技術とドライエッチング技術
により積層ゲート層５０８のパターニングを行った。

【０１１９】従来の方法、すなわちスパッタ法でチタン
膜を形成して熱処理によってチタン珪化物層を形成して
も、上記の接続抵抗は低減できるが、従来の方法では実
施例のような薄いチタン珪化物層を作ることはほとんど
不可能であるため、ドライエッチングによる積層ゲート
層の加工が著しく困難となり、微細なＭＯＳトランジス
タの製造ができなかった。チタン珪化物層の厚さが５ｎ
ｍ未満であればドライエッチングへの影響は殆どなく、
積層ゲート層の一部にチタン珪化物層を挿入しても、微
細なＭＯＳトランジスタが製造可能である。

【０１２０】上記のＭＯＳトランジスタ５０３，５０７
上に二酸化シリコン膜５０９を形成し、実施例１と同様
にＣＭＰ法によって平坦化した。多結晶シリコン・プラ
グ５０４，５０５は、二酸化シリコン膜５０９に開口さ
れた接続孔に化学気相成長法によって多結晶シリコン膜
を埋め込んだ後、周知のエッチバック法によって二酸化
シリコン５０９上の多結晶シリコン膜を除去して形成し
た。エッチバック法による拡散層５２０への多結晶シリ
コン・プラグ５０４，５０５の形成後に、シリコン基板
５００の主表面に厚さ約０．２μｍの二酸化シリコン膜
５１０を形成した。

【０１２１】しかる後、周知のフォトリソグラフィー技
術とドライエッチング技術によって、まず多結晶シリコ
ン・プラグ５０４上の二酸化シリコン膜５１０に深さの
浅い直径０．１４μｍの接続孔５１１を開口した。接続
孔５１１の深さは０．２μｍである。接続孔５１１の底
部には、プラグ５０４の多結晶シリコンが露出した。

【０１２２】次に、シリコン基板５００に至る直径０．
１４μｍの深い接続孔５１２を再度フォトリソグラフィ
ー技術とドライエッチング技術を用いて、二酸化シリコ
ン膜５０９，５１０に開口した。接続孔５１２の底部に
はシリコン基板５００表面のシリコン拡散層５３０が露
出した。接続孔５１２の深さは０．７５μｍである。

【０１２３】図１２（ｂ）は、シリコン基板５００の別
の断面の一部を示す図である。接続孔５１２の開口時に
は、同時に第１層配線を積層ゲート層５０８に接続する
ための接続孔５１３を二酸化シリコン膜５０９、５１０
と二酸化シリコンからなるゲート層上のキャップ層に開
口した。接続孔５１３の直径は０．１４μｍである。接
続孔５１３の底部には積層ゲート層５０８の最上層のタ
ングステンが露出した。

【０１２４】上記のように深さや底面に露出する材料が
異なる接続孔５１１，５１２，５１３を開口した後に、
本発明の製造方法を適用して、図１２（ｃ），（ｄ）に
示すように、化学気相成長法によって、メモリ・アレイ
領域５０２内に開口された第１層配線と多結晶シリコン
・プラグ５０３とを接続するための接続孔５１１の底部
と、周辺回路領域内５０６に開口された第１層配線とシ
リコン基板５００表面の拡散層とを接続するための接続
孔５１２の底部と、積層ゲート層（メモリ回路内ではワ
ード線）５０８のタングステンとを接続するための接続
孔５１３の底部に、それぞれ厚さ約５ｎｍのチタン珪化
物層５１４、厚さ約５ｎｍのチタン珪化物層５１５、厚
さ約１ｎｍのチタン層５１６を同時に形成した。二酸化
シリコン膜５１０上に形成されたチタン層５１７の厚さ
は約１ｎｍであった。

【０１２５】このような基板５００に対して、チタン層
５１７の窒化処理を実施例１の本発明の半導体装置に対
するのと同様に行った後、８２０℃１分間のアルゴン中
瞬間熱処理を施した。この後の処理、すなわち窒化チタ
ン膜の形成処理以降は実施例１の本発明の半導体装置に
対するのと同様の処理を基板５００に施した。ただし、
キャパシタ絶縁膜として用いたのは、窒化した二酸化シ
リコン膜である。キャパシタ工程中の最も高い熱処理温
度は８２０℃であった。

【０１２６】積層ゲート層のタングステンと多結晶シリ
コン層との間の接続抵抗は、本発明のチタン珪化物層を
窒化チタン層と不純物を添加した多結晶シリコン層の間
に挿入した半導体装置では、従来の方法でチタン珪化物
層がない半導体装置の約５０％であった。

【０１２７】第１層配線とメモリ・アレイ領域内のシリ
コン拡散層との間の直径０．１４μｍの接続抵抗は、本
発明による半導体装置とスパッタ法によるチタン膜の形
成と熱処理によってチタン珪化物層を形成した従来の方
法による半導体装置とに有意差はなかった。

【０１２８】第１層配線と周辺回路領域内のシリコン拡
散層との間の直径０．１４μｍの接続抵抗をケルビン法
によって測定すると、本発明による半導体装置では、ｐ
＋拡散層に対しては平均１．４ｋΩ、ｎ＋拡散層に対し
ては平均９００Ωであった。一方、従来の方法による半
導体装置では、ｐ＋拡散層に対しては平均２．８ｋΩ、
ｎ＋拡散層に対しては平均１．７ｋΩであり、本発明に
よる半導体装置の約２倍であった。また、ｎ＋，ｐ＋い
ずれの接続孔についても、本発明による半導体装置の方
が抵抗のばらつきを示す標準偏差の値が約６０％小さか
った。

【０１２９】第１層配線と周辺回路領域内の表面がタン
グステンであるゲート層との間の直径０．１４μｍの接
続孔では、ケルビン法によって、１つ１つの接続孔の抵
抗を測定すると、本発明による半導体装置では、平均２
５．１Ω、 従来の方法による半導体装置では、平均３
７．５Ωであり、本発明による半導体装置の方が約５０
％抵抗が低かった。また、本発明による半導体装置の方
が抵抗のばらつきを示す標準偏差の値が約３０％小さか
った。

【０１３０】さらに、拡散層リーク電流の測定を、拡散
層上に直径０．１４μｍの接続孔を５０００個形成した
パターンを用いて行った。第１層配線と周辺回路領域内
の拡散層との間の接続孔については、ｎ＋，ｐ＋拡散層
共に、本発明による半導体装置の方が約２０％、従来の
方法による半導体装置よりも小さかった。

【０１３１】本発明による上記の抵抗低減は半導体装置
の高性能化を可能とし、リーク電流の低減は低消費電力
化をもたらす。すなわち、本発明によって、低消費電力
で高性能、高集積のメモリ半導体装置の製造が可能とな
った。

【０１３２】本実施例は、本発明を、第１層配線を複数
の材料からなる層と結ぶプラグ、第１層配線をシリコン
層と結ぶ深さが異なるプラグの製造工程に本発明を適用
した。このうち、深さの違いについては、直径の違いが
２倍以下の接続孔では、深さが１．５倍以上異なる場合
に本発明の効果があり、特に深さが２倍以上異なる場合
に本実施例のように顕著な効果が得られることが分かっ
た。

【０１３３】接続孔の開口後に形成する金属珪化物層
は、本実施例ではチタン珪化物層であるが、コバルト珪
化物層、ニッケル珪化物層、タングステン珪化物層、モ
リブデン珪化物層等の、他の金属の珪化物層や、チタン
とタングステンの珪化物の混合層、チタンとコバルトの
珪化物の混合層、もしくはチタン、タングステン、シリ
コンからなる化合物層等の、複数の金属の珪化物層、も
しくは複数の金属とシリコンの化合物層を化学気相成長
法で形成した場合にも同様の効果が得られる。

【０１３４】また、本実施例では、主要なキャパシタ誘
電体膜として窒化した二酸化シリコン膜を用いたが、五
酸化タンタル膜、シリコンやチタン等の不純物を添加し
た五酸化タンタル膜や、ＢＳＴ膜等の誘電体膜を用いた
場合にも、一般に接続孔形成後に６００℃以上の熱処理
が必要となるため、本実施例と同様の効果が得られる。
さらに、ＰＺＴ（鉛・ジルコニウム・チタン酸化物）等
の強誘電体膜を用いた強誘電体メモリを製造する場合に
も、本発明を適用すれば、本実施例と同様の効果が得ら
れる。 ＜実施例３＞本発明を相補型ＭＯＳを用いたロジック半
導体装置の製造に適用した第３の実施例を図１３乃至１
７に示す。具体的には、絶縁膜に開口された、絶縁膜表
面の開口断面の形状が長方形または長方形を含む形状で
ある局所配線等の製造工程に本発明を適用した。

【０１３５】図１３は、本実施例のロジック半導体装置
のレイアウト図の一部である。図１３には本実施例の説
明に必要な層のみが描かれている。枠６００は、図１３
に記載したレイアウト図の一部の範囲を示す境界線であ
る。活性領域６０１、６０２が浅溝素子分離領域６０３
で分離されている。ゲート層６０４，６０５の幅は、
０．１３μｍである。

【０１３６】局所配線層６０６，６０７，６０８，６０
９は、活性領域間（局所配線層６０６，６０７，６０９
については活性領域１つのみを図示）を接続していて、
第1層配線層６１０，６１１は、ゲート層６０４，６０
５と直交する方向に延在している。局所配線層６０６，
６０７，６０９は、開口断面の形状が長辺の短辺に対す
る比が２以上の長方形であり、局所配線層６０８は、上
記長方形を含む形状となっている。局所配線層６０６，
６０７，６０８，６０９の一部は、浅溝素子分離領域の
二酸化シリコン膜上にある。拡散層と第1層配線とを接
続するための接続孔層（図示せず）と局所配線層６０
６，６０７，６０８，６０９は、同一の層で形成され
る。

【０１３７】図１４（ａ）は、本実施例のロジック半導
体装置の製造中間段階にあるシリコン基板７００の断面
を示した図である。図１３のレイアウト図に基づいたパ
ターンが配置されている。図１４（ａ）は図１３中に示
したＡ・Ａ線６１２における断面に相当する図である。

【０１３８】ＭＯＳ型トランジスタ７０１の積層ゲート
層の一部は、多結晶シリコン層７０２で形成されてい
る。周知のイオン注入技術等を用いて、ｎ＋は基板７０
０表面から深さ約３０ｎｍ、ｐ＋は基板７００表面から
深さ約３５ｎｍの拡散層７０３，７０４を形成した後、
多結晶シリコン層７０２と拡散層７０３，７０４の表面
全面に、選択的にコバルト珪化物層７０５，７０６，７
０７を形成した。このコバルト珪化物層７０５，７０
６，７０７の形成は以下の工程で行った。

【０１３９】厚さ約７ｎｍのコバルト膜をスパッタ法で
形成し、６００℃１分間の窒素中瞬間熱処理によって、
多結晶シリコン層７０２とシリコン基板が露出した拡散
層領域７０３，７０４上のみに選択的にコバルト珪化物
層７０５，７０６，７０７を形成した。浅溝素子分離領
域７０８や側壁７０９の二酸化シリコン膜上の未反応の
コバルト膜やコバルトと二酸化シリコンとの反応生成物
層を硫酸／過酸化水素混合溶液を用いたウェット・エッ
チングにより除去した後、さらに８００℃１分間のアル
ゴン中瞬間熱処理を施した。コバルト珪化物層７０５，
７０６，７０７の厚さは約１５ｎｍである。

【０１４０】次に、実施例１と同様の方法でＭＯＳ型ト
ランジスタ７０１等を覆うように、層間絶縁膜７１０を
形成し、ＣＭＰ法によって表面を平坦化した。ＣＭＰ後
の拡散層表面からの厚さは約０．４μｍである。

【０１４１】しかる後、周知の電子線リソグラフィー技
術とドライ・エッチング技術を用いて、活性領域間を接
続するための局所配線穴７１１，７１２を開口した。局
所配線穴７１１は図１３のレイアウト図の局所配線層６
０６に、局所配線穴７１２は図１３の局所配線層６０７
に対応する。局所配線穴７１１，７１２の底部のコバル
ト珪化物層７０６は、開口時のドライエッチングの過剰
エッチングによって厚さが約１０ｎｍになった。

【０１４２】続いて、図１３中に示したＢ・Ｂ線６１３
による断面を図１４（ｂ）に示す。局所配線穴７１３は
図１３のレイアウト図の局所配線層６０６に、局所配線
穴７１４は図１３の局所配線層６０７に対応する。局所
配線穴７１３，７１４の底部の拡散層７０３上のコバル
ト珪化物層７０６は、開口時のドライエッチングの過剰
エッチングによって厚さが約３ｎｍになった。

【０１４３】また、図１３中に示したＣ・Ｃ線６１４に
よる断面を図１４（ｃ）に示す。局所配線７１５は、図
１３のレイアウト図の局所配線層６０６に対応する。局
所配線７１５穴の底部の拡散層７０３上に形成されたコ
バルト珪化物層７０６は、開口時のドライエッチングの
過剰エッチングによって厚さが約２ｎｍ乃至約１１ｎｍ
になった。

【０１４４】図１４（ｄ）にさらに別の断面を示す。こ
れは、図１３中のレイアウト図には対応部分が含まれな
い断面である。接続孔７１６は、直径が０．１３μｍの
開口断面断面の形状が円形の接続孔であり、接続孔７１
６の底部の拡散層７０３上のコバルト珪化物層７０６
は、開口時のドライエッチングの過剰エッチングによっ
て厚さが約１５ｎｍになった。接続孔７１６も、図１４
（ａ），（ｂ），（ｃ）に示した開口断面断面の形状が
長方形の局所配線穴７１１、７１２等と同時に開口され
る。

【０１４５】さらに、図１３のレイアウト図に示した局
所配線層６０８に対応する局所配線（図示せず）も同時
に開口される。この局所配線の下部にもコバルト珪化物
層の他、一部、浅溝素子分離領域の二酸化シリコンも露
出する。

【０１４６】シリコン基板７００に対して図１４（ｄ）
の微細な接続孔７１６を開口するためのエッチングを施
すと、断面の形状が長方形の局所配線７１１、７１２等
や長方形を組合わせた断面形状を有する局所配線のエッ
チングは過剰となり、図１４（c）に示したように、特
に長方形の長辺方向の中央部でコバルト珪化物層７０６
が過剰エッチングによって削られる。

【０１４７】本実施例では、上記の開口断面形状の異な
る開口部（接続孔または局所配線穴）の群を同時に開口
したが、上述のようにドライエッチングの最適条件が開
口断面形状によって異なるため、開口断面が長方形の接
続孔または局所配線を別工程で開口した方がより高精度
な開口が可能であり、孔の底部のコバルト珪化物層７０
６のエッチングはこのような工夫によって防止すること
も可能であるが、工程が複雑化する欠点がある。また、
リソグラフィー工程も別々に行えば、本来同層である接
続孔の底部の層または局所配線穴の底部の層の間に合せ
余裕を確保する必要も生じるので、微細化の障害とな
る。

【０１４８】このようなロジック半導体装置の製造中間
段階にあるシリコン基板７００を実施例１と同様のプラ
ズマ化学気相成長装置の減圧された反応室内の試料台に
設置した。試料台に内蔵された加熱機構によってシリコ
ン基板７００は５８０℃に加熱される。四塩化チタン５
ｓｃｃｍ、五塩化モリブデン０．５ｓｃｃｍと水素４０
０ｓｃｃｍを導入後、３５０ｋＨｚ、５００Ｗの高周波
を印加して、プラズマを発生させた。五塩化モリブデン
は常温では固体なので、容器を加熱して昇華させて導入
した。

【０１４９】図１５（ａ）は、図１４（ａ）に対応する
断面図である。４０秒間の放電によって、図１５（ａ）
に示すように、拡散層７０３の表面のコバルト珪化物層
７０６の上にはさらに厚さが約４ｎｍのモリブデンを含
むチタン珪化物を主成分とする層７１７が形成された。
チタン珪化物を主成分とする層７１７の一部は、下層の
コバルト珪化物層７０６と混合している。表面や断面の
形状が長方形の局所配線穴７１１，７１２の間に形成さ
れている二酸化シリコン膜７１０の上に形成されたモリ
ブデンを含むチタン膜７１８の厚さは２ｎｍ未満であ
る。

【０１５０】図１５（ｂ）は、図１４（ｂ）に対応する
断面図である。拡散層７０３の表面のコバルト珪化物層
７０６の上にはさらに厚さが約６ｎｍのモリブデンを含
むチタン珪化物を主成分とする層７１７が形成された。
二酸化シリコン膜７１０上に形成されたモリブデンを含
むチタン膜７１８の厚さは２ｎｍ未満である。

【０１５１】図１５（ｃ）は、図１４（ｃ）に対応する
断面図である。拡散層７０３の表面のコバルト珪化物層
７０６の上にはさらに厚さが約３ｎｍ乃至約６ｎｍのモ
リブデンを含むチタン珪化物を主成分とする層７１７が
形成された。コバルト珪化物層７０６の厚い部分には薄
いモリブデンを含むチタン珪化物を主成分とする層７１
７が形成された。二酸化シリコン膜７１０や二酸化シリ
コンからなる浅溝素子分離領域７０８上に形成されたモ
リブデンを含むチタン膜７１８の厚さは２ｎｍ未満であ
る。

【０１５２】図１５（ｄ）は、図１４（ｄ）に対応する
断面図である。拡散層７０３の表面のコバルト珪化物層
７０６の上にはさらに厚さが約２ｎｍのモリブデンを含
むチタン珪化物を主成分とする層７１７が形成された。
二酸化シリコン膜７１０上に形成されたモリブデンを含
むチタン膜７１８の厚さは２ｎｍ未満である。

【０１５３】このように各層７１７を同時に形成した基
板７００に対して、実施例１と同様の処理を行い、厚さ
２０ｎｍの窒化チタン膜を四塩化チタンとアンモニアを
原料とする化学気相成長法で形成し、さらに、厚さ６０
ｎｍのタングステン膜を六弗化タングステンと水素を用
いた化学気相成長法で形成した。この窒化チタン膜とタ
ングステン膜の形成により、局所配線穴７１１，７１
３，７１５の内部に局所配線６０６が、局所配線穴７１
２，７１４に局所配線６０７が、接続孔７１６の内部に
プラグ（図示せず）が形成される。

【０１５４】窒化チタン膜とタングステン膜の形成後
に、局所配線穴７１１，７１２，７１３，７１４，７１
５や接続孔７１６の内部に形成された窒化チタン膜７１
９とタングステン膜７２０以外の二酸化シリコン膜７１
０上の膜をＣＭＰ法によって一旦除去すると、図１６
（ａ），（ｂ），（ｃ），（ｄ）のようになった。図１
６（ａ），（ｂ），（ｃ），（ｄ）は図１５（ａ），
（ｂ），（ｃ），（ｄ）にそれぞれ対応する断面図であ
る。ＣＭＰ法による膜の除去の際に、二酸化シリコン７
１０上に形成されていたモリブデンを含むチタン膜７１
８も除去された。

【０１５５】次に、基板７００の主表面上に二酸化シリ
コン膜７２１を再度形成し、第1層配線のための溝と、
第1層配線と拡散層とを接続するための接続孔を加工し
た後、図１７（ａ），（ｂ），（ｃ）に示すように、化
学気相成長法によって、窒化タンタル膜７２２と銅膜７
２３とを形成し、続いて、溝と孔の内部の窒化タンタル
膜７２２、銅膜７２３以外の二酸化シリコン膜７２３上
の膜をＣＭＰ法によって除去した。図１７（ａ），
（ｂ），（ｃ）はそれぞれ図１６（ｂ），（ｃ），
（ｄ）に対応する断面図である。第1層配線７２４，７
２５は、共に図１３の第1層配線層６１０に相当する配
線である。さらに基板７００に後続の処理を行ってさら
に工程を進め、最上層の第５層配線までを形成した。

【０１５６】本実施例の本発明による半導体装置では、
第１層配線と拡散層やゲート層との接続抵抗や、局所配
線による拡散層間の接続抵抗が従来の方法による半導体
装置と比べて約２０％低かった。局所配線下部の拡散層
のリーク電流は従来の方法による場合よりも約２桁に小
さかった。従来の方法では、開口後に実施例１，２の中
で説明したのと同様のスパッタ法による膜形成を用いて
珪化物層を形成していた。スパッタで用いたターゲット
は、モリブデン１０％を含むチタンターゲットである。

【０１５７】本発明による上記の抵抗低減は半導体装置
の高性能化を可能とし、リーク電流の低減は低消費電力
化をもたらす。すなわち、本発明によって、低消費電力
で高性能、高集積のロジック半導体装置の製造が可能と
なった。

【０１５８】なお、本実施例では、拡散層の表面にコバ
ルト珪化物層を形成したが、チタン珪化物層、ニッケル
珪化物層、タングステン珪化物層、モリブデン珪化物層
等、他の金属の珪化物層を用いた場合にも、本発明の効
果は本実施例のコバルト珪化物層の場合と同様に得られ
る。効果は単一金属の珪化物に限定されず、チタンとコ
バルトの珪化物の混合層、コバルトとニッケルの珪化物
の混合層、チタンとニッケルの珪化物の混合層、チタン
とタンタルの珪化物層、もしくはチタン、コバルト、シ
リコンからなる化合物層、チタン、タンタル、シリコン
からなる化合物等の、複数の金属の珪化物層、もしくは
複数の金属とシリコンの化合物層が拡散層の表面に形成
されている場合にも、本発明の効果は本実施例の場合と
同様である。

【０１５９】接続孔の開口後に形成する金属珪化物層
は、本実施例ではモリブデン珪化物を含むチタン珪化物
を主成分とする層であるが、コバルト珪化物層、ニッケ
ル珪化物層、タングステン珪化物層、モリブデン珪化物
層等の、他の金属の珪化物層や、チタンとタングステン
の珪化物の混合層、コバルトとニッケルの珪化物の混合
層、チタンとコバルトの珪化物の混合層、もしくはチタ
ン、タングステン、シリコンからなる化合物層等の、複
数の金属の珪化物層、もしくは複数の金属とシリコンの
化合物層を化学気相成長法で形成した場合にも同様の効
果が得られる。 ＜実施例４＞本発明を相補型ＭＯＳを用いたロジック半
導体装置の製造に適用した第４の実施例を図１８に示
す。具体的には、絶縁膜に開口された、複数の断面形状
を有する接続孔の製造工程に本発明を適用した。

【０１６０】図１８（ａ）は、本実施例のロジック半導
体装置の製造中間段階にあるシリコン基板８００の断面
を示した図である。周知のイオン注入技術等を用いて、
ｎ＋，ｐ＋共に基板８００表面深さ約３０ｎｍの拡散層
８０１を形成した後、拡散層８０１の表面全面に、選択
的にコバルト珪化物層８０２を形成した。このコバルト
珪化物層８０２の形成は実施例３と同様の方法で行っ
た。コバルト珪化物層８０２の厚さは約７ｎｍである。
浅溝素子分離領域８０３上にはコバルト珪化物層は形成
されない。

【０１６１】次に、実施例１と同様の方法でＭＯＳ型ト
ランジスタ（図示せず）等を覆うように、層間絶縁膜８
０４を形成し、ＣＭＰ法によって表面を平坦化した。Ｃ
ＭＰ後の拡散層表面からの厚さは約０．４μｍである。
しかる後、周知の電子線リソグラフィー技術とドライ・
エッチング技術を用いて、拡散層と第1層配線を接続す
るための接続孔８０５、８０６を開口した。接続孔８０
５は直径が約０．１３μｍ、接続孔８０６は直径が約
０．３５μｍである。接続孔のアスペクト比（深さの直
径に対する比）の違いは、２．７倍異なる。

【０１６２】このようなロジック半導体装置の製造中間
段階にあるシリコン基板８００を実施例１と同様のプラ
ズマ化学気相成長装置の減圧された反応室内の試料台に
設置した。試料台に内蔵された加熱機構によってシリコ
ン基板７００は５８０℃に加熱される。四塩化チタン５
ｓｃｃｍと水素４００ｓｃｃｍを導入後、４５０ｋＨ
ｚ、７００Ｗの高周波を印加して、プラズマを発生させ
た。

【０１６３】４０秒間の放電によって、図１８（ｂ）に
示すように、拡散層８０１の表面のコバルト珪化物層８
０２の上にはさらに厚さが約１０ｎｍのチタン珪化物を
主成分とする層８０７が形成された。チタン珪化物を主
成分とする層８０７にはコバルトが含まれ、チタン珪化
物を主成分とする層８０７の一部は下層のコバルト珪化
物層８０２と混合している。表面や接続孔８０５、８０
６の間に形成されている二酸化シリコン膜８０４の上に
形成されたチタン膜８０８の厚さは２ｎｍ未満である。

【０１６４】このようのにアスペクト比の異なる接続孔
８０５、８０６の底部に同時に層８０７を形成した基板
８００に対して、実施例１と同様の処理を行い、厚さ５
０ｎｍの窒化チタン膜を四塩化チタンとアンモニアを原
料とする化学気相成長法で形成し、さらに、厚さ１５０
ｎｍのタングステン膜を六弗化タングステンと水素を用
いた化学気相成長法で形成した。以後、他の実施例３と
同様に配線層を形成した。

【０１６５】比較のために、従来の方法によるロジック
半導体装置も製造した。図１８（ａ）に示したロジック
半導体装置の製造中間段階にあるシリコン基板８００を
スパッタ装置の試料台に設置し、スパッタ法によって主
表面全面上に平坦部の二酸化シリコン膜８０４上の厚さ
が５０ｎｍのチタン膜８０９を形成すると図１９（ａ）
のようになった。

【０１６６】スパッタ法によって形成されたチタン膜８
０９は、接続孔８０５、８０６の内部では周囲の二酸化
シリコン膜８０４のシャドーイング効果によって、スパ
ッタ法に特有な被覆形状（オーバー・ハング形状）とな
り、接続孔８０５，８０６の底部にでは、中央部が厚
く、周辺部が薄くなる。中央部のチタン膜８０９の膜厚
は、接続孔８０５では約３ｎｍ、接続孔８０６では約５
ｎｍであった。

【０１６７】しかる後、７００℃１分間のアルゴン中瞬
間熱処理によってコバルト珪化物層８０２と接触してい
るチタン膜をシリコンと反応させてチタン珪化物層８１
０を形成した。二酸化シリコン膜８０４上の未反応のチ
タン膜、チタンと二酸化シリコンとの反応生成物層を過
酸化水素／アンモニア混合溶液を用いたウェット・エッ
チングにより除去すると、図１９（ｂ）のようになっ
た。

【０１６８】このような従来技術を用いた基板８００に
も、窒化チタン膜の形成以降は上記本実施例と同様の処
理を行い、本実施例のロジック半導体装置に類似した半
導体装置を作製した。

【０１６９】本実施例の本発明による半導体装置では、
直径０．１３μｍの接続孔の第１層配線と拡散層との接
続抵抗が従来の方法による半導体装置と比べて約２０％
低かった。直径０．３μｍの接続孔が１００００個密集
するテストパターンでの拡散層のリーク電流は従来の方
法による場合よりも約２桁に小さかった。

【０１７０】従来の方法で接続抵抗が高く、リーク電流
が大きいのは、図１９（ｂ）のように、アスペクト比が
２以上異なる２つの接続孔の下部に適正な膜厚範囲のチ
タン珪化物層を形成することが、従来の方法では不可能
だからである。アスペクト比が大きな孔の底部には、十
分な厚さのチタン珪化物層が形成されないので、接続抵
抗が高くなる。アスペクト比の小さな孔の底部には、必
要以上の膜厚のチタン珪化物層が形成されてしまい、コ
バルト珪化物層が、接合を突き抜ける部分が生じ、接合
リーク電流が増加してしまう。

【０１７１】本発明による上記の抵抗低減は半導体装置
の高性能化を可能とし、リーク電流の低減は低消費電力
化をもたらす。すなわち、本発明によって、低消費電力
で高性能、高集積のロジック半導体装置の製造が可能と
なった。

【０１７２】なお、本実施例では、拡散層の表面にコバ
ルト珪化物層を形成したが、チタン珪化物層、ニッケル
珪化物層、タングステン珪化物層、モリブデン珪化物層
等、他の金属の珪化物層を用いた場合にも、本発明の効
果は本実施例のコバルト珪化物層の場合と同様に得られ
る。効果は単一金属の珪化物に限定されず、チタンとコ
バルトの珪化物の混合層、コバルトとニッケルの珪化物
の混合層、チタンとニッケルの珪化物の混合層、チタン
とタンタルの珪化物層、もしくはチタン、コバルト、シ
リコンからなる化合物層、チタン、タンタル、シリコン
からなる化合物等の、複数の金属の珪化物層、もしくは
複数の金属とシリコンの化合物層が拡散層の表面に形成
されている場合にも、本発明の効果は本実施例の場合と
同様である。

【０１７３】接続孔の開口後に形成する金属珪化物層
は、本実施例ではチタン珪化物を主成分とする層である
が、コバルト珪化物層、ニッケル珪化物層、タングステ
ン珪化物層、モリブデン珪化物層等の、他の金属の珪化
物層や、チタンとタングステンの珪化物の混合層、コバ
ルトとニッケルの珪化物の混合層、チタンとコバルトの
珪化物の混合層、もしくはチタン、タングステン、シリ
コンからなる化合物層等の、複数の金属の珪化物層、も
しくは複数の金属とシリコンの化合物層を化学気相成長
法で形成した場合にも同様の効果が得られる。

【０１７４】

【発明の効果】本発明によれば、プラグや局所配線とそ
の下部の層との接続で低い接続抵抗を実現し、下部の層
が拡散層である場合に十分に小さい拡散層リーク電流を
実現する製造方法を提供することができ、それにより、
高集積、高性能の半導体装置を実現することが可能とな
る。特に、拡散層やプラグの形成の後に高温の熱処理工
程を経ても、十分に小さい拡散層リーク電流と低い接続
抵抗を維持することができ、微細なプラグを有する高集
積メモリ半導体装置や高性能メモリ・ロジック混載半導
体装置が実現可能となる。また、深さが異なる接続孔
や、開口断面の断面の形状や大きさが異なる接続孔また
は局所配線穴を用いたプラグまたは局所配線の形成で
も、十分に小さい拡散層リーク電流と低い接続抵抗を実
現可能であり、微細なプラグや局所配線を有する高性能
ロジック半導体装置や高性能メモリ・ロジック混載半導
体装置を実現することができる。

【図面の簡単な説明】

【図１】本発明に係る半導体装置の製造法の第１の実施
例によって製造した半導体装置を説明するための断面
図。

【図２】本発明に係る半導体装置の製造法の第１の実施
例を説明するための工程図。

【図３】第１の実施例を説明するための別の工程図。

【図４】第１の実施例において用いる装置を説明するた
めの断面図。

【図５】第１の実施例を説明するための別の工程図。

【図６】第１の実施例を説明するための別の工程図。

【図７】第１の実施例を説明するための別の工程図。

【図８】第１の実施例を説明するための別の工程図。

【図９】第１の実施例を説明するための別の工程図。

【図１０】第１の実施例に対する従来技術による比較例
を説明するための図。

【図１１】第１の実施例の効果を説明するための断面
図。

【図１２】本発明の第２の実施例を説明するための工程
図。

【図１３】本発明の第３の実施例を説明するための平面
図。

【図１４】第３の実施例を説明するための工程図。

【図１５】第３の実施例を説明するための別の工程図。

【図１６】第３の実施例を説明するための別の工程図。

【図１７】第３の実施例を説明するための別の工程図。

【図１８】第３の実施例を説明するための別の工程図。

【図１９】第３の実施例に対する従来技術による比較例
を説明するための図。

【符号の説明】

１００…シリコン基板、１０１…メモリ・アレイ領域、
１０２…誘電体層、１０３…立体キャパシタ、１０４…
下部電極層、１０５…上部電極層、１０６…拡散層、１
０７…ロジック回路領域、１０８…拡散層、１０９…コ
バルト珪化物層、１１０…第１層配線、１１１…第２層
配線、１１２…第３層配線、１１３，１１４，１１５…
積層プラグ、１１６，１１７…接続孔、１１８…積層ゲ
ート層、１１９，１２０…チタン珪化物層、１２１，１
２２…積層プラグ、２００…シリコン基板、２０１…浅
溝素子分離領域、２０２…ＭＯＳ型トランジスタ、２０
３…ゲート層、２０４…ロジック回路領域、２０５…サ
イドウォール、２０６…拡散層、２０７…コバルト珪化
物層、２０８…メモリ・アレイ領域、２０９…拡散層、
２１０…層間絶縁膜、２１１…接続孔、２１２…多結晶
シリコン・プラグ、２１３…二酸化シリコン膜、２１
４，２１５，２１６…接続孔、２１７，２１８…チタン
珪化物層、２１９，２２０…チタン膜、２２１…窒化チ
タン膜、２２２…タングステン膜、２２３…第１層配
線、２２４…二酸化シリコン膜、２２５…下部電極層、
２２６…五酸化タンタル膜、２２７…窒化チタン膜、２
２８…二酸化シリコン膜、２２９…上部電極層、２３
０，２３１…接続孔、２３２，２３３…プラグ、２３
４，２３５…窒化チタン層、２３６…アルミニウム合金
層、２３７…第２層配線、２３８…二酸化シリコン膜、
２３９…プラグ、２４０…第３層配線、２４１，２４２
…プラグ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/092 Ｈ０１Ｌ 21/90 Ｂ 27/10 ４６１ 27/08 ３２１Ｋ 27/108 ３２１Ｆ 21/8242 27/10 ６２１Ｃ 29/78 29/78 ３０１Ｓ 21/336 ３０１Ｙ (72)発明者 河野 正和 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 4M104 AA01 BB01 BB14 BB20 BB21 BB25 BB26 BB28 BB30 BB32 BB36 CC01 CC05 DD04 DD08 DD09 DD16 DD23 DD37 DD43 DD55 DD64 DD65 DD75 DD78 DD83 DD84 DD95 FF13 FF14 FF17 FF18 FF22 FF28 GG09 GG10 GG14 GG16 HH00 HH12 HH14 HH15 5F033 HH09 HH11 HH19 HH25 HH26 HH27 HH28 HH29 HH30 HH32 HH33 JJ01 JJ04 JJ11 JJ19 JJ25 JJ26 JJ27 JJ28 JJ29 JJ30 JJ32 JJ33 KK01 KK03 KK04 KK09 KK19 KK23 KK25 KK26 KK27 KK28 KK29 KK30 KK33 KK34 MM01 MM02 MM05 MM07 MM08 MM12 MM13 MM15 NN06 NN07 NN08 NN09 NN37 PP06 PP12 PP15 QQ08 QQ09 QQ10 QQ11 QQ19 QQ31 QQ37 QQ39 QQ48 QQ70 QQ73 QQ81 QQ90 QQ92 QQ94 QQ98 RR04 SS02 SS13 SS15 TT02 TT08 VV06 VV16 VV17 WW03 XX00 XX01 XX03 XX04 XX09 5F048 AA00 AB01 AB03 AC01 AC03 AC10 BA01 BB05 BB09 BB13 BF02 BF06 BF07 BF11 BF12 BF16 BF19 BG14 DA25 5F083 AD24 AD48 GA02 GA06 GA27 JA06 JA32 JA35 JA36 JA39 JA40 JA56 MA06 MA16 MA17 NA01 PR03 PR05 PR21 PR22 PR33 PR34 PR40 PR43 PR44 PR45 PR53 PR54 PR55 ZA12 5F140 AA10 AA24 AB03 AB09 AC32 AC33 BA01 BF04 BF18 BF20 BF21 BF22 BF27 BF30 BF60 BG08

Claims (25)

【特許請求の範囲】
1. 【請求項１】基体上に絶縁膜を形成する工程と、 当該絶縁膜に、表面がシリコンを主成分とする層が底部
   に露出している第１の開口部の群、表面が第１の金属珪
   化物を主成分とする層が底部に露出している第２の開口
   部の群及び表面が第１の金属を主成分とする層が底部に
   露出している第３の開口部の群のうちの少なくとも２群
   を開口する工程と、 開口した２群の各開口部の底部に、底部に露出している
   層が表面がシリコンを主成分とする層である場合にはそ
   の上に第２の金属珪化物を主成分とする層を、底部に露
   出している層が表面が第１の金属珪化物を主成分とする
   層である場合にはその上に第２の金属珪化物を主成分と
   する層を、底部に露出している層が表面が第１の金属を
   主成分とする層である場合にはその上に第２の金属を主
   成分とする層を、化学気相成長法によって同時に形成す
   る工程とを有することを特徴とする半導体装置の製造方
   法。
2. 【請求項２】表面がシリコンを主成分とする層が、シリ
   コン基板上に形成された拡散層であることを特徴とする
   請求項１に記載の半導体装置の製造方法。
3. 【請求項３】表面がシリコンを主成分とする層が、シリ
   コン基板上の拡散層に少なくとも一部を接して形成され
   たシリコン層であることを特徴とする請求項１に記載の
   半導体装置の製造方法。
4. 【請求項４】表面がシリコンを主成分とする層または表
   面が第１の金属珪化物を主成分とする層が、ＭＯＳ（Me
   tal Oxide Semiconductor）型トランジスタのソース、
   ドレイン領域であることを特徴とする請求項２または請
   求項３に記載の半導体装置の製造方法。
5. 【請求項５】表面が第１の金属珪化物を主成分とする層
   の少なくとも一部が、ＭＯＳ型トランジスタのゲート層
   であることを特徴とする請求項１に記載の半導体装置の
   製造方法。
6. 【請求項６】表面が第１の金属珪化物を主成分とする層
   の少なくとも一部が、ＤＲＡＭ（Dynamic Random Acces
   s Memory）回路のワード線層であることを特徴とする請
   求項５に記載の半導体装置の製造方法。
7. 【請求項７】表面が金属を主成分とする層の少なくとも
   一部が、ＭＯＳ型トランジスタのゲート層であることを
   特徴とする請求項1に記載の半導体装置の製造方法。
8. 【請求項８】表面が金属を主成分とする層の少なくとも
   一部が、ＤＲＡＭ回路のワード線層であることを特徴と
   する請求項７に記載の半導体装置の製造方法。
9. 【請求項９】第1の金属珪化物を主成分とする層がチタ
   ン、コバルト又はニッケルの珪化物を主成分とする層で
   あることを特徴とする請求項１に記載の半導体装置の製
   造方法。
10. 【請求項１０】第1の金属珪化物を主成分とする層がタ
    ングステンまたはモリブデンの珪化物を主成分とする層
    であることを特徴とする請求項１に記載の半導体装置の
    製造方法。
11. 【請求項１１】第1の金属を主成分とする層がタングス
    テンを主成分とする層であることを特徴とする請求項１
    に記載の半導体装置の製造方法。
12. 【請求項１２】第２の金属珪化物を主成分とする層がチ
    タンの珪化物を主成分とする層であることを特徴とする
    請求項１に記載の半導体装置の製造方法。
13. 【請求項１３】第２の金属を主成分とする層がチタンを
    主成分とする層であることを特徴とする請求項１に記載
    の半導体装置の製造方法。
14. 【請求項１４】化学気相成長法による層形成の原料の１
    つが、四塩化チタンであることを特徴とする請求項１に
    記載の半導体装置の製造方法。
15. 【請求項１５】化学気相成長法によって接続孔または局
    所配線の底部に導電層を形成した後に、基体を６００℃
    以上の温度で加熱する工程を有することを特徴とする請
    求項１に記載の半導体装置の製造方法。
16. 【請求項１６】接続孔または局所配線の底部に形成され
    た金属珪化物を主成分とする層上に、化学気相成長法を
    用いて金属窒化物を主成分とする層を形成する工程を有
    することを特徴とする請求項１に記載の半導体装置の製
    造方法。
17. 【請求項１７】金属窒化物を主成分とする層が窒化チタ
    ンを主成分とする層であることを特徴とする請求項１６
    に記載の半導体装置の製造方法。
18. 【請求項１８】金属窒化物を主成分とする層を形成した
    後に、基体を６００℃以上の温度で加熱する工程を有す
    ることを特徴とする請求項１７に記載の半導体装置の製
    造方法。
19. 【請求項１９】金属窒化物を主成分とする層を形成した
    後に、基体上にメモリ回路用のキャパシタを形成する工
    程を有することを特徴とする請求項１７に記載の半導体
    装置の製造方法。
20. 【請求項２０】主たるキャパシタ誘電体膜が五酸化タン
    タルを主成分とする膜であることを特徴とする請求項１
    ９に記載の半導体装置の製造方法。
21. 【請求項２１】基体上の絶縁膜を形成する工程と、 当該絶縁膜に、絶縁膜表面の開口断面の形状が中点に対
    してほぼ対称の形状である接続孔の群と、絶縁膜表面の
    開口断面の形状が長辺の短辺に対する比が２以上の長方
    形を少なくとも含む形状である開口部の群とを開口する
    工程と、 上記接続孔の群の各接続孔の底部及び開口部の群の各開
    口部の底部に、底部に露出している層が表面がシリコン
    を主成分とする層である場合にはその上に第２の金属珪
    化物を主成分とする層を、底部に露出している層が表面
    が第１の金属珪化物を主成分とする層である場合にはそ
    の上に第２の金属珪化物を主成分とする層を、底部に露
    出している層が表面が第１の金属を主成分とする層であ
    る場合にはその上に第２の金属を主成分とする層を、化
    学気相成長法によって同時に形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
22. 【請求項２２】基体上に絶縁膜を形成する工程と、 当該絶縁膜に、表面がシリコンを主成分とする層が底部
    に露出している接続孔の群及び表面が第１の金属珪化物
    を主成分とする層が底部に露出している接続孔の群のう
    ちの少なくとも一方の第１の群と、表面がシリコンを主
    成分とする層が底部に露出している、第１の群の接続孔
    とは直径の違いが２倍以下で深さの違いが２倍以上であ
    る接続孔の群及び表面が第１の金属珪化物を主成分とす
    る層が底部に露出している、第１の群の接続孔とは直径
    の違いが２倍以下で深さの違いが２倍以上である接続孔
    の群のうちの少なくとも一方の第２の群とを開口する工
    程と、 第１の群及び第２の群の各接続孔の底部に、底部に露出
    している層が表面がシリコンを主成分とする層である場
    合にはその上に第２の金属珪化物を主成分とする層を、
    底部に露出している層が表面が第１の金属珪化物を主成
    分とする層である場合にはその上に第２の金属珪化物を
    主成分とする層を、化学気相成長法によって同時に形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
23. 【請求項２３】基体上に絶縁膜を形成する工程と、 当該絶縁膜に、表面がシリコンを主成分とする層が底部
    に露出している接続孔の群及び表面が第１の金属珪化物
    を主成分とする層が底部に露出している接続孔の群のう
    ちの少なくとも一方の第１の群と、表面がシリコンを主
    成分とする層が底部に露出している、第１の群の接続孔
    とは深さの違いが２倍以下で直径の違いが２倍以上であ
    る接続孔の群及び表面が第１の金属珪化物を主成分とす
    る層が底部に露出している第１の群の接続孔とは深さの
    違いが２倍以下で直径の違いが２倍以上である接続孔の
    群のうちの少なくとも一方の第２の群とを開口する工程
    と、 第１の群及び第２の群の各接続孔の底部に、底部に露出
    している層が表面がシリコンを主成分とする層である場
    合にはその上に第２の金属珪化物を主成分とする層を、
    底部に露出している層が表面が第１の金属珪化物を主成
    分とする層である場合にはその上に第２の金属珪化物を
    主成分とする層を、化学気相成長法によって同時に形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
24. 【請求項２４】基体上に形成された、シリコンを主成分
    とする層の上に、金属珪化物を主成分とする層を化学気
    相成長法によって形成する工程と、形成した上記金属珪
    化物を主成分とする層の上に、金属窒化物を主成分とす
    る層を形成する工程と、形成した記金属窒化物を主成分
    とする層の上に、高融点金属を主成分とする層を形成す
    る工程とを有し、上記の各工程によって形成した高融点
    金属層／金属窒化物層／金属珪化物層／シリコンを主成
    分とする層からなる積層導電層をＭＯＳ（MetalOxide S
    emiconductor）型トランジスタのゲート層とすることを
    特徴とする半導体装置の製造方法。
25. 【請求項２５】金属珪化物層の厚さが５ｎｍ未満である
    ことを特徴とする請求項２４に記載の半導体装置の製造
    方法。