JP2000068471A

JP2000068471A - 半導体集積回路装置の製造方法および半導体集積回路装置

Info

Publication number: JP2000068471A
Application number: JP10232466A
Authority: JP
Inventors: Isamu Asano; 勇浅野; Yuzuru Oji; 譲大路
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1998-08-19
Filing date: 1998-08-19
Publication date: 2000-03-03

Abstract

(57)【要約】【課題】容量素子の下部電極とその下層の接続部との
電気的な接続上の信頼性を向上させる。【解決手段】プラグ１３上にバリア用の導体膜１７ａ
を介して下部電形成用の導体膜１８ａ, １９ａを接続
し、容量絶縁膜２０とプラグ１３とが直接接触されない
ように形成した。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置の製造方法および半導体集積回路装置技術に関し、特
に、情報蓄積用の容量素子を有する半導体集積回路装置
の製造方法および半導体集積回路装置に適用して有効な
技術に関するものである。

【０００２】

【従来の技術】本発明者が検討した情報蓄積用の容量素
子は、下部電極の表面に容量絶縁膜を介して上部電極を
積み重ねてなる、いわゆるスタックトキャパシタ等のよ
うな立体的なキャパシタ構造であり、その下部電極は、
その下層の接続部を通じて容量素子選択素子と電気的に
接続されている。その接続部は、絶縁膜の厚さ方向に穿
孔された接続孔内に導体材料を埋め込むことで形成され
ている。その下部電極のパターン形成に際しては、通
常、接続部との相対的な平面位置を合わせることで形成
されている。

【０００３】なお、情報蓄積用の容量素子を有する半導
体集積回路装置については、例えば特開平６−２６８１
７５号公報に記載があり、スタックトキャパシタ構造の
容量素子を有するＤＲＡＭ（Dynamic Random Access Me
mory）の構造およびその製造方法が開示されている。

【０００４】

【発明が解決しようとする課題】ところが、情報蓄積用
の容量素子を有する半導体集積回路装置においては、以
下の課題があることを本発明者は見出した。

【０００５】すなわち、容量素子の下部電極をパターン
形成する際に、下部電極とその下層の接続部との相対的
な平面位置がずれてしまうことに起因して、容量素子の
下部電極と、その下層の接続部との間に導通不良が生じ
る課題である。

【０００６】容量素子の下部電極は、通常、その下層の
接続部に合わせてパターン形成するが、微細化が進み合
わせ余裕を充分に確保できなくなるため、下部電極と接
続部との相対的な平面位置がずれる結果、接続部に目あ
きが生じることが避けられない。これにより、接続部の
一部が露出することになる。しかし、そのような目あき
が生じた状態で、容量素子の容量絶縁膜として酸化膜を
用いると、その容量絶縁膜が上記接続部に直接接触する
ことになり、下部電極と接続部との接触界面が酸化され
る。その結果、下部電極と接続部との導通不良が生じ
る。

【０００７】そこで、本発明の目的は、容量素子の下部
電極とその下層の接続部との電気的な接続上の信頼性を
向上させることのできる技術を提供することにある。

【０００８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１０】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板上に情報蓄積用の容量素子を設
けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第３絶縁膜を被着する工程と、（ｆ）前記第３絶
縁膜および第２絶縁膜に、前記接続部の一部が露出する
ような孔を穿孔する工程と、（ｇ）前記孔内に第１導体
膜を埋め込む工程と、（ｈ）前記第１導体膜の周囲の前
記第３絶縁膜を除去し、前記第１導体膜の上部を突出さ
せる工程と、（ｉ）前記第３絶縁膜の除去工程後におけ
る前記第１導体膜の突出表面に前記情報蓄積用の容量素
子における容量絶縁膜を被着する工程と、（ｊ）前記容
量絶縁膜の表面に前記情報蓄積用の容量素子における上
部電極形成用の第２導体膜を被着する工程とを有するも
のである。

【００１１】また、本願において開示される発明のう
ち、上記以外の他の概要を簡単に説明すれば、次のとお
りである。

【００１２】すなわち、本発明の半導体集積回路装置の
製造方法は、前記容量絶縁膜を、Ｔｉ₂Ｏ₅、（Ｐｂ,
Ｚｒ）ＴｉＯ₃または（Ｂａ, Ｓｒ）ＴｉＯ₃とするも
のである。

【００１３】また、本発明の半導体集積回路装置の製造
方法は、前記第１導体膜の埋め込み工程が、（ａ）前記
第３絶縁膜および孔内に第１導体膜を被着する工程と、
（ｂ）前記第３絶縁膜上の第１導体膜を除去し、前記孔
内のみに第１導体膜を残す工程とを有するものである。

【００１４】また、本発明の半導体集積回路装置の製造
方法は、前記第１導体膜が、バリア用の導体膜とその上
に形成された下部電極形成用の導体膜とからなるもので
ある。

【００１５】また、本発明の半導体集積回路装置の製造
方法は、前記第１導体膜が、バリア用の導体膜とその上
に形成された下部電極形成用の導体膜とからなり、前記
第１導体膜の埋め込み工程が、（ａ）前記第３絶縁膜お
よび孔内に前記バリア用の導体膜を被着する工程と、
（ｂ）前記第３絶縁膜上のバリア用の導体膜を除去し、
前記孔内のみにバリア用の導体膜を残す工程と、（ｃ）
前記孔内のバリア用導体膜の上部を部分的に除去し、そ
のバリア用の導体膜の上面を前記第３絶縁膜の上面高さ
よりも後退させる工程と、（ｄ）前記バリア用の導体膜
の後退化工程後、前記第３絶縁膜上および前記孔の上部
内に、前記下部電極形成用の導体膜を被着する工程と、
（ｅ）前記第３絶縁膜上の下部電極形成用の導体膜を除
去し、前記孔内において、前記バリア用の導体膜上に下
部電極形成用の導体膜を形成する工程とを有するもので
ある。

【００１６】また、本発明の半導体集積回路装置の製造
方法は、前記第１導体膜が、バリア用の導体膜とその上
に形成された下部電極形成用の導体膜とからなり、前記
第１導体膜の埋め込み工程が、（ａ）前記第３絶縁膜お
よび孔内に前記バリア用の導体膜を被着する工程と、
（ｂ）前記第３絶縁膜上のバリア用の導体膜を除去し、
前記孔内のみにバリア用の導体膜を残す工程と、（ｃ）
前記孔内のバリア用導体膜の上部を部分的に除去し、そ
のバリア用の導体膜の上面を前記第３絶縁膜の上面高さ
よりも後退させる工程と、（ｄ）前記バリア用の導体膜
の後退化工程後、前記第３絶縁膜上および前記孔の上部
内に、前記下部電極形成用の導体膜を被着する工程と、
（ｅ）前記第３絶縁膜上の下部電極形成用の導体膜を除
去し、前記孔内において、前記バリア用の導体膜上に下
部電極形成用の導体膜を形成する工程とを有し、前記第
１導体膜の突出側面に前記情報蓄積用の容量素子におけ
る下部電極形成用の側壁導体膜を形成した後、前記第１
導体膜の突出上面および前記側壁導体膜の表面に前記情
報蓄積用の容量素子における容量絶縁膜を被着する工程
とを有するものである。

【００１７】また、本発明の半導体集積回路装置の製造
方法は、前記孔の形成工程において、前記第３絶縁膜上
に第１ハードマスク膜を被着した後、その第１ハードマ
スク膜に孔を形成するための開口部を形成する工程と、
前記開口部形成後の第１ハードマスク膜上および開口部
内に第２ハードマスク膜を被着した後、その第２ハード
マスク膜をエッチバックすることにより開口部の側面に
第２ハードマスク膜からなる側壁膜を形成する工程と、
前記第１ハードマスク膜および側壁膜をエッチングマス
クとして、前記孔を穿孔する工程とを有するものであ
る。

【００１８】また、本発明の半導体集積回路装置の製造
方法は、前記バリア用の導体膜を、ＴｉＮ、（Ｔｉ, Ａ
ｌ）Ｎ、ＴａＳｉＮ、ＴｉＳｉＮまたはＷＮとするもの
である。

【００１９】また、本発明の半導体集積回路装置の製造
方法は、前記下部電極形成用の導体膜を、Ｗ、Ｐｔ、Ｒ
ｕ、Ｉｒ、ＲｕＯ₂、ＩｒＯ₃、ＲｕＯ₂／Ｒｕまたは
ＩｒＯ₂／Ｉｒとするものである。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する（なお、実施の形態を説明す
るための全図において同一機能を有するものは同一の符
号を付し、その繰り返しの説明は省略する）。

【００２１】（実施の形態１）図１〜図１１の（ａ）,
（ｂ）は本発明の一実施の形態である半導体集積回路装
置の製造工程中における要部断面図である。なお、本明
細書中の図１〜図２９は、メモリセル領域を示してお
り、その（ｂ）は（ａ）の断面に交差する面の断面図で
ある。

【００２２】本実施の形態１においては、本発明の技術
思想を、例えばＤＲＡＭ（DynamicRandom Access Memor
y）またはＦＲＡＭ（Ferroelectric RAM ；強誘電体メ
モリ）に適用した場合について説明する。図１に示すよ
うに、例えばｐ型の単結晶シリコンからなる半導体基板
１のメモリセル領域には、ｐウエル２が形成されてい
る。特に限定はされないが、メモリセル領域と直接周辺
回路の一部とに共通のｐウエル２は、その下部および側
部に形成されたｎ型の半導体領域３（図では下部のみ示
す）によって取り囲まれｐ型の半導体基板１と電気的に
分離されている。これにより、このｐウエル２に対し
て、半導体基板１上の他の回路からのノイズが伝わるの
を抑制でき、ｐウエル２の電位を安定させることができ
る。なお、半導体基板１には、ｐウエル２の他に、ｎウ
エルが形成されている。ｐウエル２には、例えばホウ素
（Ｂ）または２フッ化ホウ素（ＢＦ₂）が導入され、ｎ
ウエルには、例えばリン（Ｐ）またはヒ素（Ａｓ）が導
入されている。

【００２３】半導体基板１の表面には分離部４が形成さ
れている。この分離部４は、半導体基板１の厚さ方向に
掘られた分離溝４ａ内に酸化シリコン膜等のような分離
膜４ｂが埋め込まれてなり、その上面は平坦化されてい
る。メモリセル領域において分離部４に囲まれたｐウエ
ル２の活性領域には、ｎチャネル型で構成されたメモリ
セル選択用ＭＩＳ・ＦＥＴＱｓが形成され、また、メモ
リセル領域のｐウエル２のウエル給電領域には、ｐ⁺型
の半導体領域５が形成されている。メモリセル選択用Ｍ
ＩＳＦＥＴＱｓは、ゲート酸化膜６、ワード線ＷＬと一
体に形成されたゲート電極７、ソースおよびドレイン
（ｎ型の半導体領域８）を有している。ゲート酸化膜６
は、例えば酸化シリコン膜からなり、その厚さは、例え
ば７〜８nm程度である。特に限定はされないが、上記ゲ
ート酸化膜６を形成した後、半導体基板１を酸化窒素
（ＮＯ）あるいは亜酸化窒素（Ｎ₂Ｏ）雰囲気中で熱処
理することによって、ゲート酸化膜６と半導体基板１と
の界面に窒素を偏析させても良い（酸窒化処理）。ゲー
ト酸化膜６の膜厚が７ｎｍ程度までに薄くなると、半導
体基板１との熱膨張係数差に起因して両者の界面に生じ
る歪みが顕在化し、ホットキャリアの発生を誘発する。
半導体基板１との界面に偏析した窒素はこの歪みを緩和
するので、上記の酸窒化処理は、極薄のゲート酸化膜６
の信頼性を向上できる。

【００２４】ゲート電極７（ワード線ＷＬの一部でもあ
る）は、例えばリンをドープした低抵抗の多結晶シリコ
ン膜と窒化チタン（ＴｉＮ）膜とタングステン（Ｗ）膜
とを下層から順に積層した３層の導電膜で構成されてお
り、そのシート抵抗は２Ω／□以下である。なお、この
ゲート電極７の窒化チタン膜は、多結晶シリコン膜とタ
ングステン膜とを直接接触させるとその接触界面にタン
グステンシリサイド等が形成されるので、それを防ぐた
めのバリア機能を有している。なお、このバリア機能膜
は、窒化チタン膜に限定されるものではなく種々変更可
能であり、例えば窒化タングステン（ＷＮ）でも良い。

【００２５】ゲート電極７（ワード線ＷＬ）上には、例
えば窒化シリコン膜からなるキャップ絶縁膜９が形成さ
れている。このキャップ絶縁膜９の表面、ゲート電極７
の側面および半導体基板１の主面上には、下地の段差を
反映するように、例えば窒化シリコン膜からなる絶縁膜
１０が形成されている。そして、このような半導体基板
１の主面上には、例えば酸化シリコン膜等からなる絶縁
膜（第１絶縁膜）１１ａが、絶縁膜１０を覆うように被
着されている。この絶縁膜１１ａの上面は、ＣＭＰ（Ch
emical Mechanical Polishing ）法等によって平坦化さ
れている。絶縁膜１１ａおよび絶縁膜１０には、ｎ型の
半導体領域８が露出するような接続孔１２ａが穿孔され
ており、その内部には、例えばｎ型の多結晶シリコンか
らなるプラグ（接続部）１３が埋め込まれている。そし
て、絶縁膜１１ａ上の全面（プラグ１３の上面も含む）
には、例えば窒化シリコン膜からなる絶縁膜（第１スト
ッパ用絶縁膜）１４ａが形成されている。絶縁膜１４ａ
の上面には、ビット線１５BLおよび第１層配線１５Ｌが
形成されている。ビット線１５BLおよび第１層配線１５
Ｌは、例えばタングステンまたはタングステン合金から
なる。ビット線１５BLは、ワード線ＷＬの延在方向に対
して交差するように延在しているが、その所定間隔毎に
一部がワード線ＷＬの延在方向に沿って延びており、そ
の部分において絶縁膜１４ａに穿孔された接続孔１２ｂ
を通じてプラグ１３と電気的に接続されている。第１層
配線１５Ｌは、絶縁膜１４ａ、１１ａに穿孔された接続
孔１２ｃを通じてウエル給電領域におけるｐ⁺型の半導
体領域５と電気的に接続されている。

【００２６】本実施の形態１では、まず、図２に示すよ
うに、このような半導体基板１上の絶縁膜１４ａ上に、
例えば酸化シリコンからなる絶縁膜（第２絶縁膜）１１
ｂをＣＶＤ法等によって被着した後、その上面をＣＭＰ
法等によって平坦にする。続いて、その上面に、例えば
窒化シリコンからなる絶縁膜（第２ストッパ用絶縁膜）
１４ｂをＣＶＤ法等によって被着した後、その上面に、
例えば酸化シリコンからなる絶縁膜（第３絶縁膜）１１
ｃをＣＶＤ法等によって被着する。その後、図３に示す
ように、フォトリソグラフィ技術およびドライエッチン
グ技術により、絶縁膜１１ｃ, １４ｂ, １１ｂに孔１６
を穿孔する。この孔１６の平面寸法は、設計上の下部電
極の平面寸法よりも小さく、両者の差分は後に形成され
る下部電極の膜厚に等しい。

【００２７】この孔１６の形成に際しては、窒化シリコ
ン等からなる絶縁膜１４ａをエッチングストッパとして
用いる。これにより、孔１６を穿孔するためのドライエ
ッチング量（孔１６の深さ）の均一性を確保でき、孔１
６の形成において問題を生じさせることなく、孔１６内
に埋め込まれる導体膜とプラグ１３との接続上の信頼性
を確保することが可能となっている。この変形例として
絶縁膜１４ａを設けないで孔１６を穿孔しても良い。こ
の場合は、孔１６の形成時に絶縁膜１１ａの上部も若干
エッチング除去されるようにする。これにより、プラグ
１３の上部は孔１６内において絶縁膜１１ａの上面から
突出するようになるので、孔１６内に埋め込まれる導体
膜とプラグ１３との接触面積および接続強度を大きくす
ることができる。このドライエッチング処理に際して、
絶縁膜１４ｂよりも下層の絶縁膜１１ｂ, １１ａのエッ
チング除去においては、酸化シリコンと窒化シリコンと
のエッチング選択比が大きくなるような条件でエッチン
グ処理を施す（以下、高選択エッチング処理という）。
これにより、絶縁膜１１ａが過剰にエッチングされたと
しても下層の窒化シリコンからなる絶縁膜１０がエッチ
ングストッパとして機能するので、下層の素子等が損傷
を受けることもない。なお、本明細書の図３以降（図３
を含み、図２９を除く）の図において、図面を見易くす
るために、絶縁膜１１ａの下部より下方（絶縁膜１１ａ
の下部を含む）の部分を省略する。

【００２８】次いで、半導体基板１に対して窒化シリコ
ン膜が除去されるような条件でエッチング処理を施すこ
とにより、孔１６の底部の絶縁膜１４ａを除去し、図４
に示すように、孔１６の底部からプラグ１３の上面の一
部が露出されるようにする。続いて、図５に示すよう
に、絶縁膜１１ｃ上および孔１６内に、導体膜（第１導
体膜）１７を被着した後、その上部をＣＭＰ法等によっ
てエッチバックすることにより、孔１６内に導体膜（第
１導体膜）１７ａを埋め込む。この導体膜１７,１７ａ
は、情報蓄積用のキャパシタの支柱を構成し、かつ、バ
リアメタルとして機能する膜であり、例えばＴｉＮ、
（Ｔｉ, Ａｌ）Ｎ、ＴａＳｉＮ、ＴｉＳｉＮ、ＷＮの単
体膜またはこれらとこれらのシリサイドとを組み合わせ
た積層膜からなる。なお、導体膜１７は、例えばＣＶＤ
法またはＰＶＤ法によって形成する。

【００２９】その後、導体膜１７ａの上部を、例えばド
ライエッチング処理によって除去し、図６に示すよう
に、下方に後退させた後、絶縁膜１１ｃの上面および導
体膜１７ａの上面に、下部電極形成用の導体膜（第１導
体膜）１８を被着する。この導体膜１８は、例えば白金
（Ｐｔ）、酸化ルテニウム（ＲｕＯ₂）、ルテニウム
（Ｒｕ）、酸化イリジウム（ＩｒＯ₃）、ＲｕＯ₂とＲ
ｕとの組み合わせまたはＩｒＯ₂とイリジウム（Ｉｒ）
との組み合わせの第１の一群から選択された材料あるい
はタングステン、または多結晶シリコンの第２の一群か
ら選択された材料からなる。なお、導体膜１８がＰｔの
場合には、例えばＣＶＤ法、ＰＶＤ（Physical Vapor D
eposition ）法または無電解メッキ法で形成すれば良
い。また、導体膜１８がタングステンの場合には、例え
ばＣＶＤ法またはＰＶＤ法で形成すれば良い。また、導
体膜１８が多結晶シリコンの場合には、例えばＣＶＤ法
で形成すれば良い。

【００３０】次いで、その導体膜１８をＣＭＰ法等によ
ってエッチバックすることにより、図７に示すように、
孔１６内において導体膜１７ａ上に下部電極形成用の導
体膜（第１導体膜）１８ａを形成する。続いて、半導体
基板１に対してエッチング処理を施し、導体膜１７ａ,
１８ａ外周の絶縁膜１１ｃを除去することにより、図８
に示すように、導体膜１７ａの上部および導体膜１８ａ
が絶縁膜１４ｂの上面よりも上方に突出された状態とな
る。この際のエッチング処理は、ドライエッチング処理
でもウエットエッチング処理でも良いが、下層の窒化シ
リコンからなる絶縁膜１４ｂがエッチングストッパとし
て機能するようにする。

【００３１】その後、図９に示すように、絶縁膜１４ｂ
上および導体膜１７ａ, １８ａの露出表面を被覆するよ
うに、下部電極形成用の導体膜（第１導体膜）１９を被
着する。この導体膜１９の材料および形成方法は、上記
導体膜１８と同じなので説明を省略する。その後、その
導体膜１９を異方性のドライエッチング法によってエッ
チバックすることにより、図１０に示すように、導体膜
１７ａ, １８ａの突出側面に導体膜（側壁導体膜）１９
ａを形成する。このようにして導体膜１８ａ,１９ａで
構成される下部電極を形成する。

【００３２】ところで、上記導体膜１９（図９参照）の
エッチバック時に導体膜１８ａの上面上の導体膜１９は
エッチング除去されてしまう。このため、この導体膜１
８ａが形成されていないと、当該エッチバック処理によ
ってバリア用の導体膜１７ａが露出されてしまうことに
なり、容量絶縁膜がバリア用の導体膜１７ａに直接接触
してしまう。導体膜１８ａは、バリア用の導体膜１７ａ
の上面が容量絶縁膜に直接接触するのを防ぐためのもの
である。

【００３３】また、この下部電極を多結晶シリコンで形
成した場合には、下部電極表面積を増大させて容量の増
大を図るべく、下部電極の表面に複数の半球状の結晶粒
子を形して微細な凹凸を設けた構造（ＨＳＧ；Hemisphe
rical Grain ）を採用しても良い。すなわち、上記下部
電極を形成した後、減圧ＣＶＤ法等により半球状のシリ
コン膜を下部電極表面に形成する。

【００３４】その後、図１１に示すように、容量絶縁膜
２０および上部電極（第２導体膜）２１を順に被着した
後、一括してパターニングすることにより、下部電極用
の導体膜１８ａ, １９ａ、容量絶縁膜２０および上部電
極２１を有する情報蓄積用のキャパシタＣを形成する。
容量絶縁膜２０の構成材料は、下部電極材料が上記第１
の一群（例えばＰｔ等）から選択された場合、例えば
（Ｂａ,Sｒ）ＴｉＯ₃または（Ｐｂ,Zr ）ＴｉＯ₃等の
ような酸化性の強い強誘電材料を用いる。この場合は、
ＦＲＡＭとして使用しても良い。また、下部電極材料が
タングステン、ＲｕＯ₂またはＩｒＯ₂等の場合には、
容量絶縁膜２０として、例えば酸化タンタル（Ｔａ₂Ｏ
₅）を用い、下部電極材料が多結晶シリコンの場合に
は、容量絶縁膜２０として、例えばＴａ₂Ｏ₅や酸化シ
リコンと窒化シリコンとの積層膜を用いても良い。上部
電極２１の材料は、下部電極の導体膜１８ａ, １９ａと
同じなので説明を省略する。この場合も容量絶縁膜２０
の材料に応じて材料を選択すれば良い。

【００３５】このように、本実施の形態１によれば、以
下の効果を得ることが可能となる。

【００３６】(1).プラグ１３が容量絶縁膜２０に接触さ
れない構造を実現することができるので、例えば容量絶
縁膜２０の成膜処理中あるいはこれらの酸化性雰囲気で
の結晶化アニールの際にプラグ１３が酸化されてしまう
問題を防止することができる。このため、情報蓄積用の
キャパシタＣの下部電極とプラグ１３との導通不良を防
止することが可能となる。

【００３７】(2).上記(1) により、情報蓄積用のキャパ
シタＣを有する半導体集積回路装置の歩留まりおよび信
頼性を向上させることが可能となり、高性能で、かつ、
信頼性が高い当該半導体集積回路装置のコスト低減を推
進することが可能となる。

【００３８】（実施の形態２）図１２〜図１４は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００３９】本実施の形態２は、上記した孔１６（図１
１参照）の形成方法の変形例を説明するものである。

【００４０】まず、図１２に示すように、前記実施の形
態１と同様にして、絶縁膜１１ｃを形成した後、その上
に、第１のハードマスク膜２２を形成する。第１のハー
ドマスク膜２２は、例えば多結晶シリコン、窒化シリコ
ンまたは上記バリア用の導体膜１７（図５参照）と同一
材料からなり、酸化シリコン膜とのエッチング選択比を
大きくとれる材料であることが望ましい。

【００４１】続いて、そのハードマスク膜２２をフォト
リソグラフィ技術およびドライエッチング技術によって
パターニングすることにより、図１３に示すように、当
該孔の形成領域よりも若干大きな開口部を有する第１の
ハードマスクパターン２２ａを形成する。その開口部の
大きさは露光処理でパターニングできる限界の寸法とす
る。

【００４２】その後、第１のハードマスクパターン２２
ａ上およびその開口部内（すなわち、絶縁膜１１ｃ上）
に、例えば上記第１のハードマスク膜と同一材料の第２
のハードマスク膜２３を被着した後、そのハードマスク
膜２３を異方性のドライエッチング法等によってエッチ
バックすることにより、第１のハードマスクパターン２
２ａの開口部の側面にサイドウォール２３ａを形成す
る。これにより、ハードマスクから露出する絶縁膜１１
ｃ上面の開口領域の寸法を露光限界よりも小さい寸法に
でき、上記孔の微細化が可能となる。

【００４３】次いで、図１４に示すように、第１のハー
ドマスクパターン２２ａおよびサイドウォール２３ａを
エッチングマスクとして、そこから露出する絶縁膜１１
ｃ,１４ｂ, １４ａを前記実施の形態１と同様にしてエ
ッチング除去し、底部からプラグ１３の上面が露出する
ような孔１６を穿孔する。これ以降は、前記実施の形態
１と同じなので説明を省略する。

【００４４】このように、本実施の形態２によれば、前
記実施の形態１で得られた効果の他に、以下の効果を得
ることが可能となる。

【００４５】(1).孔１６の平面寸法を露光限界よりも小
さくできるので、メモリセルの集積度の向上を推進する
ことができ、半導体集積回路装置を小型としたまま、そ
のメモリの全体容量を増大させることが可能となる。

【００４６】（実施の形態３）図１５および図１６は本
発明の他の実施の形態である半導体集積回路装置の製造
工程中における要部断面図である。

【００４７】本実施の形態３は、前記実施の形態１の半
導体集積回路装置の製造工程の変形例を示すものであ
る。図１５は、前記実施の形態１の図７と同じ工程を示
している。ここで異なるのは、絶縁膜１１ｂが、例えば
不純物を含まない酸化シリコン膜からなり、その上の絶
縁膜１１ｃが、例えばリン等の不純物を含む酸化シリコ
ン膜からなり、それらの間に窒化シリコンからなる絶縁
膜が介在されていないことである。このような半導体基
板１に対して、例えばフッ酸蒸気エッチング処理を施す
ことにより、リン等の不純物を含む絶縁膜１１ｃのみを
選択的にエッチング除去する。これにより、図１６に示
すように、導体膜１７ａ, １８ａが絶縁膜１１ｂの上面
から突出する構造を形成できる。これ以降は、前記実施
の形態１と同じなので説明を省略する。なお、孔１６の
穿孔に際しては、前記実施の形態２で説明した方法を採
用しても良い。

【００４８】このような本実施の形態３によれば、前記
実施の形態１で得られた効果の他に、以下の効果が得ら
れる。

【００４９】(1).窒化シリコンからなる絶縁膜の層を減
らすことができるので、寄生容量を低減することが可能
となる。

【００５０】(2).上記(1) により、ノイズの伝搬を抑制
することが可能となる。

【００５１】(3).上記(1) により、半導体集積回路装置
の動作速度を向上させることが可能となる。

【００５２】（実施の形態４）図１７は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００５３】本実施の形態４においては、図１７に示す
ように、情報蓄積用のキャパシタの支柱を構成する導体
膜が、バリア用の導体膜１７ａとその上に形成されたバ
リア用の導体膜１７ｂとで形成され、また、下部電極形
成用の導体膜１８ａ, １９ａが、例えば酸化ルテニウム
（ＲｕＯ₂）で構成されている。

【００５４】導体膜１７ａは、前記実施の形態１等と同
じ材料で構成されており、その下部においてプラグ１３
と直接接触して電気的に接続されている。この場合の導
体膜１７ａの上面高さは、絶縁膜１１ｂの上面高さより
も下方になる程度に堆積されている。導体膜１７ｂは、
下部電極中の酸素の拡散を吸収するための機能を持つ導
体膜で、例えばルテニウム（Ｒｕ）またはＰｔからな
る。導体膜１７ａ, １７ｂ, １８ａの形成方法は、前記
実施の形態１で説明したように、孔１６を穿孔した後、
導体膜１７ａ, １７ｂごとに、成膜、ＣＭＰエッチバッ
クおよび上部エッチング除去の一連の処理を行えば良い
ので説明を省略する。また、本実施の形態４において
も、前記実施の形態２, ３の方法を適用しても良い。

【００５５】本実施の形態４においても、前記実施の形
態１〜３と同様の効果を得ることが可能となる。

【００５６】（実施の形態５）図１８は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００５７】本実施の形態５においては、図１８に示す
ように、情報蓄積用のキャパシタの支柱を構成する導体
膜が、下部電極用の導体膜１８ａで構成されている。こ
の場合の導体膜１８ａは、その下部が孔１６内に埋め込
まれ、孔１６の底面において接続孔１２ａの上面から露
出するバリア用の導体膜１７ａを通じてプラグ１３と電
気的に接続されている。この場合のバリア用の導体膜１
７ａは、接続孔１２ａ内においてプラグ１３上に形成さ
れている。これにより、下部電極用の導体膜１８ａとプ
ラグ１３とが直接接触されないようになっている。バリ
ア用の導体膜１７ａの形成方法としては、例えば次のよ
うにする。すなわち、まず、プラグ用の導体膜を被着し
た後、その導体膜をＣＭＰ法等で接続孔１２ａ内に埋め
込み、さらに接続孔１２ａ内の導体膜の上部を若干エッ
チング除去する。その後、バリア用の導体膜１７ａを被
着し、その導体膜１７ａをＣＭＰ法でエッチバックし
て、接続孔１２ａ内の上部にバリア用の導体膜１７ａを
形成する。

【００５８】また、導体膜１８ａの上部は、絶縁膜１４
ｂの上方に突出され下部電極の一部となっている。導体
膜１８ａの側面には導体膜１９ａが形成され、これらに
よりキャパシタＣの下部電極が形成されている。したが
って、容量絶縁膜２０は、支柱を構成する導体膜１８ａ
に直接接触されている。導体膜１８ａの構成材料は、前
記実施の形態１等と同じなので説明を省略する。また、
導体膜１８ａの形成方法は、前記実施の形態１等で説明
した支柱を構成するバリア用の導体膜１７ａを形成する
方法において、前記実施の形態１における導体膜１８ａ
の形成工程が無い以外は同じなので説明を省略する。ま
た、本実施の形態５にも前記実施の形態２, ３で説明し
た方法を適用しても良い。

【００５９】このような本実施の形態５においても前記
実施の形態１〜３で得られた効果を得ることが可能とな
る。

【００６０】（実施の形態６）図１９は本発明の他の実
施の形態である半導体集積回路装置の要部断面図であ
る。

【００６１】本実施の形態６の半導体集積回路装置の構
造は、前記実施の形態５とほぼ同じであるが、異なるの
は、図１９に示すように、情報蓄積用のキャパシタＣの
下部電極部分が、支柱を構成する導体膜１８ａの表面を
酸化することで形成された導電性酸化膜１８ｂで構成さ
れていることである。この場合の導体膜１８ａの構成材
料としては、例えばＲｕまたはＩｒが使用されている。
導電性酸化膜１８ｂは、例えばＲｕＯ₂またはＩｒＯ₃
からなり、絶縁膜１１ｃ（図７等参照）を前記実施の形
態１と同様に除去した後、導体膜１８ａの突出表面を酸
化処理することで形成されている。それ以外の形成方法
は、前記実施の形態１と同じなので説明を省略する。ま
た、本実施の形態６にも前記実施の形態２, ３で説明し
た方法を適用しても良い。

【００６２】このような本実施の形態６でも前記実施の
形態１〜３で得られた効果を得ることが可能となる。

【００６３】（実施の形態７）図２０は本発明のさらに
他の実施の形態である半導体集積回路装置の要部断面図
である。

【００６４】本実施の形態７の半導体集積回路装置の構
造は、図２０に示すように、前記実施の形態６と同じよ
うに、情報蓄積用のキャパシタＣの支柱を構成する導体
膜１８ａが、例えばＲｕまたはＩｒで構成され、その上
部表面に形成された下部電極形成用の導体膜１８ｃ, １
９ａが、例えばＲｕＯ₂またはＩｒＯ₂で形成されてい
るが、その導体膜１８ｃ, １９ａが導体膜１８ａの酸化
によって形成されたものではなく、前記実施の形態１と
同様に別々に成膜およびエッチング処理を行うことによ
り形成されたものである。導体膜１８ａ, １８ｃの形成
方法は、前記実施の形態１の導体膜１７ａ, １８ａの形
成方法と同じなので説明を省略する。また、本実施の形
態７にも前記実施の形態２, ３で説明した方法を適用し
ても良い。

【００６５】このような本実施の形態７でも前記実施の
形態１〜３で得られた効果を得ることが可能となる。

【００６６】（実施の形態８）図２１は本発明のさらに
他の実施の形態である半導体集積回路装置の要部断面図
である。

【００６７】本実施の形態８の半導体集積回路装置の構
造は、前記実施の形態１とほぼ同じであるが、異なるの
は、図２１に示すように、バリア用の導体膜１７ａの上
面高さ位置が、絶縁膜１１ｂの上面高さ位置よりも低く
なっていることである。導体膜１７ａ, １８ａ, １９ａ
の材料や形成方法は、前記実施の形態１と同じなので説
明を省略する。また、本実施の形態８にも前記実施の形
態２, ３で説明した方法を適用しても良い。

【００６８】このような本実施の形態８でも前記実施の
形態１〜３で得られた効果を得ることが可能となる。

【００６９】（実施の形態９）図２２〜図２７は本発明
の他の実施の形態である半導体集積回路装置の製造工程
中における要部断面図である。

【００７０】本実施の形態９では、例えばクラウン型の
情報蓄積用のキャパシタを形成する場合についての一例
を説明する。図２２に示すように、絶縁膜１１ｃ, １４
ｂ,１１ｂ, １４ａには、前記実施の形態１と同様にし
て孔１６が穿孔されている。孔１６内には、下部電極形
成用の導体膜１８ｄが埋め込まれている。この導体膜１
８ｄの構成材料は、前記実施の形態１の導体膜１８, １
８ａ（図７参照）と同じなので説明を省略するが、この
導体膜１８ｄは、その上面高さが絶縁膜１４ｂの上面高
さよりは高く、かつ、絶縁膜１１ｃの上面高さよりも低
くなるように埋め込まれている。

【００７１】本実施の形態９では、まず、絶縁膜１１ｃ
上および孔１６内に、例えば窒化シリコン等からなる絶
縁膜２４をＣＶＤ法等によって被着した後、その絶縁膜
２４をＣＭＰ法または異方性のドライエッチング法等に
よってエッチバックすることにより、図２３に示すよう
に、孔１６内のみに絶縁膜２４が残されるようにする。

【００７２】続いて、前記実施の形態１と同様にして、
絶縁膜１１ｃをエッチング法によって除去する。これに
より、図２４に示すように、導体膜１８ｄの上部および
絶縁膜２４が絶縁膜１４ｂ上に突出された状態となる。
その後、図２５に示すように、絶縁膜１４ｂの上面およ
び突出する絶縁膜２４および導体膜１８ｄの露出面を被
覆するように、キャパシタの下部電極形成用の導体膜１
９を被着した後、その導体膜をエッチバックすることに
より導体膜１８ｄおよび絶縁膜２４の側面に導体膜１９
ａを形成する。導体膜１９, １９ａの構成材料は、前記
実施の形態１と同じなので説明を省略する。なお、導体
膜１９ａは、導体膜１８ｄの側面部を通じて導体膜１８
ｄと電気的に接続されている。

【００７３】その後、絶縁膜２４をエッチング法によっ
て除去する。この時、絶縁膜１４ｂは絶縁膜２４と同一
材料からなるので絶縁膜１４ｂも除去される。これによ
り、図２６に示すように、クラウン型の下部電極を形成
する。そして、図２７に示すように、前記実施の形態１
と同様に容量絶縁膜２０および上部電極２１を形成して
情報蓄積用のクラウン型のキャパシタＣを形成する。な
お、本実施の形態９にも前記実施の形態２, ３で説明し
た方法を適用しても良い。また、本実施の形態９にも前
記実施の形態４, ６の構造を適用しても良い。

【００７４】このような本実施の形態９においても、前
記実施の形態１〜４, ６と同様の効果を得ることが可能
となる。

【００７５】（実施の形態１０）図２８は本発明の他の
実施の形態である半導体集積回路装置の要部断面図であ
る。

【００７６】本実施の形態１０は、前記実施の形態９の
変形例を示すものであり、図２８に示すように、バリア
用の導体膜１７ａが孔１６内に埋め込まれている。導体
膜１７ａは、孔１６の底部においてプラグ１３に接触し
て電気的に接続され、上面において下部電極形成用の導
体膜１８ｄに接触して電気的に接続されている。導体膜
１７ａの上面高さは、絶縁膜１１ｂの上面高さよりも低
くなっている。この導体膜１７ａ, １８ｄの形成方法
は、前記実施の形態１の導体膜１７ａ, １８ａ（図７参
照）の形成方法と同じなので説明を省略する。なお、本
実施の形態１０にも前記実施の形態２, ３で説明した方
法を適用しても良い。また、本実施の形態１０にも前記
実施の形態４, ６の構造を適用しても良い。

【００７７】このような本実施の形態１０においても、
前記実施の形態１〜４, ６と同様の効果を得ることが可
能となる。

【００７８】（実施の形態１１）図２９は本発明の他の
実施の形態である半導体集積回路装置の要部断面図であ
る。

【００７９】本実施の形態１１においては、図２９に示
すように、孔１６が半導体基板１の主面まで貫通してい
る。この場合の孔１６は、絶縁膜１０をエッチングスト
ッパとして用いた高選択エッチング処理によって形成さ
れている。したがって、孔１６の下部の半導体基板１と
接触する部分は自己整合的に形成されている。孔１６か
ら露出する半導体基板１の主面には、例えばチタンシリ
サイド等のようなシリサイド層２５が形成されている。
シリサイド層２５を形成する方法としては、例えば孔１
６内にＴｉ膜を成膜した後、熱処理を施すことでシリサ
イド化し、さらに、未反応のＴｉを除去する方法やＰＥ
ＣＶＤ（プラズマエンハンスＣＶＤ）法で孔の底のみに
シリサイド層を形成しながら成膜処理を行う方法があ
る。孔１６内にはバリア用の導体膜１７ａが埋め込まれ
ている。このバリア用の導体膜１７ａは、下部はシリサ
イド層２５を介して半導体基板１と電気的に接続され、
上部は下部電極形成用の導体膜１８ａ, １９ａと接触し
て電気的に接続されている。これ以外の構造や形成方法
は、前記実施の形態１と同じなので説明を省略する。ま
た、本実施の形態１１にも前記実施の形態２, ３で説明
した方法を適用しても良い。また、本実施の形態１１に
も前記実施の形態４〜１０の構造を適用しても良い。

【００８０】このような本実施の形態１１においても、
前記実施の形態１〜１０と同様の効果を得ることが可能
となる。

【００８１】以上、本発明者によってなされた発明を実
施の形態に基づき具体的に説明したが、本発明は前記実
施の形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでもない。

【００８２】例えば前記実施の形態１〜１１ではゲート
電極がポリメタル構造の場合について説明したが、これ
に限定されるものではなく種々変更可能であり、例えば
多結晶シリコン膜の単体膜で構成される構造や多結晶シ
リコン膜上にタングステンシリサイド等のようなシリサ
イド層を形成した構造でも良い。

【００８３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるＤＲＡ
Ｍに適用した場合について説明したが、それに限定され
るものではなく、例えば情報蓄積用の容量素子で構成さ
れるメモリ回路と論理回路とを同一半導体基板に設けて
成るメモリ−ロジック混在型の半導体集積回路装置等に
適用できる。

【００８４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【００８５】(1).本発明によれば、接続部が情報蓄積用
の容量素子における容量絶縁膜に接触されない構造を実
現することができ、その接続部が酸化されてしまう問題
を防止することができるので、その容量素子の下部電極
と、その接続部との電気的な接続上の信頼性を向上させ
ることが可能となる。

【００８６】(2).上記(1) により、情報蓄積用の容量素
子を有する半導体集積回路装置の歩留まりおよび信頼性
を向上させることが可能となる。

【００８７】(3).上記(2) により、高性能で、かつ、信
頼性の高い当該半導体集積回路装置のコスト低減を推進
することが可能となる。

【図面の簡単な説明】

【図１】（ａ）は本発明の一実施の形態である半導体集
積回路装置の製造工程中における要部断面図であり、
（ｂ）は（ａ）に交差する面の要部断面図である。

【図２】（ａ）は図１に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図３】（ａ）は図２に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図４】（ａ）は図３に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図５】（ａ）は図４に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図６】（ａ）は図５に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図７】（ａ）は図６に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図８】（ａ）は図７に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図９】（ａ）は図８に続く半導体集積回路装置の製造
工程中における要部断面図であり、（ｂ）は（ａ）に交
差する面の要部断面図である。

【図１０】（ａ）は図９に続く半導体集積回路装置の製
造工程中における要部断面図であり、（ｂ）は（ａ）に
交差する面の要部断面図である。

【図１１】（ａ）は図１０に続く半導体集積回路装置の
製造工程中における要部断面図であり、（ｂ）は（ａ）
に交差する面の要部断面図である。

【図１２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１３】図１２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１４】図１３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１５】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図１６】図１５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図１７】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図１８】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図１９】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図２０】本発明のさらに他の実施の形態である半導体
集積回路装置の要部断面図である。

【図２１】本発明のさらに他の実施の形態である半導体
集積回路装置の要部断面図である。

【図２２】本発明の他の実施の形態である半導体集積回
路装置の製造工程中における要部断面図である。

【図２３】図２２に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２４】図２３に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２５】図２４に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２６】図２５に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２７】図２６に続く半導体集積回路装置の製造工程
中における要部断面図である。

【図２８】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【図２９】本発明の他の実施の形態である半導体集積回
路装置の要部断面図である。

【符号の説明】１半導体基板２ｐウエル３ｎ型の半導体領域４分離部４ａ分離溝４ｂ分離膜５ｐ⁺型の半導体領域６ゲート酸化膜７ゲート電極８ｎ型の半導体領域９キャップ絶縁膜１０絶縁膜１１ａ絶縁膜（第１絶縁膜）１１ｂ絶縁膜（第２絶縁膜）１１ｃ絶縁膜（第３絶縁膜）１２ａ〜１２ｃ接続孔１３プラグ（接続部）１４ａ絶縁膜（第１ストッパ用絶縁膜）１４ｂ絶縁膜（第２ストッパ用絶縁膜）１５BL ビット線１５Ｌ第１層配線１６孔１７, １７ａ導体膜（第１導体膜、バリア用の導体
膜）１８, １８ａ〜１８ｄ導体膜（第１導体膜、下部電極
形成用の導体膜）１９導体膜（第１導体膜、下部電極形成用の導体膜）１９ａ導体膜（側壁導体膜、下部電極形成用の導体
膜）２０容量絶縁膜２１上部電極（第２導体膜）２２第１のハードマスク膜２２ａ第１のハードマスクパターン２３第２のハードマスク膜２３ａサイドウォール（側壁膜）２４絶縁膜２５シリサイド層ＷＬワード線Ｑｓメモリセル選択用ＭＩＳ・ＦＥＴＣキャパシタ（容量素子）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F083 AD22 AD62 GA30 JA02 JA06 JA14 JA15 JA32 JA35 JA36 JA38 JA39 JA40 JA43 KA01 KA05 MA05 MA06 MA17 PR03 PR05 PR21 PR22 PR39 PR40 PR46 PR56

Claims

【特許請求の範囲】

【請求項１】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第３絶縁膜を被着する工程と、（ｆ）前記第３絶
縁膜および第２絶縁膜に、前記接続部の一部が露出する
ような孔を穿孔する工程と、（ｇ）前記孔内に第１導体
膜を埋め込む工程と、（ｈ）前記第１導体膜の周囲の前
記第３絶縁膜を除去し、前記第１導体膜の上部を突出さ
せる工程と、（ｉ）前記第３絶縁膜の除去工程後におけ
る前記第１導体膜の突出表面に前記情報蓄積用の容量素
子における容量絶縁膜を被着する工程と、（ｊ）前記容
量絶縁膜の表面に前記情報蓄積用の容量素子における上
部電極形成用の第２導体膜を被着する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項２】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第１ストッパ用絶縁膜を介して第２絶縁膜を被着す
る工程と、（ｅ）前記第２絶縁膜上に第３絶縁膜を被着
する工程と、（ｆ）前記第３絶縁膜、第２絶縁膜および
第１ストッパ用絶縁膜に、前記第１ストッパ用絶縁膜を
エッチングストッパとして用いながら前記接続部の一部
が露出するような孔を穿孔する工程と、（ｇ）前記孔内
に第１導体膜を埋め込む工程と、（ｈ）前記第１導体膜
の周囲の前記第３絶縁膜を除去し、前記第１導体膜の上
部を突出させる工程と、（ｉ）前記第３絶縁膜の除去工
程後における前記第１導体膜の突出表面に前記情報蓄積
用の容量素子における容量絶縁膜を被着する工程と、
（ｊ）前記容量絶縁膜の表面に前記情報蓄積用の容量素
子における上部電極形成用の第２導体膜を被着する工程
とを有することを特徴とする半導体集積回路装置の製造
方法。
【請求項３】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第２ストッパ用絶縁膜を介して第３絶縁膜を被着
する工程と、（ｆ）前記第３絶縁膜、第２ストッパ用絶
縁膜および第２絶縁膜に、前記接続部の一部が露出する
ような孔を穿孔する工程と、（ｇ）前記孔内に第１導体
膜を埋め込む工程と、（ｈ）前記第１導体膜の周囲の前
記第３絶縁膜を前記第２ストッパ用絶縁膜をエッチング
ストッパとして除去し、前記第１導体膜の上部を突出さ
せる工程と、（ｉ）前記第３絶縁膜の除去工程後におけ
る前記第１導体膜の突出表面に前記情報蓄積用の容量素
子における容量絶縁膜を被着する工程と、（ｊ）前記容
量絶縁膜の表面に前記情報蓄積用の容量素子における上
部電極形成用の第２導体膜を被着する工程とを有するこ
とを特徴とする半導体集積回路装置の製造方法。
【請求項４】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第２絶縁膜に対してエッチング選択比を大きくと
れる材料からなる第３絶縁膜を被着する工程と、（ｆ）
前記第３絶縁膜および第２絶縁膜に前記接続部の一部が
露出するような孔を穿孔する工程と、（ｇ）前記孔内に
第１導体膜を埋め込む工程と、（ｈ）前記第３絶縁膜と
第２絶縁膜とのエッチング選択比を大きくした状態での
エッチング処理を施すことにより、前記第１導体膜の周
囲の前記第３絶縁膜を、前記第２絶縁膜をエッチングス
トッパとして除去し、前記第１導体膜の上部を突出させ
る工程と、（ｉ）前記第３絶縁膜の除去工程後における
前記第１導体膜の突出表面に前記情報蓄積用の容量素子
における容量絶縁膜を被着する工程と、（ｊ）前記容量
絶縁膜の表面に前記情報蓄積用の容量素子における上部
電極形成用の第２導体膜を被着する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。
【請求項５】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第３絶縁膜を被着する工程と、（ｆ）前記第３絶
縁膜および第２絶縁膜に前記接続部の一部が露出するよ
うな孔を穿孔する工程と、（ｇ）前記孔内に第１導体膜
を埋め込む工程と、（ｈ）前記第１導体膜の周囲の前記
第３絶縁膜を除去し、前記第１導体膜の上部を突出させ
る工程と、（ｉ）前記第１導体膜の突出側面に前記情報
蓄積用の容量素子における下部電極形成用の側壁導体膜
を形成する工程と、（ｊ）前記第１導体膜の突出上面お
よび前記側壁導体膜の表面に前記情報蓄積用の容量素子
における容量絶縁膜を被着する工程と、（ｋ）前記容量
絶縁膜の表面に前記情報蓄積用の容量素子における上部
電極形成用の第２導体膜を被着する工程とを有すること
を特徴とする半導体集積回路装置の製造方法。
【請求項６】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に、第１接続部形成用の導体膜とそ
の上に形成された第２接続部形成用の導体膜とで構成さ
れた導体膜を埋め込み接続部を形成する工程と、（ｄ）
前記接続部の形成工程後の第１絶縁膜上に第２絶縁膜を
被着する工程と、（ｅ）前記第２絶縁膜上に第３絶縁膜
を被着する工程と、（ｆ）前記第３絶縁膜および第２絶
縁膜に前記接続部の一部が露出するような孔を穿孔する
工程と、（ｇ）前記孔内に第１導体膜を埋め込む工程
と、（ｈ）前記第１導体膜の周囲の前記第３絶縁膜を除
去し、前記第１導体膜の上部を突出させる工程と、
（ｉ）前記第３絶縁膜の除去工程後における前記第１導
体膜の突出表面に前記情報蓄積用の容量素子における容
量絶縁膜を被着する工程と、（ｊ）前記容量絶縁膜の表
面に前記情報蓄積用の容量素子における上部電極形成用
の第２導体膜を被着する工程とを有することを特徴とす
る半導体集積回路装置の製造方法。
【請求項７】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第３絶縁膜を被着する工程と、（ｆ）前記第３絶
縁膜および第２絶縁膜に前記接続部の一部が露出するよ
うな孔を穿孔する工程と、（ｇ）前記孔内に、バリア用
の導体膜とその上に形成された下部電極形成用の導体膜
とで構成された第１導体膜を埋め込む工程と、（ｈ）前
記第１導体膜の周囲の前記第３絶縁膜を除去し、前記第
１導体膜の上部を突出させる工程と、（ｉ）前記第３絶
縁膜の除去工程後における前記第１導体膜の突出表面に
前記情報蓄積用の容量素子における容量絶縁膜を被着す
る工程と、（ｊ）前記容量絶縁膜の表面に前記情報蓄積
用の容量素子における上部電極形成用の第２導体膜を被
着する工程とを有することを特徴とする半導体集積回路
装置の製造方法。
【請求項８】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置の製造方法において、
（ａ）前記半導体基板上に第１絶縁膜を被着する工程
と、（ｂ）前記第１絶縁膜に接続孔を形成する工程と、
（ｃ）前記接続孔内に導体膜を埋め込み接続部を形成す
る工程と、（ｄ）前記接続部の形成工程後の第１絶縁膜
上に第２絶縁膜を被着する工程と、（ｅ）前記第２絶縁
膜上に第３絶縁膜を被着する工程と、（ｆ）前記第３絶
縁膜および第２絶縁膜に、前記接続部の一部が露出する
ような孔を穿孔する工程と、（ｇ）前記孔内に第１導体
膜とその上に前記第３絶縁膜に対してエッチング選択比
を大きくとれる材料からなる第４絶縁膜を埋め込む工程
と、（ｈ）前記第１導体膜の周囲の前記第３絶縁膜を除
去し、前記第１導体膜の上部および第４絶縁膜を突出さ
せる工程と、（ｉ）前記第１導体膜の突出部および第４
絶縁膜の側面に側壁導体膜を形成する工程と、（ｊ）前
記側壁導体膜の形成工程後の第４絶縁膜を除去する工程
と、（ｋ）前記第４絶縁膜の除去工程後における前記第
１導体膜の突出表面および側壁導体膜の表面に前記情報
蓄積用の容量素子における容量絶縁膜を被着する工程
と、（ｌ）前記容量絶縁膜の表面に前記情報蓄積用の容
量素子における上部電極形成用の第２導体膜を被着する
工程とを有することを特徴とする半導体集積回路装置の
製造方法。
【請求項９】半導体基板上に情報蓄積用の容量素子を
設けている半導体集積回路装置において、（ａ）前記半
導体基板上に形成された第１絶縁膜と、（ｂ）前記第１
絶縁膜に穿孔された接続孔と、（ｃ）前記接続孔内に導
体膜が埋め込まれて形成された接続部と、（ｄ）前記第
１絶縁膜上に形成された第２絶縁膜と、（ｅ）前記第２
絶縁膜に、前記接続部の一部が露出するように形成され
た孔と、（ｆ）前記孔内に、下部が埋め込まれ、かつ、
上部が突出する第１導体膜と、（ｇ）前記第１導体膜の
突出表面に形成された前記情報蓄積用の容量素子におけ
る容量絶縁膜と、（ｈ）前記容量絶縁膜の表面に形成さ
れた前記情報蓄積用の容量素子における上部電極形成用
の第２導体膜とを有することを特徴とする半導体集積回
路装置。
【請求項１０】請求項９記載の半導体集積回路装置に
おいて、前記第１導体膜の突出表面に導電性酸化物を形
成したことを特徴とする半導体集積回路装置。