JP2002252350A - Field-effect transistor - Google Patents
Field-effect transistorInfo
- Publication number
- JP2002252350A JP2002252350A JP2001209140A JP2001209140A JP2002252350A JP 2002252350 A JP2002252350 A JP 2002252350A JP 2001209140 A JP2001209140 A JP 2001209140A JP 2001209140 A JP2001209140 A JP 2001209140A JP 2002252350 A JP2002252350 A JP 2002252350A
- Authority
- JP
- Japan
- Prior art keywords
- region
- effect transistor
- electrode film
- ohmic
- layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 230000005669 field effect Effects 0.000 title claims abstract description 98
- 238000009792 diffusion process Methods 0.000 claims description 32
- 230000002093 peripheral effect Effects 0.000 claims description 29
- 230000000694 effects Effects 0.000 claims description 2
- 230000005684 electric field Effects 0.000 claims description 2
- 230000005685 electric field effect Effects 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 12
- 239000010408 film Substances 0.000 description 211
- 239000010410 layer Substances 0.000 description 154
- 108091006146 Channels Proteins 0.000 description 77
- 239000012535 impurity Substances 0.000 description 58
- 239000000758 substrate Substances 0.000 description 37
- 238000010586 diagram Methods 0.000 description 29
- 238000004519 manufacturing process Methods 0.000 description 24
- 238000000034 method Methods 0.000 description 16
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 9
- 239000010703 silicon Substances 0.000 description 9
- 239000011229 interlayer Substances 0.000 description 8
- 239000000470 constituent Substances 0.000 description 7
- 239000013078 crystal Substances 0.000 description 7
- 239000010409 thin film Substances 0.000 description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000008961 swelling Effects 0.000 description 5
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 229920005591 polysilicon Polymers 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000009751 slip forming Methods 0.000 description 1
Landscapes
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は電界効果トランジス
タに関し、特に、高耐圧低抵抗の電界効果トランジスタ
に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a field effect transistor, and more particularly, to a field effect transistor having a high withstand voltage and a low resistance.
【０００２】[0002]
【従来の技術】従来より、電流を基板の厚み方向に流す
電界効果トランジスタが電力制御素子として用いられて
いる。2. Description of the Related Art Hitherto, a field effect transistor which allows a current to flow in a thickness direction of a substrate has been used as a power control element.
【０００３】図２６を参照し、符号１０５は、従来型の
電界効果トランジスタの一例であり、シリコン単結晶基
板１１１を有している。単結晶基板１１１の表面に、エ
ピタキシャル成長によって形成されたドレイン領域１１
２が配置されている。Referring to FIG. 26, reference numeral 105 denotes an example of a conventional field effect transistor, which has a silicon single crystal substrate 111. The drain region 11 formed by epitaxial growth on the surface of the single crystal substrate 111
2 are arranged.
【０００４】シリコン単結晶基板１１１内には、Ｎ型の
不純物が高濃度にドープされており、その裏面には、ド
レイン電極膜１４８が形成されている。また、ドレイン
領域１１２内には、Ｎ型の不純物が低濃度にドープされ
ており、その表面近傍には、Ｐ型のベース領域１５４が
形成されている。An N-type impurity is heavily doped in the silicon single crystal substrate 111, and a drain electrode film 148 is formed on the back surface thereof. In the drain region 112, an N-type impurity is doped at a low concentration, and a P-type base region 154 is formed near the surface thereof.
【０００５】ベース領域１５４内には、更に、その表面
からＮ型の不純物が拡散され、ソース領域１６１が形成
されている。[0005] In the base region 154, an N-type impurity is further diffused from the surface thereof to form a source region 161.
【０００６】符号１１０は、ソース領域１６１の縁部分
とベース領域１５４の縁部分との間に位置するチャネル
領域である。このチャネル領域１１０の上部には、ゲー
ト絶縁膜１２６とゲート電極膜１２７とがこの順序で配
置されている。Reference numeral 110 denotes a channel region located between the edge of the source region 161 and the edge of the base region 154. Above the channel region 110, a gate insulating film 126 and a gate electrode film 127 are arranged in this order.
【０００７】ゲート電極膜１２７の表面及び側面には、
層間絶縁膜１４１が形成されており、その表面には、ソ
ース電極膜１４４が配置されている。On the surface and side surfaces of the gate electrode film 127,
An interlayer insulating film 141 is formed, and a source electrode film 144 is disposed on the surface.
【０００８】上記のようなベース領域１５４は、ドレイ
ン領域１１２表面近傍に島状に配置されており、１個の
ベース領域１５４と、そのベース領域１５４内に配置さ
れたソース領域１６１及びチャネル領域１１０とで、１
個のセル１０１が形成されている。The above-described base region 154 is arranged in the form of an island near the surface of the drain region 112. One base region 154 and the source region 161 and the channel region 110 arranged in the base region 154 are arranged. And 1
Cells 101 are formed.
【０００９】図２７は、ドレイン領域１１２の表面を示
す平面図であり、矩形形状のセル１０１が複数個行列状
に配置されている。FIG. 27 is a plan view showing the surface of the drain region 112, in which a plurality of rectangular cells 101 are arranged in a matrix.
【００１０】この電界効果トランジスタ１０５を使用す
る場合、ソース電極膜１４４を接地電位に置き、ドレイ
ン電極膜１４８に正電圧を印加し、ゲート電極膜１２７
にスレッショルド電圧以上のゲート電圧(正電圧)を印加
すると、Ｐ型のチャネル領域１１０表面にＮ型の反転層
が形成され、ソース領域１６１と導電領域１１２とがそ
の反転層によって接続され、電界効果トランジスタ１０
５は導通する。When the field effect transistor 105 is used, the source electrode film 144 is set at the ground potential, a positive voltage is applied to the drain electrode film 148, and the gate electrode film 127
When a gate voltage (positive voltage) equal to or higher than the threshold voltage is applied to the P-type channel region 110, an N-type inversion layer is formed on the surface of the P-type channel region 110, and the source region 161 and the conductive region 112 are connected by the inversion layer. Transistor 10
5 conducts.
【００１１】その状態からゲート電極膜１２７にスレッ
ショルド電圧以下の電圧(例えば接地電位)を印加する
と、反転層は消滅し、電界効果トランジスタ１０５は遮
断する。When a voltage lower than the threshold voltage (for example, ground potential) is applied to the gate electrode film 127 in this state, the inversion layer disappears and the field effect transistor 105 is cut off.
【００１２】しかしながら上記のようなセル１０１を多
数配置した場合、耐圧を上げようとするとセル１０１間
の距離が小さくなり、ゲート電極幅が小さくなるため、
導通抵抗が増大してしまう。However, when a large number of cells 101 are arranged as described above, the distance between the cells 101 is reduced to increase the breakdown voltage, and the width of the gate electrode is reduced.
The conduction resistance increases.
【００１３】また、耐圧はセル１０１の角部分で決定さ
れてしまい、セル１０１間の距離を小さくしても、期待
するほど耐圧は向上しないという問題がある。Further, the breakdown voltage is determined by the corners of the cells 101, and there is a problem that the breakdown voltage does not improve as expected even if the distance between the cells 101 is reduced.
【００１４】[0014]
【発明が解決しようとする課題】本発明は上記従来技術
の不都合を解決するために創作されたものであり、その
目的は、高耐圧低抵抗の電界効果トランジスタを提供す
ることにある。SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned disadvantages of the prior art, and has as its object to provide a field-effect transistor having a high withstand voltage and a low resistance.
【００１５】[0015]
【課題を解決するための手段】上記課題を解決するため
に、請求項１記載の発明は、第１導電型の高抵抗層内に
形成され、前記高抵抗層の表面側に配置された第２導電
型の主拡散領域と、前記主拡散領域内に形成され、その
表面に配置された第１導電型のソース領域と、前記主拡
散領域の一部であって、該主拡散領域の縁と前記ソース
領域との縁との間に位置し、環状に形成された環状チャ
ネル領域と、前記環状チャネル領域で囲われたドレイン
領域と、少なくとも前記環状チャネル領域表面に配置さ
れたゲート絶縁膜と、前記ゲート絶縁膜表面に配置され
たゲート電極膜とを有し、前記ソース領域は前記環状チ
ャネル領域の外周に配置され、前記ゲート電極膜に印加
された電圧により、前記環状チャネル領域表面が第１導
電型に反転すると、前記ソース領域と前記ドレイン領域
とが電気的に接続される電界効果トランジスタである。
請求項２記載の発明は、前記ドレイン領域は、細長の幹
部を少なくとも一本と、前記幹部に一端が接続された複
数の枝部とを有し、前記環状チャネル領域は、前記幹部
と前記枝部の周囲を取り囲んで配置された請求項１記載
の電界効果トランジスタである。請求項３記載の発明
は、前記枝部と枝部の間に位置する幹部は、前記幹部自
身の内側に向けて円形に膨出された請求項２記載の電界
効果トランジスタである。請求項４記載の発明は、請求
項３記載の電界効果トランジスタであって、前記枝部先
端の前記環状チャネル領域は、互いに略直角に交わる三
辺で構成された電界効果トランジスタである。請求項５
記載の発明は、前記ドレイン領域内部の表面側には、前
記高抵抗層よりも抵抗が低い第１導電型の導電層が配置
された請求項２乃至請求項４のいずれか１項記載の電界
効果トランジスタである。請求項６記載の発明は、前記
主拡散領域は、第２導電型のベース領域と、前記ベース
領域よりも拡散深さが深い第２導電型のオーミック領域
とを有する請求項１乃至請求項５のいずれか１項記載の
電界効果トランジスタである。請求項７記載の発明は、
前記環状チャネル領域のうち、前記枝部と前記枝部の間
に位置する部分の前記オーミック領域の内周の縁は、前
記枝部の直線部分に位置する前記オーミック領域の内周
の縁よりも、前記ドレイン領域側に侵入している請求項
１乃至請求項６のいずれか１項記載の電界効果トランジ
スタである。請求項８記載の発明は、前記ドレイン領域
内部の表面側には、前記チャネル領域とは非接触の第２
導電型の浮遊電位領域が配置された請求項１乃至請求項
７のいずれか１項記載の電界効果トランジスタである。
請求項９記載の発明は、前記高抵抗層の裏面側には、第
１導電型で前記高抵抗層よりも抵抗が低い低抵抗層が配
置され、前記低抵抗層の表面には、前記低抵抗層とオー
ミック接合を形成するドレイン電極膜が配置された請求
項１乃至請求項８のいずれか１項記載の電界効果トラン
ジスタである。請求項１０記載の発明は、前記高抵抗層
の裏面には、該高抵抗層とショットキー接合を形成する
アノード電極膜が配置され、前記アノード電極膜をアノ
ードとし、前記高抵抗層をカソードとするダイオードが
形成された請求項１乃至請求項８のいずれか１項記載の
電界効果トランジスタである。請求項１１記載の発明
は、前記高抵抗層の裏面側には、第２導電型のコレクタ
層が配置され、前記コレクタ層の表面には、前記コレク
タ層とオーミック接合を形成するコレクタ電極膜が配置
された請求項１乃至請求項８のいずれか１項記載の電界
効果トランジスタである。According to a first aspect of the present invention, there is provided a first conductive type high resistance layer formed in a first conductivity type high resistance layer and disposed on a surface side of the high resistance layer. A two-conductivity-type main diffusion region, a first-conductivity-type source region formed in the main diffusion region and disposed on a surface thereof, and a part of the main diffusion region, the edge of the main diffusion region being And an annular channel region located between the edge of the source region and the annular channel region, a drain region surrounded by the annular channel region, and a gate insulating film disposed on at least the surface of the annular channel region. A gate electrode film disposed on the surface of the gate insulating film, wherein the source region is disposed on an outer periphery of the annular channel region, and the voltage applied to the gate electrode film causes the surface of the annular channel region to be in a second position. Inverting to one conductivity type And said source region and said drain region is a field effect transistor to be electrically connected.
The invention according to claim 2, wherein the drain region has at least one elongated trunk and a plurality of branches each having one end connected to the trunk, and the annular channel region includes the trunk and the branches. 2. The field-effect transistor according to claim 1, wherein the field-effect transistor is arranged so as to surround the periphery of the portion. The invention according to claim 3 is the field-effect transistor according to claim 2, wherein the trunk located between the branches is bulged circularly toward the inside of the trunk itself. According to a fourth aspect of the present invention, in the field effect transistor according to the third aspect, the annular channel region at the tip of the branch portion is formed of three sides that cross each other at a substantially right angle. Claim 5
5. The electric field according to claim 2, wherein a conductive layer of a first conductivity type having a lower resistance than the high resistance layer is disposed on a surface side inside the drain region. 6. It is an effect transistor. According to a sixth aspect of the present invention, the main diffusion region has a second conductivity type base region and a second conductivity type ohmic region having a deeper diffusion depth than the base region. 6. The field effect transistor according to any one of the above. The invention according to claim 7 is
In the annular channel region, the edge of the inner periphery of the ohmic region in a portion located between the branch portion and the branch portion is larger than the edge of the inner periphery of the ohmic region located in the linear portion of the branch portion. 7. The field effect transistor according to claim 1, wherein said field effect transistor penetrates into said drain region. The invention according to claim 8, wherein the surface side inside the drain region is provided with a second non-contact with the channel region.
8. The field-effect transistor according to claim 1, wherein a conductive floating potential region is arranged.
According to a ninth aspect of the present invention, a low-resistance layer of the first conductivity type having a lower resistance than the high-resistance layer is disposed on a back surface side of the high-resistance layer, and the low-resistance layer has a low-resistance layer on a surface thereof. 9. The field effect transistor according to claim 1, wherein a drain electrode film forming an ohmic junction with the resistance layer is arranged. The invention according to claim 10 is characterized in that an anode electrode film that forms a Schottky junction with the high resistance layer is disposed on the back surface of the high resistance layer, the anode electrode film is used as an anode, and the high resistance layer is used as a cathode. 9. The field effect transistor according to claim 1, wherein a diode is formed. The invention according to claim 11, wherein a collector layer of a second conductivity type is disposed on the back side of the high resistance layer, and a collector electrode film forming an ohmic junction with the collector layer is formed on the surface of the collector layer. The field-effect transistor according to any one of claims 1 to 8, wherein the field-effect transistor is arranged.
【００１６】[0016]
【発明の実施の形態】本発明の電界効果トランジスタを
図面を用いて説明する。図２０(ａ)、(ｂ)を参照し、符
号１は本発明の第１例の電界効果トランジスタを示して
いる。この図２０(ａ)と同図(ｂ)は、電界効果トランジ
スタ１の互いに直角な方向の断面図である。DESCRIPTION OF THE PREFERRED EMBODIMENTS A field effect transistor according to the present invention will be described with reference to the drawings. Referring to FIGS. 20A and 20B, reference numeral 1 denotes a first example of a field-effect transistor of the present invention. FIGS. 20A and 20B are cross-sectional views of the field effect transistor 1 in directions perpendicular to each other.
【００１７】この電界効果トランジスタ１は、シリコン
ウェハーである基板９を有している。該基板９は、不純
物が比較的高濃度に添加されたシリコン単結晶から成る
低抵抗層１１と、その低抵抗層１１上にエピタキシャル
法によって成長され、比較的高抵抗の高抵抗層１２とで
構成されている。The field effect transistor 1 has a substrate 9 which is a silicon wafer. The substrate 9 includes a low-resistance layer 11 made of silicon single crystal doped with a relatively high concentration of impurities and a high-resistance layer 12 having a relatively high resistance grown on the low-resistance layer 11 by an epitaxial method. It is configured.
【００１８】この基板９の高抵抗層１２内部の表面側に
は、図２１に示すように、比較的高濃度のＮ型の導電層
２６が配置されている。導電層２６の平面形状は櫛状に
なっており、その外周の表面近傍には、Ｐ型のチャネル
領域４０が位置している。As shown in FIG. 21, a relatively high-concentration N-type conductive layer 26 is arranged on the surface of the substrate 9 inside the high-resistance layer 12. The planar shape of the conductive layer 26 is comb-shaped, and a P-type channel region 40 is located near the outer peripheral surface.
【００１９】チャネル領域４０の更に外周の基板９内部
の表面側には、Ｎ型のソース領域３９が位置している。
ソース領域３９は、チャネル領域４０と連通するＰ型の
領域内に形成されており、チャネル領域４０の表面近傍
がＮ型に反転した場合にソース領域３９と導電層２６と
が電気的に接続されるようになっている。ソース領域３
９はチャネル領域４０と接し、チャネル領域４０を取り
囲んでいる。An N-type source region 39 is located on the surface of the substrate 9 on the outer periphery of the channel region 40.
The source region 39 is formed in a P-type region communicating with the channel region 40. When the vicinity of the surface of the channel region 40 is inverted to N-type, the source region 39 and the conductive layer 26 are electrically connected. It has become so. Source area 3
9 is in contact with the channel region 40 and surrounds the channel region 40.
【００２０】この電界効果トランジスタの製造工程を説
明する。図１(ａ)〜(ｃ)を参照し、先ず、Ｎ型の低抵抗
層１１と、Ｎ型の高抵抗層１２とが積層された基板９を
用意し、高抵抗層１２の表面に、部分的にＰ型の不純物
を注入し、拡散してＰ型の第１、第２のガードリング領
域１３、１４と、浮遊電位領域１５とを形成した後、表
面にシリコン酸化膜を形成し、パターニングしてフィー
ルド絶縁膜１６を形成する。図１(ａ)〜(ｃ)はその状態
の基板９を示しており、図１(ａ)は、基板９の高抵抗層
１２表面側の平面図であり、図１(ｂ)は、基板９のＡ−
Ａ線截断面図、図１(ｃ)は、Ｂ−Ｂ線截断面図である。The manufacturing process of the field effect transistor will be described. Referring to FIGS. 1A to 1C, first, a substrate 9 on which an N-type low-resistance layer 11 and an N-type high-resistance layer 12 are laminated is prepared. After partially implanting and diffusing a P-type impurity to form P-type first and second guard ring regions 13 and 14 and a floating potential region 15, a silicon oxide film is formed on the surface, The field insulating film 16 is formed by patterning. 1A to 1C show the substrate 9 in that state, FIG. 1A is a plan view of the substrate 9 on the surface side of the high-resistance layer 12, and FIG. 9 A-
FIG. 1 (c) is a sectional view taken along the line BB.
【００２１】第１、第２のガードリング領域１３、１４
と、浮遊電位領域１５とは、同じ深さに拡散されてお
り、その底面は、低抵抗層１１とは接触しないようにな
っている。第２のガードリング領域１４は、後述するソ
ース電極膜に接続され、ソース領域と同電位にされる
が、第１のガードリング領域１３と浮遊電位領域１５と
は、ソース電極膜やゲート電極膜には接続されず、浮遊
電位に置かれる。First and second guard ring regions 13 and 14
And the floating potential region 15 are diffused to the same depth, and the bottom surface thereof is not in contact with the low resistance layer 11. The second guard ring region 14 is connected to a source electrode film to be described later and is set to the same potential as the source region, but the first guard ring region 13 and the floating potential region 15 are connected to the source electrode film and the gate electrode film. Is not connected to and is placed at a floating potential.
【００２２】第１、第２のガードリング領域１３、１４
は、それぞれリング形状になっており、第１のガードリ
ング領域１３が基板外周に配置され、第２のガードリン
グ領域１４は、第１のガードリング領域１３の内側に配
置されている。First and second guard ring regions 13 and 14
Have a ring shape, the first guard ring region 13 is arranged on the outer periphery of the substrate, and the second guard ring region 14 is arranged inside the first guard ring region 13.
【００２３】符号１７は、この基板９内で、１個の電界
効果トランジスタを構成させる領域の縁部分を示してい
る。基板９内には、電界効果トランジスタは複数形成さ
れ、ダイシング工程において、その縁部分１７よりも外
側の位置で互いに切り離されるようになっている。Reference numeral 17 denotes an edge portion of a region for forming one field effect transistor in the substrate 9. A plurality of field effect transistors are formed in the substrate 9 and are separated from each other at a position outside the edge portion 17 in a dicing process.
【００２４】第１、第２のガードリング領域１３、１４
は、縁部分１７の近傍に配置されており、第２のガード
リング領域１４の内側が、後述するベース領域やソース
領域等を配置する活性領域になっている。First and second guard ring regions 13 and 14
Are arranged near the edge portion 17, and the inside of the second guard ring region 14 is an active region in which a base region, a source region, and the like, which will be described later, are arranged.
【００２５】浮遊電位領域１５は細長の矩形形状になっ
ており、この浮遊電位領域１５は、第２のガードリング
領域１４の内側の活性領域内に配置されている。ここで
は浮遊電位領域１５は２本設けられており、それぞれ互
いに離間した位置に平行に配置されている。The floating potential region 15 has an elongated rectangular shape. The floating potential region 15 is disposed in the active region inside the second guard ring region 14. Here, two floating potential regions 15 are provided, and are arranged in parallel at positions separated from each other.
【００２６】フィールド絶縁膜１６は、浮遊電位領域１
５の表面を覆う部分と、第１のガードリング領域１３の
表面と第２のガードリング領域１４の一部表面とを覆う
部分に分かれている。The field insulating film 16 has a floating potential region 1
5 and a portion that covers a surface of the first guard ring region 13 and a partial surface of the second guard ring region 14.
【００２７】そのフィールド絶縁膜１６は、大面積に形
成されたパット部２７を有しており、このパット部２７
上に、後述するゲートパッドが形成されるようになって
いる。The field insulating film 16 has a pad 27 formed in a large area.
A gate pad to be described later is formed thereon.
【００２８】次に、フィールド絶縁膜１６をマスクと
し、基板９の表面にＮ型の不純物を照射すると、高抵抗
層１２の表面にその不純物が注入される。図２(ａ)は、
その状態の高抵抗層１２の表面の平面図であり、符号１
８は、Ｎ型の不純物の注入によって形成された高濃度不
純物層を示している。第１のガードリング拡散領域１３
と浮遊電位領域１５の表面には、フィールド絶縁膜１６
が配置されているため、その部分には、高濃度不純物層
１８は形成されない。Next, when the surface of the substrate 9 is irradiated with N-type impurities using the field insulating film 16 as a mask, the impurities are implanted into the surface of the high-resistance layer 12. FIG. 2 (a)
FIG. 3 is a plan view of the surface of the high resistance layer 12 in that state,
Reference numeral 8 denotes a high-concentration impurity layer formed by implanting N-type impurities. First guard ring diffusion region 13
And a field insulating film 16 on the surface of the floating potential region 15.
Is disposed, no high concentration impurity layer 18 is formed in that portion.
【００２９】図２(ｂ)、(ｃ)は、それぞれ図２(ａ)のＡ
−Ａ線截断面図、Ｂ−Ｂ線截断面図である。FIGS. 2B and 2C respectively show A in FIG. 2A.
FIG. 2 is a sectional view taken along line A-A and a sectional view taken along line BB.
【００３０】このＮ型の不純物の濃度は、第２のガード
リング領域１４の表面濃度よりも薄いので、第２のガー
ドリング領域１４の表面はＮ型にはならない。従って、
高濃度不純物層１８は、第２のガードリング領域１４よ
りも内側の活性領域内に位置している。Since the concentration of the N-type impurity is lower than the surface concentration of the second guard ring region 14, the surface of the second guard ring region 14 does not become N-type. Therefore,
The high concentration impurity layer 18 is located in the active region inside the second guard ring region 14.
【００３１】次に、熱酸化法によって基板９の表面を酸
化すると、図３(ａ)〜(ｃ)に示すように、第２のガード
リング領域１４の内周側表面部分と高濃度不純物層１８
表面に、酸化膜から成るゲート絶縁膜１９が形成され
る。Next, when the surface of the substrate 9 is oxidized by a thermal oxidation method, as shown in FIGS. 3A to 3C, the inner peripheral surface portion of the second guard ring region 14 and the high-concentration impurity layer 18
A gate insulating film 19 made of an oxide film is formed on the surface.
【００３２】図３(ｂ)、(ｃ)は、それぞれ図３(ａ)のＡ
−Ａ線截断面図、Ｂ−Ｂ線截断面図である。FIGS. 3B and 3C respectively show A in FIG. 3A.
FIG. 2 is a sectional view taken along line A-A and a sectional view taken along line BB.
【００３３】この状態の基板９の表面に、ＣＶＤ法によ
り、ポリシリコン薄膜を全面成膜した後、パターニング
し、ゲート電極膜を形成する。図４(ａ)〜(ｃ)の符号２
１ａ、２１ｂは、そのゲート電極膜を示しており、２個
に分離されている。A polysilicon thin film is entirely formed on the surface of the substrate 9 in this state by the CVD method, and then patterned to form a gate electrode film. 4 (a) to 4 (c)
Reference numerals 1a and 21b denote the gate electrode films, which are separated into two.
【００３４】２個のゲート電極膜２１ａ、２１ｂのう
ち、一方のゲート電極膜２１ａは、第２のガードリング
領域１４の内側の活性領域内に位置し、ゲート絶縁膜１
９上に配置されている。この部分のゲート電極膜２１ａ
は、それぞれ細長に形成された二本の幹部２２1、２２2
と一本の接続部２３と複数本の枝部２４とで構成されて
いる。One of the two gate electrode films 21 a and 21 b is located in the active region inside the second guard ring region 14, and the gate insulating film 1
9. This portion of the gate electrode film 21a
Are two elongated stems 22 1 and 22 2 , each of which is elongated.
And one connecting portion 23 and a plurality of branch portions 24.
【００３５】二本の幹部２２1、２２2は互いに平行に配
置されており、その一端部に、接続部２３が接続されて
いる。各幹部２２1、２２2には、複数の枝部２４の端部
が接続されている。接続部２３と各枝部２４とは幹部２
２1、２２2に対して垂直に、なっている。The two trunk portions 22 1 and 22 2 are arranged in parallel with each other, and a connecting portion 23 is connected to one end thereof. The ends of the plurality of branches 24 are connected to the trunks 22 1 and 22 2 . The connecting part 23 and each branch part 24 are the trunk 2
2 1, 22 2 perpendicular to and turned by.
【００３６】幹部２２1、２２2は、第２のガードリング
領域１４の内側の活性領域内に位置するフィールド絶縁
膜１６上に配置されている。従って、幹部２２1、２２2
の下方には、それぞれ浮遊電位領域１５が位置してい
る。The trunks 22 1 and 22 2 are arranged on the field insulating film 16 located in the active region inside the second guard ring region 14. Therefore, the executives 22 1 , 22 2
Floating potential regions 15 are located below.
【００３７】他方のゲート電極膜２１ｂは、外周付近の
フィールド絶縁膜１６上に配置されており、フィールド
絶縁膜１６の内側の活性領域を取り囲むように、リング
状に形成されている。このゲート電極膜２１ｂは、フィ
ールド絶縁膜１６のパッド部２７上では、大面積に形成
されている。The other gate electrode film 21b is disposed on the field insulating film 16 near the outer periphery, and is formed in a ring shape so as to surround the active region inside the field insulating film 16. The gate electrode film 21b has a large area on the pad 27 of the field insulating film 16.
【００３８】次に、ゲート絶縁膜１９上に配置されたゲ
ート電極膜２１ａをマスクとして用い、ゲート絶縁膜１
９をエッチングすると、ゲート絶縁膜１９は、図５
(ａ)、(ｂ)に示すように、ゲート電極膜２１ａと同じ平
面形状にパターニングされる。この図５や、後述する図
６〜図８等では、平面図は省略する。Next, using the gate electrode film 21a disposed on the gate insulating film 19 as a mask,
9 is etched, the gate insulating film 19 becomes
As shown in (a) and (b), the gate electrode film 21a is patterned into the same planar shape. In FIG. 5 and FIGS. 6 to 8 described later, plan views are omitted.
【００３９】次いで、熱処理により、高濃度不純物層１
８を拡散すると、図６(ａ)、(ｂ)に示すような導電層２
６が形成される。この導電層２６は、高抵抗層１２と同
じ導電型であるが、高抵抗層１２よりも不純物濃度が高
いため、高抵抗層１２よりも低抵抗になっている。Next, the high-concentration impurity layer 1 is heat-treated.
8 is diffused, the conductive layer 2 as shown in FIGS.
6 are formed. The conductive layer 26 has the same conductivity type as the high-resistance layer 12, but has a lower resistance than the high-resistance layer 12 because the impurity concentration is higher than that of the high-resistance layer 12.
【００４０】高濃度不純物層１８は、ゲート絶縁膜１９
の下方にも配置されているので、導電層２６は、第２の
ガードリング領域１４の内側の活性領域内の浮遊電位領
域１５が位置する部分を除いた領域内に形成される。The high-concentration impurity layer 18 is
, The conductive layer 26 is formed in a region other than the portion where the floating potential region 15 is located in the active region inside the second guard ring region 14.
【００４１】導電層２６の形成後、基板９の表面にＰ型
の不純物を照射する。不純物はゲート電極膜２１ａ、２
１ｂやフィールド絶縁膜１６を透過しないので、フィー
ルド絶縁膜１６の内側では、ゲート電極膜２１ａがマス
クとなり、第２のガードリング領域１４の内周部分の表
面や導電層２６が露出した部分に、その不純物が注入さ
れる。After the formation of the conductive layer 26, the surface of the substrate 9 is irradiated with P-type impurities. The impurities are the gate electrode films 21a,
1b and the field insulating film 16, the gate electrode film 21 a serves as a mask inside the field insulating film 16, and the surface of the inner peripheral portion of the second guard ring region 14 and the portion where the conductive layer 26 is exposed, The impurity is implanted.
【００４２】その結果、図７(ａ)、(ｂ)に示すように、
ゲート絶縁膜１９の周囲に、Ｐ型の高濃度不純物層２８
が形成される。即ち、ゲート絶縁膜１９及びその表面の
ゲート電極膜２１ａや、ゲート絶縁膜１９直下の導電層
２６の部分は、高濃度不純物層２８で取り囲まれる。As a result, as shown in FIGS. 7A and 7B,
A p-type high concentration impurity layer 28 is formed around the gate insulating film 19.
Is formed. That is, the gate insulating film 19, the gate electrode film 21 a on the surface thereof, and the portion of the conductive layer 26 immediately below the gate insulating film 19 are surrounded by the high concentration impurity layer 28.
【００４３】次いで、熱処理により、高濃度不純物層２
８を拡散させると、図８(ａ)、(ｂ)に示すように、Ｐ型
のベース領域２９が形成される。このベース領域２９の
外周部分は第２のガードリング層１４に接続される。Next, a high-concentration impurity layer 2 is formed by heat treatment.
When P is diffused, a P-type base region 29 is formed, as shown in FIGS. The outer peripheral portion of the base region 29 is connected to the second guard ring layer 14.
【００４４】高濃度不純物層２８は横方向にも拡散する
ので、ベース領域２９の内周端部は、ゲート絶縁膜１９
の外周端部の下方まで潜り込む。Since the high concentration impurity layer 28 also diffuses in the lateral direction, the inner peripheral end of the base region 29 is
Dive below the outer peripheral edge of the.
【００４５】次に、基板表面に、図９(ａ)〜(ｃ)に示す
ように、パターニングしたレジスト膜３１を形成し、ゲ
ート電極膜２１ａ、２１ｂの表面と、活性領域内のゲー
ト電極膜２１ａ近傍に位置するベース領域２９の表面と
を覆っておく。Next, as shown in FIGS. 9A to 9C, a patterned resist film 31 is formed on the surface of the substrate, and the surfaces of the gate electrode films 21a and 21b and the gate electrode film in the active region are formed. The surface of the base region 29 located near 21a is covered.
【００４６】この状態では、ベース領域２９の表面は、
部分的に基板上に露出しており、その状態の基板９の表
面にＰ型不純物を照射すると、図１０(ａ)〜(ｃ)に示す
ように、ベース領域２９の露出部分に不純物が注入さ
れ、Ｐ型の高濃度不純物層３２が形成される。In this state, the surface of the base region 29
When the surface of the substrate 9 is partially exposed on the substrate and the surface of the substrate 9 is irradiated with a P-type impurity, the impurity is implanted into the exposed portion of the base region 29 as shown in FIGS. Thus, a P-type high concentration impurity layer 32 is formed.
【００４７】次に、レジスト膜３１を除去した後、熱処
理し、Ｐ型の高濃度不純物層３２を拡散させると、図１
１(ａ)、(ｂ)に示すように、Ｐ型のオーミック領域３３
が形成される。このオーミック領域３３は、ベース領域
２９と同じく第２の導電型であり、ベース領域２９に接
続され、ベース領域２９とオーミック領域３３とで主拡
散領域が構成されている。Next, after removing the resist film 31, a heat treatment is performed to diffuse the P-type high-concentration impurity layer 32.
As shown in FIGS. 1A and 1B, the P-type ohmic region 33 is formed.
Is formed. The ohmic region 33 has the same second conductivity type as the base region 29, is connected to the base region 29, and the base region 29 and the ohmic region 33 form a main diffusion region.
【００４８】このオーミック領域３３とゲート電極膜２
１ａ及びゲート酸化膜１９とは、ほぼレジスト膜３１の
幅だけ離れている。The ohmic region 33 and the gate electrode film 2
1a and the gate oxide film 19 are almost apart from each other by the width of the resist film 31.
【００４９】また、このオーミック領域３３の底部は、
導電層２６内に位置しているが、ベース領域２９の底部
よりも深い位置まで拡散されている。The bottom of the ohmic region 33 is
Although located in conductive layer 26, it is diffused to a position deeper than the bottom of base region 29.
【００５０】なお、オーミック領域３３の表面濃度はベ
ース領域２９の表面濃度よりも大きくなっており、後述
するソース電極膜は、このオーミック領域３３とオーミ
ック接続され、その結果、ベース領域２９が低抵抗でソ
ース電極膜に接続されるようになっている。The surface concentration of the ohmic region 33 is higher than the surface concentration of the base region 29, and a source electrode film described later is ohmically connected to the ohmic region 33. As a result, the base region 29 has a low resistance. To connect to the source electrode film.
【００５１】次に、図１２(ａ)〜(ｃ)に示すように、基
板９の表面にパターニングしたレジスト膜３５を形成
し、その窓部３６内に、ゲート絶縁膜１９上に配置され
たゲート電極膜２１ａの表面と、そのゲート電極膜２１
ａから所定距離だけ離れた領域とを露出させる。即ち、
この窓部３６の形状は、ゲート電極膜２１ａよりも一回
り大きな相似形になっている。Next, as shown in FIGS. 12A to 12C, a patterned resist film 35 is formed on the surface of the substrate 9, and is disposed on the gate insulating film 19 in the window portion 36. The surface of the gate electrode film 21a and the gate electrode film 21
and a region separated by a predetermined distance from a. That is,
The shape of the window portion 36 is similar to the gate electrode film 21a and is slightly larger than the gate electrode film 21a.
【００５２】符号ｗは、窓部３６内に露出するゲート電
極膜２１ａの端部と窓部３６の縁部分との距離である。The symbol w represents the distance between the end of the gate electrode film 21a exposed in the window 36 and the edge of the window 36.
【００５３】この距離ｗの範囲には、ベース領域２９の
表面と、オーミック領域３３の一部表面が露出してい
る。In the range of the distance w, the surface of the base region 29 and a part of the surface of the ohmic region 33 are exposed.
【００５４】その状態で基板上にＮ型の不純物を照射す
ると、レジスト膜３５とゲート電極膜２１ａとがマスク
となり、それらで覆われていない部分にＮ型不純物が注
入される。図１３(ａ)、(ｂ)の符号３８は、その不純物
の注入によって形成されたＮ型の高濃度不純物層を示し
ている。When the substrate is irradiated with N-type impurities in this state, the resist film 35 and the gate electrode film 21a serve as a mask, and N-type impurities are implanted into portions not covered by the mask. Reference numeral 38 in FIGS. 13A and 13B indicates an N-type high-concentration impurity layer formed by implanting the impurity.
【００５５】このＮ型の高濃度不純物層３８は、ベース
領域２９とオーミック領域３３の内部の表面近傍に配置
されている。This N-type high-concentration impurity layer 38 is disposed near the surface inside the base region 29 and the ohmic region 33.
【００５６】次に、レジスト膜３５を除去した後、熱処
理し、高濃度不純物層３８を拡散させると、図１４
(ａ)、(ｂ)に示すように、Ｎ型のソース領域３９が形成
される。ゲート絶縁膜１９上のゲート電極膜２１ａは、
幹部２２1、２２2と接続部２３と枝部２４とが互いに接
続されており、Ｎ型の高濃度不純物層３８は、ゲート電
極膜２１ａの周囲に形成されているから、ソース領域３
９は、ゲート絶縁膜１９とその表面に配置されたゲート
電極膜２１ａとを取り囲んでおり、従って、ソース領域
３９は、全体がリング状に連続して形成されている。こ
の状態ではオーミック領域３３の中央部分は露出してい
る。Next, after removing the resist film 35, a heat treatment is performed to diffuse the high-concentration impurity layer 38.
As shown in (a) and (b), an N-type source region 39 is formed. The gate electrode film 21a on the gate insulating film 19 is
Since the trunk portions 22 1 and 22 2 , the connection portion 23 and the branch portion 24 are connected to each other, and the N-type high concentration impurity layer 38 is formed around the gate electrode film 21a, the source region 3
Reference numeral 9 surrounds the gate insulating film 19 and the gate electrode film 21a disposed on the surface thereof. Therefore, the entire source region 39 is continuously formed in a ring shape. In this state, the central portion of the ohmic region 33 is exposed.
【００５７】また、横方向拡散により、ソース領域３９
のゲート絶縁膜１９側の端部、即ちリング状のソース領
域の内周側の端部は、ゲート絶縁膜１９の下方位置まで
潜り込んでいるが、ベース領域２９よりも内側の位置に
止まっている。Further, the source region 39 is diffused by the lateral diffusion.
The end on the side of the gate insulating film 19, that is, the end on the inner peripheral side of the ring-shaped source region extends below the gate insulating film 19 but stops at a position inside the base region 29. .
【００５８】従って、Ｎ型のソース領域３９全体が、ベ
ース領域２９とオーミック領域３３とが形成するＰ型の
領域の内部に位置している。Therefore, the entire N-type source region 39 is located inside the P-type region formed by the base region 29 and the ohmic region 33.
【００５９】このソース領域３９の内周側の端部とベー
ス領域２９の縁部分との間には、ベース領域２９の外周
部分が存しており、この部分の表面には、ゲート絶縁膜
１９とゲート電極膜２１ａとが配置されている。An outer peripheral portion of the base region 29 exists between an inner peripheral end of the source region 39 and an edge portion of the base region 29, and the surface of this portion has a gate insulating film 19. And a gate electrode film 21a.
【００６０】符号４０は、ソース領域３９の内周側の端
部とベース領域２９の縁部分との間のベース領域２９で
あり、ゲート電極膜２１ａに正電圧が印加されると表面
がＮ型に反転し、ソース領域３９と導電層２６とが電気
的に接続されるので、チャネル領域と呼ばれている。Reference numeral 40 denotes a base region 29 between the inner peripheral end of the source region 39 and the edge of the base region 29. When a positive voltage is applied to the gate electrode film 21a, the surface thereof becomes N-type. Since the source region 39 and the conductive layer 26 are electrically connected to each other, it is called a channel region.
【００６１】チャネル領域４０は、活性領域内のゲート
電極膜２１ａの縁部分に沿って配置されており、従っ
て、チャネル領域４０は、ゲート電極膜２１ａの形状に
従った凹凸を有するリング形状になっている。The channel region 40 is arranged along the edge of the gate electrode film 21a in the active region. Therefore, the channel region 40 has a ring shape having irregularities according to the shape of the gate electrode film 21a. ing.
【００６２】チャネル領域４０で囲まれた部分の導電層
２６は、ゲート電極膜２１ａの幹部２２1、２２2の下方
位置と、接続部２３の下方位置と、複数の枝部２４の下
方位置が、それぞれ幹部２２1、２２2、接続部２３、枝
部２４と同じ形状の幹部、接続部、枝部となっている
が、その大きさは、チャネル領域４０がゲート絶縁膜１
９の下方に横方向拡散した分だけ、ゲート電極膜２１ａ
よりも小さくなっている。The portion of the conductive layer 26 surrounded by the channel region 40 has a position below the trunk portions 22 1 and 22 2 of the gate electrode film 21 a, a position below the connecting portion 23, and a position below the plurality of branch portions 24. The trunks 22 1 , 22 2 , the connection 23, and the branch 24 have the same shape as the trunk, the connection, and the branch, respectively.
9, the gate electrode film 21a is diffused laterally below the gate electrode film 21a.
Is smaller than.
【００６３】次に、ＣＶＤ法によって基板表面にシリコ
ン酸化膜を形成した後、エッチングによってパターニン
グし、層間絶縁膜を形成する。図１５(ａ)、(ｂ)の符号
４１は、その層間絶縁膜を示しており、三種類の開口４
２ａ、４２ｂ、４２ｃが形成されている。Next, after a silicon oxide film is formed on the substrate surface by the CVD method, it is patterned by etching to form an interlayer insulating film. Reference numeral 41 in FIGS. 15A and 15B indicates the interlayer insulating film, and three types of openings 4 are provided.
2a, 42b and 42c are formed.
【００６４】三種類の開口４２ａ、４２ｂ、４２ｃは、
互いに分離されており、第１の開口４２ａは、フィール
ド絶縁膜１６よりも内側の活性領域内に配置されてお
り、その底面には、オーミック領域３３の表面と、ソー
ス領域３９の表面とが露出されている。The three types of openings 42a, 42b, 42c are
The first openings 42a are separated from each other and are arranged in the active region inside the field insulating film 16, and the bottom surface exposes the surface of the ohmic region 33 and the surface of the source region 39. Have been.
【００６５】第２の開口４２ｂは、フィールド絶縁膜１
６上のゲート電極膜２１ｂ上に配置されており、その底
面には、フィールド絶縁膜１６上に配置されたゲート電
極膜２１ｂの表面が露出されている。The second opening 42b is formed in the field insulating film 1
The gate electrode film 21b on the field insulating film 16 is exposed on the bottom surface of the gate electrode film 21b.
【００６６】また、第３の開口４２ｃは、幹部２２1、
２２2上に部分的に配置されており、その底面には、活
性領域内に位置するゲート電極膜２１ａ表面が露出され
ている。Further, the third opening 42c is provided for the trunk 22 1 ,
22 2 on which is partially disposed, on its bottom surface, a gate electrode film 21a surface located in the active region is exposed.
【００６７】次に、基板９の表面にアルミニウム薄膜を
全面成膜し、パターニングし、図１６に示すように、ソ
ース電極膜４５とゲート接続膜４６とを形成する。ソー
ス電極膜４５とゲート接続膜４６とは、パターニングの
際に互いに分離されており、電気的に絶縁されている。
ソース電極膜４５とゲート接続膜４６の間には、層間絶
縁膜４１表面が露出している。Next, an aluminum thin film is entirely formed on the surface of the substrate 9 and is patterned to form a source electrode film 45 and a gate connection film 46 as shown in FIG. The source electrode film 45 and the gate connection film 46 are separated from each other during patterning and are electrically insulated.
The surface of the interlayer insulating film 41 is exposed between the source electrode film 45 and the gate connection film 46.
【００６８】図１７(ａ)、(ｂ)は、図１６のＡ−Ａ線、
Ｂ−Ｂ線の截断面図である。この図１７(ａ)、(ｂ)に示
されるとおり、ソース電極膜４５は、オーミック領域３
３とソース領域３９とに接続されている。従って、チャ
ネル領域４０を含むベース領域２９とオーミック領域３
３とから成るＰ型の主拡散領域と、Ｎ型のソース領域３
９とは電気的に短絡されている。FIGS. 17 (a) and 17 (b) are sectional views taken along line AA of FIG.
It is a sectional view of the BB line. As shown in FIGS. 17A and 17B, the source electrode film 45 is
3 and the source region 39. Therefore, the base region 29 including the channel region 40 and the ohmic region 3
3 and a N-type source region 3
9 is electrically short-circuited.
【００６９】ソース電極膜４５は、第３の開口４２ｃを
よけるように配置されており、開口４２ｃが位置する部
分ではくびれて形成されている。ソース電極膜４５はゲ
ート電極膜２１ａとは接触しないようになっている。The source electrode film 45 is disposed so as to avoid the third opening 42c, and is formed to be narrow at a portion where the opening 42c is located. The source electrode film 45 does not contact the gate electrode film 21a.
【００７０】くびれた部分には、ゲート接続膜４６が張
り出しており、第３の開口４２ｃ内に充填されている。
従って、ゲート接続膜４６は、幹部２２1、２２2の位置
でゲート電極膜２１ａに接続されている。符号５１は、
幹部２２1、２２2上に張り出した部分のゲート接続膜４
６を示している。The gate connection film 46 protrudes from the constricted portion and fills the third opening 42c.
Therefore, the gate connection film 46 is connected to the gate electrode film 21a at the positions of the trunks 22 1 and 22 2 . Reference numeral 51 is
The gate connection film 4 in the portion protruding on the trunks 22 1 and 22 2
6 is shown.
【００７１】また、ゲート接続膜４６は、第２の開口４
２ｂ内にも充填され、その底面に位置するゲート電極膜
２１ｂにも接続されている。従って、ゲート電極膜２１
ａ、２１ｂ同士は、ゲート接続膜４６によって接続され
ている。The gate connection film 46 is formed in the second opening 4
2b, and is also connected to the gate electrode film 21b located on the bottom surface. Therefore, the gate electrode film 21
a and 21b are connected by a gate connection film 46.
【００７２】また、ゲート接続膜４６は、フィールド絶
縁膜１６の大面積に形成されたパッド部分２７の上では
大面積に形成されており、この部分がゲートパッドとし
て用いられるようになっている。The gate connection film 46 is formed in a large area on the pad portion 27 formed in a large area of the field insulating film 16, and this portion is used as a gate pad.
【００７３】次に、ＣＶＤ法により、基板９の表面(ソ
ース電極膜４５とゲート接続膜４６と層間絶縁膜４１の
表面)にシリコン酸化物薄膜を形成し、パターニングし
て図１８、図１９(ａ)、(ｂ)に示すように、保護膜４８
を形成する。この保護膜４８は、開口を２個有してお
り、一方の開口５３の底面に、ソース電極膜４５を露出
させてソースパッドとし、他方の開口５４の底面にゲー
ト接続膜４６表面を露出させ、ゲートパッドとすると、
後工程において、ソースパッドとゲートパッドにそれぞ
れ金属細線の一端を接続し、他端をリードに接続する
と、ソース電極膜４５とゲート電極膜２１ａとが外部回
路に接続できるようになる。Next, a silicon oxide thin film is formed on the surface of the substrate 9 (the surface of the source electrode film 45, the gate connection film 46, and the interlayer insulating film 41) by the CVD method, and is patterned, as shown in FIGS. a) and (b), as shown in FIG.
To form The protective film 48 has two openings. The source electrode film 45 is exposed on the bottom surface of one opening 53 to serve as a source pad, and the gate connection film 46 surface is exposed on the bottom surface of the other opening 54. , Gate pad,
In a later step, when one end of the thin metal wire is connected to the source pad and the gate pad, and the other end is connected to the lead, the source electrode film 45 and the gate electrode film 21a can be connected to an external circuit.
【００７４】保護膜４８の形成後、基板９の裏面側に露
出した低抵抗層１１の表面に、低抵抗層１１とオーミッ
ク接合を形成する金属膜を成膜し、図２０(ａ)、(ｂ)に
示すように、ドレイン電極膜４９とすると、本発明の電
界効果トランジスタ１が得られる。After the formation of the protective film 48, a metal film for forming an ohmic junction with the low-resistance layer 11 is formed on the surface of the low-resistance layer 11 exposed on the back surface of the substrate 9, as shown in FIGS. As shown in b), when the drain electrode film 49 is used, the field effect transistor 1 of the present invention can be obtained.
【００７５】この電界効果トランジスタ１は、１枚のシ
リコンウェハー内に複数個形成されており、各電界効果
トランジスタ１は、後工程であるダイシング工程におい
て、バラバラに切り離される。A plurality of the field effect transistors 1 are formed in one silicon wafer, and the respective field effect transistors 1 are cut apart in a later dicing process.
【００７６】本発明の電界効果トランジスタ１の、ソー
ス領域３９と、チャネル領域４０と、導電層２６との相
対的な位置関係を図２１(ａ)に示す。チャネル領域４０
で囲われた部分はドレイン領域になっており、ドレイン
領域内の、幹部２２1、２２2の下方位置には、図２１
(ｂ)に示すように、浮遊電位領域１５が配置されてい
る。FIG. 21A shows the relative positional relationship between the source region 39, the channel region 40, and the conductive layer 26 of the field effect transistor 1 of the present invention. Channel region 40
21 is a drain region. In the drain region, the portion below the trunks 22 1 and 22 2 is shown in FIG.
As shown in (b), a floating potential region 15 is provided.
【００７７】この電界効果トランジスタ１は、ソース電
極膜４５が接地電位に接続され、ドレイン電極膜４９に
正電圧が印加された状態で、ゲート電極膜２１ａに、ス
レッショルド電圧以上の正電圧を印加すると、Ｐ型のチ
ャネル領域４０表面にＮ型の反転層が形成され、ドレイ
ン領域とソース領域３９とが反転層で接続され、電界効
果トランジスタ１が導通する。In the field effect transistor 1, when a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode film 21a in a state where the source electrode film 45 is connected to the ground potential and a positive voltage is applied to the drain electrode film 49. An N-type inversion layer is formed on the surface of the P-type channel region 40, the drain region and the source region 39 are connected by the inversion layer, and the field-effect transistor 1 conducts.
【００７８】その導通した状態からゲート電極膜２１ａ
を接地電位に接続すると、反転層は消滅し、電界効果ト
ランジスタ１は遮断する。From the conductive state, the gate electrode film 21a
Is connected to the ground potential, the inversion layer disappears, and the field effect transistor 1 is cut off.
【００７９】ソース電極膜４５が接地電位に接続され、
ドレイン電極膜４９に正電圧が印加された状態では、チ
ャネル領域４０と、ベース領域２９と、オーミック領域
３３と、第２のガードリング領域１４とを含むＰ型の主
拡散領域と、Ｎ型の導電層２６及び高抵抗層１２の間の
ＰＮ接合は逆バイアスされており、空乏層は導電層２６
側に向かって伸びている。即ち、空乏層は、チャネル領
域４０で囲まれたドレイン領域の内部に向かって伸びて
いる。The source electrode film 45 is connected to the ground potential,
When a positive voltage is applied to the drain electrode film 49, the P-type main diffusion region including the channel region 40, the base region 29, the ohmic region 33, the second guard ring region 14, and the N-type The PN junction between the conductive layer 26 and the high resistance layer 12 is reverse biased, and the depletion layer is
Extending towards the side. That is, the depletion layer extends toward the inside of the drain region surrounded by the channel region 40.
【００８０】上述のように、ゲート電極膜２１ａの幹部
２２1、２２2下方位置には、図２１(ｂ)に示すように、
浮遊電位領域１５が配置されている。この浮遊電位領域
１５の両端部は、チャネル領域４０には接しておらず、
浮遊電位に置かれている。As described above, the lower portions of the trunk portions 22 1 and 22 2 of the gate electrode film 21a are located as shown in FIG.
A floating potential region 15 is provided. Both ends of the floating potential region 15 are not in contact with the channel region 40,
Being at floating potential.
【００８１】また、第１のガードリング領域１３も浮遊
電位に置かれており、浮遊電位拡散層１５は、第１のガ
ードリング領域１３が高抵抗層１２内に形成される空乏
層の表面を伸ばすのと同じように、導電層２６内に形成
される空乏層を伸ばし、耐圧を向上させる。The first guard ring region 13 is also set at the floating potential, and the floating potential diffusion layer 15 is used to cover the surface of the depletion layer where the first guard ring region 13 is formed in the high resistance layer 12. Like the extension, the depletion layer formed in the conductive layer 26 is extended to improve the breakdown voltage.
【００８２】上記実施例では、導電層２６を形成させる
Ｎ型の不純物は、図３(ａ)〜(ｃ)に示したように、フィ
ールド絶縁膜１６が配置された部分を除き、基板９の表
面に全面的に注入し、高濃度不純物層１８を形成し、そ
の高濃度不純物層１８の拡散によって導電層２６を形成
した。In the above embodiment, the N-type impurity for forming the conductive layer 26 is formed on the substrate 9 except for the portion where the field insulating film 16 is disposed, as shown in FIGS. The high-concentration impurity layer 18 was formed by implanting the whole surface, and the conductive layer 26 was formed by diffusion of the high-concentration impurity layer 18.
【００８３】従って、上記実施例の電界効果トランジス
タ１では、チャネル領域４０の内側のドレイン領域の内
部の表面側には、導電層２６が全面的に配置されてた
が、本発明の電界効果トランジスタは、それに限定され
るものではなく、ドレイン領域内部の表面側には、導電
層２６を部分的に配置することができる。Therefore, in the field effect transistor 1 of the above embodiment, the conductive layer 26 is entirely disposed on the surface inside the drain region inside the channel region 40. However, the present invention is not limited to this, and the conductive layer 26 can be partially disposed on the surface side inside the drain region.
【００８４】例えば、Ｎ型の高濃度不純物を注入する際
に、パターニングしたレジストマスクを配置しておき、
高抵抗層１２の表面に選択的に注入すると、Ｎ型の高濃
度不純物層１８を、チャネル領域４０で環状に囲われた
ドレイン領域内に部分的に形成することができる。For example, when implanting an N-type high-concentration impurity, a patterned resist mask is arranged,
When selectively implanted into the surface of the high-resistance layer 12, the N-type high-concentration impurity layer 18 can be partially formed in the drain region circularly surrounded by the channel region 40.
【００８５】図２２は、その場合のチャネル領域４０と
導電層２６との位置関係を示す図である。チャネル領域
４０の、ドレイン領域の内側に突き出た角部分５５の近
傍には、導電層２６が配置されておらず、高抵抗層１２
表面が露出している。従って、角部分５５では、チャネ
ル領域４０と高抵抗層１２との間にＰＮ接合が形成され
るため、そのＰＮ接合が逆バイアスされた場合には、角
部分５５から高抵抗層１２内に向かい、空乏層が伸びや
すくなっている。そのため、この構造の電界効果トラン
ジスタでは耐圧が高くなる。FIG. 22 shows a positional relationship between channel region 40 and conductive layer 26 in that case. The conductive layer 26 is not disposed near the corner portion 55 of the channel region 40 protruding inside the drain region.
The surface is exposed. Accordingly, a PN junction is formed between the channel region 40 and the high-resistance layer 12 at the corner 55, and when the PN junction is reverse-biased, the PN junction flows from the corner 55 into the high-resistance layer 12. The depletion layer is easy to grow. Therefore, the field-effect transistor having this structure has a high breakdown voltage.
【００８６】次に、一層耐圧が高い電界効果トランジス
タについて説明する。その電界効果トランジスタは、図
２３に示すように上記電界効果トランジスタ１と同じ構
造であり、異なる点は、活性領域内のゲート絶縁膜と、
ゲート電極膜の平面形状である。Next, a field effect transistor having a higher withstand voltage will be described. The field effect transistor has the same structure as the field effect transistor 1 as shown in FIG. 23, and differs from the field effect transistor 1 in that a gate insulating film in an active region and
This is a planar shape of the gate electrode film.
【００８７】各拡散層や薄膜は、上記工程と同じ工程で
形成されるので、同じ符号を付すと、符号７０は、二重
の環を形成するソース領域３９及びチャネル領域４０
と、チャネル領域４０で囲われた高抵抗層１２と、導電
層２６と、浮遊電位領域１５とが形成する平面形状を示
している。Since each of the diffusion layers and thin films is formed in the same step as the above-mentioned steps, the same reference numerals are used to denote the source region 39 and the channel region 40 forming a double ring.
And a plan shape formed by the high-resistance layer 12, the conductive layer 26, and the floating potential region 15 surrounded by the channel region 40.
【００８８】高抵抗層１２と導電層２６とが形成するＮ
型の領域のうち、チャネル領域４０で囲われた部分の平
面形状は、上記実施例と同様に、２本の幹部２２1、２
２2と、一本の接続部２３と複数本の枝部２４とで構成
されている。幹部２２1、２２2のうち、枝部２４の間で
は、チャネル領域４０が、チャネル領域４０で囲んだＮ
型の領域の内側に向けて膨出されており、膨出部分７１
が形成されている。The N formed by the high resistance layer 12 and the conductive layer 26
Of the mold region, the planar shape of the portion surrounded by the channel region 40 is the same as in the above embodiment, and the two trunk portions 22 1 , 2 2
And 2 2, and a single connecting portion 23 and a plurality of branch portions 24. Between the branch portions 24 of the trunk portions 22 1 and 22 2 , the channel region 40
The bulging portion 71 bulges toward the inside of the mold area.
Are formed.
【００８９】従って、チャネル領域４０とＮ型の領域と
が形成するｐｎ接合は、この部分７１では、球状接合よ
りも緩やかに曲がっており、球状接合のアバランシェ降
伏電圧よりも大きな耐圧が得られるようになっている。Therefore, the pn junction formed by the channel region 40 and the N-type region is bent more gradually at this portion 71 than the spherical junction, so that a breakdown voltage higher than the avalanche breakdown voltage of the spherical junction can be obtained. It has become.
【００９０】他方、枝部２４の先端部分７２では、枝部
２４を構成する導電層２６の表面の三辺７５ａ、７６、
７５ｂは直角に交わっている。即ち、先端部分７２で
は、チャネル領域４０は直角に折れ曲がっており、従っ
て、チャネル領域４０と導電層２６とが形成するｐｎ接
合の表面部分も、直角に折れ曲がっている。On the other hand, at the tip end portion 72 of the branch portion 24, three sides 75a, 76 on the surface of the conductive layer 26 forming the branch portion 24 are formed.
75b intersects at right angles. That is, in the tip portion 72, the channel region 40 is bent at a right angle, and accordingly, the surface portion of the pn junction formed by the channel region 40 and the conductive layer 26 is also bent at a right angle.
【００９１】この先端部分７２では、空乏層は導電層２
６の内側に広がるから、三辺７５ａ、７６、７５ｂの交
点が形成する２個の頂点７７ａ、７７ｂの部分でも、ア
バランシェ降伏電圧は円筒接合よりも大きくなってい
る。In the tip portion 72, the depletion layer is the conductive layer 2
6, the avalanche breakdown voltage is higher than that of the cylindrical junction at the two apexes 77a and 77b formed by the intersection of the three sides 75a, 76 and 75b.
【００９２】導電層２６は、各枝部２４の先端部分７２
から膨出部分７１近傍まで配置されており、膨出部分７
１の付近には配置されていない。従って、膨出部分７１
ではチャネル領域４０と高抵抗層１２とがｐｎ接合を形
成するので、空乏層が高抵抗層１２側に広がりやすく、
アバランシェ降伏電圧が高くなっている。The conductive layer 26 has a tip portion 72 of each branch portion 24.
From the bulging portion 71 to the vicinity of the bulging portion 71.
It is not arranged near 1. Therefore, the bulging portion 71
In this case, since the channel region 40 and the high resistance layer 12 form a pn junction, the depletion layer easily spreads to the high resistance layer 12 side.
Avalanche breakdown voltage is high.
【００９３】また、この平面形状７０では、枝部２４
の、ソース領域３９で囲われた領域の内側に向けて突き
出された先端部分７２が半円形ではなく、矩形になって
いるため、チャネル領域４０の長さが、半円形にした場
合よりも長く、導通抵抗が低くなっている。In this planar shape 70, the branch portion 24
Since the tip portion 72 protruding inward of the region surrounded by the source region 39 is not semicircular but rectangular, the length of the channel region 40 is longer than that in the case of semicircular shape. , The conduction resistance is low.
【００９４】図２４の符号８０は、ソース電極膜、ゲー
ト電極膜、及びシリコン酸化膜等の薄膜を省略した状態
の基板９表面であり、枝部２４の先端が半円形にされた
場合の平面形状を示している。また、符号７３は、その
円形部分を示している。この円形部分７３の半径をＲと
すると、この円形部７３のチャネル幅はπ×Ｒであるの
に対し、図２３の平面形状７０の先端部分７２では、チ
ャネル長は４×Ｒになるから、枝部２４の先端は、矩形
である方が優れている。Reference numeral 80 in FIG. 24 denotes the surface of the substrate 9 in which the thin film such as the source electrode film, the gate electrode film, and the silicon oxide film is omitted, and is a flat surface when the tip of the branch portion 24 is made semicircular. The shape is shown. Reference numeral 73 indicates the circular portion. Assuming that the radius of the circular portion 73 is R, the channel width of the circular portion 73 is π × R, whereas the channel length of the tip portion 72 of the planar shape 70 in FIG. It is better for the tip of the branch portion 24 to be rectangular.
【００９５】上記実施例では、ベース領域３３の内周の
縁とオーミック領域３３の内周の縁との間の間隔は一定
であったが、本発明はそれに限定されるものではない。
例えば、オーミック領域３３の内周の縁の一部が、ベー
ス領域３２の内周を超えて、チャネル領域４０で囲われ
たＮ型の領域に突き出た構造の電界効果トランジスタも
含まれる。In the above embodiment, the interval between the inner peripheral edge of the base region 33 and the inner peripheral edge of the ohmic region 33 is constant, but the present invention is not limited to this.
For example, a field effect transistor having a structure in which a part of the inner periphery of the ohmic region 33 protrudes beyond the inner periphery of the base region 32 and protrudes into an N-type region surrounded by the channel region 40 is also included.
【００９６】図２８の符号８１は、その一例の平面形状
であり、ソース電極膜、ゲート電極膜、及びシリコン酸
化膜等の薄膜と、第１、第２のガードリング領域１３、
１４は省略してある。この平面形状８１では、オーミッ
ク領域３３の平面形状が異なる他は、基板９の深さ方向
の構造は、上記各実施例と同じであるので、拡散層の符
号や薄膜の符号は、上記実施例と同じ符号を付す。Reference numeral 81 in FIG. 28 denotes an example of the planar shape, which includes thin films such as a source electrode film, a gate electrode film, and a silicon oxide film, and the first and second guard ring regions 13.
14 is omitted. In this planar shape 81, except that the planar shape of the ohmic region 33 is different, the structure in the depth direction of the substrate 9 is the same as that of each of the above-described embodiments. The same reference numerals are used.
【００９７】図２８の符号８８は、チャネル領域４０で
囲われたＮ型の領域の内側に向けて突き出された膨出部
分であり、この膨出部分は半円形にされ、且つ、半円形
の膨出部分８８の一部であるオーミック領域３３は、他
の部分のオーミック領域３３の幅よりも広がっている。Reference numeral 88 in FIG. 28 denotes a bulging portion protruding toward the inside of the N-type region surrounded by the channel region 40. This bulging portion is formed into a semicircular shape, and The ohmic region 33 which is a part of the swelled portion 88 is wider than the width of the ohmic region 33 in the other portion.
【００９８】即ち、この平面形状では、膨出部分８８の
オーミック領域３３の方が、枝部２４の直線部分の間に
位置するオーミック領域３３よりも、チャネル領域４０
で囲われたＮ型の領域の内側に向けて膨らんでおり、膨
出部分８８のオーミック領域３３の縁は、少なくともソ
ース領域３９の内周の縁を超えてＮ型の領域の内側に向
けて広がっている。That is, in this planar shape, the ohmic region 33 of the bulging portion 88 is larger than the ohmic region 33 located between the linear portions of the branch portion 24.
Bulges toward the inside of the N-type region surrounded by the circle, and the edge of the ohmic region 33 of the bulging portion 88 extends at least beyond the inner periphery of the source region 39 toward the inside of the N-type region. It has spread.
【００９９】膨出部分８８以外の形状は、第１の実施例
の電界効果トランジスタ１と同じ形状である。従って、
この平面形状８１を構成する枝部２４の側辺部分のＣ−
Ｃ線断線面の製造工程を説明するための図面は、図１、
２等のＡ−Ａ線断面図の部分の製造工程を説明するため
の図面と同じである。The shape other than the bulging portion 88 is the same as that of the field effect transistor 1 of the first embodiment. Therefore,
C- of the side portion of the branch portion 24 forming the planar shape 81
Drawings for explaining the manufacturing process of the C-line broken surface are shown in FIGS.
It is the same as the drawing for explaining the manufacturing process of the portion of the cross section along the line AA such as 2.
【０１００】この平面形状８１の形成手順を説明する
と、先ず、基板９の高抵抗層１２内部の表面側に、Ｐ型
の第１、第２のガードリング領域１３、１４が形成され
た状態は、Ｃ−Ｃ線断面図の部分については図１(ｂ)に
示されており、Ｄ−Ｄ線断面図については図３４(ａ)に
示されている。この状態では、図１(ｃ)の部分に相当す
る部分には、浮遊電位領域１５が形成されている。The procedure for forming the planar shape 81 will be described. First, the state in which the P-type first and second guard ring regions 13 and 14 are formed on the surface inside the high resistance layer 12 of the substrate 9 is as follows. , CC line sectional view is shown in FIG. 1B, and a DD line sectional view is shown in FIG. In this state, a floating potential region 15 is formed in a portion corresponding to the portion in FIG.
【０１０１】図３４〜図３９は、Ｄ−Ｄ線断面図の部分
を説明するための工程図である。その状態から、図２
(ｂ)と図３４(ｂ)に示すように、高抵抗層１２内部の表
面近傍にＮ型の高濃度不純物層１８を形成し、図３(ｂ)
と図３４(ｃ)に示すように、熱酸化法によってゲート絶
縁膜１９を形成する。FIG. 34 to FIG. 39 are process diagrams for explaining the portion taken along the line DD. From that state, FIG.
As shown in FIG. 3B and FIG. 34B, an N-type high-concentration impurity layer 18 is formed near the surface inside the high-resistance layer 12, and FIG.
Then, as shown in FIG. 34C, the gate insulating film 19 is formed by a thermal oxidation method.
【０１０２】次に、図４(ｂ)と図３５(ａ)に示すよう
に、ゲート絶縁膜１９表面に、パターニングされたポリ
シリコン薄膜から成るゲート電極膜２１ａ、２１ｂを形
成した後、そのゲート電極膜２１ａ、２１ｂをマスクに
用いて、図５(ａ)と図３５(ｂ)に示すように、ゲート絶
縁膜１９をエッチングした後、高濃度不純物層１８を拡
散し、図６(ａ)と図３５(ｃ)に示すように、Ｎ型の導電
層２６を形成する。この導電層２６の深さは、上記各実
施例と同様に、第１、第２のガードリング領域１３、１
４の深さよりも浅く形成する。Next, as shown in FIGS. 4B and 35A, gate electrode films 21a and 21b made of a patterned polysilicon thin film are formed on the surface of the gate insulating film 19, and then the gate electrode films 21a and 21b are formed. As shown in FIGS. 5A and 35B, the gate insulating film 19 is etched using the electrode films 21a and 21b as a mask, and then the high-concentration impurity layer 18 is diffused. Then, as shown in FIG. 35C, an N-type conductive layer 26 is formed. The depth of the conductive layer 26 is the same as that of each of the above embodiments, and the first and second guard ring regions 13, 1
4 shallower than the depth of FIG.
【０１０３】次に、ゲート電極膜２１ａ、２１ｂをマス
クに用い、導電層２６表面にＰ型の不純物を注入し、図
７(ａ)と図３６(ａ)に示すように、導電層２６内部の表
面側に、Ｐ型の高濃度不純物層２８を形成した後、その
高濃度不純物層２８を拡散し、図８(ａ)と図３６(ｂ)に
示すように、Ｐ型のベース領域２９を形成する。Next, using the gate electrode films 21a and 21b as a mask, a P-type impurity is implanted into the surface of the conductive layer 26, and as shown in FIGS. 7 (a) and 36 (a), After a P-type high-concentration impurity layer 28 is formed on the surface side of the substrate, the high-concentration impurity layer 28 is diffused to form a P-type base region 29, as shown in FIGS. 8A and 36B. To form
【０１０４】次に、図９(ｂ)と図３６(ｃ)に示すよう
に、ゲート電極膜２１ａ、２１ｂ上にパターニングした
レジスト膜３１を形成する。このとき、膨出部分８８と
なる部分では、レジスト膜３１は、ゲート電極膜２１ａ
上にだけ配置し、ゲート電極膜２１ａの側方位置に露出
するベース領域２９上にははみ出ないようにしておく。Next, as shown in FIGS. 9B and 36C, a patterned resist film 31 is formed on the gate electrode films 21a and 21b. At this time, in the portion to be the swelling portion 88, the resist film 31 is covered with the gate electrode film 21a.
The gate electrode film 21a is arranged so as not to protrude from the base region 29 exposed at the side position of the gate electrode film 21a.
【０１０５】上記第１の実施例では、図９(ｃ)に示すよ
うに、ゲート電極膜２１ａの端部から、ベース領域２９
上に位置するレジスト膜３１の幅Ｄ1だけ離れた位置ま
でレジスト膜３１で覆われている。In the first embodiment, as shown in FIG. 9C, the base region 29 extends from the end of the gate electrode film 21a.
Are covered with the resist film 31 to a position apart by the width D 1 of the resist film 31 located above.
【０１０６】この状態で、ベース領域２９の内側にＰ型
の不純物を注入し、図１０(ｂ)と図３７(ａ)に示すよう
に、ベース領域２９内の表面近傍に、Ｐ型の高濃度不純
物層３２を形成し、レジスト膜３１を除去した後拡散す
ると、図１１(ａ)と図３７(ｂ)に示すようにオーミック
領域３３が形成される。In this state, a P-type impurity is implanted inside the base region 29, and as shown in FIG. 10B and FIG. When the impurity layer 32 is formed and the resist film 31 is removed and then diffused, an ohmic region 33 is formed as shown in FIGS. 11A and 37B.
【０１０７】オーミック領域３３の横方向拡散により、
オーミック領域３３の端部は、ゲート電極膜２１ａの下
に位置するゲート絶縁膜１９の下方位置まで潜り込む
が、上記第１の実施例では、Ｐ型の高濃度不純物層３２
の端部は、ベース領域２９上のレジスト膜３１の幅Ｄ1
だけゲート絶縁膜１９の端部から離れていたため、オー
ミック領域３３の端部は、横方向拡散の距離から、幅Ｄ
1だけ差し引いた距離だけ、ゲート絶縁膜１９の下方に
潜り込む。Due to the lateral diffusion of the ohmic region 33,
Although the end of the ohmic region 33 extends below the gate insulating film 19 located below the gate electrode film 21a, in the first embodiment, the P-type high-concentration impurity layer 32 is formed.
Is the width D 1 of the resist film 31 on the base region 29.
Only the distance from the end of the gate insulating film 19, the end of the ohmic region 33 has a width D due to the lateral diffusion distance.
It sinks below the gate insulating film 19 by a distance subtracted by one .
【０１０８】他方、膨出部分８８では、ベース領域２９
上のレジスト膜３１の幅Ｄ2は、上記幅Ｄ1よりも小さ
く、ゼロに近くなっているため、オーミック領域３３の
端部は、横方向拡散の距離だけゲート絶縁膜１９の下方
に潜り込む。On the other hand, in the bulging portion 88, the base region 29
Since the width D 2 of the upper resist film 31 is smaller than the width D 1 and is close to zero, the end of the ohmic region 33 sinks below the gate insulating film 19 by a lateral diffusion distance.
【０１０９】この状態では、オーミック領域３３とベー
ス領域２９とが接続され、１個の櫛形のパターンの主拡
散領域が形成される。In this state, the ohmic region 33 and the base region 29 are connected to form a single comb-shaped main diffusion region.
【０１１０】その状態で、図１２(ｂ)と図３７(ｃ)に示
すように、オーミック領域３３の表面に、パターニング
したレジスト膜３５を形成する。このレジスト膜３５の
端部は、ゲート電極膜２１ａの端部から所定距離だけ離
間しており、レジスト膜３５の端部とゲート電極膜２１
ａの間には、オーミック領域３３又はベース領域２９の
表面が露出している。In this state, a patterned resist film 35 is formed on the surface of the ohmic region 33 as shown in FIGS. 12B and 37C. The end of the resist film 35 is separated from the end of the gate electrode film 21a by a predetermined distance, and the end of the resist film 35 and the gate electrode film 21a.
The surface of the ohmic region 33 or the base region 29 is exposed between a.
【０１１１】その状態で、Ｎ型の不純物を注入すると、
図１３(ａ)と図３８(ａ)に示すように、レジスト膜３５
とゲート電極膜２１ａの間の位置に、Ｎ型の高濃度不純
物層３８が形成され、次いで、レジスト膜３５を除去し
た後、拡散すると、図１４(ａ)と図３８(ｂ)に示すよう
に、オーミック領域３３とベース領域２９とで形成され
るＰ型の領域内に、ソース領域３９が形成される。In this state, when an N-type impurity is implanted,
As shown in FIGS. 13A and 38A, the resist film 35
An N-type high-concentration impurity layer 38 is formed between the gate electrode film 21a and the gate electrode film 21a. After the resist film 35 is removed and then diffused, as shown in FIGS. 14A and 38B. Then, a source region 39 is formed in a P-type region formed by the ohmic region 33 and the base region 29.
【０１１２】このソース領域３９は、ゲート電極膜２１
ａの内周の縁に沿った櫛形のリング形状になっている。
リング形状のソース領域３９の内側の縁は、ゲート電極
膜２１ａの下のゲート絶縁膜１９の下方位置に潜り込ん
でいる。This source region 39 is formed on the gate electrode film 21.
It has a comb-like ring shape along the inner peripheral edge of a.
The inner edge of the ring-shaped source region 39 extends below the gate insulating film 19 below the gate electrode film 21a.
【０１１３】また、膨出部分８８を除く枝部２４や幹部
２２1、２２2及び接続部２３では、ソース領域３９の内
側の縁よりも内側の基板９内部の表面側には、ベース領
域２９が位置しており、ソース領域３９の内側の縁とベ
ース領域２９の内側の縁との間は、チャネル領域４０に
なっている。In the branch portion 24, the trunk portions 22 1 , 22 2 and the connection portion 23 excluding the swelling portion 88, the base region 29 on the surface side inside the substrate 9 inside the inner edge of the source region 39. Are located, and a channel region 40 is formed between the inner edge of the source region 39 and the inner edge of the base region 29.
【０１１４】膨出部分８８では、ソース領域３９の内側
の縁よりも内側の基板９の表面には、ベース領域２９の
内周の縁を超えてオーミック領域３３が横方向拡散され
ている。従って、膨出部分８８では、オーミック領域３
３及びベース領域２９が形成するＰ型の領域の内側の縁
と、ソース領域３９の内側の縁との間の位置の、基板９
内部の表面近傍には、オーミック領域３３が存してい
る。In the swollen portion 88, the ohmic region 33 is laterally diffused on the surface of the substrate 9 inside the inner edge of the source region 39 beyond the inner edge of the base region 29. Therefore, in the bulging portion 88, the ohmic region 3
3 and a base region 29 at a position between the inner edge of the P-type region formed by the base region 29 and the inner edge of the source region 39.
An ohmic region 33 exists near the inner surface.
【０１１５】符号５２は、膨出部分８８のソース領域３
９の内周の縁とオーミック領域３３の内周の縁との間の
オーミック領域３３の表面近傍部分で形成されるチャネ
ル領域を示している。このチャネル領域５２の表面がＮ
型に反転すれば、膨出部分８８においても、ソース領域
３９とチャネル領域４０、５２で囲われた部分のＮ型の
領域２６とが反転層によって接続される。Reference numeral 52 denotes the source region 3 of the bulging portion 88.
9 shows a channel region formed in a portion near the surface of the ohmic region 33 between the inner peripheral edge of the ohmic region 9 and the inner peripheral edge of the ohmic region 33. The surface of this channel region 52 is N
If the shape is reversed, the source region 39 and the N-type region 26 in the portion surrounded by the channel regions 40 and 52 are connected by the inversion layer also in the bulging portion 88.
【０１１６】膨出部分８８のチャネル領域５２では、オ
ーミック領域３３とチャネル領域２９とが、少なくとも
一部は重なっているが、オーミック領域３３の表面濃度
の方がベース領域２９の表面濃度よりも高いため、ベー
ス領域２９の表面濃度は無視することができる。従っ
て、膨出部分８８のチャネル領域５２の閾電圧は、オー
ミック領域３３の横方向拡散した部分の表面濃度で決ま
り、膨出部分８８のチャネル領域５２の閾電圧は、ベー
ス領域２９の横方拡散した部分の表面濃度で決まる他の
部分のチャネル領域４０の閾電圧よりも高くなってい
る。In the channel region 52 of the bulging portion 88, the ohmic region 33 and the channel region 29 at least partially overlap, but the surface concentration of the ohmic region 33 is higher than the surface concentration of the base region 29. Therefore, the surface concentration of the base region 29 can be ignored. Therefore, the threshold voltage of the channel region 52 of the bulging portion 88 is determined by the surface concentration of the laterally diffused portion of the ohmic region 33, and the threshold voltage of the channel region 52 of the bulging portion 88 is determined by the lateral diffusion of the base region 29. It is higher than the threshold voltage of the channel region 40 of the other part determined by the surface concentration of the part.
【０１１７】図２９は、オーミック領域３３の形状を説
明するための図面であり、同図の符号３３1は、オーミ
ック領域３３の内側の縁を示している。また、図３０
は、２種類のチャネル領域４０、５２間の平面形状と位
置関係を説明するための図であり、図３１は、ソース領
域３９の平面形状を説明するための図である。[0117] Figure 29 is a view for explaining the shape of the ohmic region 33, reference numeral 33 1 in the figure shows the inner edge of the ohmic region 33. FIG.
FIG. 31 is a diagram for describing a planar shape and a positional relationship between two types of channel regions 40 and 52, and FIG. 31 is a diagram for describing a planar shape of the source region 39.
【０１１８】符号３９1、３９2は、それぞれソース領域
３９の表面の内周の縁と外周の縁を示しており、符号２
９1はベース領域２９の表面の内周の縁を示している。Reference numerals 39 1 and 39 2 denote an inner edge and an outer edge of the surface of the source region 39, respectively.
Reference numeral 9 1 denotes an inner peripheral edge of the surface of the base region 29.
【０１１９】ベース領域２９の表面近傍の部分で構成さ
れるチャネル領域４０は、ソース領域３９の内周の縁３
９1とベース領域２９の内周の縁２９1とで確定され、オ
ーミック領域３３の表面近傍の部分で構成されるチャネ
ル領域５２は、膨出部分８８のオーミック領域３３の内
周の縁３３1と、ソース領域３９の内周の縁３９1とで確
定される。The channel region 40 formed by the portion near the surface of the base region 29 is formed on the inner peripheral edge 3 of the source region 39.
9 1 and is determined by the inner peripheral edge 29 1 of the base region 29, channel region 52 formed in a portion near the surface of the ohmic region 33, the inner peripheral edge 33 of the ohmic region 33 of the bulged portion 88 1 If, it is determined by the edge 39 1 of the inner periphery of the source region 39.
【０１２０】２種類のチャネル領域４０、５２は、ソー
ス領域３９の内周の縁３９1に沿って連続しており、２
種類のチャネル領域４０、５２により、リング形状の１
個の櫛形の領域が形成されている。[0120] The two types of channel region 40, 52 is continuous along the inner peripheral edge 39 1 of the source region 39, 2
Due to the different types of channel regions 40 and 52, a ring-shaped 1
Individual comb-shaped regions are formed.
【０１２１】上記のように、ソース領域３９を形成した
後、表面に層間絶縁膜を形成した後、その層間絶縁膜を
パターニングし、図１５(ａ)と図３８(ｃ)に示すよう
に、ソース領域３９の内側の縁３９1の近傍部分と、そ
の縁３９1で囲われたオーミック領域３３の部分が露出
させる。同図の符号４１は、その状態の層間絶縁膜を示
している。As described above, after the source region 39 is formed, an interlayer insulating film is formed on the surface, and the interlayer insulating film is patterned, as shown in FIGS. 15 (a) and 38 (c). an inner portion near the edge 39 1 of the source region 39, portions of the ohmic region 33 surrounded by the edge 39 1 is exposed. Reference numeral 41 in the figure indicates the interlayer insulating film in that state.
【０１２２】次いで、図１７(ａ)、図１９(ａ)、図２０
(ａ)と、図３９(ａ)〜(ｃ)とに示すように、パターニン
グしたソース電極膜４５及び保護膜４８と、基板９裏面
のドレイン電極膜４９を形成すると、本発明の電界効果
トランジスタ５が得られる。Next, FIG. 17 (a), FIG. 19 (a), FIG.
39A and FIG. 39A to FIG. 39C, when a patterned source electrode film 45 and a protective film 48 and a drain electrode film 49 on the back surface of the substrate 9 are formed, the field effect transistor of the present invention is formed. 5 is obtained.
【０１２３】この電界効果トランジスタ５では、チャネ
ル領域４０、５２の内側全部に導電層２６が配置されて
おり、膨出部分８８の位置のｐｎ接合は、オーミック領
域３３と導電領域２６とで形成されている。In the field effect transistor 5, the conductive layer 26 is disposed entirely inside the channel regions 40 and 52, and the pn junction at the position of the swelling portion 88 is formed by the ohmic region 33 and the conductive region 26. ing.
【０１２４】オーミック領域３３の深さはベース領域２
９に比べて拡散深さが深くなっているので、膨出部分８
８の耐圧は、他の部分の耐圧と同程度まで高くなってい
る。膨出部分８８の周囲に導電領域２６を配置しなけれ
ば、更に耐圧は高くなるが、チャネル領域４０、５２の
内側全部に導電領域２６を配置した場合でも、膨出部分
によって耐圧が著しく低下するようなことはない。従っ
て、導電領域２６を形成するためのＮ型の不純物を注入
する際に、チャネル領域４０、５２の内側となる部分の
表面にはレジスト膜を配置する必要がないため、図２
３、２４の平面形状７０、８０を形成する場合に比べて
写真工程が１回少なくて済む。The depth of the ohmic region 33 is the base region 2
Since the diffusion depth is deeper than that of
The withstand voltage of 8 is as high as the withstand voltages of other parts. If the conductive region 26 is not disposed around the bulging portion 88, the withstand voltage is further increased. However, even if the conductive region 26 is disposed on the entire inside of the channel regions 40 and 52, the withstand voltage is significantly reduced by the bulging portion. There is no such thing. Therefore, when an N-type impurity for forming the conductive region 26 is implanted, it is not necessary to dispose a resist film on the surface of the portion inside the channel regions 40 and 52.
The number of photographic steps is reduced by one compared with the case where the 3 and 24 planar shapes 70 and 80 are formed.
【０１２５】上記膨出部分８８は半円形であったが、枝
部２４や幹部２２1、２２2、又は接続部２３の直線部分
のオーミック領域３３が徐々に膨らみ、オーミック領域
３３の表面近傍の部分で構成されるチャネル領域５２が
形成されるようにしてもよい。Although the bulging portion 88 has a semicircular shape, the ohmic region 33 of the branch portion 24, the trunk portion 22 1 , 22 2 , or the straight portion of the connecting portion 23 gradually expands, and the portion near the surface of the ohmic region 33 is formed. A channel region 52 composed of portions may be formed.
【０１２６】図３２の符号８２は、オーミック領域３３
が徐々に膨らんだ場合の平面形状を示しており、膨出部
分８９の先端では、オーミック領域３３が、ベース領域
２９の内周の縁を超えて導電領域２６の内側に向けて拡
散されており、膨出部分８９の根本部分に向かうに連
れ、オーミック領域３３の内周の縁は、ベース領域２９
の内側に向けて徐々に後退している。この平面形状８２
のオーミック領域３３の形状を図３３に示す。The reference numeral 82 in FIG.
Shows a planar shape when swells gradually, and at the tip of the swelling portion 89, the ohmic region 33 is diffused inward of the conductive region 26 beyond the inner peripheral edge of the base region 29. , Toward the root of the bulging portion 89, the inner peripheral edge of the ohmic region 33
Is gradually receding toward the inside. This planar shape 82
FIG. 33 shows the shape of the ohmic region 33 of FIG.
【０１２７】図４１(ａ)〜(ｃ)は、図３２の膨出部分８
９の先端部分であるＥ1−Ｅ1線と、オーミック領域の膨
らみが変化する部分であるＥ2−Ｅ2線と、根本位置の部
分であるＥ3−Ｅ3線の断面図である。膨出部分８９のオ
ーミック領域３３は、先端部分で導電領域２６内に大き
く横方向拡散しており、根本部分では、枝部２４の直線
部分や、幹部２２1、２２2及び接続部２３におけるオー
ミック領域３３の内周の縁とベース領域２９の内周の縁
との間の間隔と同じになっている。FIGS. 41 (a) to 41 (c) show the bulging portion 8 shown in FIG.
9 is a cross-sectional view taken along line E 1 -E 1 which is a tip portion of No. 9, line E 2 -E 2 which is a portion where the bulge of the ohmic region changes, and line E 3 -E 3 which is a root portion. The ohmic region 33 of the bulged portion 89 is largely laterally diffused into the conductive region 26 at the tip portion, and at the root portion, the ohmic region 33 in the straight portion of the branch portion 24, the stem portions 22 1 , 22 2 and the connecting portion 23 are formed. The distance between the inner edge of the region 33 and the inner edge of the base region 29 is the same.
【０１２８】上記のように、オーミック領域３３が徐々
に膨らむ膨出部分８９を形成する場合には、オーミック
領域３３の拡散源となるＰ型の高濃度領域３２を形成す
る際に、Ｐ型不純物のマスクとなるレジスト膜３１のゲ
ート電極膜２１ａ上からのはみ出し量を変化させればよ
い。As described above, when forming the bulging portion 89 in which the ohmic region 33 gradually expands, when forming the P-type high-concentration region 32 serving as a diffusion source of the ohmic region 33, the P-type impurity The amount by which the resist film 31 serving as a mask protrudes from the gate electrode film 21a may be changed.
【０１２９】図４０(ａ)〜(ｃ)は、図３２のＥ1−Ｅ
1線、Ｅ2−Ｅ2線、及びＥ3−Ｅ3線に対応する断面を形
成する際のレジスト膜３１の、はみ出し量Ｄ3〜Ｄ5を示
す図である。ここでは、Ｄ3＜Ｄ4＜Ｄ5になっている。FIGS. 40A to 40C show E 1 -E of FIG.
1 line, the resist film 31 for forming the cross section corresponding to the E 2 -E 2-wire, and E 3 -E 3-wire, a diagram showing a protrusion amount D 3 to D 5. Here, D 3 <D 4 <D 5 .
【０１３０】このように、レジスト膜３１のはみ出し量
を、膨出部分８９の根本方向から先端方向に向けて徐々
に少なくすることで、オーミック領域３３が徐々に膨ら
んだ形状を作ることができる。As described above, by gradually reducing the amount of protrusion of the resist film 31 from the root direction of the bulging portion 89 to the tip direction, a shape in which the ohmic region 33 gradually bulges can be formed.
【０１３１】この場合には、膨出部分８９の根本部分で
はベース領域２９によってチャネル領域４０が形成さ
れ、先端部分ではオーミック領域３３によってチャネル
領域５２が形成される。根本部分と先端部分の間の位置
では、オーミック領域３３によるチャネル領域５２がソ
ース領域３９と接し、そのチャネル領域５２と導電領域
２６との間に、ベース領域２９によるチャネル領域４０
が配置される。In this case, the channel region 40 is formed by the base region 29 at the root of the bulging portion 89, and the channel region 52 is formed by the ohmic region 33 at the tip. At a position between the root portion and the tip portion, the channel region 52 of the ohmic region 33 is in contact with the source region 39, and the channel region 40 of the base region 29 is located between the channel region 52 and the conductive region 26.
Is arranged.
【０１３２】また、本発明の電界効果トランジスタで
は、膨出部分の先端において、必ずしも上記のように、
オーミック領域３３がベース領域２９を超えて横方向ま
で伸びている必要はない。Further, in the field effect transistor of the present invention, as described above, at the tip of the bulging portion,
The ohmic region 33 does not need to extend beyond the base region 29 to the lateral direction.
【０１３３】図４２の符号９０に示した平面パターンの
オーミック領域３３は、図２８に示した平面パターン８
１と同様の形状であり、チャネル領域４０で囲われたＮ
型の領域の内側に向けて膨出部分９１が突き出されてい
る。この膨出部分９１のオーミック領域３３は、膨出部
分９１以外の他の部分のオーミック領域３３の幅よりも
広がっており、半円形になっている。The ohmic region 33 of the plane pattern shown by reference numeral 90 in FIG. 42 is the same as the plane pattern 8 shown in FIG.
1 and has a shape similar to that of N
A bulging portion 91 protrudes toward the inside of the mold area. The ohmic region 33 of the bulged portion 91 is wider than the width of the ohmic region 33 other than the bulged portion 91, and has a semicircular shape.
【０１３４】この図４２の膨出部分９１のオーミック領
域３３は、図２８の平面パターン８１が有する膨出部分
８８とは異なり、ベース領域２９を超えてＮ型の領域内
には広がっていない。The ohmic region 33 of the bulge portion 91 in FIG. 42 is different from the bulge portion 88 of the plane pattern 81 in FIG. 28 and does not extend beyond the base region 29 into the N-type region.
【０１３５】膨出部分９１のＦ1−Ｆ1線断面図を図４４
(ａ)に示す。また、膨出部分９１以外の部分として、枝
部２４間に位置し、ベース領域２９やオーミック領域３
３が直線的に伸びている部分のＦ2−Ｆ2線断面図を同図
(ｂ)に示す。FIG. 44 is a sectional view of the bulging portion 91 taken along the line F 1 -F 1 .
(a). The base region 29 and the ohmic region 3 are located between the branch portions 24 as portions other than the bulging portion 91.
FIG. 3 is a sectional view taken along line F 2 -F 2 of a portion where 3 extends linearly.
It is shown in (b).
【０１３６】図４４(ｂ)から分かるように、枝部２４と
幹部２２1、２２2と接続部２３に含まれるベース領域２
９の直線部分の内周の縁部分と、オーミック領域３３の
直線部分の内周の縁部分との間の距離をＳ0とし、膨出
部分９１におけるベース領域２９の内周の縁部分と、オ
ーミック領域３３の内周の縁部分との間の距離をＳ1と
すると、この平面パターン９０では、Ｓ1＜Ｓ0にされて
いる。As can be seen from FIG. 44 (b), the base region 2 included in the branch portion 24, the trunk portions 22 1 and 22 2 and the connection portion 23
9, the distance between the inner peripheral edge of the straight portion of the base region 29 and the inner peripheral edge of the straight portion of the ohmic region 33 is S 0 , When the distance between the inner peripheral edge portion of the ohmic region 33 and S 1, in the plane pattern 90 are in S 1 <S 0.
【０１３７】特に、距離Ｓ1が負の値である場合(Ｓ1＜
０の場合)は、図３９(ａ)〜(ｃ)や図４１(ａ)に示すよ
うに、オーミック領域３３がベース領域２９の内周の縁
を超えてＮ型領域まで伸びている場合である。In particular, when the distance S 1 is a negative value (S 1 <
0) is the case where the ohmic region 33 extends to the N-type region beyond the inner peripheral edge of the base region 29, as shown in FIGS. 39 (a) to (c) and FIG. 41 (a). is there.
【０１３８】このような膨出部分９１を形成するために
は、オーミック領域３３の拡散源となるＰ型の高濃度不
純物層３２を形成する際に、図４３(ａ)に示すように、
膨出部分におけるレジスト膜３１のゲート電極膜２１ａ
からのはみ出し距離Ｄ7を、図４３(ｂ)に示すようなレ
ジスト膜３１の直線部分におけるはみ出し距離Ｄ8より
も小さくすればよい。In order to form such a bulged portion 91, when forming a P-type high-concentration impurity layer 32 serving as a diffusion source of the ohmic region 33, as shown in FIG.
The gate electrode film 21a of the resist film 31 at the swelling portion
The protrusion distance D 7 may be smaller than the protrusion distance D 8 in the linear portion of the resist film 31 as shown in FIG.
【０１３９】本発明の典型的なベース領域２９とソース
領域３９の形成方法としては、ゲート電極膜２１ａをマ
スクとして、Ｐ型不純物とＮ型不純物を注入し、Ｐ型の
高濃度不純物層３２とＮ型の高濃度不純物層３８とを、
それぞれベース領域２９とソース領域３９の拡散源とし
ているから、ゲート電極膜２１ａの下方におけるベース
領域２９とソース領域３９の潜り込み量は、ドレイン領
域の全外周に亘って一定である。As a typical method of forming the base region 29 and the source region 39 of the present invention, a P-type impurity and an N-type impurity are implanted using the gate electrode film 21a as a mask to form a P-type high-concentration impurity layer 32. An N-type high concentration impurity layer 38;
Since the diffusion source is used as a diffusion source for the base region 29 and the source region 39, the amount of the base region 29 and the source region 39 below the gate electrode film 21a is constant over the entire outer periphery of the drain region.
【０１４０】それに対し、本発明では、オーミック領域
３３の拡散源となるＰ型の高濃度不純物層３２は、レジ
スト膜３１をマスクとするイオン注入によって形成され
ているから、オーミック領域３３内周の端部と、ゲート
電極膜２１ａの縁部分との相対的な位置関係は、レジス
ト膜３１のゲート電極膜２１ａからのはみ出し距離Ｓ 1
によって調整することができる。On the other hand, in the present invention, the ohmic region
The P-type high-concentration impurity layer 32 serving as a diffusion source of the
Formed by ion implantation using the strike film 31 as a mask.
The end of the inner periphery of the ohmic region 33 and the gate
The relative positional relationship with the edge portion of the electrode film 21a is determined by a resist
Distance S of the gate film 31 from the gate electrode film 21a. 1
Can be adjusted by
【０１４１】このように、本発明の電界効果トランジス
タは、膨出部分のレジスト膜３１のはみ出し距離Ｓ1を
調節することでオーミック領域３３の内周の縁部分とベ
ース領域２９の内周の縁部分との間の距離を調節するこ
とができる。As described above, in the field-effect transistor of the present invention, the edge of the inner periphery of the ohmic region 33 and the edge of the inner periphery of the base region 29 are adjusted by adjusting the protruding distance S 1 of the resist film 31 at the bulging portion. The distance between the parts can be adjusted.
【０１４２】本発明は、オーミック領域３３の内周の縁
部分のうち、球状接合を形成する膨出部分９１の縁部分
を、円筒接合を形成する幹部２２1、２２2や接続部２３
や枝部２４の縁部分よりも内側に伸ばした平面パターン
を持つ電界効果トランジスタを広く含むものである。[0142] The present invention, among the inner peripheral edge portion of the ohmic region 33, the edge portion of the bulging portion 91 forming a spherical joint, stem 22 1 forming a cylindrical junction, 22 2 and the connection portion 23
And a field effect transistor having a plane pattern extending inward from the edge portion of the branch portion 24.
【０１４３】なお、以上は、電界効果トランジスタを製
造する場合について説明したが、図２５(ａ)に示すよう
に、低抵抗層１１に代え、高抵抗層１２を、Ｎ型で厚み
が薄いダイオード構成層３４上に形成し、そのダイオー
ド構成層３４の裏面に、ダイオード構成層３４とショッ
トキー接続する金属膜を形成し、アノード電極膜５０と
すると、ショットキー接合を用いたＩＧＢＴ型の電界効
果トランジスタ２が得られる。In the above, the case where the field effect transistor is manufactured has been described. As shown in FIG. 25A, instead of the low resistance layer 11, the high resistance layer 12 is replaced with an N-type thin diode. A metal film that is formed on the constituent layer 34 and that is Schottky-connected to the diode constituent layer 34 on the back surface of the diode constituent layer 34 is formed as an anode electrode film 50. An IGBT-type field effect using a Schottky junction Transistor 2 is obtained.
【０１４４】この場合、アノード電極膜５０とダイオー
ド構成層３４との間に形成されるショットキーダイオー
ドは、ドレイン電極膜５０がアノードとなり、ダイオー
ド構成層３４がカソードとなる。高抵抗層３４に、エピ
タキシャル成長させたシリコン単結晶層ではなく、引き
上げ法によって形成した単結晶のシリコンウェハーその
ものを用いる場合には、ダイオード構成層３４を設け
ず、高抵抗層３４の裏面にアノード電極膜５０を形成
し、ショットキーダイオードを構成させてもよい。In this case, in the Schottky diode formed between the anode electrode film 50 and the diode constituent layer 34, the drain electrode film 50 serves as an anode and the diode constituent layer 34 serves as a cathode. When a single-crystal silicon wafer itself formed by a pulling method is used for the high-resistance layer 34 instead of a silicon single-crystal layer epitaxially grown, the diode constituent layer 34 is not provided, and the anode electrode is formed on the back surface of the high-resistance layer 34. The film 50 may be formed to form a Schottky diode.
【０１４５】また、図２５(ｂ)に示すように、Ｎ型のシ
リコン単結晶層１１に替え、Ｐ型のシリコン単結晶基板
を用いてコレクタ層２０とし、コレクタ層２０に、コレ
クタ層２０とオーミック接続するコレクタ電極５６を形
成すると、ＰＮ接合を用いたＩＧＢＴ型の電界効果トラ
ンジスタ３が得られる。この電界効果トランジスタ３も
本発明に含まれる。いずれの電界効果トランジスタ１、
２、３についても、ソース領域３９やチャネル領域４０
は１個である。Further, as shown in FIG. 25B, a collector layer 20 is formed using a P-type silicon single crystal substrate instead of the N-type silicon single crystal layer 11, and the collector layer 20 is formed on the collector layer 20. When the collector electrode 56 to be ohmic-connected is formed, an IGBT type field effect transistor 3 using a PN junction is obtained. This field effect transistor 3 is also included in the present invention. Any field effect transistor 1,
Also for 2 and 3, the source region 39 and the channel region 40
Is one.
【０１４６】また、上記の高抵抗層１２は、低抵抗層１
１上にエピタキシャル成長させたものを用いたが、高抵
抗のシリコンウェハー自体で高抵抗層１２を構成させ、
その高抵抗層１２の裏面側から高抵抗層１２と同じ導電
型の不純物を拡散させ、高抵抗層１２よりも低抵抗の低
抵抗層１１を構成させてもよい。The high resistance layer 12 is formed of the low resistance layer 1.
1 was used, but the high-resistance layer 12 was constituted by a high-resistance silicon wafer itself,
Impurities of the same conductivity type as the high resistance layer 12 may be diffused from the back surface side of the high resistance layer 12 to form the low resistance layer 11 having a lower resistance than the high resistance layer 12.
【０１４７】以上は、ｎ型を第１の導電型、ｐ型を第２
の導電型とした実施例について説明したが、その逆に、
ｐ型を第１の導電型、ｎ型を第２の導電型にしてもよ
い。この場合は、例えば高抵抗層とソース領域はｐ型に
なり、ベース領域はｎ型になる。In the above description, the n-type is the first conductivity type, and the p-type is the second conductivity type.
Although the embodiment of the conductivity type was described, on the contrary,
The p-type may be the first conductivity type and the n-type may be the second conductivity type. In this case, for example, the high resistance layer and the source region become p-type, and the base region becomes n-type.
【０１４８】[0148]
【発明の効果】導通抵抗が低く、耐圧が高い電界効果ト
ランジスタが得られる。As described above, a field effect transistor having a low conduction resistance and a high withstand voltage can be obtained.
【図１】(ａ)〜(ｃ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(１)FIGS. 1A to 1C are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention (1).
【図２】(ａ)〜(ｃ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(２)FIGS. 2A to 2C are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図３】(ａ)〜(ｃ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(３)FIGS. 3A to 3C are views for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図４】(ａ)〜(ｃ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(４)FIGS. 4A to 4C are views for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図５】(ａ)、(ｂ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(５)FIGS. 5A and 5B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図６】(ａ)、(ｂ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(６)FIGS. 6A and 6B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図７】(ａ)、(ｂ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(７)FIGS. 7A and 7B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図８】(ａ)、(ｂ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(８)FIGS. 8A and 8B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図９】(ａ)〜(ｃ)：本発明の一例の電界効果トランジ
スタの製造工程を説明するための図(９)FIGS. 9A to 9C are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図１０】(ａ)〜(ｃ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(１０)FIGS. 10A to 10C are views for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図１１】(ａ)、(ｂ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(１１)FIGS. 11A and 11B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図１２】(ａ)〜(ｃ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(１２)FIGS. 12A to 12C are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図１３】(ａ)、(ｂ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(１３)FIGS. 13A and 13B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図１４】(ａ)、(ｂ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(１４)14A and 14B are diagrams (14) for explaining a manufacturing process of a field-effect transistor according to an example of the present invention.
【図１５】(ａ)、(ｂ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(１５)FIGS. 15A and 15B are diagrams for explaining a manufacturing process of a field-effect transistor according to an example of the present invention;
【図１６】本発明の一例の電界効果トランジスタの製造
工程を説明するための図(１６)FIG. 16 is a diagram (16) for explaining the manufacturing step of the field-effect transistor according to one example of the present invention;
【図１７】(ａ)、(ｂ)：図１６の断面図であり、本発明
の一例の電界効果トランジスタの製造工程を説明するた
めの図(１７)17A and 17B are cross-sectional views of FIG. 16 for explaining a manufacturing process of a field-effect transistor according to an example of the present invention; FIG.
【図１８】本発明の一例の電界効果トランジスタの製造
工程を説明するための図(１８)FIG. 18 is a view (18) for explaining the manufacturing process of the field-effect transistor according to one example of the present invention;
【図１９】(ａ)、(ｂ)：図１８の断面図であり、本発明
の一例の電界効果トランジスタの製造工程を説明するた
めの図(１９)19 (a) and (b) are cross-sectional views of FIG. 18 for explaining a manufacturing process of a field-effect transistor according to an example of the present invention (19).
【図２０】(ａ)、(ｂ)：本発明の一例の電界効果トラン
ジスタの製造工程を説明するための図(２０)FIGS. 20A and 20B are views for explaining a manufacturing process of a field-effect transistor according to an example of the present invention; FIGS.
【図２１】(ａ)：導電層とチャネル領域とソース領域の
位置関係を説明するための図 (ｂ)：その部分拡大図
であり、浮遊電位領域の位置を説明するための図21A is a diagram for explaining a positional relationship between a conductive layer, a channel region, and a source region. FIG. 21B is a partially enlarged view of the diagram for explaining a position of a floating potential region.
【図２２】ドレイン領域内に導電層を部分的に形成した
状態を説明するための図FIG. 22 is a diagram illustrating a state where a conductive layer is partially formed in a drain region.
【図２３】本発明の電界効果トランジスタのチャネル領
域とその内側の拡散層の平面形状の例FIG. 23 is an example of a planar shape of a channel region of a field effect transistor of the present invention and a diffusion layer inside the channel region.
【図２４】本発明の電界効果トランジスタのチャネル領
域とその内側の拡散層の平面形状の例FIG. 24 shows an example of a planar shape of a channel region of a field effect transistor of the present invention and a diffusion layer inside the channel region.
【図２５】(ａ)：本発明の他の例であり、ショットキー
接合を用いたＩＧＢＴ型の電界効果トランジスタを説明
するための図 (ｂ)：本発明の他の例であり、ＰＮ接
合を用いたＩＧＢＴ型の電界効果トランジスタを説明す
るための図FIG. 25 (a) is another example of the present invention and illustrates an IGBT type field effect transistor using a Schottky junction. FIG. 25 (b) is another example of the present invention and a PN junction. For explaining an IGBT type field effect transistor using GaN
【図２６】従来技術の電界効果トランジスタを説明する
ための図FIG. 26 is a view for explaining a conventional field-effect transistor.
【図２７】その電界効果トランジスタのセルの配置を説
明するための図FIG. 27 is a diagram illustrating the arrangement of cells of the field-effect transistor.
【図２８】本発明の電界効果トランジスタのうち、オー
ミック領域が一部膨らんだ場合のパターンを説明するた
めの図FIG. 28 is a view for explaining a pattern in the case where the ohmic region partially expands in the field-effect transistor of the present invention.
【図２９】そのオーミック領域のパターンを説明するた
めの図FIG. 29 is a view for explaining the pattern of the ohmic region;
【図３０】そのチャネル領域のパターンを説明するため
の図FIG. 30 is a view for explaining a pattern of the channel region.
【図３１】そのソース領域のパターンを説明するための
図FIG. 31 is a view for explaining the pattern of the source region.
【図３２】本発明の電界効果トランジスタのうち、オー
ミック領域の一部が徐々に膨らんだパターンを説明する
ための図FIG. 32 is a diagram illustrating a pattern in which a part of an ohmic region gradually expands in the field-effect transistor of the present invention.
【図３３】そのオーミック領域のパターンを説明するた
めの図FIG. 33 is a view for explaining the pattern of the ohmic region;
【図３４】(ａ)〜(ｃ)：オーミック領域が一部膨らんだ
パターンの電界効果トランジスタの製造工程を説明する
ための図(１)FIGS. 34A to 34C are diagrams for explaining a manufacturing process of a field-effect transistor having a pattern in which an ohmic region is partially expanded (1).
【図３５】(ａ)〜(ｃ)：その工程の続きを説明するため
の図(２)FIGS. 35A to 35C are diagrams (2) for explaining the continuation of the process.
【図３６】(ａ)〜(ｃ)：その工程の続きを説明するため
の図(３)36 (a) to (c): FIG. 36 (3) for explaining the continuation of the process.
【図３７】(ａ)〜(ｃ)：その工程の続きを説明するため
の図(４)FIGS. 37A to 37C are diagrams (4) for explaining the continuation of the process.
【図３８】(ａ)〜(ｃ)：その工程の続きを説明するため
の図(５)FIGS. 38A to 38C are diagrams (5) for explaining the continuation of the process.
【図３９】(ａ)〜(ｃ)：その工程の続きを説明するため
の図(６)39A to 39C are diagrams (6) for explaining the continuation of the process.
【図４０】膨出部分のオーミック領域が徐々に膨らんだ
パターンの作成方法を説明するための図であって、
(ａ)：先端部分、(ｂ)：中間部分、(ｃ)：根本部分FIG. 40 is a diagram for explaining a method of forming a pattern in which the ohmic region of the bulging portion gradually bulges,
(a): tip part, (b): middle part, (c): root part
【図４１】膨出部分のオーミック領域が徐々に膨らんだ
パターンの(ａ)：先端部分の断面図、(ｂ)：中間部分の
断面図、(ｃ)：根本部分の断面図41A is a cross-sectional view of a tip portion, FIG. 41B is a cross-sectional view of an intermediate portion, and FIG. 41C is a cross-sectional view of a root portion of a pattern in which an ohmic region of a protruding portion gradually expands.
【図４２】本発明の他の平面パターンを説明するための
図FIG. 42 is a view for explaining another planar pattern of the present invention.
【図４３】(ａ)、(ｂ)：その断面図43 (a) and (b): sectional views thereof.
【図４４】(ａ)、(ｂ)：その膨出部分の形成方法を説明
するための図FIGS. 44A and 44B are diagrams for explaining a method of forming the bulging portion.
１、２、３……電界効果トランジスタ １１……第１導電型の低抵抗層 １２……第１導電型の高抵抗層 １９……ゲート絶縁膜 ２０……コレクタ層 ２１ａ……ゲート電極膜 ２６……第１導電型の導電層 ２９……第２導電型のベース領域 ３４……ダイオード構成層 ３９……第１導電型のソース領域 ４０……チャネル領域 ４５……ソース電極膜 ４９……ドレイン電極膜 ５０……アノード電極膜 ５６……コレクタ電極膜 1, 2, 3 ... field effect transistor 11 ... low resistance layer of first conductivity type 12 ... high resistance layer of first conductivity type 19 ... gate insulating film 20 ... collector layer 21a ... gate electrode film 26 ... first conductive type conductive layer 29 ... second conductive type base region 34 ... diode constituent layer 39 ... first conductive type source region 40 ... channel region 45 ... source electrode film 49 ... drain Electrode film 50: Anode electrode film 56: Collector electrode film
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 27/088 Ｈ０１Ｌ 29/44 Ｆ 29/41 (72)発明者 中村 秀幸 埼玉県飯能市南町10番13号 新電元工業株 式会社飯能工場内 Ｆターム(参考） 4M104 AA01 BB01 BB02 CC05 FF11 FF35 GG09 GG18 HH20 5F048 AA05 AC01 AC10 BA02 BB01 BB02 BB05 BC01 BC03 BC05 BC06 BD01 BF16 BH06 BH09──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 7 Identification symbol FI theme coat ゛ (Reference) H01L 27/088 H01L 29/44 F 29/41 (72) Inventor Hideyuki Nakamura 10-13 Minamicho, Hanno City, Saitama Prefecture No. Shindengen Kogyo Co., Ltd. Hanno Factory F term (reference) 4M104 AA01 BB01 BB02 CC05 FF11 FF35 GG09 GG18 HH20 5F048 AA05 AC01 AC10 BA02 BB01 BB02 BB05 BC01 BC03 BC05 BC06 BD01 BF16 BH06 BH09
Claims (11)
高抵抗層の表面側に配置された第２導電型の主拡散領域
と、 前記主拡散領域内に形成され、その表面に配置された第
１導電型のソース領域と、 前記主拡散領域の一部であって、該主拡散領域の縁と前
記ソース領域との縁との間に位置し、環状に形成された
環状チャネル領域と、 前記環状チャネル領域で囲われたドレイン領域と、 少なくとも前記環状チャネル領域表面に配置されたゲー
ト絶縁膜と、 前記ゲート絶縁膜表面に配置されたゲート電極膜とを有
し、 前記ソース領域は前記環状チャネル領域の外周に配置さ
れ、 前記ゲート電極膜に印加された電圧により、前記環状チ
ャネル領域表面が第１導電型に反転すると、前記ソース
領域と前記ドレイン領域とが電気的に接続される電界効
果トランジスタ。1. A main diffusion region of a second conductivity type formed in a high-resistance layer of a first conductivity type and disposed on a surface side of the high-resistance layer; and a surface formed in the main diffusion region and a surface thereof. A source region of the first conductivity type, which is disposed at a portion of the main diffusion region, which is located between an edge of the main diffusion region and an edge of the source region, and has an annular shape. A channel region, a drain region surrounded by the annular channel region, a gate insulating film arranged on at least the surface of the annular channel region, and a gate electrode film arranged on the surface of the gate insulating film; The region is arranged on the outer periphery of the annular channel region, and when the surface of the annular channel region is inverted to the first conductivity type by a voltage applied to the gate electrode film, the source region and the drain region are electrically connected. Electric field Effect transistor.
とも一本と、 前記幹部に一端が接続された複数の細長の枝部とを有
し、 前記環状チャネル領域は、前記幹部と前記枝部の周囲を
取り囲んで配置された請求項１記載の電界効果トランジ
スタ。2. The drain region has at least one elongated trunk and a plurality of elongated branches each having one end connected to the trunk. The annular channel region includes the trunk and the branches. 2. The field effect transistor according to claim 1, wherein the field effect transistor is arranged so as to surround the periphery of the field effect transistor.
記幹部自身の内側に向けて円形に膨出された請求項２記
載の電界効果トランジスタ。3. The field effect transistor according to claim 2, wherein the trunk located between the branches is bulged circularly inward of the trunk itself.
って、前記枝部先端の前記環状チャネル領域は、互いに
略直角に交わる三辺で構成された電界効果トランジス
タ。4. The field effect transistor according to claim 3, wherein said annular channel region at the tip of said branch portion is formed of three sides which cross each other at a substantially right angle.
高抵抗層よりも抵抗が低い第１導電型の導電層を有する
請求項１乃至請求項４のいずれか１項記載の電界効果ト
ランジスタ。5. The field effect transistor according to claim 1, further comprising a first conductive type conductive layer having a lower resistance than said high resistance layer on a surface side inside said drain region. .
域と、前記ベース領域よりも拡散深さが深い第２導電型
のオーミック領域とを有する請求項１乃至請求項５のい
ずれか１項記載の電界効果トランジスタ。6. The semiconductor device according to claim 1, wherein the main diffusion region includes a base region of a second conductivity type and an ohmic region of a second conductivity type having a deeper diffusion depth than the base region. 2. The field-effect transistor according to claim 1.
前記枝部の間に位置する部分の前記オーミック領域の内
周の縁は、前記枝部の直線部分に位置する前記オーミッ
ク領域の内周の縁よりも、前記ドレイン領域側に侵入し
ている請求項１乃至請求項６のいずれか１項記載の電界
効果トランジスタ。7. An inner peripheral edge of the ohmic region in a portion of the annular channel region located between the branch portions, the inner edge of the ohmic region located in a linear portion of the branch portion. The field-effect transistor according to claim 1, wherein the field-effect transistor penetrates the drain region side from a peripheral edge.
チャネル領域とは非接触の第２導電型の浮遊電位領域が
配置された請求項１乃至請求項７のいずれか１項記載の
電界効果トランジスタ。8. The electric field according to claim 1, wherein a floating potential region of a second conductivity type, which is not in contact with the channel region, is arranged on a surface side inside the drain region. Effect transistor.
前記高抵抗層よりも抵抗が低い低抵抗層が配置され、 前記低抵抗層の表面には、前記低抵抗層とオーミック接
合を形成するドレイン電極膜が配置された請求項１乃至
請求項８のいずれか１項記載の電界効果トランジスタ。9. A low-resistance layer of a first conductivity type having a lower resistance than the high-resistance layer is disposed on the back side of the high-resistance layer. 9. The field effect transistor according to claim 1, wherein a drain electrode film forming an ohmic junction is arranged.
ショットキー接合を形成するアノード電極膜が配置さ
れ、前記アノード電極膜をアノードとし、前記高抵抗層
をカソードとするダイオードが形成された請求項１乃至
請求項８のいずれか１項記載の電界効果トランジスタ。10. An anode electrode film forming a Schottky junction with the high resistance layer is disposed on the back surface of the high resistance layer, and a diode having the anode electrode film as an anode and the high resistance layer as a cathode is provided. 9. The field effect transistor according to claim 1, wherein the field effect transistor is formed.
のコレクタ層が配置され、 前記コレクタ層の表面には、前記コレクタ層とオーミッ
ク接合を形成するコレクタ電極膜が配置された請求項１
乃至請求項８のいずれか１項記載の電界効果トランジス
タ。11. A collector layer of a second conductivity type is disposed on a back side of the high resistance layer, and a collector electrode film forming an ohmic junction with the collector layer is disposed on a surface of the collector layer. Claim 1
The field-effect transistor according to claim 8.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001209140A JP4845293B2 (en) | 2000-08-30 | 2001-07-10 | Field effect transistor |
Applications Claiming Priority (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000-260598 | 2000-08-30 | ||
| JP2000260598 | 2000-08-30 | ||
| JP2000260598 | 2000-08-30 | ||
| JP2000-390830 | 2000-12-22 | ||
| JP2000390830 | 2000-12-22 | ||
| JP2000390830 | 2000-12-22 | ||
| JP2001209140A JP4845293B2 (en) | 2000-08-30 | 2001-07-10 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2002252350A true JP2002252350A (en) | 2002-09-06 |
| JP4845293B2 JP4845293B2 (en) | 2011-12-28 |
Family
ID=27344462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001209140A Expired - Lifetime JP4845293B2 (en) | 2000-08-30 | 2001-07-10 | Field effect transistor |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4845293B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327770A (en) * | 2004-05-12 | 2005-11-24 | Shindengen Electric Mfg Co Ltd | Semiconductor device and manufacturing method thereof |
Citations (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545674A (en) * | 1977-06-15 | 1979-01-17 | Sony Corp | Semiconductor device |
| JPS5555570A (en) * | 1978-09-15 | 1980-04-23 | Westinghouse Electric Corp | Power mosfet |
| US4705759A (en) * | 1978-10-13 | 1987-11-10 | International Rectifier Corporation | High power MOSFET with low on-resistance and high breakdown voltage |
| JPH03155677A (en) * | 1989-08-19 | 1991-07-03 | Fuji Electric Co Ltd | Mosfet of conductivity modulation type |
| JPH05198816A (en) * | 1991-09-27 | 1993-08-06 | Nec Corp | Semiconductor device |
| JPH07169950A (en) * | 1978-10-13 | 1995-07-04 | Internatl Rectifier Corp | MOSFET device |
| JPH08293606A (en) * | 1995-02-24 | 1996-11-05 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | MOS technology power device integrated structure and manufacturing method thereof |
| JPH11340468A (en) * | 1998-05-26 | 1999-12-10 | Matsushita Electric Works Ltd | Semiconductor device |
| JP2000058829A (en) * | 1998-05-26 | 2000-02-25 | Stmicroelectronics Srl | High-density MOS technology power device structure |
| JP2000077663A (en) * | 1998-09-02 | 2000-03-14 | Mitsubishi Electric Corp | Field effect type semiconductor device |
-
2001
- 2001-07-10 JP JP2001209140A patent/JP4845293B2/en not_active Expired - Lifetime
Patent Citations (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS545674A (en) * | 1977-06-15 | 1979-01-17 | Sony Corp | Semiconductor device |
| JPS5555570A (en) * | 1978-09-15 | 1980-04-23 | Westinghouse Electric Corp | Power mosfet |
| US4705759A (en) * | 1978-10-13 | 1987-11-10 | International Rectifier Corporation | High power MOSFET with low on-resistance and high breakdown voltage |
| US4705759B1 (en) * | 1978-10-13 | 1995-02-14 | Int Rectifier Corp | High power mosfet with low on-resistance and high breakdown voltage |
| JPH07169950A (en) * | 1978-10-13 | 1995-07-04 | Internatl Rectifier Corp | MOSFET device |
| JPH03155677A (en) * | 1989-08-19 | 1991-07-03 | Fuji Electric Co Ltd | Mosfet of conductivity modulation type |
| JPH05198816A (en) * | 1991-09-27 | 1993-08-06 | Nec Corp | Semiconductor device |
| JPH08293606A (en) * | 1995-02-24 | 1996-11-05 | Consorzio Per La Ric Sulla Microelettronica Nel Mezzogiorno | MOS technology power device integrated structure and manufacturing method thereof |
| JPH11340468A (en) * | 1998-05-26 | 1999-12-10 | Matsushita Electric Works Ltd | Semiconductor device |
| JP2000058829A (en) * | 1998-05-26 | 2000-02-25 | Stmicroelectronics Srl | High-density MOS technology power device structure |
| JP2000077663A (en) * | 1998-09-02 | 2000-03-14 | Mitsubishi Electric Corp | Field effect type semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005327770A (en) * | 2004-05-12 | 2005-11-24 | Shindengen Electric Mfg Co Ltd | Semiconductor device and manufacturing method thereof |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4845293B2 (en) | 2011-12-28 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3717195B2 (en) | Power MOSFET and manufacturing method thereof | |
| US6573559B2 (en) | Transistor and method of manufacturing the same | |
| US4929991A (en) | Rugged lateral DMOS transistor structure | |
| KR100958561B1 (en) | Semiconductor device, manufacturing method of semiconductor device | |
| KR100214408B1 (en) | Termination structure of semiconductor device and process for manufacture thereof | |
| JP4274771B2 (en) | Semiconductor device | |
| US10756200B2 (en) | Silicon carbide semiconductor element and method of manufacturing silicon carbide semiconductor | |
| US6703665B1 (en) | Transistor | |
| JP5134746B2 (en) | Method for manufacturing field effect transistor | |
| EP1184908B1 (en) | Field effect transistor | |
| JP4125864B2 (en) | Field effect transistor | |
| JP4819986B2 (en) | Power MOS transistor and manufacturing method thereof | |
| JP5239254B2 (en) | Method for manufacturing insulated gate type semiconductor device | |
| JP4929559B2 (en) | Semiconductor element | |
| JP4666708B2 (en) | Field effect transistor | |
| JP2002252350A (en) | Field-effect transistor | |
| JP4383250B2 (en) | Schottky barrier diode and manufacturing method thereof | |
| JP2004327815A (en) | Semiconductor device and method of manufacturing semiconductor device | |
| JPS6027170A (en) | Double diffused insulated gate type fet | |
| CN1938860A (en) | Semiconductor device and semiconductor device manufacturing method | |
| JP2003163351A (en) | Insulated-gate semiconductor device and method of manufacturing the same | |
| JP3913043B2 (en) | Field effect transistor | |
| JP2002246595A (en) | Transistor | |
| KR100564530B1 (en) | Power device having schottky diode therein and method for manufacturing the same | |
| JP2000294779A (en) | Semiconductor device and manufacturing method thereof |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070823 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110608 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110621 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20110810 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110810 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20111004 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20111011 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20141021 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 4845293 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |