JP2002124630A

JP2002124630A - Semiconductor device

Info

Publication number: JP2002124630A
Application number: JP2000317086A
Authority: JP
Inventors: Yoshirou Iwasa; 伊郎岩佐
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-10-17
Filing date: 2000-10-17
Publication date: 2002-04-26

Abstract

(57)【要約】【課題】直列接続された複数のトランジスタを形成
し、必要とされる抵抗値に応じた連続するトランジスタ
を抵抗を必要とする回路に接続することにより、多様な
抵抗値を選択することができる。【解決手段】直列接続されたトランジスタＱＰ１〜Ｑ
Ｐ６と、トランジスタＱＰ１〜ＱＰ６上に第１の絶縁層
を介して形成されたアルミニウム等の配線１〜７と、ト
ランジスタＱＰ１〜ＱＰ６及び配線１〜７上に第２の絶
縁層を介して形成され接地電位Ｖ_SSを供給するアルミニ
ウム等の配線８〜９とを具備する。 (57) [Problem] To form a plurality of transistors connected in series and connect a continuous transistor corresponding to a required resistance value to a circuit requiring a resistance, thereby providing various resistance values. You can choose. SOLUTION: Transistors QP1 to QQ connected in series
P6, wirings 1 to 7 made of aluminum or the like formed over the transistors QP1 to QP6 via a first insulating layer, and formed over the transistors QP1 to QP6 and the wirings 1 to 7 via a second insulating layer. And wirings 8 to 9 made of aluminum or the like for supplying the ground potential V _SS .

Description

DETAILED DESCRIPTION OF THE INVENTION

【０００１】[0001]

【発明の属する技術分野】本発明は、トランジスタを抵
抗素子として用いる半導体装置に関する。The present invention relates to a semiconductor device using a transistor as a resistance element.

【０００２】[0002]

【従来の技術】従来より、セミカスタム仕様の半導体装
置において、ＡＣ特性に依存しない部分の回路、例えば
プルアップ抵抗回路やプルダウン抵抗回路等に、トラン
ジスタが用いられている。2. Description of the Related Art Conventionally, in a semi-custom semiconductor device, transistors are used in a circuit that does not depend on AC characteristics, such as a pull-up resistor circuit and a pull-down resistor circuit.

【０００３】このような従来のプルアップ抵抗回路及び
プルダウン抵抗回路について、図５〜図８を参照して説
明する。[0005] Such a conventional pull-up resistor circuit and pull-down resistor circuit will be described with reference to FIGS.

【０００４】図５は、従来のプルアップ抵抗回路のレイ
アウト図である。図５のプルアップ抵抗回路３０は、図
６の回路図に示すプルアップ抵抗回路を実現したもので
ある。FIG. 5 is a layout diagram of a conventional pull-up resistor circuit. The pull-up resistor circuit 30 shown in FIG. 5 realizes the pull-up resistor circuit shown in the circuit diagram of FIG.

【０００５】図５において、従来のプルアップ抵抗回路
３０は、ＰチャネルトランジスタＱＰ７〜ＱＰ８を含ん
でいる。トランジスタＱＰ７〜ＱＰ８は、ソースが共通
となるように並列接続されている。トランジスタＱＰ７
〜ＱＰ８のソース〜ドレイン経路のオン抵抗は、例え
ば、夫々２０ｋΩである。In FIG. 5, a conventional pull-up resistor circuit 30 includes P-channel transistors QP7 to QP8. The transistors QP7 and QP8 are connected in parallel so that the sources are common. Transistor QP7
The on-resistance of the source-drain paths of QP8 to QP8 is, for example, 20 kΩ.

【０００６】トランジスタＱＰ７〜ＱＰ８上には、第１
の絶縁層（図示せず）を介してアルミニウム等の配線３
１〜３４が形成されている。配線３１は、トランジスタ
ＱＰ７〜ＱＰ８の共通ソースにコンタクトＣ３９を介し
て接続され、電源電位Ｖ_DDを供給する。配線３２は、ト
ランジスタＱＰ７のドレインにコンタクトＣ４０を介し
て接続されている。配線３３は、トランジスタＱＰ８の
ドレインにコンタクトＣ４１を介して接続されている。
配線３２〜３３は、プルアップ抵抗回路３０の接続端子
である配線３４に接続されている。On the transistors QP7 to QP8, the first
Wiring 3 made of aluminum or the like via an insulating layer (not shown)
1 to 34 are formed. Wiring 31 is connected to a common source of transistors QP7 to QP8 via contact C39, and supplies power supply potential V _DD . The wiring 32 is connected to the drain of the transistor QP7 via the contact C40. The wiring 33 is connected to the drain of the transistor QP8 via the contact C41.
The wirings 32 to 33 are connected to a wiring 34 that is a connection terminal of the pull-up resistor circuit 30.

【０００７】トランジスタＱＰ７〜ＱＰ８及び配線３１
〜３４上には第２の絶縁層（図示せず）を介して接地電
位Ｖ_SSを供給するためのアルミニウム等の配線３５〜３
６が形成されている。配線３５は、トランジスタＱＰ７
〜ＱＰ８のゲートＧ１３〜Ｇ１４にコンタクトＣ４２〜
Ｃ４３を介して接続されている。同様に、配線３６は、
トランジスタＱＰ７〜ＱＰ８のゲートＧ１３〜Ｇ１４に
コンタクトＣ４４〜Ｃ４５を介して接続されている。[0007] Transistors QP7 to QP8 and wiring 31
On the wirings 34 to 34, wirings 35 to 3 made of aluminum or the like for supplying the ground potential V _SS via a second insulating layer (not shown)
6 are formed. The wiring 35 is connected to the transistor QP7
To contacts C42 to G13 to G14 of QP8
It is connected via C43. Similarly, the wiring 36
The gates G13 to G14 of the transistors QP7 to QP8 are connected via contacts C44 to C45.

【０００８】このように、トランジスタＱＰ７〜ＱＰ８
のゲートＧ１３〜Ｇ１４には接地電位Ｖ_SSが供給され、
トランジスタＱＰ７〜ＱＰ８はオンしている。そのた
め、プルアップ抵抗回路３０の接続端子である配線３４
は、並列接続されたトランジスタＱＰ７〜ＱＰ８を介し
て配線３１に接続されている。従って、プルアップ抵抗
回路３０は、１０ｋΩのプルアップ抵抗としての機能を
果たす。As described above, the transistors QP7 to QP8
Ground potential V _SS is supplied to the gates G13 to G14 of
The transistors QP7 and QP8 are on. Therefore, the wiring 34 which is a connection terminal of the pull-up resistor circuit 30
Are connected to the wiring 31 via transistors QP7 and QP8 connected in parallel. Therefore, the pull-up resistor circuit 30 functions as a 10 kΩ pull-up resistor.

【０００９】ここで、接地電位Ｖ_SSに接続された配線３
５〜３６を、並列接続されたトランジスタＱＰ７〜ＱＰ
８の両方のゲートに接続するのではなく、トランジスタ
ＱＰ７〜ＱＰ８の何れか一方のゲートに接続することに
より、他方のトランジスタをオフにして、プルアップ抵
抗回路３０の抵抗値を２０ｋΩにすることができる。Here, the wiring 3 connected to the ground potential V _SS
5 to 36 are connected to transistors QP7 to QP connected in parallel.
By connecting to the gate of any one of the transistors QP7 to QP8 instead of connecting to both gates of the transistor 8, the other transistor is turned off, and the resistance value of the pull-up resistor circuit 30 is set to 20 kΩ. it can.

【００１０】図７は、従来のプルダウン抵抗回路のレイ
アウト図である。図７のプルダウン抵抗回路４０は、図
８の回路図に示すプルダウン抵抗回路を実現したもので
ある。FIG. 7 is a layout diagram of a conventional pull-down resistor circuit. The pull-down resistor circuit 40 shown in FIG. 7 implements the pull-down resistor circuit shown in the circuit diagram of FIG.

【００１１】図７において、従来のプルダウン抵抗回路
４０は、ＮチャネルトランジスタＱＮ７〜ＱＮ８を含ん
でいる。トランジスタＱＮ７〜ＱＮ８は、ソースが共通
となるように並列接続されている。トランジスタＱＮ７
〜ＱＮ８のソース〜ドレイン経路のオン抵抗は、例え
ば、夫々２０ｋΩである。Referring to FIG. 7, a conventional pull-down resistor circuit 40 includes N-channel transistors QN7 to QN8. The transistors QN7 and QN8 are connected in parallel so that the sources are common. Transistor QN7
On-resistance of the source-drain paths of QN8 to QN8 is, for example, 20 kΩ.

【００１２】トランジスタＱＮ７〜ＱＮ８上には、第１
の絶縁層（図示せず）を介してアルミニウム等の配線４
１〜４４が形成されている。配線４１は、トランジスタ
ＱＮ７〜ＱＮ８の共通ソースにコンタクトＣ４６を介し
て接続され、接地電位Ｖ_SSを供給する。配線４２は、ト
ランジスタＱＮ７のドレインにコンタクトＣ４７を介し
て接続されている。配線４３は、トランジスタＱＮ８の
ドレインにコンタクトＣ４８を介して接続されている。
配線４２〜４３は、プルダウン抵抗回路４０の接続端子
である配線４４に接続されている。The first transistors QN7 and QN8 are
Wiring 4 made of aluminum or the like via an insulating layer (not shown)
1 to 44 are formed. Wiring 41 is connected via a contact C46 to the common source of the transistors QN7～QN8, supplying the ground potential V _SS. The wiring 42 is connected to the drain of the transistor QN7 via a contact C47. The wiring 43 is connected to the drain of the transistor QN8 via a contact C48.
The wirings 42 to 43 are connected to a wiring 44 which is a connection terminal of the pull-down resistance circuit 40.

【００１３】トランジスタＱＮ７〜ＱＮ８及び配線４１
〜４４上には第２の絶縁層（図示せず）を介して電源電
位Ｖ_DDを供給するためのアルミニウム等の配線４５〜４
６が形成されている。配線４５は、トランジスタＱＮ７
〜ＱＮ８のゲートＧ１５〜Ｇ１６にコンタクトＣ４９〜
Ｃ５０を介して接続されている。同様に、配線４６は、
トランジスタＱＮ７〜ＱＮ８のゲートＧ１５〜Ｇ１６に
コンタクトＣ５１〜Ｃ５２を介して接続されている。The transistors QN7 to QN8 and the wiring 41
Wirings 45 to 4 made of aluminum or the like for supplying power supply potential V _DD via a second insulating layer (not shown)
6 are formed. The wiring 45 is connected to the transistor QN7
Contacts C49 to gates G15 to G16 of QN8
It is connected via C50. Similarly, the wiring 46 is
The gates G15 to G16 of the transistors QN7 to QN8 are connected via contacts C51 to C52.

【００１４】このように、トランジスタＱＮ７〜ＱＮ８
のゲートＧ１５〜Ｇ１６には電源電位Ｖ_DDが供給され、
トランジスタＱＮ７〜ＱＮ８はオンしている。そのた
め、プルダウン抵抗回路４０の接続端子である配線４４
は、並列接続されたトランジスタＱＮ７〜ＱＮ８を介し
て配線４１に接続されている。従って、プルダウン抵抗
回路４０は、１０ｋΩのプルダウン抵抗としての機能を
果たす。As described above, the transistors QN7 to QN8
The power supply potential V _DD is supplied to the gates G15 to G16 of
The transistors QN7 to QN8 are on. Therefore, the wiring 44 which is a connection terminal of the pull-down resistor circuit 40
Are connected to a wiring 41 via transistors QN7 to QN8 connected in parallel. Therefore, the pull-down resistor circuit 40 functions as a 10 kΩ pull-down resistor.

【００１５】ここで、電源電位Ｖ_DDに接続された配線４
５〜４６を、並列接続されたトランジスタＱＮ７〜ＱＮ
８の両方のゲートに接続するのではなく、配線４４をト
ランジスタＱＮ７〜ＱＮ８の何れか一方のゲートに接続
することにより、他方のトランジスタをオフにして、プ
ルダウン抵抗回路４０の抵抗値を２０ｋΩにすることが
できる。Here, the wiring 4 connected to the power supply potential V _DD
5 to 46 are connected to transistors QN7 to QN connected in parallel.
By connecting the wiring 44 to one of the gates of the transistors QN7 to QN8 instead of connecting to both the gates of the transistors 8, the other transistor is turned off and the resistance value of the pull-down resistor circuit 40 is set to 20 kΩ. be able to.

【００１６】[0016]

【発明が解決しようとする課題】上記のように、従来の
プルアップ抵抗回路３０では、並列接続された２つのト
ランジスタＱＰ７〜ＱＰ８の双方を用いる、又は、並列
接続された２つのトランジスタＱＰ７〜ＱＰ８の何れか
一方を用いるという選択肢しかなかった。そのため、半
導体ベンダーにより設定されたトランジスタＱＰ７〜Ｑ
Ｐ８所定の抵抗値、又は、トランジスタＱＰ７とトラン
ジスタＱＰ８とを並列接続して得られる抵抗値の２種類
しか得ることができなかった。As described above, the conventional pull-up resistor circuit 30 uses two transistors QP7 to QP8 connected in parallel, or two transistors QP7 to QP8 connected in parallel. The only option was to use either one of these. Therefore, the transistors QP7 to QP7 set by the semiconductor vendor
Only two kinds of resistance values, that is, a predetermined resistance value of P8 or a resistance value obtained by connecting the transistor QP7 and the transistor QP8 in parallel could be obtained.

【００１７】同様に、従来のプルダウン抵抗回路４０で
は、並列接続された２つのトランジスタＱＮ７〜ＱＮ８
の双方を用いる、又は、並列接続された２つのトランジ
スタＱＮ７〜ＱＮ８の何れか一方を用いるという選択肢
しかなかった。そのため、半導体ベンダーにより設定さ
れたトランジスタＱＮ７〜ＱＮ８所定の抵抗値、又は、
トランジスタＱＮ７とトランジスタＱＮ８とを並列接続
して得られる抵抗値の２種類しか得ることができなかっ
た。Similarly, in the conventional pull-down resistor circuit 40, two transistors QN7 to QN8 connected in parallel
, Or one of two transistors QN7 to QN8 connected in parallel. Therefore, the predetermined resistance value of the transistors QN7 to QN8 set by the semiconductor vendor, or
Only two kinds of resistance values obtained by connecting the transistor QN7 and the transistor QN8 in parallel could be obtained.

【００１８】ところで、特開平８−３１６４２２号公報
（以下、単に「文献１」ともいう）には、半導体基板
と、半導体基板に形成され、それぞれ異なる抵抗値に設
定された複数の抵抗を任意の端子間で組み合わせた抵抗
回路網とを備え、複数の抵抗は、２種類以上の異なるシ
ート抵抗を有する抵抗素子を、抵抗回路網中の所望の抵
抗値に応じて選択的に複数使用し、所望の抵抗値に各々
適合するよう抵抗素子の寸法を加工形成する半導体装置
が掲載されている。Japanese Patent Application Laid-Open No. 8-316422 (hereinafter also referred to simply as “Document 1”) discloses a semiconductor substrate and a plurality of resistors formed on the semiconductor substrate and having different resistance values. A plurality of resistance elements having two or more different sheet resistances are selectively used in accordance with a desired resistance value in the resistance network. Semiconductor devices in which the dimensions of the resistance elements are processed and formed so as to conform to the respective resistance values are described.

【００１９】また、特開昭５７−７２３８２号公報（以
下、単に「文献２」ともいう）には、ＭＯＳ型トランジ
スタのゲートを抵抗体で構成し、ゲートの上面に形成さ
れた絶縁膜のゲートの上の領域に複数個の開口を設け、
導電体用マスクパターンにより導電体を複数個の開口の
中の所望の開口を介してゲートと導通させ、導電体とゲ
ート間の抵抗値を導電体用マスクパターンにより任意に
選択することができる半導体装置が掲載されている。Japanese Unexamined Patent Publication No. 57-72382 (hereinafter simply referred to as "Reference 2") discloses that a gate of a MOS transistor is formed of a resistor, and a gate of an insulating film formed on an upper surface of the gate is formed. Multiple openings in the area above the
A semiconductor in which a conductor is conducted to a gate through a desired one of a plurality of openings by a conductor mask pattern, and the resistance between the conductor and the gate can be arbitrarily selected by the conductor mask pattern Equipment is listed.

【００２０】しかしながら、文献１に掲載された半導体
装置は、２種類以上の異なるシート抵抗を有する抵抗素
子で抵抗回路網を構成するために不純物濃度等を調整す
る必要があり、製造することが容易ではない。However, the semiconductor device described in Document 1 needs to adjust the impurity concentration and the like in order to form a resistance circuit network with two or more types of resistance elements having different sheet resistances, and is easy to manufacture. is not.

【００２１】また、文献２に掲載された半導体装置は、
ＭＯＳ型トランジスタのゲートの抵抗値を変えることに
よりＭＯＳ型トランジスタの遅延時間を変更するもので
あり、ソース〜ドレイン間の抵抗値を変更することがで
きない。The semiconductor device described in Reference 2 is:
The delay time of the MOS transistor is changed by changing the resistance value of the gate of the MOS transistor, and the resistance value between the source and the drain cannot be changed.

【００２２】そこで、上記の点に鑑み、本発明は、直列
接続された複数のトランジスタを形成し、ソース〜ドレ
イン経路の抵抗値の和が必要とされる抵抗値に等しい連
続したトランジスタを抵抗を必要とする回路に接続する
ことにより、拡散層に変更を加えることなくコンタクト
及び配線層若しくは配線層のみに変更を加えることで多
様な抵抗値を選択することができ、製造が容易な半導体
装置を提供することを目的とする。In view of the above, the present invention forms a plurality of transistors connected in series, and sets the resistance of a continuous transistor in which the sum of the resistance values of the source-drain paths is equal to the required resistance value. By connecting to the required circuit, various resistance values can be selected by changing only the contact and the wiring layer or the wiring layer without changing the diffusion layer, and a semiconductor device which is easy to manufacture can be manufactured. The purpose is to provide.

【００２３】[0023]

【課題を解決するための手段】以上の課題を解決するた
め、本発明の第１の観点に係る半導体装置は、第１及び
第２の回路と、直列接続された複数のトランジスタと、
ソース〜ドレイン経路の抵抗値の和が第１の回路と第２
の回路との間に必要とされる抵抗値に等しい複数のトラ
ンジスタの内の連続するトランジスタの一端のトランジ
スタのソースと第１の回路とを接続する第１の配線と、
連続するトランジスタの他端のトランジスタのドレイン
と第２の回路とを接続する第２の配線と、連続するトラ
ンジスタの夫々のゲートに所定の電位を供給する第３の
配線とを具備する。In order to solve the above problems, a semiconductor device according to a first aspect of the present invention comprises a first and a second circuit, a plurality of transistors connected in series,
The sum of the resistance values of the source-drain paths is equal to the first circuit and the second circuit.
A first wiring connecting a source of a transistor at one end of a continuous transistor among a plurality of transistors having a resistance value required between the first circuit and the first circuit;
A second wiring for connecting the drain of the transistor at the other end of the continuous transistor to the second circuit; and a third wiring for supplying a predetermined potential to each gate of the continuous transistor.

【００２４】また、本発明の第２の観点に係る半導体装
置は、プルアップ対象回路と、直列接続された複数のＰ
チャネルトランジスタと、ソース〜ドレイン経路の抵抗
値の和がプルアップ対象回路が必要とするプルアップ抵
抗値に等しい複数のＰチャネルトランジスタの内の連続
するトランジスタの一端のＰチャネルトランジスタのソ
ースに第１の電位を供給する第１の配線と、連続するＰ
チャネルトランジスタの他端のＰチャネルトランジスタ
のドレインとプルアップ対象回路とを接続する第２の配
線と、連続するＰチャネルトランジスタの夫々のゲート
に第２の電位を供給する第３の配線とを具備する。Further, the semiconductor device according to the second aspect of the present invention includes a pull-up target circuit and a plurality of Ps connected in series.
The source of a P-channel transistor at one end of a continuous transistor among a plurality of P-channel transistors whose sum of the resistance values of the channel transistor and the source-drain path is equal to the pull-up resistance value required by the pull-up target circuit A first wiring for supplying the potential of
A second wiring for connecting the drain of the P-channel transistor at the other end of the channel transistor to the pull-up target circuit; and a third wiring for supplying a second potential to each gate of the continuous P-channel transistors. I do.

【００２５】また、本発明の第３の観点に係る半導体装
置は、プルダウン対象回路と、直列接続された複数のＮ
チャネルトランジスタと、ソース〜ドレイン経路の抵抗
値の和がプルダウン対象回路が必要とするプルダウン抵
抗値に等しい複数のＮチャネルトランジスタの内の連続
するトランジスタの一端のＮチャネルトランジスタのソ
ースに第１の電位を供給する第１の配線と、連続するＮ
チャネルトランジスタの内の他端のＮチャネルトランジ
スタのドレインとプルダウン対象回路とを接続する第２
の配線と、連続するＮチャネルトランジスタの夫々のゲ
ートに第２の電位を供給する第３の配線とを具備する。Further, the semiconductor device according to the third aspect of the present invention includes a pull-down target circuit and a plurality of N connected in series.
A first potential is applied to the source of the N-channel transistor at one end of a continuous transistor among the plurality of N-channel transistors in which the sum of the resistance values of the channel transistor and the source-drain path is equal to the pull-down resistance value required by the pull-down target circuit. And a first wiring for supplying N
A second connecting the drain of the N-channel transistor at the other end of the channel transistors to the pull-down target circuit
And a third wiring for supplying a second potential to each gate of the continuous N-channel transistors.

【００２６】本発明に係る半導体装置によれば、直列接
続された複数のトランジスタを形成し、ソース〜ドレイ
ン経路の抵抗値の和が必要とされる抵抗値に等しい連続
したトランジスタを抵抗を必要とする回路に接続するこ
とにより、拡散層に変更を加えることなくコンタクト及
び配線層若しくは配線層のみに変更を加えることで多様
な抵抗値を選択することができる。According to the semiconductor device of the present invention, a plurality of transistors connected in series are formed, and the sum of the resistance values of the source-drain paths is equal to the required resistance value. Therefore, various resistance values can be selected by changing only the contact and the wiring layer or the wiring layer without changing the diffusion layer.

【００２７】[0027]

【発明の実施の形態】以下、図面に基づいて本発明の実
施の形態について説明する。なお、同一の構成要素には
同一の参照番号を付して、説明を省略する。図１は、本
発明の一実施形態に係る半導体装置に含まれるプルアッ
プ抵抗回路のレイアウト図である。図１のプルアップ抵
抗回路１０は、図２の回路図に示すプルアップ抵抗回路
を実現したものである。Embodiments of the present invention will be described below with reference to the drawings. The same components are denoted by the same reference numerals, and description thereof will be omitted. FIG. 1 is a layout diagram of a pull-up resistor circuit included in a semiconductor device according to one embodiment of the present invention. The pull-up resistor circuit 10 shown in FIG. 1 realizes the pull-up resistor circuit shown in the circuit diagram of FIG.

【００２８】図１において、プルアップ抵抗回路１０
は、ＰチャネルトランジスタＱＰ１〜ＱＰ６を含んでい
る。トランジスタＱＰ１〜ＱＰ６は直列接続され、トラ
ンジスタＱＰ１のドレインとトランジスタＱＰ２のソー
スは共通となっており、トランジスタＱＰ２のドレイン
とトランジスタＱＰ３のソースは共通となっており、ト
ランジスタＱＰ３のドレインとトランジスタＱＰ４のソ
ースは共通となっており、トランジスタＱＰ４のドレイ
ンとトランジスタＱＰ５のソースは共通となっており、
トランジスタＱＰ５のドレインとトランジスタＱＰ６の
ソースは共通となっている。In FIG. 1, a pull-up resistor circuit 10
Includes P-channel transistors QP1 to QP6. The transistors QP1 to QP6 are connected in series, the drain of the transistor QP1 and the source of the transistor QP2 are common, the drain of the transistor QP2 and the source of the transistor QP3 are common, and the drain of the transistor QP3 and the source of the transistor QP4 Are common, and the drain of the transistor QP4 and the source of the transistor QP5 are common.
The drain of the transistor QP5 and the source of the transistor QP6 are common.

【００２９】トランジスタＱＰ１のソース〜ドレイン経
路の抵抗値は、例えば、１０ｋΩである。また、トラン
ジスタＱＰ２〜ＱＰ６のゲートＧ２〜Ｇ６のゲート長
は、トランジスタＱＰ１のゲートＧ１のゲート長の２倍
となっている。トランジスタのソース〜ドレイン経路の
抵抗値はゲート長に比例するため、トランジスタＱＰ２
〜ＱＰ６のソース〜ドレイン経路の抵抗値は、トランジ
スタＱＰ１のソース〜ドレイン経路の抵抗値の２倍の２
０ｋΩである。The resistance value of the source-drain path of the transistor QP1 is, for example, 10 kΩ. The gate length of the gates G2 to G6 of the transistors QP2 to QP6 is twice as long as the gate length of the gate G1 of the transistor QP1. Since the resistance value of the source-drain path of the transistor is proportional to the gate length, the transistor QP2
To QP6, the resistance of the source to drain path is twice the resistance of the source to drain path of transistor QP1.
0 kΩ.

【００３０】トランジスタＱＰ１〜ＱＰ６上には、第１
の絶縁層（図示せず）を介してアルミニウム等の配線１
〜７が形成されている。配線１は、トランジスタＱＰ１
のソースにコンタクトＣ１を介して接続されている。配
線２は、トランジスタＱＰ１のドレイン及びトランジス
タＱＰ２のソースにコンタクトＣ２を介して接続されて
いる。配線３は、トランジスタＱＰ２のドレイン及びト
ランジスタＱＰ３のソースにコンタクトＣ３を介して接
続されている。配線４は、トランジスタＱＰ３のドレイ
ン及びトランジスタＱＰ４のソースにコンタクトＣ４を
介して接続されている。配線５は、トランジスタＱＰ４
のドレイン及びトランジスタＱＰ５のソースにコンタク
トＣ５を介して接続されている。配線６は、トランジス
タＱＰ５のドレイン及びトランジスタＱＰ６のソースに
コンタクトＣ６を介して接続されている。配線７は、ト
ランジスタＱＰ６のドレインにコンタクトＣ７を介して
接続されている。配線１には、高電位側の電源電位Ｖ_DD
が供給されている。また、配線７は、プルアップ抵抗回
路１０の接続端子となっている。On the transistors QP1 to QP6, the first
Wiring 1 made of aluminum or the like via an insulating layer (not shown)
To 7 are formed. The wiring 1 is a transistor QP1
Is connected via a contact C1. The wiring 2 is connected to the drain of the transistor QP1 and the source of the transistor QP2 via a contact C2. The wiring 3 is connected to the drain of the transistor QP2 and the source of the transistor QP3 via a contact C3. The wiring 4 is connected to the drain of the transistor QP3 and the source of the transistor QP4 via a contact C4. The wiring 5 is connected to the transistor QP4
And the source of the transistor QP5 via a contact C5. The wiring 6 is connected to the drain of the transistor QP5 and the source of the transistor QP6 via a contact C6. The wiring 7 is connected to the drain of the transistor QP6 via a contact C7. The wiring 1 has a power supply potential V _DD on the high potential side.
Is supplied. Further, the wiring 7 is a connection terminal of the pull-up resistance circuit 10.

【００３１】トランジスタＱＰ１〜ＱＰ６及び配線１〜
７上には第２の絶縁層（図示せず）を介して低電位側の
電源電位Ｖ_SS（本実施形態においては接地電位とする）
を供給するためのアルミニウム等の配線８〜９が形成さ
れている。配線８は、トランジスタＱＰ１〜ＱＰ６のゲ
ートＧ１〜Ｇ６にコンタクトＣ８〜Ｃ１３を介して接続
されている。同様に、配線９は、トランジスタＱＰ１〜
ＱＰ６のゲートＧ１〜Ｇ６にコンタクトＣ１４〜Ｃ１９
を介して接続されている。Transistors QP1 to QP6 and wirings 1 to
A power supply potential V _SS on the low potential side (a ground potential in the present embodiment) is provided on the gate electrode 7 via a second insulating layer (not shown).
Wirings 8 to 9 made of aluminum or the like for supplying aluminum. The wiring 8 is connected to gates G1 to G6 of the transistors QP1 to QP6 via contacts C8 to C13. Similarly, the wiring 9 is connected to the transistors QP1 to QP1.
Contacts C14 to C19 are connected to gates G1 to G6 of QP6.
Connected through.

【００３２】このように、トランジスタＱＰ１〜ＱＰ６
のゲートに接地電位Ｖ_SSが供給されているので、トラン
ジスタＱＰ１〜ＱＰ６はオンしている。また、配線１に
は、電源電位Ｖ_DDが供給されている。従って、プルアッ
プ抵抗回路１０の接続端子である配線７には、ソース〜
ドレイン経路の抵抗値が１０ｋΩのトランジスタＱＰ１
とソース〜ドレイン経路の抵抗値が２０ｋΩのトランジ
スタＱＰ２〜ＱＰ６とを介して電源電位Ｖ_DDが供給さ
れ、プルアップ抵抗回路１０は、１１０ｋΩのプルアッ
プ抵抗としての機能を果たす。As described above, the transistors QP1 to QP6
Are supplied with the ground potential V _SS , the transistors QP1 to QP6 are on. The power supply potential V _DD is supplied to the wiring 1. Therefore, the wiring 7 serving as the connection terminal of the pull-up resistor circuit 10 has a source
A transistor QP1 having a drain path with a resistance value of 10 kΩ
The power supply potential _VDD is supplied via the transistors QP2 to QP6 having a resistance value of 20 kΩ between the source and drain paths, and the pull-up resistance circuit 10 functions as a 110 kΩ pull-up resistor.

【００３３】ここで、配線１に電源電位Ｖ_DDを供給し配
線７を接続端子とすることにより、プルアップ抵抗回路
１０は１１０ｋΩのプルアップ抵抗としての機能を果た
しているが、電源電位Ｖ_DDを供給する配線又は接続端子
とする配線を配線１〜７の中から選択することにより、
プルアップ抵抗回路１０の抵抗値を１０ｋΩ〜１１０ｋ
Ωの範囲内で１０ｋΩ刻みで任意の値にすることができ
る。[0033] Here, by the connecting terminal wiring 7 supplies a power supply potential V _DD to the wiring 1, the pull-up resistor circuit 10 plays the function of a pull-up resistor 110Keiomega, the power supply potential V _DD By selecting a wiring to be supplied or a wiring to be a connection terminal from wirings 1 to 7,
Set the resistance value of the pull-up resistor circuit 10 to 10 kΩ to 110 k.
Any value can be set in 10 kΩ steps within the range of Ω.

【００３４】即ち、配線１に電源電位Ｖ_DDを供給し、配
線２を接続端子とすることにより、プルアップ抵抗回路
１０の抵抗値を１０ｋΩとすることができる。また、配
線２に電源電位Ｖ_DDを供給し、配線３を接続端子とする
ことにより、プルアップ抵抗回路１０の抵抗値を２０ｋ
Ωとすることができる。また、配線１に電源電位Ｖ_DDを
供給し、配線３を接続端子とすることにより、プルアッ
プ抵抗回路１０の抵抗値を３０ｋΩとすることができ
る。また、配線２に電源電位Ｖ_DDを供給し、配線４を接
続端子とすることにより、プルアップ抵抗回路１０の抵
抗値を４０ｋΩとすることができる。また、配線１に電
源電位Ｖ_DDを供給し、配線４を接続端子とすることによ
り、プルアップ抵抗回路１０の抵抗値を５０ｋΩとする
ことができる。また、配線２に電源電位Ｖ_DDを供給し、
配線６を接続端子とすることにより、プルアップ抵抗回
路１０の抵抗値を６０ｋΩとすることができる。また、
配線１に電源電位Ｖ_DDを供給し、配線５を接続端子とす
ることにより、プルアップ抵抗回路１０の抵抗値を７０
ｋΩとすることができる。また、配線２に電源電位Ｖ _DD
を供給し、配線６を接続端子とすることにより、プルア
ップ抵抗回路１０の抵抗値を８０ｋΩとすることができ
る。また、配線１に電源電位Ｖ_DDを供給し、配線６を接
続端子とすることにより、プルアップ抵抗回路１０の抵
抗値を９０ｋΩとすることができる。また、配線２に電
源電位Ｖ_DDを供給し、配線７を接続端子とすることによ
り、プルアップ抵抗回路１０の抵抗値を１００ｋΩとす
ることができる。That is, the power supply potential V_DDSupply and distribution
By using line 2 as a connection terminal, a pull-up resistor circuit
The resistance value of 10 can be 10 kΩ. In addition,
Power supply potential V on line 2_DDAnd wiring 3 is used as a connection terminal.
As a result, the resistance value of the pull-up
Ω. In addition, the power supply potential V_DDTo
Supply, and by using wiring 3 as a connection terminal, pull-up
The resistance value of the resistor circuit 10 can be set to 30 kΩ.
You. In addition, the power supply potential V_DDAnd connect wiring 4
The connection of the pull-up resistor circuit 10
The resistance value can be 40 kΩ. Also, the wiring 1
Source potential V_DDAnd the wiring 4 is used as a connection terminal.
And the resistance value of the pull-up resistor circuit 10 is set to 50 kΩ.
be able to. In addition, the power supply potential V_DDSupply,
By using the wiring 6 as a connection terminal, a pull-up resistor
The resistance of the road 10 can be 60 kΩ. Also,
Power supply potential V_DDAnd the wiring 5 is used as a connection terminal.
As a result, the resistance value of the pull-up resistor circuit 10 becomes 70
kΩ. In addition, the power supply potential V _DD
And the wiring 6 is used as a connection terminal,
The resistance value of the top resistor circuit 10 can be set to 80 kΩ.
You. In addition, the power supply potential V_DDAnd connect wiring 6
The connection of the pull-up resistor circuit 10
The resistance can be 90 kΩ. Also, the wiring 2
Source potential V_DDAnd the wiring 7 is used as a connection terminal.
And the resistance value of the pull-up resistor circuit 10 is set to 100 kΩ.
Can be

【００３５】また、配線１に電源電位Ｖ_DDを供給し、配
線２〜７を接続端子としておけば、プルアップ抵抗回路
１０の抵抗値を１０ｋΩとすることができる。ここで、
配線１〜７及びコンタクトＣ８〜Ｃ１９のいずれかに変
更を加えることにより、他のプルアップ抵抗値を得るこ
とができる。When the power supply potential V _DD is supplied to the wiring 1 and the wirings 2 to 7 are used as connection terminals, the resistance value of the pull-up resistor circuit 10 can be set to 10 kΩ. here,
By changing any of the wires 1 to 7 and the contacts C8 to C19, other pull-up resistance values can be obtained.

【００３６】このように、本実施形態に係るプルアップ
抵抗回路１０によれば、拡散層に変更を加えることなく
コンタクト及び配線層若しくは配線層のみに変更を加え
ることで多様な抵抗値を選択することができる。As described above, according to the pull-up resistor circuit 10 according to the present embodiment, various resistance values are selected by changing only the contact and the wiring layer or only the wiring layer without changing the diffusion layer. be able to.

【００３７】尚、本実施形態に係るプルアップ抵抗回路
１０において、ソース〜ドレイン経路のオン抵抗が１０
ｋΩであるトランジスタＱＰ１、及び、ソース〜ドレイ
ン経路のオン抵抗が２０ｋΩであるトランジスタＱＰ２
〜ＱＰ６を用いているが、ソース〜ドレイン経路のオン
抵抗は、ゲート長やゲート幅等を変更することにより所
望の値とすることができる。また、本実施形態に係るプ
ルアップ抵抗回路１０において、トランジスタＱＰ１〜
ＱＰ６の６個のトランジスタを用いているが、任意の数
のトランジスタを用いることができる。このように、所
望のオン抵抗を有するトランジスタを任意の数だけ直列
接続することにより、種々のプルアップ抵抗値を得るこ
とができる。In the pull-up resistor circuit 10 according to this embodiment, the on-resistance of the source-drain path is 10
and a transistor QP2 having a source-drain path having an on-resistance of 20 kΩ.
Although QP6 is used, the on-resistance of the source-drain path can be set to a desired value by changing the gate length, gate width, and the like. In the pull-up resistor circuit 10 according to the present embodiment, the transistors QP1 to QP1
Although six transistors of QP6 are used, any number of transistors can be used. As described above, by connecting an arbitrary number of transistors having a desired on-resistance in series, various pull-up resistance values can be obtained.

【００３８】図３は、本発明の一実施形態に係る半導体
装置に含まれるプルダウン抵抗回路のレイアウト図であ
る。図３のプルダウン抵抗回路２０は、図４の回路図に
示すプルダウン抵抗回路を実現したものである。FIG. 3 is a layout diagram of a pull-down resistor circuit included in a semiconductor device according to one embodiment of the present invention. The pull-down resistor circuit 20 shown in FIG. 3 realizes the pull-down resistor circuit shown in the circuit diagram of FIG.

【００３９】図３において、プルダウン抵抗回路２０
は、ＮチャネルトランジスタＱＮ１〜ＱＮ６を含んでい
る。トランジスタＱＮ１〜ＱＮ６は直列接続され、トラ
ンジスタＱＮ１のソースとトランジスタＱＮ２のドレイ
ンは共通となっており、トランジスタＱＮ２のソースと
トランジスタＱＮ３のドレインは共通となっており、ト
ランジスタＱＮ３のソースとトランジスタＱＮ４のドレ
インは共通となっており、トランジスタＱＮ４のソース
とトランジスタＱＮ５のドレインは共通となっており、
トランジスタＱＮ５のソースとトランジスタＱＮ６のド
レインは共通となっている。In FIG. 3, the pull-down resistor circuit 20
Includes N-channel transistors QN1 to QN6. The transistors QN1 to QN6 are connected in series, the source of the transistor QN1 and the drain of the transistor QN2 are common, the source of the transistor QN2 and the drain of the transistor QN3 are common, and the source of the transistor QN3 and the drain of the transistor QN4 Are common, the source of the transistor QN4 and the drain of the transistor QN5 are common,
The source of the transistor QN5 and the drain of the transistor QN6 are common.

【００４０】トランジスタＱＮ１のソース〜ドレイン経
路の抵抗値は、例えば、１０ｋΩである。また、トラン
ジスタＱＮ２〜ＱＮ６のゲートＧ８〜Ｇ１２のゲート長
は、トランジスタＱＮ１のゲートＧ７のゲート長の２倍
となっている。トランジスタのソース〜ドレイン経路の
抵抗値はゲート長に比例するため、トランジスタＱＮ２
〜ＱＮ６のソース〜ドレイン経路の抵抗値は、トランジ
スタＱＮ１のソース〜ドレイン経路の抵抗値の２倍の２
０ｋΩである。The resistance value of the source-drain path of the transistor QN1 is, for example, 10 kΩ. The gate length of the gates G8 to G12 of the transistors QN2 to QN6 is twice the gate length of the gate G7 of the transistor QN1. Since the resistance value of the source-drain path of the transistor is proportional to the gate length, the transistor QN2
To QN6 are twice as large as the resistance of the source to drain path of the transistor QN1.
0 kΩ.

【００４１】トランジスタＱＮ１〜ＱＮ６上には、第１
の絶縁層（図示せず）を介してアルミニウム等の配線２
１〜２７が形成されている。配線２１は、トランジスタ
ＱＮ１のドレインにコンタクトＣ２０を介して接続され
ている。配線２２は、トランジスタＱＮ１のソース及び
トランジスタＱＮ２のドレインにコンタクトＣ２１を介
して接続されている。配線２３は、トランジスタＱＮ２
のソース及びトランジスタＱＮ３のドレインにコンタク
トＣ２２を介して接続されている。配線２４は、トラン
ジスタＱＮ３のソース及びトランジスタＱＮ４のドレイ
ンにコンタクトＣ２３を介して接続されている。配線２
５は、トランジスタＱＮ４のソース及びトランジスタＱ
Ｎ５のドレインにコンタクトＣ２４を介して接続されて
いる。配線２６は、トランジスタＱＮ５のソース及びト
ランジスタＱＮ６のドレインにコンタクトＣ２５を介し
て接続されている。配線２７は、トランジスタＱＮ６の
ソースにコンタクトＣ２６を介して接続されている。配
線２７には、接地電位Ｖ_SSが供給されている。また、配
線２１は、プルダウン抵抗回路２０の接続端子となって
いる。On the transistors QN1 to QN6, the first
Wiring 2 made of aluminum or the like via an insulating layer (not shown)
1 to 27 are formed. The wiring 21 is connected to the drain of the transistor QN1 via the contact C20. The wiring 22 is connected to the source of the transistor QN1 and the drain of the transistor QN2 via a contact C21. The wiring 23 is connected to the transistor QN2
And the drain of the transistor QN3 via a contact C22. The wiring 24 is connected to the source of the transistor QN3 and the drain of the transistor QN4 via a contact C23. Wiring 2
5 is the source of the transistor QN4 and the transistor QN4.
The drain of N5 is connected via a contact C24. The wiring 26 is connected to the source of the transistor QN5 and the drain of the transistor QN6 via a contact C25. Wiring 27 is connected to the source of transistor QN6 via contact C26. The ground potential V _SS is supplied to the wiring 27. The wiring 21 is a connection terminal of the pull-down resistance circuit 20.

【００４２】トランジスタＱＮ１〜ＱＮ６及び配線２１
〜２７上には第２の絶縁層（図示せず）を介して電源電
位Ｖ_DDを供給するためのアルミニウム等の配線２８〜２
９が形成されている。配線２８は、トランジスタＱＮ１
〜ＱＮ６のゲートＧ７〜Ｇ１２にコンタクトＣ２７〜Ｃ
３２を介して接続されている。同様に、配線２９は、ト
ランジスタＱＮ１〜ＱＮ６のゲートＧ７〜Ｇ１２にコン
タクトＣ３３〜Ｃ３８を介して接続されている。Transistors QN1 to QN6 and wiring 21
On the wirings 28 to 27 for supplying the power supply potential V _DD via a second insulating layer (not shown).
9 are formed. The wiring 28 is connected to the transistor QN1
Contacts C27 to CN to gates G7 to G12 of QN6
32. Similarly, the wiring 29 is connected to the gates G7 to G12 of the transistors QN1 to QN6 via the contacts C33 to C38.

【００４３】このように、トランジスタＱＮ１〜ＱＮ６
のゲートに電源電位Ｖ_DDが供給されているので、トラン
ジスタＱＮ１〜ＱＮ６はオンしている。また、配線２７
には、接地電位Ｖ_SSが供給されている。従って、プルダ
ウン抵抗回路２０の接続端子である配線２１には、ソー
ス〜ドレイン経路の抵抗値が１０ｋΩのトランジスタＱ
Ｎ１とソース〜ドレイン経路の抵抗値が２０ｋΩのトラ
ンジスタＱＮ２〜ＱＮ６とを介して接地電位Ｖ_SSが供給
され、プルダウン抵抗回路２０は、１１０ｋΩのプルダ
ウン抵抗としての機能を果たす。As described above, the transistors QN1 to QN6
Are supplied with the power supply potential V _DD , the transistors QN1 to QN6 are on. Also, the wiring 27
Is supplied with the ground potential V _SS . Accordingly, the wiring 21 serving as a connection terminal of the pull-down resistance circuit 20 has a transistor Q having a resistance value of 10 kΩ in the source-drain path.
The resistance value of N1 and the source-drain path is supplied with the ground potential V _SS via a transistor QN2~QN6 of 20 k [Omega, the pull-down resistor circuit 20 serves as a pull-down resistor 110Keiomega.

【００４４】ここで、配線２７に接地電位Ｖ_SSを供給し
配線２１を接続端子とすることにより、プルダウン抵抗
回路２０は１１０ｋΩのプルダウン抵抗としての機能を
果たしているが、接地電位Ｖ_SSを供給する配線及び接続
端子とする配線を配線２１〜２７の中から適切に選択す
ることにより、プルダウン抵抗回路２０の抵抗値を１０
ｋΩ〜１１０ｋΩの範囲内で１０ｋΩ刻みで任意の値に
することができる。Here, by supplying the ground potential V _SS to the wiring 27 and using the wiring 21 as a connection terminal, the pull-down resistor circuit 20 functions as a 110 kΩ pull-down resistor, but supplies the ground potential V _SS . By appropriately selecting the wiring and the wiring serving as the connection terminal from the wirings 21 to 27, the resistance value of the pull-down resistance circuit 20 is set to 10
Any value can be set in the range of kΩ to 110 kΩ in steps of 10 kΩ.

【００４５】即ち、配線２２に接地電位Ｖ_SSを供給し、
配線２１を接続端子とすることにより、プルダウン抵抗
回路２０の抵抗値を１０ｋΩとすることができる。ま
た、配線２３に接地電位Ｖ_SSを供給し、配線２２を接続
端子とすることにより、プルダウン抵抗回路２０の抵抗
値を２０ｋΩとすることができる。また、配線２３に接
地電位Ｖ_SSを供給し、配線２１を接続端子とすることに
より、プルダウン抵抗回路２０の抵抗値を３０ｋΩとす
ることができる。また、配線２４に接地電位Ｖ_SSを供給
し、配線２２を接続端子とすることにより、プルダウン
抵抗回路２０の抵抗値を４０ｋΩとすることができる。
また、配線２４に接地電位Ｖ_SSを供給し、配線２１を接
続端子とすることにより、プルダウン抵抗回路２０の抵
抗値を５０ｋΩとすることができる。また、配線２５に
接地電位Ｖ_SSを供給し、配線２２を接続端子とすること
により、プルダウン抵抗回路２０の抵抗値を６０ｋΩと
することができる。また、配線２５に接地電位Ｖ_SSを供
給し、配線２１を接続端子とすることにより、プルダウ
ン抵抗回路２０の抵抗値を７０ｋΩとすることができ
る。また、配線２６に接地電位Ｖ_SSを供給し、配線２２
を接続端子とすることにより、プルダウン抵抗回路２０
の抵抗値を８０ｋΩとすることができる。また、配線２
６に接地電位Ｖ_SSを供給し、配線２１を接続端子とする
ことにより、プルダウン抵抗回路２０の抵抗値を９０ｋ
Ωとすることができる。また、配線２７に接地電位Ｖ_SS
を供給し、配線２２を接続端子とすることにより、プル
ダウン抵抗回路２０の抵抗値を１００ｋΩとすることが
できる。That is, the ground potential V _SS is supplied to the wiring 22,
By using the wiring 21 as a connection terminal, the resistance value of the pull-down resistance circuit 20 can be set to 10 kΩ. Further, by supplying the ground potential V _SS to the wiring 23 and using the wiring 22 as a connection terminal, the resistance value of the pull-down resistance circuit 20 can be set to 20 kΩ. Further, by supplying the ground potential V _SS to the wiring 23 and using the wiring 21 as a connection terminal, the resistance value of the pull-down resistance circuit 20 can be set to 30 kΩ. Further, by supplying the ground potential V _SS to the wiring 24 and using the wiring 22 as a connection terminal, the resistance value of the pull-down resistor circuit 20 can be set to 40 kΩ.
Further, by supplying the ground potential V _SS to the wiring 24 and using the wiring 21 as a connection terminal, the resistance value of the pull-down resistance circuit 20 can be set to 50 kΩ. Further, by supplying the ground potential V _SS to the wiring 25 and using the wiring 22 as a connection terminal, the resistance value of the pull-down resistance circuit 20 can be set to 60 kΩ. Further, by supplying the ground potential V _SS to the wiring 25 and using the wiring 21 as a connection terminal, the resistance value of the pull-down resistance circuit 20 can be set to 70 kΩ. Also, the ground potential V _SS is supplied to the wiring 26 and the wiring 22
As a connection terminal, the pull-down resistor circuit 20
Can be set to 80 kΩ. Also, wiring 2
6 is supplied with the ground potential V _SS and the wiring 21 is used as a connection terminal, so that the resistance value of the pull-down resistor circuit 20 is 90 k
Ω. In addition, the ground potential V _SS
And the wiring 22 is used as a connection terminal, whereby the resistance value of the pull-down resistance circuit 20 can be set to 100 kΩ.

【００４６】また、配線２２に接地電位Ｖ_SSを供給し、
配線２１及び２３〜２７を接続端子としておけば、プル
ダウン抵抗回路２０の抵抗値を１０ｋΩとすることがで
きる。ここで、配線２１〜２７及びコンタクトＣ２７〜
Ｃ３８のいずれかに変更を加えることにより、他のプル
ダウン抵抗値を得ることができる。Further, the ground potential V _SS is supplied to the wiring 22,
If the wirings 21 and 23 to 27 are used as connection terminals, the resistance value of the pull-down resistance circuit 20 can be set to 10 kΩ. Here, the wirings 21 to 27 and the contacts C27 to
By changing any of C38, another pull-down resistance value can be obtained.

【００４７】このように、本実施形態に係るプルダウン
抵抗回路２０によれば、拡散層に変更を加えることなく
コンタクト及び配線層若しくは配線層のみに変更を加え
ることで多様な抵抗値を選択することができる。As described above, according to the pull-down resistor circuit 20 according to the present embodiment, various resistance values can be selected by changing the contact and the wiring layer or only the wiring layer without changing the diffusion layer. Can be.

【００４８】尚、本実施形態に係るプルダウン抵抗回路
２０において、ソース〜ドレイン経路のオン抵抗が１０
ｋΩであるトランジスタＱＮ１、及び、ソース〜ドレイ
ン経路のオン抵抗が２０ｋΩであるトランジスタＱＮ２
〜ＱＮ６を用いているが、ソース〜ドレイン経路のオン
抵抗は、ゲート長やゲート幅等を変更することにより所
望の値とすることができる。また、本実施形態に係るプ
ルダウン抵抗回路２０において、トランジスタＱＮ１〜
ＱＮ６の６個のトランジスタを用いているが、任意の数
のトランジスタを用いることができる。このように、所
望のオン抵抗を有するトランジスタを任意の数だけ直列
接続することにより、種々のプルダウン抵抗値を得るこ
とができる。In the pull-down resistor circuit 20 according to the present embodiment, the on-resistance of the source-drain path is 10
and a transistor QN2 whose source-drain path has an on-resistance of 20 kΩ.
Although QN6 is used, the on-resistance of the source-drain path can be set to a desired value by changing the gate length, gate width, and the like. In the pull-down resistor circuit 20 according to the present embodiment, the transistors QN1 to QN1
Although six transistors QN6 are used, any number of transistors can be used. As described above, by connecting an arbitrary number of transistors having a desired on-resistance in series, various pull-down resistance values can be obtained.

【００４９】以上、本実施形態に係る半導体装置に含ま
れるプルアップ抵抗回路１０及びプルダウン抵抗回路２
０について説明したが、これらの回路をプルアップ抵抗
及びプルダウン抵抗以外の抵抗として用いることも可能
である。As described above, the pull-up resistor circuit 10 and the pull-down resistor circuit 2 included in the semiconductor device according to the present embodiment
Although 0 has been described, these circuits can be used as resistors other than the pull-up resistor and the pull-down resistor.

【００５０】[0050]

【発明の効果】以上述べた様に、本発明によれば、直列
接続された複数のトランジスタを形成し、ソース〜ドレ
イン経路の抵抗値の和が必要とされる抵抗値に等しい連
続したトランジスタを抵抗を必要とする回路に接続する
ことにより、拡散層に変更を加えることなくコンタクト
及び配線層若しくは配線層のみに変更を加えることで多
様な抵抗値を選択することができる。As described above, according to the present invention, a plurality of transistors connected in series are formed, and a continuous transistor in which the sum of the resistance values of the source-drain paths is equal to the required resistance value is formed. By connecting to a circuit requiring a resistor, various resistance values can be selected by changing only the contact and the wiring layer or only the wiring layer without changing the diffusion layer.

[Brief description of the drawings]

【図１】本発明の一実施形態に係る半導体装置に含まれ
るプルアップ抵抗回路のレイアウト図である。FIG. 1 is a layout diagram of a pull-up resistor circuit included in a semiconductor device according to an embodiment of the present invention.

【図２】本発明の一実施形態に係る半導体装置に含まれ
るプルアップ抵抗回路の回路図である。FIG. 2 is a circuit diagram of a pull-up resistor circuit included in the semiconductor device according to one embodiment of the present invention.

【図３】本発明の一実施形態に係る半導体装置に含まれ
るプルダウン抵抗回路のレイアウト図である。FIG. 3 is a layout diagram of a pull-down resistor circuit included in the semiconductor device according to one embodiment of the present invention.

【図４】本発明の一実施形態に係る半導体装置に含まれ
るプルダウン抵抗回路の回路図である。FIG. 4 is a circuit diagram of a pull-down resistor circuit included in the semiconductor device according to one embodiment of the present invention.

【図５】従来の半導体装置に含まれるプルアップ抵抗回
路のレイアウト図である。FIG. 5 is a layout diagram of a pull-up resistor circuit included in a conventional semiconductor device.

【図６】従来の半導体装置に含まれるプルアップ抵抗回
路の回路図である。FIG. 6 is a circuit diagram of a pull-up resistor circuit included in a conventional semiconductor device.

【図７】従来の半導体装置に含まれるプルダウン抵抗回
路のレイアウト図である。FIG. 7 is a layout diagram of a pull-down resistor circuit included in a conventional semiconductor device.

【図８】従来の半導体装置に含まれるプルダウン抵抗回
路の回路図である。FIG. 8 is a circuit diagram of a pull-down resistor circuit included in a conventional semiconductor device.

[Explanation of symbols]

１０、３０プルアップ抵抗回路２０、４０プルダウン抵抗回路ＱＰ１〜ＱＰ８、ＱＮ１〜ＱＮ８トランジスタＧ１〜Ｇ１６ゲートＣ１〜Ｃ５２コンタクト１〜９、２１〜２９、３１〜３６、４１〜４６配線 10, 30 Pull-up resistor circuit 20, 40 Pull-down resistor circuit QP1 to QP8, QN1 to QN8 Transistor G1 to G16 Gate C1 to C52 Contact 1 to 9, 21 to 29, 31 to 36, 41 to 46 Wiring

Claims

[Claims]

A first and a second circuit, a plurality of transistors connected in series, and a sum of resistance values of a source-drain path are required between the first circuit and the second circuit. A first wiring connecting the source of the transistor at one end of the plurality of transistors equal to the resistance value to be connected and the first circuit; a drain of the transistor at the other end of the continuous transistor; A semiconductor device comprising: a second wiring for connecting to the second circuit; and a third wiring for supplying a predetermined potential to each gate of the continuous transistors.

2. A pull-up target circuit, a plurality of P-channel transistors connected in series, and the plurality of P-channel transistors, wherein a sum of resistance values of a source-drain path is equal to a pull-up resistance value required by the pull-up target circuit. A first wiring for supplying a first potential to the source of the P-channel transistor at one end of the continuous P-channel transistor, a drain of the P-channel transistor at the other end of the continuous P-channel transistor, and the pull-up A semiconductor device comprising: a second wiring for connecting to a target circuit; and a third wiring for supplying a second potential to each gate of the continuous P-channel transistors.

3. A pull-down target circuit, a plurality of N-channel transistors connected in series, and the plurality of N-channel transistors having a sum of resistance values of a source-drain path equal to a pull-down resistance value required by the pull-down target circuit. A first wiring for supplying a first potential to a source of an N-channel transistor at one end of a continuous transistor, a drain of an N-channel transistor at the other end of the continuous N-channel transistor, and the pull-down target circuit And a third wiring for supplying a second potential to each gate of the continuous N-channel transistors.