JP2002118224A - マルチチップモジュール - Google Patents

Abstract

(57)【要約】 【課題】熱応力等に対して高い信頼性を有するマルチチ
ップモジュールを提供する。 【解決手段】マルチチップモジュールは、少なくとも２
個以上の前記半導体チップは、前記半導体チップのチッ
プ電極と、前記チップ電極に電気的に連絡する導電性の
配線と、前記配線に電気的に連絡する導電性のランド
と、前記ランドに設置される外部端子と、前記ランドと
前記半導体チップとの間に介在する応力緩和層を有し、
前記外部端子を介して前記実装基板に設置され、前記応
力緩和層を有する第一の半導体チップの応力緩和層は、
最も端部に位置する前記外部端子と前記半導体チップの
中心からの距離が前記第一の半導体チップより小さい第
二の半導体チップの前記応力緩和層以上の厚さを有す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体チップを実
装基板に複数搭載したマルチチップモジュールに関す
る。

【０００２】

【従来の技術】近年、携帯電話、ノート型コンピュー
タ、ＰＤＡ(Personal Digital Assistance)などが急速
に普及する中で、これら民生用の電子システムの、小型
・軽量化、高機能化が急速に進められており、それを実
現するため、ＣＰＵ、マイコン、ロジック、メモリなど
の半導体デバイスと、受動系の電子部品などを高密度に
実装して、システムモジュールとして組み上げる技術が
必要になっている。

【０００３】その究極の姿は、すべてのデバイスを１チ
ップの中に作り込む、システム・オン・チップである
が、異なるデバイスを同時に作り込むことの困難さか
ら、歩留まり低下の恐れがあり、またこうしたシステム
モジュールは、製品ごとのオーダーメイドとなり、異な
る構成で少量ずつの生産になりやすく、こうした製品に
対してデバイスの段階から設計し直していては、コスト
に見合わないという問題がある。そこで、別々に作った
複数のチップを、なるべく短い配線長で高密度に実装し
て、一つのシステムモジュールに組み上げる、ＭＣＭ
（マルチ・チップ・モジュール）の技術開発が盛んにな
っている。

【０００４】従来のＭＣＭの例として、特開平１０-１
２６０４４号公報に、複数の半導体チップをはんだを介
してベース基板にフリップチップ実装し、半導体素子と
ベース基板との間に封止樹脂を流し込んだ構造のＭＣＭ
の記載がある。

【０００５】また、特開２０００-１９６００８号公報
に、基板上に３個以上の半導体チップを平面的に配置し
て、細線により電気的に接続し、半導体チップおよび細
線の全体を封止樹脂により覆い、基板の裏面に外部電極
となるボールグリッドアレイを形成した、マルチチップ
型半導体装置についての記載がある。

【０００６】

【発明が解決しようとする課題】しかしながら特開平１
０-１２６０４４号公報、特開２０００−１９６００８
号公報の何れにも、熱応力等に対してマルチチップモジ
ュール全体としての信頼性を向上させることについては
記載されていない。

【０００７】よって、本発明は、熱応力等に対して高い
信頼性を有するマルチチップモジュールを提供すること
にある。

【０００８】

【課題を解決するための手段】上記の課題を克服するた
めに、本発明のマルチチップモジュールは以下のように
構成される。

【０００９】第一の発明は、半導体素子を有する半導体
チップが実装基板に複数搭載されたマルチチップモジュ
ールであって、少なくとも２個以上の前記半導体チップ
は、前記半導体チップのチップ電極と、前記チップ電極
に電気的に連絡する導電性の配線と、前記配線に電気的
に連絡する導電性のランドと、前記ランドに設置される
外部端子と、前記ランドと前記半導体チップとの間に介
在する応力緩和層を有し、前記外部端子を介して前記実
装基板に設置され、前記応力緩和層を有する第一の半導
体チップの応力緩和層が、前記応力緩和層を有し、最も
端部に位置する前記外部端子と前記半導体チップの中心
からの距離が前記第一の半導体チップより小さい第二の
半導体チップの前記応力緩和層より厚いものである。

【００１０】本発明のマルチチップモジュールの信頼性
を高める場合、そこに搭載される複数の応力緩和層付き
半導体チップの信頼性をそれに合わせようとすれば、最
外端子距離が大きいチップほど、応力緩和層によるひず
み吸収をより大きくしなければならない。応力緩和層
は、材料の弾性率が小さく、厚さが厚くなるほど、ひず
みを吸収する能力が高くなる。応力緩和層の材料は同程
度のものを用いるとすれば、最外端子距離の大きいもの
ほど、応力緩和層の厚さを厚くすることにより、外部端
子の信頼性の差を小さくできる。

【００１１】実装基板に複数個搭載される応力緩和層を
有する半導体チップは、外部端子が半導体チップの面内
かあるいはそれに近い範囲に配置されている、チップサ
イズの小型パッケージである。基板実装状態で温度変化
が加わると、半導体チップと実装基板の熱膨張差による
ひずみが、間に挟まれた外部端子に集中しやすいが、外
部端子と半導体チップとの間に介在する応力緩和層の変
形によりこのひずみを吸収し、温度サイクルにおける外
部端子の寿命を向上できる。従来のベアチップ実装によ
るマルチチップモジュールにおいて行っていたアンダー
フィルによる補強を行わない場合であっても、外部端子
の信頼性を高めることができるため、実装時のアンダー
フィル工程を省くことができて低コストになる。また、
実装後のリペアが可能になる。また、この場合は、効果
的に冷却する観点から、外部端子の周囲には空間を有す
ることが好ましい。また、半導体チップ上に配線して、
チップのチップ電極のピッチに対して広いピッチで外部
端子を配置しているので、基板への実装が容易であり、
高密度な実装基板を必須としない。 また、熱膨張によ
る変位差を応力緩和層が吸収するために、チップに発生
する応力も低減できる。また、チップクラックも抑制で
きる。これにより、信頼性の高いＭＣＭを安価に得るこ
とができる。基板実装が容易で、チップクラックを抑制
できるＭＣＭが得られる。

【００１２】また、少なくとも２個以上の前記半導体チ
ップは、前記半導体チップのチップ電極と、前記チップ
電極に電気的に連絡する導電性の配線と、前記配線に電
気的に連絡する導電性のランドと、前記ランドに設置さ
れる外部端子と、前記ランドと前記半導体チップとの間
に介在する応力緩和層を有し、前記外部端子を介して前
記実装基板に設置され、外部端子の周囲には空間を設
け、前記応力緩和層を有する第一の半導体チップの端部
と、第一の半導体チップの隣接して配置された前記応力
緩和層を有する第二の半導体チップの端部との間隔を１
ｍｍ未満にしたマルチチップモジュールを形成すること
が好ましい。

【００１３】アンダーフィル実装においては、アンダー
フィルは、半導体チップの端部から実装基板表面に向け
て外側に広がるように形成される（アンダーフィルフィ
レット）。また、アンダーフィルを注入するノズルを通
すためにも、隣接して実装される半導体チップの間隔
は、１〜２ｍｍ程度必要である。一方、本発明のマルチ
チップモジュールの応力緩和層を有する半導体装置にお
いてアンダーフィルを省略する場合は、半導体チップと
同サイズに形成することができるので、複数の半導体チ
ップをより高密度に実装することが可能である。その
際、高密度に実装しても効果的な冷却ができる。例え
ば、隣接する半導体チップの間隔を１ｍｍ未満、より実
装密度を高めるために、例えば０．５ｍｍ以下程度にす
ることも考えられる。また、両チップ端部は接触させな
い程度の狭さにすることができる。

【００１４】また、第二の発明は複数の前記応力緩和層
を有する半導体チップを備えたマルチチップモジュール
であって、前記応力緩和層を有する第一の半導体チップ
の応力緩和層が、前記応力緩和層を有し、最も端部に位
置する前記外部端子の投影面積が前記第一の半導体チッ
プより大きい第二の半導体チップの前記応力緩和層より
厚いことを特徴とする。

【００１５】外部端子の寿命は、外部端子のサイズによ
っても変化し、外部端子のサイズが大きいほど、外部端
子自身によるひずみの吸収が大きくなるので、外部端子
の信頼性が上がる。よって、外部端子を配列するピッチ
等が小さく、外部端子のサイズが小さいとき等は、前記
のように前記応力緩和層の厚さを厚くして全体の応力吸
収力の格差を是正して全体での信頼性を向上させること
ができる。

【００１６】ただし、プロセスの統一化によるコスト低
減メリットが大きいときには、最も最外端子距離が大き
い応力緩和層付き半導体装置において信頼性が確保でき
る程度の厚さの応力緩和層を、他の応力緩和層付き半導
体装置においても形成してもよい。

【００１７】なお、前記マルチチップモジュールにおい
ては、前記応力緩和層を有する半導体装置のうち少なく
とも一つは、前記配線、および前記ランド、および前記
外部端子、および前記応力緩和層の端部が、前記半導体
チップの端部より内側に形成されていることが好まし
い。尚、その際には、例えば前記配線は薄膜配線を用い
ることが好ましい。

【００１８】半導体チップの材料としては従来Ｓｉが主
流であったが、近年では、例えば通信系の高速信号処理
や光信号処理などにＧａＡｓやＩｎＰなどの化合物半導
体が用いられるようになってきた。こうした化合物半導
体は、一般にＳｉに比べてもろいため、前述したチップ
クラックの問題が顕著になる。本発明のマルチチップモ
ジュールにおいては、上記のような化合物半導体の半導
体チップに応力緩和層付き半導体装置を適用することに
より、半導体チップにかかる応力を低減し、チップクラ
ックを防止することができる。

【００１９】

【発明の実施の形態】本発明は、複数の半導体デバイス
と受動系の電子部品などを高密度に基板実装して、シス
テムとして動作するような機能を有するマルチチップモ
ジュールに適応することができる。実装基板に搭載され
る半導体デバイスとしては、例えば、ＣＰＵ、マイコ
ン、ロジック、メモリ（ＤＲＡＭ、ＳＲＡＭ、Ｆｌａｓ
ｈなど）、あるいは画像処理専用チップ、インタフェー
スなどを１チップ化した専用チップなど、製品によって
さまざま考えられる。受動系部品は、チップコンデンサ
や抵抗など、主にノイズの低減など回路の安定化のため
に組み込まれているもので、実装基板の内部に組み込ま
れている場合であってもよい。

【００２０】本発明の第１の実施形態を示す平面図を図
１に、断面図を図２に示す。図１に示すように、本発明
の第１の実施形態は、実装基板１上に、第１の半導体チ
ップ１０、第２の半導体チップ２０の２つの半導体デバ
イスと、４つの受動部品４が実装された、基本的な構成
の例である。

【００２１】図２は、本発明の一実施例の、第１の半導
体チップ１０および第２の半導体チップ２０を含む断面
（図１のＡ−Ａ断面）における断面図を示したものであ
る。図２に示すように、第１の半導体チップ１０表面に
は、チップ電極１１と、チップ電極１１から引き出され
る導電性の配線１２と、それに連なる導電性のランド１
３と、少なくとも半導体チップ１０とランド１３との間
に介在する応力緩和層１４と、ランド１３に接合される
外部端子１５とを有する。第１の応力緩和層付き半導体
装置２は、外部端子１５を介して実装基板１に実装され
ている。同様に、第２の半導体チップ２０も、チップ電
極２１、導電性の配線２２、導電性のランド２３、応力
緩和層２４、外部端子２５を有する。この第２の応力緩
和層付き半導体装置３は、外部端子２５を介して実装基
板１に実装されている。

【００２２】外部端子１５および２５は、例えば、はん
だ材料（Ｐｂ-Ｓｎ共晶、Ｓｎ−Ａｇ−Ｃｕ系、Ｓｎ−
Ａｇ−Ｃｕ−Ｂｉ系など）が用いられ、ボール状に形成
される。

【００２３】本発明のマルチチップモジュールにおいて
は、第１の半導体チップ１０、第２の半導体チップ２０
ともに、実装基板１との間に応力緩和層１４あるいは２
４が介在しているため、半導体チップと実装基板の熱膨
張差によるひずみを、この応力緩和層の変形により吸収
し、外部端子であるはんだバンプに発生するひずみを低
減して、はんだバンプの温度サイクルにおける寿命を向
上する。

【００２４】半導体チップをベアチップ実装、すなわち
チップ電極上に直接形成した外部端子を介して基板に実
装した場合、上述した半導体チップと実装基板の熱膨張
差によるひずみにより、外部端子が早期に疲労するた
め、半導体チップと実装基板の間にアンダーフィルと呼
ばれる樹脂を注入して、外部端子周囲を補強することに
より、外部端子の信頼性を確保していた。しかしなが
ら、アンダーフィルは、材料費が高く、注入工程に時間
がかかり、またボイドなどが発生しない信頼性の高い注
入方法のノウハウが必要であるなどの問題があった。

【００２５】本発明のマルチチップモジュールにおいて
は、応力緩和層の変形により外部端子の信頼性を確保で
きる。加えて、アンダーフィル樹脂による補強を省略す
る場合、更に低コスト化もできる。冷却効果を高めるこ
とも考えれられる。はんだバンプで実装しているため、
熱によりはんだを溶融させることで容易に取り外しがで
きる。このため、不良チップの交換はアンダーフィルを
したものに比べて容易となる。

【００２６】また、従来のベアチップ実装においては、
狭ピッチ（一般的に１００μm弱程度）で配列したチッ
プ電極上に形成した外部端子により基板実装するので、
基板搭載の際の位置合わせ精度にかなり高いものが要求
される。一方、本発明の応力緩和層付き半導体装置は、
チップ電極から引き回した配線によりピッチを拡大して
いるので、高い位置合わせ精度を必要としないようにす
ることもできる。

【００２７】以上のように、本発明のマルチチップモジ
ュールにおいては、従来のベアチップ実装によるマルチ
チップモジュールと比較して、外部端子のピッチが拡大
しており、かつアンダーフィルの必要がないため、半導
体チップの実装基板への実装が容易であり、また実装後
のリペアが可能であるという特徴がある。また、外部端
子のピッチを拡大するために、実装基板の側も、外部端
子接合用のランドのピッチを大きくでき、安価な基板を
使用できるという特徴がある。

【００２８】また、搭載される半導体チップの材料とし
ては、Ｓｉを主材料とするものが主であるが、例えば携
帯電話などで用いられる、通信のために高周波信号の処
理を行うチップなどには、ＧａＡｓやＩｎＰなどの化合
物半導体が用いられる場合がある。半導体チップと実装
基板の熱膨張差によるひずみを吸収して、半導体チップ
に大きな応力が発生して、半導体チップに負担が加わる
ことを抑制できる。本発明の応力緩和層付き半導体装置
においては、熱ひずみを外部端子と応力緩和層の両方で
吸収できるため、半導体チップに発生する応力を非常に
小さくできる。よって、上記したようなＳｉよりも脆い
材料を用いた半導体チップは、応力緩和層付き半導体装
置に組み立てて実装基板に実装することが望ましい。

【００２９】また、アンダーフィル実装においては、ア
ンダーフィルは、半導体チップの端部から実装基板表面
に向けて外側に広がるように形成される（アンダーフィ
ルフィレット）。また、アンダーフィルを注入するノズ
ルを通すためにも、隣接して実装される半導体チップの
間隔は、１〜２ｍｍ程度必要である。一方、本発明のマ
ルチチップモジュールの応力緩和層付き半導体装置は、
半導体チップと同サイズに形成することが可能で、かつ
アンダーフィル実装を省略して、複数の半導体チップを
より高密度に実装することが可能である。例えば、隣接
する応力緩和層付半導体チップの端部間隔を１ｍｍ未
満、例えば０．５ｍｍ以下等に設置することができる。

【００３０】前述の応力緩和層は、弾性率が小さく、厚
いほど、ひずみを吸収する能力が高く、外部端子の信頼
性を向上できる。

【００３１】マルチチップモジュールに要求される信頼
性レベルを満足するには、搭載されるすべての半導体装
置において、外部端子の信頼性をそのレベル以上にする
必要があるが、複数の異なる半導体チップに対しては、
この信頼性レベルを満足するための、応力緩和層の要求
仕様は同一ではない。

【００３２】複数の異なる半導体チップに対して、材料
および厚さの等しい応力緩和層を形成した応力緩和層付
き半導体装置を適用したとすると、それら複数の応力緩
和層を有する半導体装置において、外部端子の寿命は異
なる。なぜなら、半導体チップと実装基板の熱膨張によ
る変位差は、半導体チップの中心から遠い位置ほど大き
くなるため、半導体チップ中心から遠い位置に配置され
た外部端子ほど、大きなひずみが発生する可能性があ
る。よって最も外側に位置する外部端子の半導体チップ
中心からの距離（以下、最外端子距離と呼ぶ）が大きい
半導体装置ほど、外部端子におきなひずみが発生する可
能性があるためである。

【００３３】よって、本マルチチップモジュールの信頼
性を高めるために、第１の応力緩和層付き半導体装置２
の方が、第２の応力緩和層付き半導体装置３よりも、上
記最外端子距離が大きいとすると、両者の外部端子の信
頼性を同等にするために、第１の応力緩和層付き半導体
装置２の方が応力緩和層によるひずみの吸収を大きくす
る。応力緩和層の材料は同程度のものを用いるとすれ
ば、応力緩和層の厚さを厚くすることにより、ひずみ吸
収の能力を大きくできるので、第１の応力緩和層付き半
導体装置２における応力緩和層１４の厚さ１４aの方
が、第２の応力緩和層付き半導体装置３における応力緩
和層２４の厚さ２４aよりも厚くする。なお、上記最外
端子の距離に代えて、最も遠い外部端子間の距離を比較
して、大きい方のチップの応力緩和層の厚さを小さい方
の応力緩和層の厚さより厚くする。

【００３４】外部端子の寿命は、外部端子のサイズによ
っても変化する。外部端子のサイズが大きいほど、外部
端子自身によるひずみの吸収が大きくなるので、外部端
子の信頼性が上がる。よって、第２の応力緩和層付き半
導体装置３の外部端子の配列ピッチが小さく、外部端子
サイズが第１の応力緩和層付き半導体装置２より小さい
場合は、第１の半導体装置２より第２の半導体装置３の
応力緩和層の厚さを厚くする。

【００３５】尚、外部端子サイズに代えて、ランドの径
（例えば最外端子のランド径）を比較して、径が小さい
方の半導体装置の応力緩和層の厚さを大きい方の半導体
装置の厚さを厚くする。

【００３６】また、一例として、第２の応力緩和層付き
半導体装置３の方が最外端子距離が小さい場合でも、外
部端子を配列するピッチが小さく、外部端子のサイズを
小さくせざるを得ない場合には、最外端子距離の大きい
第１の応力緩和層付き半導体装置２よりも、応力緩和層
の厚さを厚くしないと、信頼性を得られない場合もあ
る。そうした場合には、外部端子のサイズが小さい第２
の応力緩和層付き半導体装置３の方を、応力緩和層の厚
さを厚くすることが考えられる。

【００３７】応力緩和層の厚さを厚くするほど、外部端
子の信頼性は向上するが、一方で、応力緩和層を厚くす
るほど、応力緩和層の材料費が上がる。また、チップ電
極と応力緩和層上のランドとを接続する配線を薄膜配線
プロセスにより形成する場合、応力緩和層が厚くなる
と、フォトレジストの露光・現像が困難になる。よっ
て、応力緩和層の厚さは、２つの応力緩和層付き半導体
装置において必要な信頼性レベルを確保できる程度に調
整して、それ以上に厚くしないことにより、最も無駄の
ない構成になる。

【００３８】なお、プロセスの統一化によるコスト低減
メリットが大きいときは、両者の応力緩和層を同程度の
厚さに形成してもよい。

【００３９】また、外部端子数の少ない応力緩和層付き
半導体装置においても、例えば応力緩和層が厚くても配
線形成がそれほど困難にならない形成プロセス（例えば
リードやワイヤーによる接続）を用いた場合など、応力
緩和層の形成しやすい。

【００４０】よって、条件によっては、外部端子数が多
い応力緩和層付き半導体装置よりも厚い応力緩和層が形
成することもできる。

【００４１】応力緩和層の材料としては、例えば、ポリ
イミド樹脂、ポリエーテルイミド樹脂、ポリイミドアミ
ド樹脂、アクリル変成エポキシ樹脂、ゴムを配合したエ
ポキシ樹脂、シリコーン樹脂などがあり、ひずみを吸収
する効果を得るために、常温における縦弾性係数が、２
０００ＭＰａ以下程度の低弾性であることが望ましい。
その際、１００ＭＰａ以上程度の弾性は確保することが
望ましい。実用的には、５００以上１０００以下ＭＰａ
程度の範囲のものを使用することができる。

【００４２】図２の断面図に示した応力緩和層付き半導
体装置の構成においては、本発明の主要な効果を説明す
るために必要な部材のみを記載しており、詳細な構成は
省略している。本第１の実施形態の第１の応力緩和層付
き半導体装置２の詳細な構成の一例を示す平面図を図３
に、断面図を図４に示す。図３は、内部構造が分かるよ
うに、外部端子と表面保護膜の一部を除去した状態の図
を示した。

【００４３】図３に示すように、第１の半導体チップ１
０は、チップ周辺部の４辺にチップ電極１１が配置され
ており、配線１２により中央部へ引き出されており、外
部端子１５が接合するランド１３は、チップ電極１１よ
りもピッチが拡大して配列している。例えばマイコンの
ように、外部端子の数が数百程度と多い場合には、チッ
プ電極を中央部よりも周辺部に配列する場合が多い。図
４に断面図を示す。応力緩和層１４は、少なくともラン
ド１３と第１の半導体チップ１０との間に介在すること
により、熱ひずみを吸収して、外部端子の信頼性を向上
できる。

【００４４】以下、図２で省略した部材について説明す
る。パッシベーション膜１６は、半導体チップ１０のチ
ップ電極１１形成面を覆うように形成される、非常に薄
い膜であり、半導体チップ表面の保護のために、ウエハ
工程において形成されることができる。

【００４５】パッシベーション膜１６と応力緩和層１４
との間に介在するように、絶縁膜１７を形成してもよ
い。本応力緩和層付き半導体装置２では、配線１２と半
導体チップ１０の内部配線との間に厚い応力緩和層１４
が介在するため、両者の間の静電容量を低減でき、クロ
ストークノイズによる誤動作を起こしにくいという特徴
がある。しかしながら、チップ電極１１の周囲において
は、配線１２が薄いパッシベーション膜１６上に直接形
成されるため、高速動作が必要な場合には、この部分の
静電容量が問題となる場合がある。絶縁膜１７を、チッ
プ電極１１周囲において、配線１２と半導体チップ１０
との間に介在するように形成することにより、この部分
の静電容量を大きく低減することができる。

【００４６】また、本応力緩和層付き半導体装置２の最
表面には、主に配線の保護を目的として、表面保護膜１
８を形成する。表面保護膜１８には、ランド１３上に開
口部を形成し、ランド１３と外部端子１５を接合する。

【００４７】また、図２に示すように、平面的に見た半
導体チップ１０の中心から、最も離れた位置にある外部
端子までの距離が、前述した最外端子距離１９である。

【００４８】本第１の実施形態の第２の応力緩和層付き
半導体装置３の詳細な構成の一例を示す平面図を図５
に、断面図を図６に示す。図５は、内部構造が分かるよ
うに、外部端子と表面保護膜の一部を除去した状態の図
を示した。

【００４９】基本的な構成は第１の応力緩和層付き半導
体装置２と同様であるが、チップ電極２１が半導体チッ
プ２０の中央部に配列しているところが異なる。メモリ
製品など、外部端子の数が数十と比較的少ない場合に
は、本例のようにチップ電極が中央部に配列される場合
がある。図５に示すように、中央のチップ電極２１から
配線２２により周辺部へ引き出されており、外部端子２
５が接合するランド２３は、チップ電極２１よりもピッ
チが拡大して配列している。図２で省略されていた部材
についても、第１の応力緩和層付き半導体装置と同様で
あり、半導体チップ２０表面にはパッシベーション膜１
６が、半導体装置の最表面には表面保護膜１８が形成さ
れており、パッシベーション膜１６と応力緩和層１４と
の間に介在する絶縁膜１７を形成してもよい。

【００５０】チップ電極の配置に関しては、図３に示し
た周辺４辺配置、および図５に示した中央１列配置に限
ったものではなく、例えば、図７の平面図に示すよう
に、周辺の２辺に配置する場合もある。さらに、周辺と
中央の両方に配置する場合、またそれらを２列以上に配
置する場合など、さまざまな配列が考えられる。こうし
たさまざまな配列の応力緩和層付き半導体装置が、本実
施例の第１の応力緩和層付き半導体装置、あるいは第２
の応力緩和層付き半導体装置に用いられてもよい。外部
端子の配置についても、本実施例において図示した配置
に限ったものではない。

【００５１】また、図３〜図７で例示した応力緩和層付
き半導体装置においては、構成部材がすべて半導体チッ
プの面内に形成されているため、ウエハレベルでの製造
を行ってもよい。すなわち、従来の半導体装置製造工程
では、ウエハ上に多数の半導体チップが形成され、パッ
シベーション膜が形成された状態から、ダイシングして
切り出した一つ一つの半導体チップに対して、配線形
成、外部端子形成などの半導体装置製造工程を行ってい
たが、本応力緩和層付き半導体装置においては、ウエハ
の状態のまま応力緩和層、配線などを形成していき、外
部端子を形成した後に、ダイシングして個々の半導体装
置に切り離すという、ウエハレベルの製造方法を適用す
ることが可能である。これにより、半導体チップ一つ一
つに対して半導体装置に組み立てる作業を行うよりも、
製造コストを大幅に低減できる可能性がある。また、ウ
エハレベルで製造する場合、応力緩和層は、例えばスク
リーンマスクを用いて印刷法により形成することが望ま
しい。これにより、ウエハ一括で形成することができ、
またチップ電極上を除いて形成することが容易なためで
ある。また、配線およびランドは、ウエハ一括で形成す
るため、スパッタおよびメッキなどを用いた薄膜配線形
成プロセスを用いることが望ましい。

【００５２】ウエハレベルの製造方法を用いると、ウエ
ハあたりから取得できる半導体装置の数が多くなればな
るほど、その製造コストを低減できることになる。しか
しながら、例えば半導体チップが大きいとか、半導体チ
ップの歩留まりが悪いなどの理由で、ウエハあたりから
取得できる良品の半導体チップが少ない場合には、一つ
一つの半導体チップに対して製造を行った方が低コスト
になる場合もある。

【００５３】チップ一つ一つに対して製造を行うことを
前提とした応力緩和層付き半導体装置の構成の例を、図
８、図９の断面図に示す。図８は半導体チップ３０の周
辺部にチップ電極３１が配置されている場合である。半
導体チップ３０表面に形成されたパッシベーション膜３
６上には、チップ電極３２上を除いて応力緩和層３４を
形成し、さらに配線３２およびランド３３が設けられた
テープ状物３７を貼り付ける。配線３２は一部テープ状
物３７から突出したリード部を有し、このリード部の先
端をチップ電極３２と接続して電気的接続を得る。そし
て配線３２のリード部およびチップ電極３２との接続部
を封止樹脂３８によって封止する。

【００５４】本構成においても、応力緩和層３４により
熱ひずみを吸収し、外部端子の信頼性を向上することが
できる。また、前記第１の実施例のマルチチップモジュ
ールにおいて、第１あるいは第２の応力緩和層付き半導
体装置のどちらか、あるいは両方に、本構成の応力緩和
層付き半導体装置を適用した場合においても、マルチチ
ップモジュールの信頼性を満足するため、最外端子距離
が大きい、あるいは外部端子が小さい応力緩和層付き半
導体装置の方が、応力緩和層を厚くするか、あるいは同
等にする。ただし、本構成の応力緩和層付き半導体装置
においては、応力緩和層上の配線とチップ電極との接続
をリードによって行っているため、薄膜配線を形成する
図３〜図７の構成と比べて、応力緩和層が厚くなっても
配線形成がそれほど困難にならない。よって、第２の応
力緩和層付き半導体装置に本構成を適用したとき、応力
緩和層を薄くすることによる材料費の低減のメリットよ
りも、応力緩和層の形成のしやすさや、既存設備をその
まま使用することなどのメリットの方が大きい場合に
は、信頼性がオーバースペックになるのを承知で、応力
緩和層が厚く形成される場合がある。

【００５５】図９は図８の構成とほぼ同様であるが、チ
ップ電極３１が半導体チップ３２の中央部に配列してい
る場合の例を示している。チップ中央のチップ電極３１
から配線３２が周辺部に引き出される部分が異なるが、
他は図８の構成と同様である。また、本構成において
は、チップ一つ一つに対して製造を行うので、応力緩和
層３４およびテープ状物３７が半導体チップ３０端部か
らはみだしても構わない。またその場合、外部端子が半
導体チップ端部よりも外側に形成されても構わない。

【００５６】図２に示したように、本発明のマルチチッ
プモジュールでは、複数の半導体チップおよび受動系電
子部品が高密度に基板実装されており、一つのシステム
として動作する機能を有するモジュールである。このモ
ジュールは、例えば図１０の断面図に示すように、はん
だボールなどの外部端子４１を介してマザーボードに二
次実装される。実装基板１は多層の配線層を有し、半導
体チップ搭載面のランド４２から、配線４３およびスル
ーホール４４によって裏面に電気的に引き出されてお
り、裏面のランド４５を介して外部端子４１が設けられ
ている。この外部端子４１を介して、マザーボードに搭
載される。図１０には実装基板を貫通するスルーホール
４４が設けられた例を示したが、実装基板を貫通しない
複数のスルーホールを介して配線が裏面に引き出されて
もよい。

【００５７】また、本発明のマルチチップモジュールで
は、外部端子のピッチを拡大した上で実装基板に搭載す
るため、従来のベアチップ実装によるマルチチップモジ
ュールのように、高密度にランドを配置した専用基板を
必要としないため、応力緩和層付き半導体装置および受
動系電子部品を直接マザーボードに搭載してもよい。す
なわち、図２における実装基板１はマザーボードの一部
分であり、前述の電子部品が高密度実装されたマザーボ
ードの一部分をして、一つのシステムとしての機能を有
するマルチチップモジュールとみなす。

【００５８】本発明のマルチチップモジュールにおい
て、搭載される半導体チップは３つ以上であっても構わ
ない。そのうちの少なくとも２つ以上が、図３〜図９に
示したような応力緩和層付き半導体装置の形態を為して
実装基板に接合されている。

【００５９】マルチチップモジュールにある信頼性レベ
ルが要求されており、搭載された複数の応力緩和層付き
半導体装置において、最も最外端子距離が大きいものに
おいて前記信頼性レベルが確保できる程度の応力緩和層
の厚さよりも厚く形成しないようにし、最外端子距離が
大きいものほど、応力緩和層の厚さを厚くして、複数の
応力緩和層付き半導体装置において外部端子の信頼性を
同程度にすることが、応力緩和層の材料費低減などの観
点からは好ましい。ただし、プロセスの統一化によるコ
スト低減のメリットが大きい場合には、最外端子距離の
小さいものについても、最外端子距離が大きいものに合
わせて、同程度の厚さの応力緩和層を形成してもよい。

【００６０】また、外部端子のサイズが他と比較して小
さい応力緩和層付き半導体装置においては、他の最外端
子距離が大きい応力緩和層付き半導体装置よりも、応力
緩和層を厚く形成して全体の信頼性を確保することも考
えられる。最外端子距離よりも、外部端子のサイズの方
が、外部端子の寿命に対する影響が大きい場合には、外
部端子のサイズが小さい応力緩和層付き半導体装置ほ
ど、応力緩和層の厚さを厚くして全体での信頼性を確保
することができる。

【００６１】また、図８および図９に示したような、リ
ードによる配線接続を行う応力緩和層付き半導体装置が
搭載されている場合、薄膜配線を用いるものに比べて、
応力緩和層が厚くなっても、配線形成がそれほど困難に
ならないので、応力緩和層を薄くすることによる材料費
の低減のメリットよりも、応力緩和層の形成のしやすさ
や、既存設備をそのまま使用することなどのメリットの
方が大きい場合には、信頼性がオーバースペックになる
のを承知で、最外端子距離が最も大きい応力緩和層付き
半導体装置よりも、応力緩和層を厚く形成する場合があ
る。また、本発明のマルチチップモジュールには、応力
緩和層付き半導体装置の形態をなしていない半導体チッ
プが搭載されていても構わない。例えば、最外端子距離
が比較的小さく、また外部端子のサイズも比較的大きい
場合、応力緩和層によってひずみを吸収しなくても、外
部端子の信頼性が確保できる場合がある。このような場
合には、図１１の断面図に示すように、応力緩和層がな
い構成を用いてもよい。この場合、配線６２と半導体チ
ップ内部配線との間の静電容量を低減するため、配線６
２とパッシベーション膜６６の間に絶縁膜６７を形成す
ることが望ましい。

【００６２】また、複数の半導体チップを一つのパッケ
ージにまとめたマルチチップパッケージが含まれている
場合もある。マルチチップパッケージの構成の一例を示
す断面図を図１２に示す。半導体チップ７０が、チップ
電極７３形成面と反対の面で、接着層７２を介して専用
基板７１に貼り付けられており、チップ電極７３と専用
基板７１上のボンディングパッド７４を導電性のワイヤ
７５で接続して、半導体チップ７０と専用基板７１を電
気的に接続している。ボンディングパッド７４から、配
線７６、スルーホール７７を経由して専用基板７０の半
導体チップ７０接着面と反対の面に形成したランド７８
まで、電気的に引出され、ランド７８に外部端子７９を
接合している。半導体チップ７０およびワイヤ７５とそ
の接合部付近は、封止樹脂８０により封止されている。
図１０には実装基板を貫通するスルーホール４４が設け
られた例を示したが、実装基板を貫通しない複数のスル
ーホールを介して配線が裏面に引き出されてもよい。

【００６３】

【発明の効果】本発明により、熱応力等に対して高い信
頼性を有するマルチチップモジュールを提供することが
できる。

【図面の簡単な説明】

【図１】本発明における第１の実施形態のマルチチップ
モジュールの平面模式図。

【図２】本発明における第１の実施形態のマルチチップ
モジュールの断面模式図。

【図３】本発明における第１の実施形態に含まれる第１
の応力緩和層付き半導体装置の詳細構造を示す平面模式
図。

【図４】本発明における第１の実施形態に含まれる第１
の応力緩和層付き半導体装置の詳細構造を示す断面模式
図。

【図５】本発明における第１の実施形態に含まれる第２
の応力緩和層付き半導体装置の詳細構造を示す平面模式
図。

【図６】本発明における第１の実施形態に含まれる第２
の応力緩和層付き半導体装置の詳細構造を示す断面模式
図。

【図７】チップ電極が周辺２辺配置である応力緩和層付
き半導体装置の詳細構造を示す平面模式図。

【図８】半導体チップ一つ一つに対して製造を行う応力
緩和層付き半導体装置（チップ電極周辺配置）の断面模
式図。

【図９】半導体チップ一つ一つに対して製造を行う応力
緩和層付き半導体装置（チップ電極中央配置）の断面模
式図。

【図１０】実装基板の裏面に外部端子を形成した本発明
のマルチチップモジュールの断面模式図。

【図１１】応力緩和層を形成しない半導体装置の断面模
式図。

【図１２】複数の半導体チップを搭載したマルチチップ
パッケージの断面模式図。

【符号の説明】

１…実装基板、２…第１の応力緩和層付き半導体装置、
３…第２の応力緩和層付き半導体装置、４…受動部品、
１０…第１の半導体チップ、１１…チップ電極、１２…
配線、１３…ランド、１４…応力緩和層、１４a…応力
緩和層の厚さ、１５…外部端子、１６…パッシベーショ
ン膜、１７…絶縁膜、１８…表面保護膜、１９…最外端
子距離、２０…第２の半導体チップ、２１…チップ電
極、２２…配線、２３…ランド、２４…応力緩和層、２
４a…応力緩和層の厚さ、２５…外部端子、２６…パッ
シベーション膜、２７…絶縁膜、２８…表面保護膜、３
０…半導体チップ、３１…チップ電極、３２…配線、３
３…ランド、３４応力緩和層、３５…外部端子、３６…
パッシベーション膜、３７…テープ状物、３８…封止樹
脂、４１…外部端子、４２…ランド、４３…配線、４４
…スルーホール、４５…ランド、６０…半導体チップ、
６１…チップ電極、６２…配線、６３…ランド、６５…
外部端子、６６…パッシベーション膜、６７…絶縁膜、
６８…表面保護膜、７０…半導体チップ、７１…専用基
板、７２…接着層、７３…チップ電極、７４…ボンディ
ングパッド、７５…ワイヤ、７６…配線、７７…スルー
ホール、７８…ランド、７９…外部端子、８０…封止樹
脂

───────────────────────────────────────────────────── フロントページの続き (72)発明者 三浦 英生 茨城県土浦市神立町502番地 株式会社日 立製作所機械研究所内 (72)発明者 西村 朝雄 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内

Claims (5)

【特許請求の範囲】
1. 【請求項１】半導体素子を有する半導体チップが実装基
   板に複数搭載されたマルチチップモジュールであって、
   少なくとも２個以上の前記半導体チップは、前記半導体
   チップのチップ電極と、前記チップ電極に電気的に連絡
   する導電性の配線と、前記配線に電気的に連絡する導電
   性のランドと、前記ランドに設置される外部端子と、前
   記ランドと前記半導体チップとの間に介在する応力緩和
   層を有し、前記外部端子を介して前記実装基板に設置さ
   れ、 応力緩和層を有する第一の半導体チップの応力緩和層
   が、応力緩和層を有し、最も端部に位置する前記外部端
   子への前記半導体チップの中心からの距離が前記第一の
   半導体チップより小さい第二の半導体チップの応力緩和
   層より厚いことを特徴とするマルチチップモジュール。
2. 【請求項２】半導体素子を有する半導体チップが実装基
   板に複数搭載されたマルチチップモジュールであって、
   少なくとも２個以上の前記半導体チップは、前記半導体
   チップのチップ電極と、前記チップ電極に電気的に連絡
   する導電性の配線と、前記配線に電気的に連絡する導電
   性のランドと、前記ランドに設置される外部端子と、前
   記ランドと前記半導体チップとの間に介在する応力緩和
   層を有し、前記外部端子を介して前記実装基板に設置さ
   れ、 応力緩和層を有する第一の半導体チップの応力緩和層
   が、応力緩和層を有し、最も端部に位置する前記外部端
   子の投影面積が前記第一の半導体チップより大きい第二
   の半導体チップの応力緩和層より厚いことを特徴とする
   マルチチップモジュール。
3. 【請求項３】請求項１あるいは２に記載のマルチチップ
   モジュールにおいて、前記応力緩和層を有する半導体装
   置のうち少なくとも一つは、前記配線、および前記ラン
   ド、および前記外部端子、および前記応力緩和層の端部
   が、前記半導体チップの端部より内側に形成されている
   ことを特徴とするマルチチップモジュール。
4. 【請求項４】請求項１から３に記載のマルチチップモジ
   ュールにおいて、前記応力緩和層を有する半導体装置の
   うち、前記半導体チップの基板材料としてＧａＡｓある
   いはＩｎＰを含むことを特徴とするマルチチップモジュ
   ール。
5. 【請求項５】半導体素子を有する半導体チップが実装基
   板に複数搭載されたマルチチップモジュールであって、
   少なくとも２個以上の前記半導体チップは、前記半導体
   チップのチップ電極と、前記チップ電極に電気的に連絡
   する導電性の配線と、前記配線に電気的に連絡する導電
   性のランドと、前記ランドに設置される外部端子と、前
   記ランドと前記半導体チップとの間に介在する応力緩和
   層を有し、前記外部端子を介して前記実装基板に設置さ
   れ、前記外部端子の周囲には空間を設け、 応力緩和層を有する第一の半導体チップの端部と、第一
   の半導体チップに隣接して配置された応力緩和層を有す
   る第二の半導体チップの端部との間隔を１ｍｍ未満にし
   たことを特徴とするマルチチップモジュール。