JP2002118267A - 半導体装置の製造方法および半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 ｐｉｎダイオードの低容量化、低オン抵抗化
およびパッケージのインダクタンスの低減を同時に実現
する。 【解決手段】 ｐ⁺型拡散層５およびｎ⁺型拡散層６それ
ぞれの表面に形成したバンプ電極８をもってｐｉｎダイ
オード１を実装基板に実装することによりｐｉｎダイオ
ード１の低容量化を実現する。また、ｐ⁺型拡散層５と
ｎ⁺型拡散層６との間隔Ｗが小さくなるようにｐ⁺型拡散
層５およびｎ⁺型拡散層６を形成することによりｐｉｎ
ダイオード１の低オン抵抗化を実現する。さらに、ｐ⁺
型拡散層５およびｎ⁺型拡散層６の幅Ｄとエピタキシャ
ル層（ｉ層）４の厚さｔとの積とを小さくすることによ
りｐｉｎダイオード１の低容量化を実現する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
技術および半導体装置に関し、特に、ｐｉｎ接合構造を
有する半導体装置の製造およびその半導体装置に適用し
て有効な技術に関するものである。

【０００２】

【従来の技術】近年、デジタル携帯電話などの移動通信
端末は、小型化、低消費電力化、高周波化およびマルチ
バンド化が急速に進んでいる。そのため、電波の送信・
受信を切り替えるアンテナスイッチモジュールとして用
いられるｐｉｎダイオードに対しては、そのオフ特性
（分離度特性）向上の観点から、低容量化が求められて
いる。また、オン特性（挿入損失特性）向上の観点か
ら、低オン抵抗化が求められている。さらに、ＧＨｚ帯
の高周波領域での動作を向上させる観点から、ｐｉｎダ
イオードがパッケージングされるパッケージのインダク
タンスの低減が求められている。

【０００３】ところで、ｐｉｎダイオードには、縦型
（プレーナ型あるいはメサ型）構造ｐｉｎダイオードの
裏面電極をリードフレームのタブ側に接着し、表面電極
をリードフレームのポスト側にＡｕ（金）線などにより
ワイヤ接続した後、レジンでその縦型構造ｐｉｎダイオ
ードの外周部をモールドした構造のものがある。

【０００４】また、ｐｉｎダイオードには、半導体基板
の主面上に成長させたイントリンシック層（ｉ層）の表
面にｐ層およびｎ層を形成し、そのｐ層およびｎ層の上
部に電極を形成したビームリード構造（横型構造）のも
のもある。

【０００５】ここで、上記したｐｉｎダイオードについ
ては、たとえば、（ａ）１９９９年３月２０日、株式会
社日刊工業新聞社発行、「半導体用語大辞典」、ｐ１２
３〜ｐ１２４、（ｂ）１９８５年１２月１日、ＱＣ出版
株式会社発行、Ｊｏｓｅｐｈ Ｆ．Ｗｈｉｔｅ著、「マ
イクロ波半導体応用工学」、ｐ３０７〜ｐ３１２、など
に記載がある。

【０００６】

【発明が解決しようとする課題】しかしながら、上記し
たｐｉｎダイオードを、低容量化、低オン抵抗化および
パッケージのインダクタンスの低減といった観点から考
察した場合、以下のような問題が存在することを本発明
者らは見出した。

【０００７】すなわち、縦型構造ｐｉｎダイオードの裏
面電極をリードフレームのタブ側に接着し、表面電極を
リードフレームのポスト側にＡｕ（金）線などによりワ
イヤ接続した後、レジンでその縦型構造ｐｉｎダイオー
ドの外周部をモールドする技術においては、表面電極と
リードフレームとをワイヤ接続し、レジンによりモール
ドしていることから、パッケージ容量を低減することが
困難になるという問題がある。また、上記したＡｕ線お
よびリードのインダクタンスが大きいために、高周波領
域での動作に限界が生じるという問題がある。

【０００８】また、ビームリード構造のｐｉｎダイオー
ドにおいては、横方向に電極が配置される。そのため、
ビームリード構造のｐｉｎダイオードは、縦型（プレー
ナ型あるいはメサ型）構造ｐｉｎダイオードに比べて、
オン抵抗が大きくなるという問題がある。その結果、オ
ン抵抗が大きくなることから挿入抵抗が大きくなり、こ
のビームリード構造のｐｉｎダイオードをデジタル携帯
電話などのアンテナスイッチモジュールとして用いた場
合には、雑音等の信号歪みを生じるという問題を生じ
る。

【０００９】本発明の目的は、ｐｉｎダイオードの低容
量化、低オン抵抗化およびパッケージのインダクタンス
の低減を同時に実現できる技術を提供することにある。

【００１０】また、本発明の他の目的は、ｐｉｎダイオ
ードの高周波領域での動作を向上を実現できる技術を提
供することにある。

【００１１】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１３】すなわち、本発明は、第１導電型の半導体
基板の表面を酸化することにより第１絶縁膜を形成する
工程と、前記第１絶縁膜上に真性半導体からなる第１半
導体層を成長させる工程と、前記第１半導体層の表面を
酸化することにより第２絶縁膜を形成する工程と、前記
第２絶縁膜の表面に第１マスキング層を形成し、その第
１マスキング層をマスクとして前記第２絶縁膜の不要部
分を選択的に除去する工程と、前記第１マスキング層を
マスクとして、前記第１半導体層に第１導電型の不純物
を導入することにより、第１導電型の第２半導体層を形
成する工程と、前記第１マスキング層を除去した後、前
記第２絶縁膜の表面に第２マスキング層を形成し、その
第２マスキング層をマスクとして前記第２絶縁膜の不要
部分を選択的に除去する工程と、前記第２マスキング層
をマスクとして、前記第１半導体層に第２導電型の不純
物を導入することにより、第２導電型の第３半導体層を
形成する工程と、前記第２絶縁膜を除去した後、前記第
２半導体層および前記第３半導体層のそれぞれの表面に
第１電極を形成する工程とを含み、前記第２半導体層お
よび前記第３半導体層は前記第１絶縁膜に達する深さで
形成し、前記第２半導体層と前記第３半導体層との間隔
は所定の距離となるように形成し、前記第２半導体層お
よび前記第３半導体層の対向する面積を所定の大きさで
形成するものである。

【００１４】また、本発明は、（ａ）第１導電型の半導
体基板の表面に形成された第１絶縁膜の表面に第１導電
型の第２半導体層、第２導電型の第３半導体層および前
記第２半導体層と前記第３半導体層とに電気的に接合す
る真性半導体からなる第１半導体層が形成され、（ｂ）
前記第２半導体層および前記第３半導体層のそれぞれの
表面に第１電極が形成されたものであって、前記第２半
導体層と前記第３半導体層との間隔は所定の距離であ
り、前記第２半導体層および前記第３半導体層の対向す
る面積は所定の大きさであるものである。

【００１５】上記の本発明によれば、半導体装置は第２
導電型の第３半導体層および第１導電型の第２半導体層
のそれぞれの表面に形成された第１電極により実装基板
に実装されるので、半導体装置のリードインダクタンス
を低減することが可能となる。

【００１６】また、上記の本発明によれば、半導体装置
のオン抵抗を低減することができるので、半導体装置の
オン特性（挿入損失特性）を向上することが可能とな
る。

【００１７】また、上記の本発明によれば、半導体装置
の容量を低減できるので、半導体装置のオフ特性（分離
度特性）を向上することが可能となる。

【００１８】また、上記の本発明によれば、半導体装置
の第１半導体層に空乏層が広がることを構造的に制御す
ることができるので、半導体装置の端子間容量の偏差を
小さくすることが可能となる。

【００１９】また、上記の本発明によれば、半導体装置
のリードインダクタンスを低減でき、半導体装置を低容
量化および低オン抵抗化できるので、半導体装置の高周
波領域での動作を向上することが可能となる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。なお、実施の形態を説明す
るための全図において、同一の機能を有する部材には同
一の符号を付し、その繰り返しの説明は省略する。

【００２１】本実施の形態の半導体装置は、たとえば図
１に示すようなｐｉｎダイオード１である。

【００２２】図１（ａ）に示すように、本実施の形態の
ｐｉｎダイオード（半導体装置）１は、ｎ型（第１導電
型）半導体基板２の表面に形成された絶縁膜（第１絶縁
膜）３上に成長したイントリンシックなエピタキシャル
層（ｉ層（第１半導体層））４とｐ⁺型（第２導電型）
拡散層（第３半導体層）５とｎ⁺型（第１導電型）拡散
層（第２半導体層）６とによって、横型のｐｉｎ接合が
形成されたものである。また、そのｐ⁺型拡散層５とｎ⁺
型拡散層６とは、エピタキシャル層（ｉ層）４の厚さｔ
に到達する深さまで拡散したものである。

【００２３】エピタキシャル層（ｉ層）４の表面には、
エピタキシャル層（ｉ層）４の表面を酸化することによ
って形成された表面保護膜（第２絶縁膜）７が形成され
ている。さらに、図１（ｂ）に示すように、ｎ⁺型ガー
ドリング層６Ａは、平面上において表面保護膜７を取り
囲むように形成されている。

【００２４】また、図１（ａ）および図１（ｂ）に示す
ように、本実施の形態のｐｉｎダイオード１は、上記し
たｐ⁺型拡散層５およびｎ⁺型拡散層６それぞれの表面に
バンプ電極（第１電極）８が形成されている。ｐｉｎダ
イオード１は、このバンプ電極８をもって実装基板（図
示は省略）に実装されるので、縦型構造ｐｉｎダイオー
ドにおけるリード、および表面電極とリードとを電気的
にワイヤ接続するＡｕ線などを必要としない。縦型構造
ｐｉｎダイオードにおいては、そのリードおよびＡｕ線
のインダクタンスが大きくなっていたが、本実施の形態
のｐｉｎダイオード１においては、リードおよびＡｕ線
そのものを用いていないので、リードおよびＡｕ線のイ
ンダクタンス（リードインダクタンス）がゼロになった
ものと同様の状態になる。すなわち、本実施の形態のｐ
ｉｎダイオード１を、電波の送信・受信を切り替えるア
ンテナスイッチモジュールとして用いた場合において
は、広帯域でＧＨｚ帯以上の高周波領域での動作を向上
することができる。なお、本実施の形態のｐｉｎダイオ
ード１を用いて構成したアンテナ切替回路については、
図２を用いて後述する。

【００２５】また、本実施の形態のｐｉｎダイオード１
においては、ｐ⁺型拡散層５とｎ⁺型拡散層６との間隔Ｗ
を小さくすることにより、ビームリード構造ｐｉｎダイ
オードよりもオン抵抗を小さくすることができる。その
結果、ｐｉｎダイオード１のオン特性（挿入損失特性）
をビームリード構造ｐｉｎダイオードのオン特性よりも
向上することが可能となる。

【００２６】また、ｐ⁺型拡散層５およびｎ⁺型拡散層６
の幅Ｄとエピタキシャル層（ｉ層）４の厚さｔとの積
（ｐ⁺型拡散層５およびｎ⁺型拡散層６の対向する面積）
を小さくすることにより、ｐ⁺型拡散層５とｎ⁺型拡散層
６との間の接合容量を低減することができる。さらに、
ｐｉｎダイオード１においては、たとえばレジンによる
モールドを行っていないことから、ｐｉｎダイオード１
のパッケージ容量を低減することができる。ｐｉｎダイ
オード１の容量を低減できる結果、ｐｉｎダイオード１
のオフ特性（分離度特性）を向上することが可能とな
る。

【００２７】さらに、図１に示したように、本実施の形
態のｐｉｎダイオードは、絶縁膜３上にｐｉｎダイオー
ドが形成された構造となっている。そのため、エピタキ
シャル層（ｉ層）４に空乏層が広がることを構造的に制
御することが可能である。その結果、ｐｉｎダイオード
１の端子間容量の偏差を小さくすることができる。

【００２８】ところで、本実施の形態のｐｉｎダイオー
ド１を、アンテナスイッチモジュールとして用いた場
合、ｐｉｎダイオード１の動作周波数をｆとし、ｐｉｎ
ダイオード１のインダクタンスをＬとし、ｐｉｎダイオ
ード１の容量をＣとすると、式１のように表される。

【００２９】

【数１】

【００３０】数１に示すように、インダクタンスＬと容
量Ｃとの積が小さくなるほど、ｐｉｎダイオード１の動
作周波数ｆは大きくなる。上記したように、本実施の形
態のｐｉｎダイオード１においては、リードおよび表面
電極とリードとを電気的にワイヤ接続するＡｕ線などを
用いていないため、ｐｉｎダイオード１のインダクタン
スをリードおよびＡｕ線の分だけ低減することができ
る。また、ｐ⁺型拡散層５とｎ⁺型拡散層６との間の接合
容量を低減することができ、ｐｉｎダイオード１のパッ
ケージ容量を低減することができることにより、ｐｉｎ
ダイオード１全体の容量を低減することができる。その
結果、数１においては、インダクタンスＬおよび容量Ｃ
が小さくなり、インダクタンスＬと容量Ｃとの積も小さ
くなる。すなわち、本実施の形態のｐｉｎダイオード１
においては、インダクタンスＬと容量Ｃとの積も小さく
なることから、その動作周波数ｆが大きくなる。つま
り、ｐｉｎダイオード１の動作周波数ｆが大きくなるこ
とから、ｐｉｎダイオード１の高周波領域での動作を向
上させることができる。

【００３１】本発明者は、縦型構造ｐｉｎダイオード、
ビームリード型ｐｉｎダイオードおよび本実施の形態の
ｐｉｎダイオード１について実験を行い、その容量、リ
ードインダクタンスおよびオン抵抗について調べた。そ
の結果、表１に示すように、本実施の形態のｐｉｎダイ
オード１は、その容量を縦型構造ｐｉｎダイオードより
も低く、ビームリード型ｐｉｎダイオードと同等とする
ことができることがわかった。また、ｐｉｎダイオード
１は、ビームリード型ｐｉｎダイオードと同様にリード
を用いていないことから、リードインダクタンスについ
てはゼロとなることがわかった。さらに、ｐｉｎダイオ
ード１は、そのオン抵抗をビームリード型ｐｉｎダイオ
ードよりも低く、縦型構造ｐｉｎダイオードと同等とす
ることができることがわかった。すなわち、本実施の形
態のｐｉｎダイオード１は、縦型構造ｐｉｎダイオード
およびビームリード型ｐｉｎダイオードよりも低容量
化、低オン抵抗化およびリードインダクタンスの低減が
できることが実験値からも確認でき、ｐｉｎダイオード
１の高周波領域での動作を向上できることを実験値から
確認できた。

【００３２】

【表１】

【００３３】次に、図２に、上記した本実施の形態のｐ
ｉｎダイオード１をアンテナ切替回路中に用いた場合に
おける、その回路図を示す。

【００３４】図２に示したアンテナ切替回路において
は、端子ＡＮＴにつながるアンテナを、端子ＴＸにつな
がる送信用回路（図示は省略）と端子ＲＸにつながる受
信用回路（図示は省略）とで共用している。

【００３５】図２に示したアンテナ切替回路は、送信時
においては、端子ＶＣより切替電流を入力し、ｐｉｎダ
イオード１をオンさせる。また、マイクロストリップ線
路Ｚ ₀は、受信時において受信用回路とのインピーダン
ス整合が取れるように、アンテナインピーダンスと同じ
とし、その線路長は、送信波長の約１／４程度となるよ
うにする。受信時においては、端子ＶＣより入力する切
替電流を切り、ｐｉｎダイオード１をオフさせることに
より、送信用回路をアンテナより切り離すものである。

【００３６】次に、上記した本実施の形態のｐｉｎダイ
オードの製造方法を、図３〜図１０に従って工程順に説
明する。

【００３７】図３は、上記した本実施の形態のｐｉｎダ
イオードの製造方法の一例を示したフローチャートであ
る。

【００３８】まず、工程Ｐ１により、ｎ型半導体基板２
の表面を酸化し、絶縁膜３を形成する（図４）。

【００３９】次に、工程Ｐ２により、絶縁膜３上にイン
トリンシックなエピタキシャル層（ｉ層）４を形成する
（図５）。続いて、工程Ｐ３により、上記したエピタキ
シャル層（ｉ層）４の表面を酸化することにより、表面
保護膜７を形成する（図６）。

【００４０】次に、工程Ｐ４により、表面保護膜７の表
面にフォトリソグラフィ技術により、フォトレジスト膜
（第１マスキング層（図示は省略））を形成する。この
時、そのフォトレジスト膜は、後述するｎ⁺型拡散層６
およびｎ⁺型ガードリング層６Ａが形成される領域の表
面保護膜７の表面が露出するように形成する。続いて、
そのフォトレジスト膜をマスクにして表面保護膜７をエ
ッチングし、表面保護膜７にｎ⁺型拡散層６およびｎ⁺型
ガードリング層６Ａを形成するための開口を行う（図
７）。

【００４１】次に、工程Ｐ５により、上記したフォトレ
ジスト膜をマスクとして、エピタキシャル層（ｉ層）４
にｎ型不純物（たとえばＰ（リン））をドーピングす
る。続いて、ｎ型半導体基板２に熱処理を施すことによ
り、そのｎ型不純物を熱拡散させ、ｎ⁺型拡散層６およ
びｎ⁺型ガードリング層６Ａを形成する（図８）。この
時、図１を用いて前述したように、このｎ⁺型拡散層６
およびｎ⁺型ガードリング層６Ａは、エピタキシャル層
（ｉ層）４の厚さに到達する深さまで拡散させる。

【００４２】次に、上記したフォトレジスト膜を除去し
た後、工程Ｐ６により、表面保護膜７の表面にフォトリ
ソグラフィ技術により、フォトレジスト膜（第２マスキ
ング層（図示は省略））を形成する。この時、そのフォ
トレジスト膜は、後述するｐ ⁺型拡散層５が形成される
領域の表面保護膜７の表面が露出するように形成する。
続いて、そのフォトレジスト膜をマスクにして表面保護
膜７をエッチングし、表面保護膜７にｐ⁺型拡散層５を
形成するための開口を行う（図９）。

【００４３】次に、工程Ｐ７により、上記したフォトレ
ジスト膜をマスクとして、エピタキシャル層（ｉ層）４
にｐ型不純物（たとえばＢ（ホウ素））をドーピングす
る。続いて、ｎ型半導体基板２に熱処理を施すことによ
り、そのｐ型不純物を熱拡散させ、ｐ⁺型拡散層５を形
成する（図１０）。この時、図１を用いて前述したよう
に、このｐ⁺型拡散層５は、エピタキシャル層（ｉ層）
４の厚さに到達する深さまで拡散させる。

【００４４】上記したｐ⁺型拡散層５およびｎ⁺型拡散層
６を形成する際には、図１を用いて前述した、ｐ⁺型拡
散層５とｎ⁺型拡散層６との間隔Ｗを小さくすることに
より、本実施の形態のｐｉｎダイオード１のオン抵抗を
小さくすることができる。その結果、ｐｉｎダイオード
１のオン特性（挿入損失特性）を向上することが可能と
なる。また、ｐ⁺型拡散層５およびｎ⁺型拡散層６の幅Ｄ
とエピタキシャル層（ｉ層）４の厚さｔとの積を小さく
することにより、ｐ⁺型拡散層５とｎ⁺型拡散層６との間
の接合容量を低減することが可能になる。

【００４５】次に、工程Ｐ８により、表面の露出したｐ
⁺型拡散層５およびｎ⁺型拡散層６のそれぞれの表面にバ
ンプ電極８を形成する。続いて、ダイシングによりｎ型
半導体基板２を個々の半導体チップへと分離することに
より、図１に示した本実施の形態のｐｉｎダイオード１
を製造する（工程Ｐ９）。

【００４６】図１を用いて前述したように、本実施の形
態のｐｉｎダイオード１は、上記した工程Ｐ８において
形成されたバンプ電極８をもって実装基板に実装され
る。つまり、ｐｉｎダイオード１においては、実装基板
へ実装するためのリード、およびｐｉｎダイオードの表
面電極とリードとを電気的にワイヤ接続するＡｕ線など
を用いていないので、リードおよびＡｕ線のインダクタ
ンス（リードインダクタンス）がゼロになったものと同
様の状態にすることができる。

【００４７】また、図１を用いて前述したように、本実
施の形態のｐｉｎダイオード１は、上記した工程Ｐ９に
おいて個々の半導体チップへと分離された状態で実装基
板に実装される。つまり、ｐｉｎダイオード１において
は、たとえばレジンによるモールドを行っていないの
で、ｐｉｎダイオード１のパッケージ容量を低減するこ
とができる。

【００４８】以上、本発明者によってなされた発明を発
明の実施の形態に基づき具体的に説明したが、本発明は
前記実施の形態に限定されるものではなく、その要旨を
逸脱しない範囲で種々変更可能であることは言うまでも
ない。

【００４９】たとえば、前記実施の形態においては、ｎ
型半導体基板の表面を酸化することにより絶縁膜を形成
し、その絶縁膜上にイントリンシックなエピタキシャル
層を形成した場合について例示したが、サファイア絶縁
基板（絶縁性基板）を用い、そのサファイア絶縁基板上
にイントリンシックなエピタキシャル層を形成してもよ
い。

【００５０】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば以
下の通りである。 （１）本発明によれば、ｐｉｎダイオードはｐ⁺型拡散
層およびｎ⁺型拡散層のそれぞれの表面に形成されたバ
ンプ電極により実装基板に実装されるので、ｐｉｎダイ
オードのリードインダクタンスを低減することができ
る。 （２）本発明によれば、ｐｉｎダイオードのオン抵抗を
低減することができるので、ｐｉｎダイオードのオン特
性（挿入損失特性）を向上することができる。 （３）本発明によれば、ｐｉｎダイオードの容量を低減
できるので、ｐｉｎダイオードのオフ特性（分離度特
性）を向上することができる。 （４）本発明によれば、ｐｉｎダイオードのエピタキシ
ャル層（ｉ層）に空乏層が広がることを構造的に制御す
ることができるので、ｐｉｎダイオードの端子間容量の
偏差を小さくすることができる。 （５）本発明によれば、ｐｉｎダイオードのリードイン
ダクタンスを低減でき、ｐｉｎダイオードを低容量化お
よび低オン抵抗化できるので、ｐｉｎダイオードの高周
波領域での動作を向上することができる。

【図面の簡単な説明】

【図１】（ａ）および（ｂ）は、それぞれ本発明の一実
施の形態である半導体装置の要部断面図および要部平面
図である。

【図２】本発明の半導体装置を用いて構成したアンテナ
切替回路の回路図である。

【図３】本発明の一実施の形態である半導体装置の製造
方法を示したフローチャートである。

【図４】図３に続く半導体装置の製造工程中の要部断面
図である。

【図５】図４に続く半導体装置の製造工程中の要部断面
図である。

【図６】図５に続く半導体装置の製造工程中の要部断面
図である。

【図７】図６に続く半導体装置の製造工程中の要部断面
図である。

【図８】図７に続く半導体装置の製造工程中の要部断面
図である。

【図９】図８に続く半導体装置の製造工程中の要部断面
図である。

【図１０】図９に続く半導体装置の製造工程中の要部断
面図である。

【符号の説明】

１ ｐｉｎダイオード（半導体装置） ２ ｎ型（第１導電型）半導体基板 ３ 絶縁膜（第１絶縁膜） ４ エピタキシャル層（ｉ層（第１半導体層）） ５ ｐ⁺型（第２導電型）拡散層（第３半導体層） ６ ｎ⁺型（第１導電型）拡散層（第２半導体層） ６Ａ ｎ⁺型ガードリング層 ７ 表面保護膜（第２絶縁膜） ８ バンプ電極（第１電極） ＡＮＴ 端子 Ｄ ｐ⁺型拡散層５およびｎ⁺型拡散層６の幅 Ｐ１〜Ｐ９ 工程 ＲＸ 端子 ｔ エピタキシャル層（ｉ層）４の厚さ ＴＸ 端子 ＶＣ 端子 Ｗ ｐ⁺型拡散層５とｎ⁺型拡散層６との間隔 Ｚ₀ マイクロストリップ線路

Claims (4)

【特許請求の範囲】
1. 【請求項１】 （ａ）第１導電型の半導体基板の表面を
   酸化することにより第１絶縁膜を形成する工程、（ｂ）
   前記第１絶縁膜上に真性半導体からなる第１半導体層を
   成長させる工程、（ｃ）前記第１半導体層の表面を酸化
   することにより第２絶縁膜を形成する工程、（ｄ）前記
   第２絶縁膜の表面に第１マスキング層を形成し、その第
   １マスキング層をマスクとして前記第２絶縁膜の不要部
   分を選択的に除去する工程、（ｅ）前記第１マスキング
   層をマスクとして、前記第１半導体層に第１導電型の不
   純物を導入することにより、第１導電型の第２半導体層
   を形成する工程、（ｆ）前記第１マスキング層を除去し
   た後、前記第２絶縁膜の表面に第２マスキング層を形成
   し、その第２マスキング層をマスクとして前記第２絶縁
   膜の不要部分を選択的に除去する工程、（ｇ）前記第２
   マスキング層をマスクとして、前記第１半導体層に第２
   導電型の不純物を導入することにより、第２導電型の第
   ３半導体層を形成する工程、（ｈ）前記第２絶縁膜を除
   去した後、前記第２半導体層および前記第３半導体層の
   それぞれの表面に第１電極を形成する工程、を含み、前
   記第２半導体層および前記第３半導体層は前記第１絶縁
   膜に達する深さで形成し、前記第２半導体層と前記第３
   半導体層との間隔は所定の距離となるように形成し、前
   記第２半導体層および前記第３半導体層の対向する面積
   を所定の大きさで形成することを特徴とする半導体装置
   の製造方法。
2. 【請求項２】 （ａ）絶縁性基板上に真性半導体からな
   る第１半導体層を成長させる工程、（ｂ）前記第１半導
   体層の表面を酸化することにより第２絶縁膜を形成する
   工程、（ｃ）前記第２絶縁膜の表面に第１マスキング層
   を形成し、その第１マスキング層をマスクとして前記第
   ２絶縁膜の不要部分を選択的に除去する工程、（ｄ）前
   記第１マスキング層をマスクとして、前記第１半導体層
   に第１導電型の不純物を導入することにより、第１導電
   型の第２半導体層を形成する工程、（ｅ）前記第１マス
   キング層を除去した後、前記第２絶縁膜の表面に第２マ
   スキング層を形成し、その第２マスキング層をマスクと
   して前記第２絶縁膜の不要部分を選択的に除去する工
   程、（ｆ）前記第２マスキング層をマスクとして、前記
   第１半導体層に第２導電型の不純物を導入することによ
   り、第２導電型の第３半導体層を形成する工程、（ｇ）
   前記第２絶縁膜を除去した後、前記第２半導体層および
   前記第３半導体層のそれぞれの表面に第１電極を形成す
   る工程、を含み、前記第２半導体層および前記第３半導
   体層は前記絶縁性基板に達する深さで形成し、前記第２
   半導体層と前記第３半導体層との間隔は所定の距離とな
   るように形成し、前記第２半導体層および前記第３半導
   体層の対向する面積を所定の大きさで形成することを特
   徴とする半導体装置の製造方法。
3. 【請求項３】 第１導電型の半導体基板の表面に形成さ
   れた第１絶縁膜の表面に第１導電型の第２半導体層、第
   ２導電型の第３半導体層および前記第２半導体層と前記
   第３半導体層とに電気的に接合する真性半導体からなる
   第１半導体層が形成され、前記第２半導体層および前記
   第３半導体層のそれぞれの表面に第１電極が形成された
   半導体装置であって、前記第２半導体層と前記第３半導
   体層との間隔は所定の距離であり、前記第２半導体層お
   よび前記第３半導体層の対向する面積は所定の大きさで
   あることを特徴とする半導体装置。
4. 【請求項４】 絶縁性基板の表面に第１導電型の第２半
   導体層、第２導電型の第３半導体層および前記第２半導
   体層と前記第３半導体層とに電気的に接合する真性半導
   体からなる第１半導体層が形成され、前記第２半導体層
   および前記第３半導体層のそれぞれの表面に第１電極が
   形成された半導体装置であって、前記第２半導体層と前
   記第３半導体層との間隔は所定の距離であり、前記第２
   半導体層および前記第３半導体層の対向する面積は所定
   の大きさであることを特徴とする半導体装置。