JP2002118112A - 埋め込み配線構造を有する半導体装置の製法 - Google Patents
埋め込み配線構造を有する半導体装置の製法Info
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Abstract
(57)【要約】
【課題】Ｃｕと絶縁膜双方との接着性がよく配線の信頼
性の高い埋め込み配線構造を有する半導体装置の提供。 【解決手段】半導体基板１上に絶縁膜２を形成した後
に、配線用溝およびホールの形成工程と、この溝および
ホールの側面および底面をメタルバリアにより被覆する
工程との間に、配線用溝およびホールの表面をＡｒでス
パッタリング、または、ＡｒＦエキシマレーザ照射する
ことにより、絶縁膜表面にＳｉ，Ｏ等のダングリングボ
ンドを形成してメタルバリア３との接着性を高くする埋
め込み配線構造を有する半導体装置の製法。
性の高い埋め込み配線構造を有する半導体装置の提供。 【解決手段】半導体基板１上に絶縁膜２を形成した後
に、配線用溝およびホールの形成工程と、この溝および
ホールの側面および底面をメタルバリアにより被覆する
工程との間に、配線用溝およびホールの表面をＡｒでス
パッタリング、または、ＡｒＦエキシマレーザ照射する
ことにより、絶縁膜表面にＳｉ，Ｏ等のダングリングボ
ンドを形成してメタルバリア３との接着性を高くする埋
め込み配線構造を有する半導体装置の製法。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置における
金属配線の形成法、並びに、該金属配線形成法を用いた
埋め込み配線構造を有する半導体装置に関する。
金属配線の形成法、並びに、該金属配線形成法を用いた
埋め込み配線構造を有する半導体装置に関する。
【０００２】
【従来の技術】ＩＣ、ＬＳＩ等の半導体装置は、高集積
化、微細化と共に配線遅延時間の低減が必要とされてい
る。配線遅延時間は、配線金属の抵抗と絶縁膜の電気容
量の積に比例することから、絶縁膜の比誘電率の低下と
共に、低抵抗の配線金属の利用が不可避である。このこ
とから、配線用金属としてＡｌよりも低抵抗であるＣｕ
へと移行しつつある。
化、微細化と共に配線遅延時間の低減が必要とされてい
る。配線遅延時間は、配線金属の抵抗と絶縁膜の電気容
量の積に比例することから、絶縁膜の比誘電率の低下と
共に、低抵抗の配線金属の利用が不可避である。このこ
とから、配線用金属としてＡｌよりも低抵抗であるＣｕ
へと移行しつつある。
【０００３】しかし、Ｃｕ原子は絶縁膜である酸化シリ
コン膜へ容易に拡散するため、トランジスタ特性の低下
と、絶縁膜の耐電圧を低下させる原因になっており、絶
縁膜とＣｕ配線との間にメタルバリアを形成し、Ｃｕ原
子の拡散を防止することが必要である。
コン膜へ容易に拡散するため、トランジスタ特性の低下
と、絶縁膜の耐電圧を低下させる原因になっており、絶
縁膜とＣｕ配線との間にメタルバリアを形成し、Ｃｕ原
子の拡散を防止することが必要である。
【０００４】また、Ｃｕ表面は酸化し易いために、メタ
ルバリアによって絶縁膜中のＯ原子がＣｕに拡散し酸化
銅になることを阻止しなくてはいけない。
ルバリアによって絶縁膜中のＯ原子がＣｕに拡散し酸化
銅になることを阻止しなくてはいけない。
【０００５】さらに、Ｃｕはハロゲン化物の蒸気圧が低
いため、Ａｌ系合金で用いられているハロゲン原子によ
るイオンエッチングが困難なことから、配線の形成には
絶縁膜に溝およびホールを形成した後、その溝およびホ
ールにメッキまたはスパッタによって銅を埋め込むダマ
シン構造をとっている。
いため、Ａｌ系合金で用いられているハロゲン原子によ
るイオンエッチングが困難なことから、配線の形成には
絶縁膜に溝およびホールを形成した後、その溝およびホ
ールにメッキまたはスパッタによって銅を埋め込むダマ
シン構造をとっている。
【０００６】メッキを用いて多層配線するためには、不
均一に堆積したＣｕをＣＭＰ（Ｃhemical Ｍechanical
Ｐrocessing）によって平坦化させる技術が適用されて
いる。
均一に堆積したＣｕをＣＭＰ（Ｃhemical Ｍechanical
Ｐrocessing）によって平坦化させる技術が適用されて
いる。
【０００７】この方法では、ウエハを研磨剤と化学物質
とを含むスラリを用いて研磨パッドで研磨するため、局
所的に大きな圧力が加わることから、Ｃｕとメタルバリ
アの間、および、Ｃｕと絶縁膜との間の接着力が高くな
いと、これらの界面で剥離が生じ易い。
とを含むスラリを用いて研磨パッドで研磨するため、局
所的に大きな圧力が加わることから、Ｃｕとメタルバリ
アの間、および、Ｃｕと絶縁膜との間の接着力が高くな
いと、これらの界面で剥離が生じ易い。
【０００８】また、メッキで埋めたＣｕ膜は、密度の高
い均一な埋め込みになっていないことから、メッキ後に
２００〜４００℃でアニールされるが、このアニール工
程ではその歪みを解消するようにＣｕが動くことから、
絶縁膜／Ｃｕ／メタルバリアの界面で剥離が起こりき、
ボイドが生ずる。
い均一な埋め込みになっていないことから、メッキ後に
２００〜４００℃でアニールされるが、このアニール工
程ではその歪みを解消するようにＣｕが動くことから、
絶縁膜／Ｃｕ／メタルバリアの界面で剥離が起こりき、
ボイドが生ずる。
【０００９】絶縁膜は現在、酸化シリコンまたは炭化水
素を含む酸化シリコンが用いられており、これらの絶縁
膜は通常プラズマＣＶＤ（Ｃhemical Ｖapor Ｄepositi
on）やＳＯＧ（Ｓpin Ｏn Ｇlass）を用いて形成され
る。
素を含む酸化シリコンが用いられており、これらの絶縁
膜は通常プラズマＣＶＤ（Ｃhemical Ｖapor Ｄepositi
on）やＳＯＧ（Ｓpin Ｏn Ｇlass）を用いて形成され
る。
【００１０】絶縁膜形成後、リソグラフィーとエッチン
グにより溝およびホールを形成するが、この工程におい
ては、一般に溝およびホールの形成後、水素でパージし
て大気中にウエハを出したときに、不純物が絶縁膜表面
に付着しないようにする。
グにより溝およびホールを形成するが、この工程におい
ては、一般に溝およびホールの形成後、水素でパージし
て大気中にウエハを出したときに、不純物が絶縁膜表面
に付着しないようにする。
【００１１】例えば、水素でパージしなくても、空気中
にウエハを出した時点で、殆ど絶縁膜表面はＨまたはＯ
Ｈで終端され、表面エネルギーは低くなり、メタルバリ
アとして広く使われているＴａ，Ｔｉ，Ｍｏ，Ｃｒ，Ｚ
ｒ，Ｈｆ、および、これらのホウ化物，窒化物のいずれ
とも接着性は良好とは云えない。
にウエハを出した時点で、殆ど絶縁膜表面はＨまたはＯ
Ｈで終端され、表面エネルギーは低くなり、メタルバリ
アとして広く使われているＴａ，Ｔｉ，Ｍｏ，Ｃｒ，Ｚ
ｒ，Ｈｆ、および、これらのホウ化物，窒化物のいずれ
とも接着性は良好とは云えない。
【００１２】またこの中で、より接着性の良いメタルバ
リアを使うことになるが、Ｃｕに接着性の良いメタルバ
リアと、酸化シリコンに代表される絶縁膜に接着性の良
いメタルバリアとでは異なるために、前記メタルバリア
としては２，３種の金属を層構造にして用いている。
リアを使うことになるが、Ｃｕに接着性の良いメタルバ
リアと、酸化シリコンに代表される絶縁膜に接着性の良
いメタルバリアとでは異なるために、前記メタルバリア
としては２，３種の金属を層構造にして用いている。
【００１３】しかし、スパッタリングで層構造を形成し
ようとすると斑ができ、層間剥がれの原因になる。ま
た、メタルバリア層が厚くなることから、Ｃｕよりも高
抵抗の部分が増え、Ｃｕに替えたことによる抵抗の低減
効果が減少し、Ｃｕを使うメリットがあまりない。ま
た、従来の一層のメタルバリアでは、アニールやＣＭＰ
によって銅とメタルバリアとの間が剥離して、導通不良
の原因を招くことになる。
ようとすると斑ができ、層間剥がれの原因になる。ま
た、メタルバリア層が厚くなることから、Ｃｕよりも高
抵抗の部分が増え、Ｃｕに替えたことによる抵抗の低減
効果が減少し、Ｃｕを使うメリットがあまりない。ま
た、従来の一層のメタルバリアでは、アニールやＣＭＰ
によって銅とメタルバリアとの間が剥離して、導通不良
の原因を招くことになる。
【００１４】
【発明が解決しようとする課題】Ａｌ，Ｃｕの金属配線
の上に被覆膜を形成して、該膜に配線の接続孔を形成
し、接続孔にＷを埋め込む際の上記配線とＷとの導電性
を良好にして、選択ＣＶＤを可能にするため、上記接続
孔にＷを埋め込む前に接続孔の底部のＣｕ面を不活性ガ
スプラズマに曝す技術が知られている（特開平９−８２
７９８号公報，特開平９−２２８９６号公報）。
の上に被覆膜を形成して、該膜に配線の接続孔を形成
し、接続孔にＷを埋め込む際の上記配線とＷとの導電性
を良好にして、選択ＣＶＤを可能にするため、上記接続
孔にＷを埋め込む前に接続孔の底部のＣｕ面を不活性ガ
スプラズマに曝す技術が知られている（特開平９−８２
７９８号公報，特開平９−２２８９６号公報）。
【００１５】しかし、この方法ではＣｕの拡散を防ぐた
めのバリアメタルの接着性が考慮されていない。また、
上記孔の側壁部のダングリングボンドは、終端により消
滅させるものである。
めのバリアメタルの接着性が考慮されていない。また、
上記孔の側壁部のダングリングボンドは、終端により消
滅させるものである。
【００１６】本発明の目的は、メタルバリアとシリコン
系絶縁膜との接着不良に基づくアニールやＣＭＰ（Ｃhe
mical Ｍechanical Ｐrocessing）を含む多層構造の剥
離に基づく、非導通の原因となるメタルバリアとシリコ
ン系絶縁膜との接着特性を向上した半導体装置の提供に
ある。
系絶縁膜との接着不良に基づくアニールやＣＭＰ（Ｃhe
mical Ｍechanical Ｐrocessing）を含む多層構造の剥
離に基づく、非導通の原因となるメタルバリアとシリコ
ン系絶縁膜との接着特性を向上した半導体装置の提供に
ある。
【００１７】
【課題を解決するための手段】本発明は、メタルバリア
とシリコン系絶縁膜の接着特性を向上させるために、絶
縁膜に不活性ガスによるスパッタリング、または、Ａｒ
Ｆエキシマレーザ照射（１９３ｎｍ）を行い、絶縁膜の
表面にＳｉ，Ｏのダングリングボンドを形成することに
より、メタルバリアとシリコン系絶縁膜の接着性を上げ
て、両者の界面での剥離を防ぎ、配線の信頼性を向上す
る、埋め込み配線構造を有する半導体装置の製法にあ
る。
とシリコン系絶縁膜の接着特性を向上させるために、絶
縁膜に不活性ガスによるスパッタリング、または、Ａｒ
Ｆエキシマレーザ照射（１９３ｎｍ）を行い、絶縁膜の
表面にＳｉ，Ｏのダングリングボンドを形成することに
より、メタルバリアとシリコン系絶縁膜の接着性を上げ
て、両者の界面での剥離を防ぎ、配線の信頼性を向上す
る、埋め込み配線構造を有する半導体装置の製法にあ
る。
【００１８】
【発明の実施の形態】本発明では、半導体基板上に絶縁
膜を形成した後、リソグラフィーとエッチングにより溝
とホールを形成する。
膜を形成した後、リソグラフィーとエッチングにより溝
とホールを形成する。
【００１９】溝とホールの形成後は、チャンバ内でＨ2
パージを行なって、新生表面をＨで終端した後、スパッ
タリング装置のチャンバ内にウエハを移す。なお、スパ
ッタリング装置を真空に保ったままでウエハを移動させ
る場合は、絶縁膜表面をＨで終端させる必要はないが、
空気に触れる場合は、空気中の不純物が付着するのを防
ぐためＨで終端することが望ましい。
パージを行なって、新生表面をＨで終端した後、スパッ
タリング装置のチャンバ内にウエハを移す。なお、スパ
ッタリング装置を真空に保ったままでウエハを移動させ
る場合は、絶縁膜表面をＨで終端させる必要はないが、
空気に触れる場合は、空気中の不純物が付着するのを防
ぐためＨで終端することが望ましい。
【００２０】チャンバ内でウエハ表面を不活性ガスによ
るスパッタリング、または、ＡｒＦエキシマレーザをウ
エハ表面に照射し、Ｓｉ，Ｏ等のダングリングボンドを
形成し絶縁膜表面を活性化させる。
るスパッタリング、または、ＡｒＦエキシマレーザをウ
エハ表面に照射し、Ｓｉ，Ｏ等のダングリングボンドを
形成し絶縁膜表面を活性化させる。
【００２１】この絶縁膜表面の活性化の工程と、メタル
バリアの形成工程とが真空のままでウエハを移動できる
ときは、絶縁膜表面の活性化をスパッタリング装置内で
行う必要はない。
バリアの形成工程とが真空のままでウエハを移動できる
ときは、絶縁膜表面の活性化をスパッタリング装置内で
行う必要はない。
【００２２】その後、必要に応じて加熱やレーザ照射等
により、メタルバリアを溝およびホール内に均一に流動
させる。真空を保ったままスパッタリングによりＣｕを
２０〜５０ｎｍ程度の膜厚に堆積させ後、Ｃｕメッキを
施し、溝およびホールを埋める。次に、本発明を実施例
に基づき説明する。
により、メタルバリアを溝およびホール内に均一に流動
させる。真空を保ったままスパッタリングによりＣｕを
２０〜５０ｎｍ程度の膜厚に堆積させ後、Ｃｕメッキを
施し、溝およびホールを埋める。次に、本発明を実施例
に基づき説明する。
【００２３】〔実施例 １〕図１に示すように、半導体
基板１上にＳｉＯＣＨ3とメタノールとの混合溶液を塗
布し、焼成することで酸化メチルシリコン２の膜を形成
後、フォトレジストを載せ、リソグラフィー技術により
パターンマスクを形成（図示省略）する。
基板１上にＳｉＯＣＨ3とメタノールとの混合溶液を塗
布し、焼成することで酸化メチルシリコン２の膜を形成
後、フォトレジストを載せ、リソグラフィー技術により
パターンマスクを形成（図示省略）する。
【００２４】これを酸素、または、窒素とフロン系ガス
によりエッチングして溝を形成し、Ｈ2をチャンバ内で
パージしてスパッタリング装置に運ぶまでの間に、不純
物が着かないよう絶縁膜表面をＨで終端する（図１
（ａ））。
によりエッチングして溝を形成し、Ｈ2をチャンバ内で
パージしてスパッタリング装置に運ぶまでの間に、不純
物が着かないよう絶縁膜表面をＨで終端する（図１
（ａ））。
【００２５】スパッタリング装置内に移した上記ウエハ
は、真空を保ったままＡｒＦエキシマレーザでウエハ表
面を照射し、表面にＳｉ、Ｏ等のダングリングボンドを
形成する。これにＣｒをターゲットとして、Ａｒガス圧
０.５Ｐａ、基板温度２００℃、ＤＣ電力８ｋＷでスパ
ッタリングを行い、厚さ５０ｎｍのＣｒ膜から成るメタ
ルバリア３を形成する（図１（ｂ））。
は、真空を保ったままＡｒＦエキシマレーザでウエハ表
面を照射し、表面にＳｉ、Ｏ等のダングリングボンドを
形成する。これにＣｒをターゲットとして、Ａｒガス圧
０.５Ｐａ、基板温度２００℃、ＤＣ電力８ｋＷでスパ
ッタリングを行い、厚さ５０ｎｍのＣｒ膜から成るメタ
ルバリア３を形成する（図１（ｂ））。
【００２６】次いで、真空を保ったままＣｕをターゲッ
トとして、Ａｒガス、圧力０.５Ｐａ、基板温度２５０
℃、ＤＣ電力１０ｋＷの条件で、約２０ｎｍのＣｕ膜で
被覆した後、メッキにより溝に銅４を埋め込む（図１
（ｃ））。
トとして、Ａｒガス、圧力０.５Ｐａ、基板温度２５０
℃、ＤＣ電力１０ｋＷの条件で、約２０ｎｍのＣｕ膜で
被覆した後、メッキにより溝に銅４を埋め込む（図１
（ｃ））。
【００２７】次に、２００℃のオーブンでアニールし、
ＣＭＰによってウエハ表面を平坦化する（図１
（ｄ））。このウエハの断面をＳＥＭ写真で観察したと
ころＣｕ，メタルバリア、絶縁膜の各界面間の剥がれは
生じていなかった。
ＣＭＰによってウエハ表面を平坦化する（図１
（ｄ））。このウエハの断面をＳＥＭ写真で観察したと
ころＣｕ，メタルバリア、絶縁膜の各界面間の剥がれは
生じていなかった。
【００２８】〔実施例 ２〕実施例１と同様にして、半
導体基板１上に絶縁膜２を形成し、リソグラフィーとエ
ッチングによりホールを形成する。その後、スパッタリ
ング装置内でＡｒをターゲットに当てずに直接ウエハに
当てることにより膜表面をエッチングし、Ｓｉ，Ｏ等の
ダングリングボンドを形成する。
導体基板１上に絶縁膜２を形成し、リソグラフィーとエ
ッチングによりホールを形成する。その後、スパッタリ
ング装置内でＡｒをターゲットに当てずに直接ウエハに
当てることにより膜表面をエッチングし、Ｓｉ，Ｏ等の
ダングリングボンドを形成する。
【００２９】次いで、Ｔａをターゲットとして、Ａｒガ
ス圧０.８Ｐａ、基板温度２００℃、ＤＣ電力８ｋＷ
で、Ａｒガスを用いて厚さ５０ｎｍのＴａ膜を形成し
た。
ス圧０.８Ｐａ、基板温度２００℃、ＤＣ電力８ｋＷ
で、Ａｒガスを用いて厚さ５０ｎｍのＴａ膜を形成し
た。
【００３０】真空を保ったままＣｕをターゲットとして
圧力０.５Ｐａ、基板温℃２５０℃、ＤＣ電力１０ｋＷ
でＡｒガスを用いて約２０ｎｍのＣｕ膜の被膜を形成
後、メッキによりホールを埋め込む。
圧力０.５Ｐａ、基板温℃２５０℃、ＤＣ電力１０ｋＷ
でＡｒガスを用いて約２０ｎｍのＣｕ膜の被膜を形成
後、メッキによりホールを埋め込む。
【００３１】次に、２００℃のオーブンでアニールし、
ＣＭＰによってウエハ表面を平坦化した。ＳＥＭ写真で
このウエハの断面を観察したところ、各界面間の剥がれ
は生じていなかった。
ＣＭＰによってウエハ表面を平坦化した。ＳＥＭ写真で
このウエハの断面を観察したところ、各界面間の剥がれ
は生じていなかった。
【００３２】〔比較例 １〕実施例１と同様に、半導体
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
【００３３】このウエハに、前処理なしにＣｒをターゲ
ットとし、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＣｒ膜を形成する。
ットとし、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＣｒ膜を形成する。
【００３４】次いで、真空を保ったままＣｕをターゲッ
トとし、Ａｒガス圧０.５Ｐａ、基板温度２５０℃、Ｄ
Ｃ電力１０ｋＷで約２０ｎｍのＣｕ膜で被覆後、メッキ
により溝を埋め込む。
トとし、Ａｒガス圧０.５Ｐａ、基板温度２５０℃、Ｄ
Ｃ電力１０ｋＷで約２０ｎｍのＣｕ膜で被覆後、メッキ
により溝を埋め込む。
【００３５】２００℃のオーブンでアニールし、ＣＭＰ
によりウエハ表面を平坦化後、このウエハの断面をＳＥ
Ｍ写真で観察したところ、絶縁膜とメタルバリアとの間
に剥離が起こり、ボイドが生じていた。
によりウエハ表面を平坦化後、このウエハの断面をＳＥ
Ｍ写真で観察したところ、絶縁膜とメタルバリアとの間
に剥離が起こり、ボイドが生じていた。
【００３６】〔比較例 ２〕実施例２と同様に、半導体
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングでホールを形成し、Ｈ2パージを行なってＨで絶縁
膜表面を終端する。
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングでホールを形成し、Ｈ2パージを行なってＨで絶縁
膜表面を終端する。
【００３７】このウエハに前処理なしにＴａをターゲッ
トに用い、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＴａ膜を形成する。次いで、真空を保ったままＣｕを
ターゲットとして、Ａｒガス圧０.５Ｐａ、基板温度２
５０℃、ＤＣ電力１０ｋＷで約２０ｎｍにＣｕ膜で被覆
後、メッキによりホールを埋め込む。
トに用い、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＴａ膜を形成する。次いで、真空を保ったままＣｕを
ターゲットとして、Ａｒガス圧０.５Ｐａ、基板温度２
５０℃、ＤＣ電力１０ｋＷで約２０ｎｍにＣｕ膜で被覆
後、メッキによりホールを埋め込む。
【００３８】２００℃のオーブンでアニールし、ＣＭＰ
によりウエハ表面を平坦化後、このウエハの断面をＳＥ
Ｍ写真で観察したところ、絶縁膜とメタルバリアとの間
に剥離が起こり、ボイドが生じていた。
によりウエハ表面を平坦化後、このウエハの断面をＳＥ
Ｍ写真で観察したところ、絶縁膜とメタルバリアとの間
に剥離が起こり、ボイドが生じていた。
【００３９】〔比較例 ３〕実施例１と同様に、半導体
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
【００４０】このウエハに前処理なしにＭｏをターゲッ
トに用い、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＭｏ膜を形成する。
トに用い、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＭｏ膜を形成する。
【００４１】次いで、真空を保ったままＣｕをターゲッ
トとして、Ａｒガス圧０.５Ｐａ、基板温度２５０℃、
ＤＣ電力１０ｋＷで２０ｎｍ程度にＣｕ膜で被覆後、メ
ッキにより溝を埋め込む。
トとして、Ａｒガス圧０.５Ｐａ、基板温度２５０℃、
ＤＣ電力１０ｋＷで２０ｎｍ程度にＣｕ膜で被覆後、メ
ッキにより溝を埋め込む。
【００４２】２００℃のオーブンでアニールし、ＣＭＰ
によりウエハ表面を平坦化する。このウエハの断面をＳ
ＥＭ写真で観察したところ、絶縁膜とメタルバリアとの
間に剥離が起こり、ボイドが生じていた。
によりウエハ表面を平坦化する。このウエハの断面をＳ
ＥＭ写真で観察したところ、絶縁膜とメタルバリアとの
間に剥離が起こり、ボイドが生じていた。
【００４３】〔比較例 ４〕実施例１と同様に、半導体
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
【００４４】このウエハに前処理なしにＨｆをターゲッ
トとして、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＣｒ膜を形成する。
トとして、Ａｒガス圧０.５Ｐａ、基板温度２００℃、
ＤＣ電力８ｋＷでスパッタリングを行い、厚さ５０ｎｍ
のＣｒ膜を形成する。
【００４５】次いで、真空を保ったままＨｆをターゲッ
トとして、Ａｒガス圧０.５Ｐａ、基板温度２５０℃、
ＤＣ電力１０ｋＷで２０ｎｍ程度にＣｕ膜で被覆した
後、メッキにより溝を埋め込む。
トとして、Ａｒガス圧０.５Ｐａ、基板温度２５０℃、
ＤＣ電力１０ｋＷで２０ｎｍ程度にＣｕ膜で被覆した
後、メッキにより溝を埋め込む。
【００４６】２００℃のオーブンでアニールし、ＣＭＰ
によりウエハ表面を平坦化する。このウエハの断面をＳ
ＥＭ写真で観察したところ、絶縁膜とメタルバリアとの
間に剥離が起こり、ボイドが生じていた。
によりウエハ表面を平坦化する。このウエハの断面をＳ
ＥＭ写真で観察したところ、絶縁膜とメタルバリアとの
間に剥離が起こり、ボイドが生じていた。
【００４７】〔比較例 ５〕実施例１と同様に、半導体
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
基板１上に絶縁膜２を形成後、リソグラフィーとエッチ
ングで溝を形成し、Ｈ2パージを行なってＨで絶縁膜表
面を終端する。
【００４８】このウエハに前処理なしにＨｆをターゲッ
トとして、圧力０.８Ｐａ、基板温度２００℃、ＤＣ電
力８ｋＷで、Ａｒガスを用いて厚さ５０ｎｍのＨｆ膜を
形成する。
トとして、圧力０.８Ｐａ、基板温度２００℃、ＤＣ電
力８ｋＷで、Ａｒガスを用いて厚さ５０ｎｍのＨｆ膜を
形成する。
【００４９】次いで、真空を保ったままＣｕをターゲッ
トとしてＡｒガス圧０.５Ｐａ、基板温度２５０℃、Ｄ
Ｃ電力１０ｋＷで約２０ｎｍにＣｕ膜で被膜させた後、
メッキにより溝を埋め込む。
トとしてＡｒガス圧０.５Ｐａ、基板温度２５０℃、Ｄ
Ｃ電力１０ｋＷで約２０ｎｍにＣｕ膜で被膜させた後、
メッキにより溝を埋め込む。
【００５０】２００℃のオーブンでアニールし、ＣＭＰ
によりウエハ表面を平坦化後、ＳＥＭ写真でこのウエハ
の断面を観察したところ、絶縁膜とメタルバリアとの間
に剥がれが起こり、ボイドが生じていた。
によりウエハ表面を平坦化後、ＳＥＭ写真でこのウエハ
の断面を観察したところ、絶縁膜とメタルバリアとの間
に剥がれが起こり、ボイドが生じていた。
【００５１】実施例１，２と比較例１〜５とから分かる
ように、Ａｒによる絶縁膜表面のエッチング、または、
ＡｒＦエキシマレーザ照射、あるいは、ＳｉＯ2系のタ
ーゲットを用い、ＳｉＯ2系の膜を絶縁膜表面に新たに
形成した場合は、それぞれのメタルバリアとの接着性は
良好で、アニールとＣＭＰ後でも絶縁膜とメタルバリア
との間に剥がれは生じない。しかし、メタルバリアをス
パッタする前にこれらの処理を行わない場合は剥がれを
生ずる。
ように、Ａｒによる絶縁膜表面のエッチング、または、
ＡｒＦエキシマレーザ照射、あるいは、ＳｉＯ2系のタ
ーゲットを用い、ＳｉＯ2系の膜を絶縁膜表面に新たに
形成した場合は、それぞれのメタルバリアとの接着性は
良好で、アニールとＣＭＰ後でも絶縁膜とメタルバリア
との間に剥がれは生じない。しかし、メタルバリアをス
パッタする前にこれらの処理を行わない場合は剥がれを
生ずる。
【００５２】従って、メタルバリアをスパッタする前
に、絶縁膜表面を活性化する工程を入れることにより、
配線の信頼性を向上できると云う効果がある。
に、絶縁膜表面を活性化する工程を入れることにより、
配線の信頼性を向上できると云う効果がある。
【００５３】比較例１〜５で作製した銅配線を有する半
導体装置に対し、実施例１，２で作製した銅配線を有す
る半導体装置では、全工程を終えた後での非導通による
不良の割合を８５％以上回避できることを確認した。
導体装置に対し、実施例１，２で作製した銅配線を有す
る半導体装置では、全工程を終えた後での非導通による
不良の割合を８５％以上回避できることを確認した。
【００５４】
【発明の効果】本発明では、メタルバリアをスパッタリ
ングによって形成する前にＡｒによる絶縁膜表面のスパ
ッタリング、または、ＡｒＦエキシマレーザ照射によ
り、配線用溝およびホールの表面にダングリングボンド
を形成することにより、メタルバリアとの接着性を高め
ることができる。
ングによって形成する前にＡｒによる絶縁膜表面のスパ
ッタリング、または、ＡｒＦエキシマレーザ照射によ
り、配線用溝およびホールの表面にダングリングボンド
を形成することにより、メタルバリアとの接着性を高め
ることができる。
【００５５】これにより、その製造工程におけるＣＭＰ
やアニールと云った界面間に歪み応力が加わる工程にも
耐え得るため、信頼性の高い半導体装置を得ることがで
きる。
やアニールと云った界面間に歪み応力が加わる工程にも
耐え得るため、信頼性の高い半導体装置を得ることがで
きる。
【図１】本発明の一実施例の工程を説明する模式断面図
である。
である。
１…半導体基板、２…絶縁膜、３…メタルバリア、４…
銅。
銅。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田子 一農 茨城県日立市大みか町七丁目１番１号 株 式会社日立製作所日立研究所内 Ｆターム(参考） 5F033 HH11 HH17 HH21 MM01 MM12 MM13 PP15 PP26 PP33 QQ09 QQ11 QQ48 QQ54 QQ73 RR25 SS22 XX14
Claims (3)
- 【請求項１】 半導体基板上に絶縁膜を形成した後に、
配線用溝およびホールを形成する工程と、前記配線用溝
およびホールの表面（ホール内の側面と底面）をメタル
バリアにより被覆する工程との間に、配線用溝およびホ
ールの表面を活性化させる工程を含む埋め込み配線構造
を有する半導体装置の製法。 - 【請求項２】 前記配線用溝およびホールの表面を活性
化させる工程が、不活性ガスプラズマに曝すか、また
は、ＡｒＦエキシマレーザ（１９３ｎｍ）を照射してダ
ングリングボンドを形成する請求項１に記載の埋め込み
配線構造を有する半導体装置の製法。 - 【請求項３】 請求項１または２に記載の方法により形
成した埋め込み配線構造を有する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000311724A JP2002118112A (ja) | 2000-10-05 | 2000-10-05 | 埋め込み配線構造を有する半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000311724A JP2002118112A (ja) | 2000-10-05 | 2000-10-05 | 埋め込み配線構造を有する半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002118112A true JP2002118112A (ja) | 2002-04-19 |
Family
ID=18791441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000311724A Withdrawn JP2002118112A (ja) | 2000-10-05 | 2000-10-05 | 埋め込み配線構造を有する半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002118112A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004134771A (ja) * | 2002-09-17 | 2004-04-30 | Advanced Lcd Technologies Development Center Co Ltd | 配線、配線の形成方法、薄膜トランジスタ、及び表示装置 |
| JP2004335847A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 半導体集積回路ウエハの製造方法 |
| JP2005340478A (ja) * | 2004-05-26 | 2005-12-08 | Toshiba Corp | 半導体装置の製造方法 |
| US7563705B2 (en) | 2002-02-14 | 2009-07-21 | Nec Electronics Corporation | Manufacturing method of semiconductor device |
| WO2010147141A1 (ja) * | 2009-06-16 | 2010-12-23 | 東京エレクトロン株式会社 | 成膜方法、前処理装置及び処理システム |
-
2000
- 2000-10-05 JP JP2000311724A patent/JP2002118112A/ja not_active Withdrawn
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7563705B2 (en) | 2002-02-14 | 2009-07-21 | Nec Electronics Corporation | Manufacturing method of semiconductor device |
| JP2004134771A (ja) * | 2002-09-17 | 2004-04-30 | Advanced Lcd Technologies Development Center Co Ltd | 配線、配線の形成方法、薄膜トランジスタ、及び表示装置 |
| JP2004335847A (ja) * | 2003-05-09 | 2004-11-25 | Mitsubishi Electric Corp | 半導体集積回路ウエハの製造方法 |
| JP2005340478A (ja) * | 2004-05-26 | 2005-12-08 | Toshiba Corp | 半導体装置の製造方法 |
| WO2010147141A1 (ja) * | 2009-06-16 | 2010-12-23 | 東京エレクトロン株式会社 | 成膜方法、前処理装置及び処理システム |
| US8865590B2 (en) | 2009-06-16 | 2014-10-21 | Tokyo Electron Limited | Film forming method, pretreatment device, and processing system |
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|---|---|---|---|
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