JP2002111009A - Ｓｏｉ素子の基板構造及びその製造方法 - Google Patents
Ｓｏｉ素子の基板構造及びその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳＯＩ素子から頻繁に発生するフローティン
グボディー効果を抑制し得るＳＯＩ素子の基板構造及び
その製造方法を提供する。 【解決手段】 シリコンバルク基板２０１、埋込絶縁膜
２０２、半導体本体層２０３が順次形成されたＳＯＩ基
板２００と、前記埋込絶縁膜２０２及び前記半導体本体
層２０３を選択的に食刻して形成したトレンチ２０４
と、該トレンチ２０４の内部に形成された半導体性側壁
スペーサ２０５と、前記トレンチ２０４の内部に充填さ
れる素子隔離用絶縁膜２０８と、を包含してＳＯＩ素子
の基板構造を製造する。
グボディー効果を抑制し得るＳＯＩ素子の基板構造及び
その製造方法を提供する。 【解決手段】 シリコンバルク基板２０１、埋込絶縁膜
２０２、半導体本体層２０３が順次形成されたＳＯＩ基
板２００と、前記埋込絶縁膜２０２及び前記半導体本体
層２０３を選択的に食刻して形成したトレンチ２０４
と、該トレンチ２０４の内部に形成された半導体性側壁
スペーサ２０５と、前記トレンチ２０４の内部に充填さ
れる素子隔離用絶縁膜２０８と、を包含してＳＯＩ素子
の基板構造を製造する。
Description
【０００１】
【発明の属する技術分野】本発明は、ＳＯＩ（silicon
on insulator）素子の基板構造及びその製造方法に関す
るもので、詳しくは、ＳＯＩ素子から頻繁に発生するフ
ローティングボディー効果を抑制し得るＳＯＩ素子の基
板構造及びその製造方法に関するものである。
on insulator）素子の基板構造及びその製造方法に関す
るもので、詳しくは、ＳＯＩ素子から頻繁に発生するフ
ローティングボディー効果を抑制し得るＳＯＩ素子の基
板構造及びその製造方法に関するものである。
【０００２】
【従来の技術】従来、ＳＯＩ素子（ＳＯＩ ＭＯＳＦＥ
Ｔ）は、図５に示したように、半導体基板であるシリコ
ンバルク基板１０１と、該シリコンバルク基板１０１の
上面に形成された埋込酸化膜１０２と、該埋込酸化膜１
０２の上面に形成され、ＭＯＳＦＥＴのソース／ドレイ
ン領域１０７が形成される半導体本体層１０３と、から
なるＳＯＩ基板１００に形成される。ここで、前記半導
体本体層１０３及び埋込酸化膜１０２は部分的に食刻除
去され、前記各半導体本体層１０３間には素子隔離用絶
縁膜１０４が形成されている。
Ｔ）は、図５に示したように、半導体基板であるシリコ
ンバルク基板１０１と、該シリコンバルク基板１０１の
上面に形成された埋込酸化膜１０２と、該埋込酸化膜１
０２の上面に形成され、ＭＯＳＦＥＴのソース／ドレイ
ン領域１０７が形成される半導体本体層１０３と、から
なるＳＯＩ基板１００に形成される。ここで、前記半導
体本体層１０３及び埋込酸化膜１０２は部分的に食刻除
去され、前記各半導体本体層１０３間には素子隔離用絶
縁膜１０４が形成されている。
【０００３】そして、前記半導体本体層１０３は、ｐ-
型又はｎ-型の不純物によりドーピングされる。従っ
て、例えば、ｐ-型不純物によりドーピングされたｐ-型
半導体本体層１０３にはｎチャンネルＭＯＳＦＥＴ（Ｎ
Ｔ）が形成され、ｎ-型不純物によりドーピングされた
ｎ-型半導体本体層１０３にはｐチャンネルＭＯＳＦＥ
Ｔ（ＰＴ）が形成される。
型又はｎ-型の不純物によりドーピングされる。従っ
て、例えば、ｐ-型不純物によりドーピングされたｐ-型
半導体本体層１０３にはｎチャンネルＭＯＳＦＥＴ（Ｎ
Ｔ）が形成され、ｎ-型不純物によりドーピングされた
ｎ-型半導体本体層１０３にはｐチャンネルＭＯＳＦＥ
Ｔ（ＰＴ）が形成される。
【０００４】そして、前記半導体本体層１０３の上面に
は、ゲート酸化膜１０５及びゲート電極１０６が順次積
層され、前記ゲート電極１０６の両側の前記半導体本体
層１０３にはソース／ドレイン領域１０７が形成され
る。また、前記ゲート電極１０６、前記半導体本体層１
０３及び前記素子隔離用絶縁膜１０４の上面全体に層間
絶縁膜１０８が形成される。
は、ゲート酸化膜１０５及びゲート電極１０６が順次積
層され、前記ゲート電極１０６の両側の前記半導体本体
層１０３にはソース／ドレイン領域１０７が形成され
る。また、前記ゲート電極１０６、前記半導体本体層１
０３及び前記素子隔離用絶縁膜１０４の上面全体に層間
絶縁膜１０８が形成される。
【０００５】さらに、前記ゲート電極１０６及びソース
／ドレイン領域１０７の上部には前記層間絶縁膜１０８
を選択的に食刻して形成した複数個の接触ホール１０９
が形成される。それら接触ホール１０９内には、前記ゲ
ート電極１０６及びソース／ドレイン領域１０７に所定
電圧を印加するための導電経路として金属配線１１０が
形成される。
／ドレイン領域１０７の上部には前記層間絶縁膜１０８
を選択的に食刻して形成した複数個の接触ホール１０９
が形成される。それら接触ホール１０９内には、前記ゲ
ート電極１０６及びソース／ドレイン領域１０７に所定
電圧を印加するための導電経路として金属配線１１０が
形成される。
【０００６】一方、前記半導体基板１００の下側面に
は、固定電圧であるグラウンド電源（図示せず）が接続
される。このように構成された従来のＳＯＩ素子は、シ
リコンバルク基板に製造された半導体素子に比べ、ソー
ス／ドレイン領域のキャパシタンスが減少するため、高
速回路動作に優れ、素子間の隔離信頼性が高く、アルフ
ァ粒子によるソフトエラーに対する耐性が強いというメ
リットがある。
は、固定電圧であるグラウンド電源（図示せず）が接続
される。このように構成された従来のＳＯＩ素子は、シ
リコンバルク基板に製造された半導体素子に比べ、ソー
ス／ドレイン領域のキャパシタンスが減少するため、高
速回路動作に優れ、素子間の隔離信頼性が高く、アルフ
ァ粒子によるソフトエラーに対する耐性が強いというメ
リットがある。
【０００７】
【発明が解決しようとする課題】然るに、このような従
来のＳＯＩ素子においては、図５に示したように、前記
埋込酸化膜１０２の下方側のシリコンバルク基板１０１
は、グラウンド電源に接続されて固定電圧を維持する一
方、前記埋込絶縁膜１０２の上方側の半導体本体層１０
３は外部電源から隔離されているため、ソース／ドレイ
ン領域１０７及びゲート電極１０６に加えられる電圧の
変動によって電位が変動される。よって、半導体素子の
機能を不安定にさせるフローティングボディー効果が発
生するという問題点があった。ここで、前記フローティ
ングボディー効果の例としては、キンク効果及び寄生バ
イポーラ効果がある。
来のＳＯＩ素子においては、図５に示したように、前記
埋込酸化膜１０２の下方側のシリコンバルク基板１０１
は、グラウンド電源に接続されて固定電圧を維持する一
方、前記埋込絶縁膜１０２の上方側の半導体本体層１０
３は外部電源から隔離されているため、ソース／ドレイ
ン領域１０７及びゲート電極１０６に加えられる電圧の
変動によって電位が変動される。よって、半導体素子の
機能を不安定にさせるフローティングボディー効果が発
生するという問題点があった。ここで、前記フローティ
ングボディー効果の例としては、キンク効果及び寄生バ
イポーラ効果がある。
【０００８】具体的には、ドレイン領域に高電圧が印加
されると高電界が発生され、よって、衝突イオン化が発
生して、ドレイン領域の近傍で電子−正孔対が生成され
る。そのうちの正孔は半導体本体層１０３に注入され
て、半導体本体層１０３を陽の電荷に荷電させる。この
ように陽の電荷が半導体本体層１０３に蓄積されると、
半導体本体層１０３の電位が増加してしきい値電圧が変
動されるため、ドレイン電流（Ｉｄ）−電圧（Ｖｄ）曲
線によりキンク効果が発生する。
されると高電界が発生され、よって、衝突イオン化が発
生して、ドレイン領域の近傍で電子−正孔対が生成され
る。そのうちの正孔は半導体本体層１０３に注入され
て、半導体本体層１０３を陽の電荷に荷電させる。この
ように陽の電荷が半導体本体層１０３に蓄積されると、
半導体本体層１０３の電位が増加してしきい値電圧が変
動されるため、ドレイン電流（Ｉｄ）−電圧（Ｖｄ）曲
線によりキンク効果が発生する。
【０００９】また、半導体本体層１０３の電位が増加す
ると、ソース領域−半導体本体層接合であるエミッタ−
ベース接合は、徐々に順方向にバイアスされて、電子が
ソース領域から半導体本体層１０３側に注入される。こ
のように半導体本体層１０３に注入された電子は、ドレ
イン空乏領域に到達してドレイン電流を増加させる。そ
の結果、ゲート電極１０６によるドレイン−ソース電流
（Ｉｄｓ）の制御が不可能になる寄生バイポーラ効果が
発生する。
ると、ソース領域−半導体本体層接合であるエミッタ−
ベース接合は、徐々に順方向にバイアスされて、電子が
ソース領域から半導体本体層１０３側に注入される。こ
のように半導体本体層１０３に注入された電子は、ドレ
イン空乏領域に到達してドレイン電流を増加させる。そ
の結果、ゲート電極１０６によるドレイン−ソース電流
（Ｉｄｓ）の制御が不可能になる寄生バイポーラ効果が
発生する。
【００１０】そこで、従来のＳＯＩ素子の製造において
は、上述したようなフローティングボディー効果を抑制
するために、半導体本体層１０３を固定電圧に接続する
べきであるが、シリコンバルク基板１０１と半導体本体
層１０３とが、絶縁膜である埋込酸化膜１０２によって
電気的に分離されているため、半導体本体層１０３を固
定電圧に接続することが困難であるという問題点があっ
た。
は、上述したようなフローティングボディー効果を抑制
するために、半導体本体層１０３を固定電圧に接続する
べきであるが、シリコンバルク基板１０１と半導体本体
層１０３とが、絶縁膜である埋込酸化膜１０２によって
電気的に分離されているため、半導体本体層１０３を固
定電圧に接続することが困難であるという問題点があっ
た。
【００１１】本発明は、このような従来の課題に鑑みて
なされたもので、フローティングボディー効果を抑制し
得るＳＯＩ素子の基板構造及びその製造方法を提供する
ことを目的とする。また、本発明の他の目的は、従来の
ＳＯＩ素子に別の配線構造を追加せずに、製造工程が容
易で、基板専有面積を増加させない、ＳＯＩ素子の基板
構造及びその製造方法を提供することである。
なされたもので、フローティングボディー効果を抑制し
得るＳＯＩ素子の基板構造及びその製造方法を提供する
ことを目的とする。また、本発明の他の目的は、従来の
ＳＯＩ素子に別の配線構造を追加せずに、製造工程が容
易で、基板専有面積を増加させない、ＳＯＩ素子の基板
構造及びその製造方法を提供することである。
【００１２】さらに、本発明の他の目的は、素子隔離領
域に半導体性側壁スペーサを形成して、半導体本体層と
半導体基板間の接触経路を形成し得るＳＯＩ素子の基板
構造及びその製造方法を提供することである。
域に半導体性側壁スペーサを形成して、半導体本体層と
半導体基板間の接触経路を形成し得るＳＯＩ素子の基板
構造及びその製造方法を提供することである。
【００１３】
【課題を解決するための手段】このような目的を達成す
るため、本発明に係るＳＯＩ素子の基板構造は、半導体
基板、該半導体基板の上面に形成された埋込絶縁膜及び
該埋込絶縁膜の上面に形成された半導体本体層を有する
ＳＯＩ基板と、前記半導体基板の上面が露出されるよう
に、前記埋込絶縁膜及び前記半導体本体層を選択的に食
刻して形成される各トレンチと、前記トレンチの内部の
前記半導体本体層及び前記埋込絶縁膜の側壁に、前記半
導体基板の上面に接するように形成される半導体性側壁
スペーサと、前記トレンチの内部に充填される素子隔離
用絶縁膜と、を包含して構成されるものである。
るため、本発明に係るＳＯＩ素子の基板構造は、半導体
基板、該半導体基板の上面に形成された埋込絶縁膜及び
該埋込絶縁膜の上面に形成された半導体本体層を有する
ＳＯＩ基板と、前記半導体基板の上面が露出されるよう
に、前記埋込絶縁膜及び前記半導体本体層を選択的に食
刻して形成される各トレンチと、前記トレンチの内部の
前記半導体本体層及び前記埋込絶縁膜の側壁に、前記半
導体基板の上面に接するように形成される半導体性側壁
スペーサと、前記トレンチの内部に充填される素子隔離
用絶縁膜と、を包含して構成されるものである。
【００１４】そして、前記半導体性側壁スペーサは、不
純物がドーピングされたポリシリコンである。且つ、前
記半導体性側壁スペーサの上面及び側面には、金属膜が
追加形成される。また、前記半導体性側壁スペーサと前
記金属膜間に、ベリヤ金属膜が形成される。
純物がドーピングされたポリシリコンである。且つ、前
記半導体性側壁スペーサの上面及び側面には、金属膜が
追加形成される。また、前記半導体性側壁スペーサと前
記金属膜間に、ベリヤ金属膜が形成される。
【００１５】なお、前記金属膜は、タングステン膜又は
チタン膜であり、前記ベリヤ金属膜は、タングステン窒
化膜又はチタン窒化膜である。そして、本発明に係るＳ
ＯＩ素子の基板構造の製造方法は、半導体基板、該半導
体基板の上面に形成された埋込絶縁膜及び該埋込絶縁膜
の上面に形成された半導体本体層を有するＳＯＩ基板を
形成する工程と、前記半導体基板の上面が露出されるよ
うに、前記埋込絶縁膜及び前記半導体本体層を選択食刻
してトレンチを形成する工程と、前記トレンチ内部の前
記半導体本体層及び前記埋込絶縁膜の側壁に半導体性側
壁スペーサを形成する工程と、前記トレンチ内部に素子
隔離用絶縁膜を充填する工程と、を順次行うものであ
る。
チタン膜であり、前記ベリヤ金属膜は、タングステン窒
化膜又はチタン窒化膜である。そして、本発明に係るＳ
ＯＩ素子の基板構造の製造方法は、半導体基板、該半導
体基板の上面に形成された埋込絶縁膜及び該埋込絶縁膜
の上面に形成された半導体本体層を有するＳＯＩ基板を
形成する工程と、前記半導体基板の上面が露出されるよ
うに、前記埋込絶縁膜及び前記半導体本体層を選択食刻
してトレンチを形成する工程と、前記トレンチ内部の前
記半導体本体層及び前記埋込絶縁膜の側壁に半導体性側
壁スペーサを形成する工程と、前記トレンチ内部に素子
隔離用絶縁膜を充填する工程と、を順次行うものであ
る。
【００１６】また、前記半導体性側壁スペーサを形成す
る工程は、前記トレンチを包含する前記ＳＯＩ基板の上
面全体に半導体本体層を形成する工程と、前記半導体本
体層に対して食刻マスクを用いずに異方性エッチングを
行う工程と、を順次行う。また、前記半導体性側壁スペ
ーサは、不純物がドーピングされたポリシリコンにより
形成される。
る工程は、前記トレンチを包含する前記ＳＯＩ基板の上
面全体に半導体本体層を形成する工程と、前記半導体本
体層に対して食刻マスクを用いずに異方性エッチングを
行う工程と、を順次行う。また、前記半導体性側壁スペ
ーサは、不純物がドーピングされたポリシリコンにより
形成される。
【００１７】さらに、前記半導体性側壁スペーサを形成
した後、該側壁スペーサの上面にベリヤ金属膜及び金属
膜を順次形成する工程を追加して行う。なお、前記ベリ
ヤ金属膜は、タングステン窒化膜又はチタン窒化膜であ
り、前記金属膜は、タングステン膜又はチタン膜であ
る。
した後、該側壁スペーサの上面にベリヤ金属膜及び金属
膜を順次形成する工程を追加して行う。なお、前記ベリ
ヤ金属膜は、タングステン窒化膜又はチタン窒化膜であ
り、前記金属膜は、タングステン膜又はチタン膜であ
る。
【００１８】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を用いて説明する。本発明に係るＳＯＩ素子の
基板構造は、図１に示したように、半導体基板としての
シリコンバルク基板２０１、該シリコンバルク基板２０
１の上面に形成された埋込絶縁膜２０２及び該埋込絶縁
膜２０２の上面に形成された半導体本体層２０３からな
るＳＯＩ基板２００が形成される。
て、図面を用いて説明する。本発明に係るＳＯＩ素子の
基板構造は、図１に示したように、半導体基板としての
シリコンバルク基板２０１、該シリコンバルク基板２０
１の上面に形成された埋込絶縁膜２０２及び該埋込絶縁
膜２０２の上面に形成された半導体本体層２０３からな
るＳＯＩ基板２００が形成される。
【００１９】また、前記半導体本体層２０３及び前記埋
込絶縁膜２０２が部分食刻されて、前記シリコンバルク
基板２０１の上面が露出されるようにトレンチ２０４が
形成される。さらに、該トレンチ２０４内部の前記半導
体本体層２０３及び前記埋込絶縁膜２０２の側壁には、
前記シリコンバルク基板２０１の上面に接するように半
導体性側壁スペーサ２０５が形成される。
込絶縁膜２０２が部分食刻されて、前記シリコンバルク
基板２０１の上面が露出されるようにトレンチ２０４が
形成される。さらに、該トレンチ２０４内部の前記半導
体本体層２０３及び前記埋込絶縁膜２０２の側壁には、
前記シリコンバルク基板２０１の上面に接するように半
導体性側壁スペーサ２０５が形成される。
【００２０】ここで、該半導体性側壁スペーサ２０５
は、前記半導体本体層２０３とシリコンバルク基板２０
１とを接続する経路であって、前記半導体本体層２０３
と同様な材料、例えば、不純物がドーピングされたポリ
シリコンにより形成することが好ましい。また、前記半
導体本体層２０３は、トランジスタのソース／ドレイン
領域となる。
は、前記半導体本体層２０３とシリコンバルク基板２０
１とを接続する経路であって、前記半導体本体層２０３
と同様な材料、例えば、不純物がドーピングされたポリ
シリコンにより形成することが好ましい。また、前記半
導体本体層２０３は、トランジスタのソース／ドレイン
領域となる。
【００２１】そして、前記半導体性側壁スペーサ２０５
の上面及び側面には、ベリヤ金属膜２０６及び金属膜２
０７が順次形成される。ここで、前記金属膜２０７は、
前記半導体本体層２０３と前記シリコンバルク基板２０
１とを接続する経路である前記半導体性側壁スペーサ２
０５の抵抗を低減させるために形成されたもので、該半
導体性側壁スペーサ２０５の抵抗が低くなるほど、前記
半導体本体層２０３に蓄積された電荷が前記半導体基板
２０１側に迅速に排出されて、フローティングボディー
効果を効果的に抑制することができる。前記金属膜２０
７の材料としては、タングステン又はチタンを用いるこ
とが好ましい。
の上面及び側面には、ベリヤ金属膜２０６及び金属膜２
０７が順次形成される。ここで、前記金属膜２０７は、
前記半導体本体層２０３と前記シリコンバルク基板２０
１とを接続する経路である前記半導体性側壁スペーサ２
０５の抵抗を低減させるために形成されたもので、該半
導体性側壁スペーサ２０５の抵抗が低くなるほど、前記
半導体本体層２０３に蓄積された電荷が前記半導体基板
２０１側に迅速に排出されて、フローティングボディー
効果を効果的に抑制することができる。前記金属膜２０
７の材料としては、タングステン又はチタンを用いるこ
とが好ましい。
【００２２】また、前記ベリヤ金属膜２０６は、前記金
属膜２０７と前記ポリシリコンから成る半導体性側壁ス
ペーサ２０５間のシリサイド化反応を防止するために形
成されたもので、窒化タングステン膜又は窒化チタン膜
により形成される。前記半導体性側壁スペーサ２０５と
前記金属膜２０７とによりシリサイド化反応が発生する
と、シリコンが残触されてシリサイド層が形成され、前
記半導体性側壁スペーサ２０５の上部で、該半導体性側
壁スペーサ２０５と接している前記半導体本体層２０３
まで残触されてシリサイド層が形成される。これによ
り、ＭＯＳＦＥＴのソース領域とドレイン領域とが短絡
してＭＯＳＦＥＴの正常な動作が行われないため、その
シリサイド化反応の防止策として、前記金属膜２０７と
前記半導体性側壁スペーサ２０５間にベリヤ金属膜２０
６を形成する。
属膜２０７と前記ポリシリコンから成る半導体性側壁ス
ペーサ２０５間のシリサイド化反応を防止するために形
成されたもので、窒化タングステン膜又は窒化チタン膜
により形成される。前記半導体性側壁スペーサ２０５と
前記金属膜２０７とによりシリサイド化反応が発生する
と、シリコンが残触されてシリサイド層が形成され、前
記半導体性側壁スペーサ２０５の上部で、該半導体性側
壁スペーサ２０５と接している前記半導体本体層２０３
まで残触されてシリサイド層が形成される。これによ
り、ＭＯＳＦＥＴのソース領域とドレイン領域とが短絡
してＭＯＳＦＥＴの正常な動作が行われないため、その
シリサイド化反応の防止策として、前記金属膜２０７と
前記半導体性側壁スペーサ２０５間にベリヤ金属膜２０
６を形成する。
【００２３】なお、図１において、符号２０８、２０９
及び２１０は、それぞれ、素子隔離用絶縁膜、ゲート酸
化膜及びゲート電極を示したものである。以下、本発明
に係るＳＯＩ素子の基板構造の製造方法について、図２
〜図４を用いて説明する。先ず、図２（Ａ）に示したよ
うに、半導体基板としてのシリコンバルク基板３０１、
該シリコンバルク基板３０１の上面に形成された埋込酸
化膜３０２及び該埋込酸化膜３０２の上面に形成された
第１半導体本体層３０３からなるＳＯＩ基板３００を形
成する。
及び２１０は、それぞれ、素子隔離用絶縁膜、ゲート酸
化膜及びゲート電極を示したものである。以下、本発明
に係るＳＯＩ素子の基板構造の製造方法について、図２
〜図４を用いて説明する。先ず、図２（Ａ）に示したよ
うに、半導体基板としてのシリコンバルク基板３０１、
該シリコンバルク基板３０１の上面に形成された埋込酸
化膜３０２及び該埋込酸化膜３０２の上面に形成された
第１半導体本体層３０３からなるＳＯＩ基板３００を形
成する。
【００２４】次いで、図２（Ｂ）に示したように、前記
第１半導体本体層３０３の上面に熱酸化法を施してパッ
ド酸化膜３０４を形成した後、該パッド酸化膜３０４の
上面にシリコン窒化膜３０５を形成する。次いで、図２
（Ｃ）に示したように、フォトレジストマスクを利用し
た選択的食刻法を施して、前記シリコン窒化膜３０５、
パッド酸化膜３０４、第１半導体本体層３０３及び埋込
酸化膜３０２を順次食刻して、複数のトレンチ３０６を
それぞれ形成し、前記シリコンバルク基板３０１の上面
を部分的に露出させる。
第１半導体本体層３０３の上面に熱酸化法を施してパッ
ド酸化膜３０４を形成した後、該パッド酸化膜３０４の
上面にシリコン窒化膜３０５を形成する。次いで、図２
（Ｃ）に示したように、フォトレジストマスクを利用し
た選択的食刻法を施して、前記シリコン窒化膜３０５、
パッド酸化膜３０４、第１半導体本体層３０３及び埋込
酸化膜３０２を順次食刻して、複数のトレンチ３０６を
それぞれ形成し、前記シリコンバルク基板３０１の上面
を部分的に露出させる。
【００２５】次いで、図２（Ｄ）に示したように、図２
（Ｃ）に示した基板上の全ての構造物の上面に、ポリシ
リコン層又はアモルファスシリコン層等の第２半導体本
体層３０７を形成し、該第２半導体本体層３０７にｎ型
又はｐ型不純物イオンを注入した後、前記半導体基板３
００に急速熱処理のアニーリングを施して、前記不純物
を電気的に活性化させる。このとき、前記第２半導体本
体層３０７がアモルファスシリコン層である場合は、前
記アニーリング工程を行うとポリシリコンに変化する。
（Ｃ）に示した基板上の全ての構造物の上面に、ポリシ
リコン層又はアモルファスシリコン層等の第２半導体本
体層３０７を形成し、該第２半導体本体層３０７にｎ型
又はｐ型不純物イオンを注入した後、前記半導体基板３
００に急速熱処理のアニーリングを施して、前記不純物
を電気的に活性化させる。このとき、前記第２半導体本
体層３０７がアモルファスシリコン層である場合は、前
記アニーリング工程を行うとポリシリコンに変化する。
【００２６】次いで、図３（Ａ）に示したように、前記
第２半導体本体層３０７に対し、食刻マスクを用いずに
全面異方性エッチングを施して、前記トレンチ３０６内
の前記第１半導体本体層３０３及び埋込酸化膜３０２の
側壁に前記第２半導体本体層３０７からなる半導体性側
壁スペーサ３０７ａを形成する。この後、図３（Ａ）に
示したトレンチ３０６の内部の半導体性側壁スペーサ３
０７ａの上面及び側面に、ベリヤ金属膜３０８及び金属
膜３０９を順次形成する。ここで、前記ベリヤ金属膜３
０８は窒化タングステン又は窒化チタンを、前記金属膜
３０９はタングステン又はチタンを用いて形成する。
第２半導体本体層３０７に対し、食刻マスクを用いずに
全面異方性エッチングを施して、前記トレンチ３０６内
の前記第１半導体本体層３０３及び埋込酸化膜３０２の
側壁に前記第２半導体本体層３０７からなる半導体性側
壁スペーサ３０７ａを形成する。この後、図３（Ａ）に
示したトレンチ３０６の内部の半導体性側壁スペーサ３
０７ａの上面及び側面に、ベリヤ金属膜３０８及び金属
膜３０９を順次形成する。ここで、前記ベリヤ金属膜３
０８は窒化タングステン又は窒化チタンを、前記金属膜
３０９はタングステン又はチタンを用いて形成する。
【００２７】次いで、図３（Ｂ）に示したように、前記
各トレンチ３０６内の前記金属膜３０９の上面にフォト
レジストパターン３１０を形成し、該フォトレジストパ
ターン３１０を食刻マスクとして、前記シリコン窒化膜
３０５の上面の前記ベリヤ金属膜３０８及び金属膜３０
９を食刻除去して、それらベリヤ金属膜３０８及び金属
膜３０９を前記トレンチ３０６内だけに残留させる。
各トレンチ３０６内の前記金属膜３０９の上面にフォト
レジストパターン３１０を形成し、該フォトレジストパ
ターン３１０を食刻マスクとして、前記シリコン窒化膜
３０５の上面の前記ベリヤ金属膜３０８及び金属膜３０
９を食刻除去して、それらベリヤ金属膜３０８及び金属
膜３０９を前記トレンチ３０６内だけに残留させる。
【００２８】次いで、図３（Ｃ）に示したように、前記
フォトレジストパターン３１０を除去し、前記トレンチ
３０６の内部及び前記シリコン窒化膜３０５の上面に化
学気相蒸着法を施してシリコン酸化膜３１１を形成す
る。次いで、図３（Ｄ）に示したように、前記シリコン
酸化膜３１１に対し、前記パッド酸化膜３０４の上面が
ほぼ露出されるまで化学的機械研磨工程を行って、前記
トレンチ３０６の内部のみに前記シリコン酸化膜３１１
を残留させる。ここで、前記トレンチ３０６内の前記シ
リコン酸化膜３１１は、ＭＯＳＦＥＴ素子間を電気的に
隔離させる素子隔離用絶縁膜である。
フォトレジストパターン３１０を除去し、前記トレンチ
３０６の内部及び前記シリコン窒化膜３０５の上面に化
学気相蒸着法を施してシリコン酸化膜３１１を形成す
る。次いで、図３（Ｄ）に示したように、前記シリコン
酸化膜３１１に対し、前記パッド酸化膜３０４の上面が
ほぼ露出されるまで化学的機械研磨工程を行って、前記
トレンチ３０６の内部のみに前記シリコン酸化膜３１１
を残留させる。ここで、前記トレンチ３０６内の前記シ
リコン酸化膜３１１は、ＭＯＳＦＥＴ素子間を電気的に
隔離させる素子隔離用絶縁膜である。
【００２９】次いで、図４に示したように、前記パッド
酸化膜３０４を選択的に食刻除去して、トランジスタの
ソース／ドレイン領域が形成される第１半導体本体層３
０３とシリコンバルク基板３０１間を半導体性側壁スペ
ーサ３０７ａが接続するような半導体本体層−半導体基
板間の接触構造を形成する。このとき、前記シリコンバ
ルク基板３０１の下側面にはグラウンド電圧のような固
定電圧が接続されているため、前記第１半導体本体層３
０３は前記シリコンバルク基板３０１を介して固定電圧
に接続される。よって、前記第１半導体本体層３０３に
形成されたソース／ドレイン領域に印加される電圧によ
って前記第１半導体本体層３０３の電位は変動されず、
安定した電圧を維持できるので、フローティングボディ
ー効果の発生を防止することができる。
酸化膜３０４を選択的に食刻除去して、トランジスタの
ソース／ドレイン領域が形成される第１半導体本体層３
０３とシリコンバルク基板３０１間を半導体性側壁スペ
ーサ３０７ａが接続するような半導体本体層−半導体基
板間の接触構造を形成する。このとき、前記シリコンバ
ルク基板３０１の下側面にはグラウンド電圧のような固
定電圧が接続されているため、前記第１半導体本体層３
０３は前記シリコンバルク基板３０１を介して固定電圧
に接続される。よって、前記第１半導体本体層３０３に
形成されたソース／ドレイン領域に印加される電圧によ
って前記第１半導体本体層３０３の電位は変動されず、
安定した電圧を維持できるので、フローティングボディ
ー効果の発生を防止することができる。
【００３０】
【発明の効果】以上説明したように、本発明に係るＳＯ
Ｉ基板の基板構造及びその製造方法においては、半導体
本体層の側壁に半導体性側壁スペーサを形成して半導体
本体層と半導体基板とを電気的に接続するように構成さ
れるため、ＳＯＩ素子のフローティングボディー効果を
抑制し得るという効果がある。
Ｉ基板の基板構造及びその製造方法においては、半導体
本体層の側壁に半導体性側壁スペーサを形成して半導体
本体層と半導体基板とを電気的に接続するように構成さ
れるため、ＳＯＩ素子のフローティングボディー効果を
抑制し得るという効果がある。
【００３１】また、半導体性側壁スペーサは素子隔離領
域を利用して形成されるため、半導体本体と基板とを接
続するための基板占有面積を必要としないので、ＳＯＩ
素子の集積度を向上し得るという効果がある。また、半
導体本体層−半導体基板間の接触用の配線ラインを別に
必要としないため、ＳＯＩ素子の製造及び設計が容易で
あるという効果がある。
域を利用して形成されるため、半導体本体と基板とを接
続するための基板占有面積を必要としないので、ＳＯＩ
素子の集積度を向上し得るという効果がある。また、半
導体本体層−半導体基板間の接触用の配線ラインを別に
必要としないため、ＳＯＩ素子の製造及び設計が容易で
あるという効果がある。
【図１】本発明に係るＳＯＩ素子の基板構造を示した断
面図である。
面図である。
【図２】本発明に係るＳＯＩ素子の基板構造の製造方法
の各工程を示した断面図である。
の各工程を示した断面図である。
【図３】同じくＳＯＩ素子の基板構造の各工程を示した
断面図である。
断面図である。
【図４】同じくＳＯＩ素子の基板構造の各工程を示した
断面図である。
断面図である。
【図５】従来のＳＯＩ素子の構造を示した断面図であ
る。
る。
２００、３００：ＳＯＩ基板 ２０１、３０１：シリコンバルク基板 ２０２、３０２：埋込絶縁膜 ２０３：半導体本体層 ２０４、３０６：トレンチ ２０５、３０７ａ：半導体性側壁スペーサ ２０６、３０８：金属ベリヤ膜 ２０７、３０９：金属膜 ２０８：素子隔離用絶縁膜 ２０９：ゲート酸化膜 ２１０：ゲート電極 ３０３：第１半導体本体層 ３０４：パッド酸化膜 ３０５：シリコン窒化膜 ３０７：第２半導体本体層 ３１０：フォトレジストパターン ３１１：シリコン酸化膜
Claims (12)
- 【請求項１】 半導体基板、該半導体基板の上面に形成
された埋込絶縁膜及び該埋込絶縁膜の上面に形成された
半導体本体層を有するＳＯＩ基板と、 前記半導体基板の上面が露出されるように、前記埋込絶
縁膜及び前記半導体本体層を選択的に食刻して形成され
る各トレンチと、 前記トレンチの内部の前記半導体本体層及び前記埋込絶
縁膜の側壁に、前記半導体基板の上面に接するように形
成される半導体性側壁スペーサと、 前記トレンチの内部に充填される素子隔離用絶縁膜と、
を包含して構成されることを特徴とするＳＯＩ素子の基
板構造。 - 【請求項２】 前記半導体性側壁スペーサは、不純物が
ドーピングされたポリシリコンであることを特徴とする
請求項１に記載のＳＯＩ素子の基板構造。 - 【請求項３】 前記半導体性側壁スペーサの上面及び側
面には、金属膜が追加形成されることを特徴とする請求
項１又は２に記載のＳＯＩ素子の基板構造。 - 【請求項４】 前記半導体性側壁スペーサと前記金属膜
間に、ベリヤ金属膜が形成されることを特徴とする請求
項３に記載のＳＯＩ素子の基板構造。 - 【請求項５】 前記金属膜は、タングステン膜又はチタ
ン膜であることを特徴とする請求項３又は４に記載のＳ
ＯＩ素子の基板構造。 - 【請求項６】 前記ベリヤ金属膜は、タングステン窒化
膜又はチタン窒化膜であることを特徴とする請求項４又
は５に記載のＳＯＩ素子の基板構造。 - 【請求項７】 半導体基板、該半導体基板の上面に形成
された埋込絶縁膜及び該埋込絶縁膜の上面に形成された
半導体本体層を有するＳＯＩ基板を形成する工程と、 前記半導体基板の上面が露出されるように、前記埋込絶
縁膜及び前記半導体本体層を選択食刻してトレンチを形
成する工程と、 前記トレンチの内部の前記半導体本体層及び前記埋込絶
縁膜の側壁に半導体性側壁スペーサを形成する工程と、 前記トレンチの内部に素子隔離用絶縁膜を充填する工程
と、を順次行うことを特徴とするＳＯＩ素子の基板構造
の製造方法。 - 【請求項８】 前記半導体性側壁スペーサを形成する工
程は、 前記トレンチを包含する前記ＳＯＩ基板の上面全体に半
導体本体層を形成する工程と、 前記半導体本体層に対して食刻マスクを用いずに異方性
エッチングを行う工程と、を順次行うことを特徴とする
請求項７に記載のＳＯＩ素子の基板構造の製造方法。 - 【請求項９】 前記半導体性側壁スペーサは、不純物が
ドーピングされたポリシリコンにより形成されることを
特徴とする請求項７又は８に記載のＳＯＩ素子の基板構
造の製造方法。 - 【請求項１０】 前記半導体性側壁スペーサを形成した
後、該側壁スペーサの上面にベリヤ金属膜及び金属膜を
順次形成する工程を追加して行うことを特徴とする請求
項７〜９のいずれか１つに記載のＳＯＩ素子の基板構造
の製造方法。 - 【請求項１１】 前記ベリヤ金属膜は、タングステン窒
化膜又はチタン窒化膜であることを特徴とする請求項１
０に記載のＳＯＩ素子の基板構造の製造方法。 - 【請求項１２】 前記金属膜は、タングステン膜又はチ
タン膜であることを特徴とする請求項１０又は１１に記
載のＳＯＩ素子の基板構造の製造方法。
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| US7820519B2 (en) * | 2006-11-03 | 2010-10-26 | Freescale Semiconductor, Inc. | Process of forming an electronic device including a conductive structure extending through a buried insulating layer |
| US8188543B2 (en) * | 2006-11-03 | 2012-05-29 | Freescale Semiconductor, Inc. | Electronic device including a conductive structure extending through a buried insulating layer |
| US20080286967A1 (en) * | 2007-05-18 | 2008-11-20 | Atmel Corporation | Method for fabricating a body to substrate contact or topside substrate contact in silicon-on-insulator devices |
| DE102007029756A1 (de) * | 2007-06-27 | 2009-01-02 | X-Fab Semiconductor Foundries Ag | Halbleiterstruktur zur Herstellung eines Trägerwaferkontaktes in grabenisolierten SOI-Scheiben |
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| CN102856198B (zh) * | 2011-06-27 | 2015-06-24 | 中国科学院微电子研究所 | 一种半导体结构及其制造方法 |
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| US5581101A (en) * | 1995-01-03 | 1996-12-03 | International Business Machines Corporation | FET and/or bipolar devices formed in thin vertical silicon on insulator (SOI) structures |
| US5795810A (en) * | 1995-03-29 | 1998-08-18 | Texas Instruments Incorporated | Deep mesa isolation in SOI |
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| US6027967A (en) * | 1997-07-03 | 2000-02-22 | Micron Technology Inc. | Method of making a fin-like stacked capacitor |
| KR100281109B1 (ko) * | 1997-12-15 | 2001-03-02 | 김영환 | 에스오아이(soi)소자및그의제조방법 |
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2001
- 2001-01-22 JP JP2001013325A patent/JP4340831B2/ja not_active Expired - Fee Related
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