JP2002110976A - 半導体装置及び半導体装置の製造方法 - Google Patents
半導体装置及び半導体装置の製造方法Info
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
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Abstract
(57)【要約】
【課題】 活性領域端に寄生ＭＯＳＦＥＴが形成される
のを抑制し、所望の特性で以て動作可能な半導体装置を
提供する。 【解決手段】 基板１には溝２が形成されており、溝２
内に溝型素子分離を成すシリコン酸化膜９が埋め込まれ
ている。シリコン酸化膜９は基板１の主面１Ｓよりも落
ち込んだ形状を有さない。基板１の主面１Ｓ内にＭＯＳ
ＦＥＴのしきい値電圧を制御するチャネル不純物層１０
が形成されている。チャネル不純物層１０はＰ型の層か
ら成る一方で、基板１よりも不純物濃度が高い。チャネ
ル不純物層１０の第１部分１０Ａは溝２の開口端付近に
溝２の側面２Ｓに沿って形成されており、ソース・ドレ
イン層６内に、より具体的にはＮ+型層６Ｂ内に設けら
れている。チャネル不純物層１０の第２部分１０Ｂは第
１部分１０Ａよりも深い位置に形成されている。基板１
の主面１Ｓ上にゲート絶縁膜４及びゲート電極５が形成
されている。
のを抑制し、所望の特性で以て動作可能な半導体装置を
提供する。 【解決手段】 基板１には溝２が形成されており、溝２
内に溝型素子分離を成すシリコン酸化膜９が埋め込まれ
ている。シリコン酸化膜９は基板１の主面１Ｓよりも落
ち込んだ形状を有さない。基板１の主面１Ｓ内にＭＯＳ
ＦＥＴのしきい値電圧を制御するチャネル不純物層１０
が形成されている。チャネル不純物層１０はＰ型の層か
ら成る一方で、基板１よりも不純物濃度が高い。チャネ
ル不純物層１０の第１部分１０Ａは溝２の開口端付近に
溝２の側面２Ｓに沿って形成されており、ソース・ドレ
イン層６内に、より具体的にはＮ+型層６Ｂ内に設けら
れている。チャネル不純物層１０の第２部分１０Ｂは第
１部分１０Ａよりも深い位置に形成されている。基板１
の主面１Ｓ上にゲート絶縁膜４及びゲート電極５が形成
されている。
Description
【０００１】
【発明の属する技術分野】この発明は、溝（トレンチ）
型の素子分離構造を有する半導体装置及びその製造方法
に関するものである。
型の素子分離構造を有する半導体装置及びその製造方法
に関するものである。
【０００２】
【従来の技術】半導体集積回路ではその動作時において
個々の素子を完全に独立して制御するために、各素子間
の電気的な干渉を無くす必要がある。このため、半導体
集積回路では素子分離領域を有する素子分離構造が採用
されている。かかる素子分離構造の一つとして、トレン
チ分離法が広く知られており、数々の改良が提案されて
いる。
個々の素子を完全に独立して制御するために、各素子間
の電気的な干渉を無くす必要がある。このため、半導体
集積回路では素子分離領域を有する素子分離構造が採用
されている。かかる素子分離構造の一つとして、トレン
チ分離法が広く知られており、数々の改良が提案されて
いる。
【０００３】トレンチ分離法は、基板の表面からその内
部に向けて溝（トレンチ）を形成し、その内部に誘電体
を充填することにより、各素子間を電気的に絶縁する方
法である。この方法はＬＯＣＯＳ法による素子分離構造
で見られるバーズビークがほとんど発生しない。このた
め、トレンチ分離法は、ＬＯＣＯＳ法による素子分離構
造よりも形成に必要な基板表面上の面積が小さくて済む
ので、半導体集積回路の微細化を推進する上で好適な方
法である。従って、トレンチ分離法は、今後更に微細化
が進む半導体集積回路において不可欠な素子分離方法で
あると言える。
部に向けて溝（トレンチ）を形成し、その内部に誘電体
を充填することにより、各素子間を電気的に絶縁する方
法である。この方法はＬＯＣＯＳ法による素子分離構造
で見られるバーズビークがほとんど発生しない。このた
め、トレンチ分離法は、ＬＯＣＯＳ法による素子分離構
造よりも形成に必要な基板表面上の面積が小さくて済む
ので、半導体集積回路の微細化を推進する上で好適な方
法である。従って、トレンチ分離法は、今後更に微細化
が進む半導体集積回路において不可欠な素子分離方法で
あると言える。
【０００４】図２３に従来の半導体装置１０１Ｐの模式
的な平面図（上面図）を示す。また、図２３中のＡＰ−
ＡＰ線及びＢＰ−ＢＰ線における各（縦）断面図をそれ
ぞれ図２４及び図２５に示す。更に、図２５中の一部を
図２６に拡大して示す。なお、図２３では図２４〜図２
６中に図示される要素の一部の図示化を省略している。
的な平面図（上面図）を示す。また、図２３中のＡＰ−
ＡＰ線及びＢＰ−ＢＰ線における各（縦）断面図をそれ
ぞれ図２４及び図２５に示す。更に、図２５中の一部を
図２６に拡大して示す。なお、図２３では図２４〜図２
６中に図示される要素の一部の図示化を省略している。
【０００５】図２３〜図２６に示すように、半導体装置
１０１ＰはＰ型のシリコン単結晶基板（以下、単に「基
板」とも呼ぶ）１Ｐを備える。基板１Ｐの主面１ＳＰか
ら基板１Ｐの内部に向けて溝２Ｐが形成されており、溝
２Ｐは素子分離領域ＡＲ２Ｐを形成する。
１０１ＰはＰ型のシリコン単結晶基板（以下、単に「基
板」とも呼ぶ）１Ｐを備える。基板１Ｐの主面１ＳＰか
ら基板１Ｐの内部に向けて溝２Ｐが形成されており、溝
２Ｐは素子分離領域ＡＲ２Ｐを形成する。
【０００６】溝２Ｐの内面２ＳＰ上にシリコン酸化膜９
ＡＰが形成されており、シリコン酸化膜９ＡＰ上にシリ
コン酸化膜９ＢＰが形成されている。このとき、溝２Ｐ
内はシリコン酸化膜９ＡＰ，９ＢＰ（以下、総称して
「シリコン酸化膜９Ｐ」とも呼ぶ）で充填されている。
シリコン酸化膜９Ｐはいわゆる溝型素子分離にあたる。
ＡＰが形成されており、シリコン酸化膜９ＡＰ上にシリ
コン酸化膜９ＢＰが形成されている。このとき、溝２Ｐ
内はシリコン酸化膜９ＡＰ，９ＢＰ（以下、総称して
「シリコン酸化膜９Ｐ」とも呼ぶ）で充填されている。
シリコン酸化膜９Ｐはいわゆる溝型素子分離にあたる。
【０００７】従来の半導体装置１０１Ｐでは、溝型素子
分離を成すシリコン酸化膜９Ｐは、溝２Ｐの開口端に沿
って、基板１Ｐの主面１ＳＰよりも落ち込んだ形状（以
下「落ち込み」とも呼ぶ）９ＲＰを有している。
分離を成すシリコン酸化膜９Ｐは、溝２Ｐの開口端に沿
って、基板１Ｐの主面１ＳＰよりも落ち込んだ形状（以
下「落ち込み」とも呼ぶ）９ＲＰを有している。
【０００８】そして、半導体装置１０１Ｐの活性領域Ａ
Ｒ１Ｐ内にはＮチャネル型の電界効果トランジスタ（Ｎ
ＭＯＳＦＥＴ）が形成されている。詳細には、基板１Ｐ
の主面１ＳＰ上に活性領域ＡＲ１Ｐ（図２３参照）を横
切ってゲート絶縁膜４Ｐが延在している。ゲート絶縁膜
４Ｐ上にポリシリコン膜５ＡＰ及びタングステンシリサ
イド膜５ＢＰがこの順序で積層されており、かかるポリ
シリコン膜５ＡＰ及びタングステンシリサイド膜５ＢＰ
がゲート電極５Ｐを成す。なお、図２５及び図２６に示
すように、ゲート電極５Ｐはシリコン酸化膜９Ｐ上にも
当該シリコン酸化膜９Ｐを横切って延在しており、シリ
コン酸化膜９Ｐの落ち込み９ＲＰ内にもゲート電極５Ｐ
が配置されている。ゲート絶縁膜４Ｐ上にはゲート電極
５Ｐの側面に接してサイドウォール酸化膜４１Ｐが形成
されている。
Ｒ１Ｐ内にはＮチャネル型の電界効果トランジスタ（Ｎ
ＭＯＳＦＥＴ）が形成されている。詳細には、基板１Ｐ
の主面１ＳＰ上に活性領域ＡＲ１Ｐ（図２３参照）を横
切ってゲート絶縁膜４Ｐが延在している。ゲート絶縁膜
４Ｐ上にポリシリコン膜５ＡＰ及びタングステンシリサ
イド膜５ＢＰがこの順序で積層されており、かかるポリ
シリコン膜５ＡＰ及びタングステンシリサイド膜５ＢＰ
がゲート電極５Ｐを成す。なお、図２５及び図２６に示
すように、ゲート電極５Ｐはシリコン酸化膜９Ｐ上にも
当該シリコン酸化膜９Ｐを横切って延在しており、シリ
コン酸化膜９Ｐの落ち込み９ＲＰ内にもゲート電極５Ｐ
が配置されている。ゲート絶縁膜４Ｐ上にはゲート電極
５Ｐの側面に接してサイドウォール酸化膜４１Ｐが形成
されている。
【０００９】また、２つのソース・ドレイン層６Ｐが基
板１の主面１ＳＰ内にゲート電極５Ｐ下方のＭＯＳＦＥ
Ｔのチャネル領域を介して形成されている。ソース・ド
レイン層６ＰはＮ+型層６ＢＰ及びＮ-型層６ＡＰから成
り、Ｎ-型層６ＡＰはＮ+型層６ＢＰよりも不純物濃度が
低く又チャネル領域側に形成されている。
板１の主面１ＳＰ内にゲート電極５Ｐ下方のＭＯＳＦＥ
Ｔのチャネル領域を介して形成されている。ソース・ド
レイン層６ＰはＮ+型層６ＢＰ及びＮ-型層６ＡＰから成
り、Ｎ-型層６ＡＰはＮ+型層６ＢＰよりも不純物濃度が
低く又チャネル領域側に形成されている。
【００１０】更に、基板１Ｐの主面１ＳＰ内にＭＯＳＦ
ＥＴのしきい値電圧を制御するチャネル不純物層１０Ｐ
が形成されている。チャネル不純物層１０Ｐは基板１Ｐ
と同じＰ型の層から成り、基板１Ｐよりも不純物濃度が
高い。チャネル不純物層１０Ｐはチャネル領域よりも深
い領域に形成されており、チャネル不純物層１０Ｐはそ
の全体が基板１Ｐの主面１ＳＰに略平行な平面状に形成
されている。なお、チャネル不純物層１０Ｐ及びソース
・ドレイン層６Ｐの各一部は基板１Ｐ内において互いに
形成領域を共有しており（重複しており）、より具体的
にはチャネル不純物層１０Ｐはソース・ドレイン層６Ｐ
の底部に跨って形成されている。
ＥＴのしきい値電圧を制御するチャネル不純物層１０Ｐ
が形成されている。チャネル不純物層１０Ｐは基板１Ｐ
と同じＰ型の層から成り、基板１Ｐよりも不純物濃度が
高い。チャネル不純物層１０Ｐはチャネル領域よりも深
い領域に形成されており、チャネル不純物層１０Ｐはそ
の全体が基板１Ｐの主面１ＳＰに略平行な平面状に形成
されている。なお、チャネル不純物層１０Ｐ及びソース
・ドレイン層６Ｐの各一部は基板１Ｐ内において互いに
形成領域を共有しており（重複しており）、より具体的
にはチャネル不純物層１０Ｐはソース・ドレイン層６Ｐ
の底部に跨って形成されている。
【００１１】次に、上述の図２３〜図２６に加えて図２
７〜図３１を参照しつつ半導体装置１０１Ｐの製造方法
を説明する。なお、図２７〜図３１は図２４と同様に図
２３中のＡＰ−ＡＰ線における（縦）断面図である。
７〜図３１を参照しつつ半導体装置１０１Ｐの製造方法
を説明する。なお、図２７〜図３１は図２４と同様に図
２３中のＡＰ−ＡＰ線における（縦）断面図である。
【００１２】まず、基板１Ｐを準備し、基板１Ｐの主面
１ＳＰを熱酸化してシリコン酸化膜７Ｐ（図２７参照）
を形成する。続いて、シリコン酸化膜７Ｐ上にシリコン
窒化膜８Ｐ（図２７参照）を形成する。
１ＳＰを熱酸化してシリコン酸化膜７Ｐ（図２７参照）
を形成する。続いて、シリコン酸化膜７Ｐ上にシリコン
窒化膜８Ｐ（図２７参照）を形成する。
【００１３】次に、写真製版技術を用いて、シリコン窒
化膜８Ｐ上に素子分離領域となる領域以外を覆うレジス
ト（図示せず）を形成する。そして、当該レジストをマ
スクとする異方性エッチングによって、シリコン窒化膜
８Ｐ，シリコン酸化膜７Ｐ及び基板１Ｐの一部をエッチ
ングする。これにより、図２７に示すように、シリコン
窒化膜８Ｐの露出表面から基板１Ｐの内部に至る溝２ａ
Ｐを形成する。そして、図２８に示すように、溝２ａＰ
の内面２ＳＰを熱酸化してシリコン酸化膜９ＡａＰを形
成し、続いて、ＨＤＰ（high density plasma）−ＣＶ
Ｄ（chemical vapor deposition）法によって溝２ａＰ
内を埋めるように基板１Ｐの主面１Ｐ側全面を覆ってシ
リコン酸化膜９ＢａＰを堆積する。
化膜８Ｐ上に素子分離領域となる領域以外を覆うレジス
ト（図示せず）を形成する。そして、当該レジストをマ
スクとする異方性エッチングによって、シリコン窒化膜
８Ｐ，シリコン酸化膜７Ｐ及び基板１Ｐの一部をエッチ
ングする。これにより、図２７に示すように、シリコン
窒化膜８Ｐの露出表面から基板１Ｐの内部に至る溝２ａ
Ｐを形成する。そして、図２８に示すように、溝２ａＰ
の内面２ＳＰを熱酸化してシリコン酸化膜９ＡａＰを形
成し、続いて、ＨＤＰ（high density plasma）−ＣＶ
Ｄ（chemical vapor deposition）法によって溝２ａＰ
内を埋めるように基板１Ｐの主面１Ｐ側全面を覆ってシ
リコン酸化膜９ＢａＰを堆積する。
【００１４】次に、シリコン窒化膜８Ｐをストッパ膜と
するＣＭＰ（chemical mechanicalpolishing）法によっ
て、シリコン窒化膜８Ｐが露出するまでシリコン酸化膜
９ＢａＰを研磨する（図２９参照）。これにより、シリ
コン酸化膜９ＢａＰの内で溝２ａＰ内の部分がシリコン
酸化膜９ＢｂＰとして残る。
するＣＭＰ（chemical mechanicalpolishing）法によっ
て、シリコン窒化膜８Ｐが露出するまでシリコン酸化膜
９ＢａＰを研磨する（図２９参照）。これにより、シリ
コン酸化膜９ＢａＰの内で溝２ａＰ内の部分がシリコン
酸化膜９ＢｂＰとして残る。
【００１５】そして、熱リン酸を用いてシリコン窒化膜
８Ｐを除去し、続いてフッ酸を用いてシリコン酸化膜７
Ｐを除去する（図３０参照）。これにより、溝２ａＰの
内で基板１Ｐ内の部分である溝２Ｐが残る。なお、図３
０に示すように、かかるフッ酸処理時に、シリコン酸化
膜９ＡａＰ，９ＢｂＰに溝２Ｐの開口端に沿って上述の
落ち込み９ＲＰが形成される。
８Ｐを除去し、続いてフッ酸を用いてシリコン酸化膜７
Ｐを除去する（図３０参照）。これにより、溝２ａＰの
内で基板１Ｐ内の部分である溝２Ｐが残る。なお、図３
０に示すように、かかるフッ酸処理時に、シリコン酸化
膜９ＡａＰ，９ＢｂＰに溝２Ｐの開口端に沿って上述の
落ち込み９ＲＰが形成される。
【００１６】次に、基板１Ｐの主面１ＳＰを熱酸化する
ことにより再度シリコン酸化膜を形成する。そして、図
３１に示すように、イオン注入法によってチャネル不純
物層１０Ｐを形成する。次に、上記シリコン酸化膜をフ
ッ酸で除去する。このとき、シリコン酸化膜９ＡａＰ，
９ＢｂＰの一部もエッチングされて既述のシリコン酸化
膜９ＡＰ，９ＢＰから成るシリコン酸化膜９Ｐが形成さ
れるが、かかるフッ酸処理時に上述の落ち込み９ＲＰが
形成される又は大きくなる。
ことにより再度シリコン酸化膜を形成する。そして、図
３１に示すように、イオン注入法によってチャネル不純
物層１０Ｐを形成する。次に、上記シリコン酸化膜をフ
ッ酸で除去する。このとき、シリコン酸化膜９ＡａＰ，
９ＢｂＰの一部もエッチングされて既述のシリコン酸化
膜９ＡＰ，９ＢＰから成るシリコン酸化膜９Ｐが形成さ
れるが、かかるフッ酸処理時に上述の落ち込み９ＲＰが
形成される又は大きくなる。
【００１７】その後、シリコン酸化膜，ポリシリコン膜
及びタングステンシリサイド膜を順次に形成し、これら
をパターニングしてゲート絶縁膜４Ｐ及びゲート電極５
Ｐ（共に図２４及び図２５を参照）を形成する。次に、
Ｎ-型層６ＡＰの形成のためのイオン注入，サイドウォ
ール酸化膜４１Ｐの形成及びＮ+型層６ＢＰの形成のた
めのイオン注入を順次に行うことにより、図２３〜図２
５に示す半導体装置１０１Ｐが完成する。
及びタングステンシリサイド膜を順次に形成し、これら
をパターニングしてゲート絶縁膜４Ｐ及びゲート電極５
Ｐ（共に図２４及び図２５を参照）を形成する。次に、
Ｎ-型層６ＡＰの形成のためのイオン注入，サイドウォ
ール酸化膜４１Ｐの形成及びＮ+型層６ＢＰの形成のた
めのイオン注入を順次に行うことにより、図２３〜図２
５に示す半導体装置１０１Ｐが完成する。
【００１８】
【発明が解決しようとする課題】さて、上述のように、
従来の半導体装置１０１Ｐは溝型素子分離を成すシリコ
ン酸化膜９Ｐの開口端に落ち込み９ＲＰを有している。
即ち、従来の半導体装置１０１Ｐの製造方法では、シリ
コン酸化膜７Ｐ及び当該シリコン酸化膜７Ｐの除去後に
再度形成したシリコン酸化膜をフッ酸で除去する際にシ
リコン酸化膜９ＡａＰ，９ＢｂＰの一部もエッチングさ
れてしまい（図２９〜図３１参照）、シリコン酸化膜９
Ｐに落ち込み９ＲＰが形成されてしまう。
従来の半導体装置１０１Ｐは溝型素子分離を成すシリコ
ン酸化膜９Ｐの開口端に落ち込み９ＲＰを有している。
即ち、従来の半導体装置１０１Ｐの製造方法では、シリ
コン酸化膜７Ｐ及び当該シリコン酸化膜７Ｐの除去後に
再度形成したシリコン酸化膜をフッ酸で除去する際にシ
リコン酸化膜９ＡａＰ，９ＢｂＰの一部もエッチングさ
れてしまい（図２９〜図３１参照）、シリコン酸化膜９
Ｐに落ち込み９ＲＰが形成されてしまう。
【００１９】図２６に示すように、落ち込み９ＲＰは基
板１Ｐの主面１ＳＰよりも低く形成されるので、落ち込
み９ＲＰが無い場合と比較して、ゲート電極５Ｐの内で
落ち込み９ＲＰ内に形成された部分は溝２Ｐの側面に近
い。このため、ゲート電極５Ｐへの印加電圧による電界
が溝２Ｐの側面へないしは活性領域ＡＲ１Ｐへ及ぼす電
界Ｅが強くなる。換言すれば、電界Ｅが活性領域端に集
中する。
板１Ｐの主面１ＳＰよりも低く形成されるので、落ち込
み９ＲＰが無い場合と比較して、ゲート電極５Ｐの内で
落ち込み９ＲＰ内に形成された部分は溝２Ｐの側面に近
い。このため、ゲート電極５Ｐへの印加電圧による電界
が溝２Ｐの側面へないしは活性領域ＡＲ１Ｐへ及ぼす電
界Ｅが強くなる。換言すれば、電界Ｅが活性領域端に集
中する。
【００２０】このような電界集中は活性領域端のポテン
シャルを低下させるので、ＭＯＳＦＥＴの活性領域端に
おけるしきい値電圧はチャネル領域（の中央部）でのそ
れに比して低くなる。即ち、活性領域端に所望の（ない
しは設計の）電圧よりも低いしきい値電圧を有した寄生
ＭＯＳＦＥＴ（ないしは寄生素子）が形成される。この
ため、動作時にはまず寄生ＭＯＳＦＥＴがＯＮし、その
後に寄生ＭＯＳＦＥＴ以外の部分がＯＮする。その結
果、ＭＯＳＦＥＴの特性図である図３２中の特性線βと
して示すように、所望のしきい値電圧よりも低い電圧に
おいてＭＯＳＦＥＴのドレイン電流が流れ始めてしま
う。即ち、特性図においてハンプが観測される。
シャルを低下させるので、ＭＯＳＦＥＴの活性領域端に
おけるしきい値電圧はチャネル領域（の中央部）でのそ
れに比して低くなる。即ち、活性領域端に所望の（ない
しは設計の）電圧よりも低いしきい値電圧を有した寄生
ＭＯＳＦＥＴ（ないしは寄生素子）が形成される。この
ため、動作時にはまず寄生ＭＯＳＦＥＴがＯＮし、その
後に寄生ＭＯＳＦＥＴ以外の部分がＯＮする。その結
果、ＭＯＳＦＥＴの特性図である図３２中の特性線βと
して示すように、所望のしきい値電圧よりも低い電圧に
おいてＭＯＳＦＥＴのドレイン電流が流れ始めてしま
う。即ち、特性図においてハンプが観測される。
【００２１】また、デバイスサイズの縮小に伴ってチャ
ネル幅が減少すると、上述の寄生ＭＯＳＦＥＴの存在
は、チャネル幅の減少と共にしきい値電圧が低くなると
いう逆ナローチャネル効果を発生させる。即ち、ＭＯＳ
ＦＥＴではかかる逆ナローチャネル効果によって所望の
しきい値電圧よりも低い電圧で電流が流れ始めてしま
う。
ネル幅が減少すると、上述の寄生ＭＯＳＦＥＴの存在
は、チャネル幅の減少と共にしきい値電圧が低くなると
いう逆ナローチャネル効果を発生させる。即ち、ＭＯＳ
ＦＥＴではかかる逆ナローチャネル効果によって所望の
しきい値電圧よりも低い電圧で電流が流れ始めてしま
う。
【００２２】なお、落ち込み９ＲＰが無い場合であって
も、素子分離領域ＡＲ２Ｐ内に又はシリコン酸化膜９Ｐ
上に形成された各種の配線等からの電界は、シリコン酸
化膜９Ｐを介してないしは溝２Ｐの側面を介して活性領
域端のポテンシャルに影響を及ぼし、上述の寄生ＭＯＳ
ＦＥＴを形成しうる。
も、素子分離領域ＡＲ２Ｐ内に又はシリコン酸化膜９Ｐ
上に形成された各種の配線等からの電界は、シリコン酸
化膜９Ｐを介してないしは溝２Ｐの側面を介して活性領
域端のポテンシャルに影響を及ぼし、上述の寄生ＭＯＳ
ＦＥＴを形成しうる。
【００２３】このように寄生ＭＯＳＦＥＴに起因したハ
ンプや逆ナローチャネル効果はＭＯＳＦＥＴのオフ電流
ないしはリーク電流の増加を招くので、半導体装置１０
１Ｐの歩留まりを低下させてしまうという問題がある。
ンプや逆ナローチャネル効果はＭＯＳＦＥＴのオフ電流
ないしはリーク電流の増加を招くので、半導体装置１０
１Ｐの歩留まりを低下させてしまうという問題がある。
【００２４】なお、素子分離の形成方法の相違に起因し
てＬＯＣＯＳではかかる落ち込みが形成されないが、半
導体装置の更なる微細化を推進するためには溝型素子分
離構造が不可欠であることは既述の通りである。
てＬＯＣＯＳではかかる落ち込みが形成されないが、半
導体装置の更なる微細化を推進するためには溝型素子分
離構造が不可欠であることは既述の通りである。
【００２５】この発明はかかる点に鑑みてなされたもの
であり、活性領域端に寄生素子が形成されるのを抑制
し、所望の特性で以て動作可能な半導体装置及びその製
造方法を提供することを主たる目的とする。
であり、活性領域端に寄生素子が形成されるのを抑制
し、所望の特性で以て動作可能な半導体装置及びその製
造方法を提供することを主たる目的とする。
【００２６】
【課題を解決するための手段】（１）請求項１に記載の
半導体装置は、主面を有し、所定の不純物濃度を有した
所定の導電型の半導体材料を含む基板と、前記基板の前
記主面から前記基板の内部へ向けて形成された溝と、前
記溝内に形成された、溝型素子分離を成す誘電体と、前
記基板の前記所定の導電型と同じ導電型及び前記基板の
前記所定の不純物濃度よりも高い不純物濃度を有し、前
記基板の前記主面に対面して前記基板内に延在する第１
不純物層と、前記基板の前記所定の導電型とは反対の導
電型を有し、前記基板の前記主面内の一部に形成された
第２不純物層とを備え、前記第１不純物層は、第１部分
と、前記第１部分に連続し、前記基板の前記主面から前
記第１部分よりも深くに延在する第２部分とを含み、前
記第１不純物層の前記第１部分の一部が前記第２不純物
層内に形成されていることを特徴とする。
半導体装置は、主面を有し、所定の不純物濃度を有した
所定の導電型の半導体材料を含む基板と、前記基板の前
記主面から前記基板の内部へ向けて形成された溝と、前
記溝内に形成された、溝型素子分離を成す誘電体と、前
記基板の前記所定の導電型と同じ導電型及び前記基板の
前記所定の不純物濃度よりも高い不純物濃度を有し、前
記基板の前記主面に対面して前記基板内に延在する第１
不純物層と、前記基板の前記所定の導電型とは反対の導
電型を有し、前記基板の前記主面内の一部に形成された
第２不純物層とを備え、前記第１不純物層は、第１部分
と、前記第１部分に連続し、前記基板の前記主面から前
記第１部分よりも深くに延在する第２部分とを含み、前
記第１不純物層の前記第１部分の一部が前記第２不純物
層内に形成されていることを特徴とする。
【００２７】（２）請求項２に記載の半導体装置は、請
求項１に記載の半導体装置であって、前記第１不純物層
の前記第１部分は前記溝の側面に沿って設けられている
ことを特徴とする。
求項１に記載の半導体装置であって、前記第１不純物層
の前記第１部分は前記溝の側面に沿って設けられている
ことを特徴とする。
【００２８】（３）請求項３に記載の半導体装置は、請
求項１又は２に記載の半導体装置であって、前記第１不
純物層の前記第１部分は前記基板内において前記溝の開
口端付近に設けられていることを特徴とする。
求項１又は２に記載の半導体装置であって、前記第１不
純物層の前記第１部分は前記基板内において前記溝の開
口端付近に設けられていることを特徴とする。
【００２９】（４）請求項４に記載の半導体装置は、請
求項１乃至３のいずれかに記載の半導体装置であって、
前記第２不純物層と同じ導電型を有し、前記第２不純物
層に接することなく前記基板の前記主面内の他の一部に
形成された第３不純物層を更に備え、前記第１不純物層
の前記第１部分の内で前記一部とは異なる他の一部が前
記第３不純物層内に形成されており、前記半導体装置
は、前記第２不純物層及び前記第３不純物層をそれぞれ
ソース・ドレイン層として含む電界効果トランジスタを
更に備えることを特徴とする。
求項１乃至３のいずれかに記載の半導体装置であって、
前記第２不純物層と同じ導電型を有し、前記第２不純物
層に接することなく前記基板の前記主面内の他の一部に
形成された第３不純物層を更に備え、前記第１不純物層
の前記第１部分の内で前記一部とは異なる他の一部が前
記第３不純物層内に形成されており、前記半導体装置
は、前記第２不純物層及び前記第３不純物層をそれぞれ
ソース・ドレイン層として含む電界効果トランジスタを
更に備えることを特徴とする。
【００３０】（５）請求項５に記載の半導体装置は、請
求項４に記載の半導体装置であって、前記電界効果トラ
ンジスタは、前記基板の前記主面上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上及び前記誘電体上に延在
するゲート電極を更に含むことを特徴とする。
求項４に記載の半導体装置であって、前記電界効果トラ
ンジスタは、前記基板の前記主面上に形成されたゲート
絶縁膜と、前記ゲート絶縁膜上及び前記誘電体上に延在
するゲート電極を更に含むことを特徴とする。
【００３１】（６）請求項６に記載の半導体装置の製造
方法は、（ａ）所定の半導体材料を含むと共に所定の導
電型を有する基板を準備する工程と、（ｂ）前記基板上
に前記所定の半導体材料の酸化物を含む酸化膜を所定の
膜厚に形成する工程と、（ｃ）前記酸化膜上に前記所定
の半導体材料を含む半導体膜を形成する工程と、（ｄ）
前記半導体膜，前記酸化膜及び前記基板の一部を順次に
エッチングして、前記半導体膜から前記基板の内部に至
る溝を形成する工程と、（ｅ）前記基板及び前記半導体
膜の前記溝内において露出している各表面を酸化して、
前記酸化膜の前記溝に沿った端部を前記所定の膜厚より
も厚くする工程と、（ｆ）前記工程（ｅ）の後に、前記
酸化膜越しに前記所定の導電型と同じ導電型の不純物を
前記基板内に注入する工程と、を備えることを特徴とす
る。
方法は、（ａ）所定の半導体材料を含むと共に所定の導
電型を有する基板を準備する工程と、（ｂ）前記基板上
に前記所定の半導体材料の酸化物を含む酸化膜を所定の
膜厚に形成する工程と、（ｃ）前記酸化膜上に前記所定
の半導体材料を含む半導体膜を形成する工程と、（ｄ）
前記半導体膜，前記酸化膜及び前記基板の一部を順次に
エッチングして、前記半導体膜から前記基板の内部に至
る溝を形成する工程と、（ｅ）前記基板及び前記半導体
膜の前記溝内において露出している各表面を酸化して、
前記酸化膜の前記溝に沿った端部を前記所定の膜厚より
も厚くする工程と、（ｆ）前記工程（ｅ）の後に、前記
酸化膜越しに前記所定の導電型と同じ導電型の不純物を
前記基板内に注入する工程と、を備えることを特徴とす
る。
【００３２】（７）請求項７に記載の半導体装置の製造
方法は、請求項６に記載の半導体装置の製造方法であっ
て、前記工程（ｆ）で注入された前記不純物が、前記酸
化膜の内で前記工程（ｅ）で厚くなった前記端部と前記
基板との界面付近にピークを有して前記基板の深さ方向
に分布することを特徴とする。
方法は、請求項６に記載の半導体装置の製造方法であっ
て、前記工程（ｆ）で注入された前記不純物が、前記酸
化膜の内で前記工程（ｅ）で厚くなった前記端部と前記
基板との界面付近にピークを有して前記基板の深さ方向
に分布することを特徴とする。
【００３３】（８）請求項８に記載の半導体装置の製造
方法は、請求項６又は７に記載の半導体装置の製造方法
であって、（ｇ）前記工程（ｆ）の後に、前記基板に対
して急速加熱アニールを施す工程を更に備えることを特
徴とする。
方法は、請求項６又は７に記載の半導体装置の製造方法
であって、（ｇ）前記工程（ｆ）の後に、前記基板に対
して急速加熱アニールを施す工程を更に備えることを特
徴とする。
【００３４】（９）請求項９に記載の半導体装置の製造
方法は、請求項６乃至８のいずれかに記載の半導体装置
の製造方法であって、（ｈ）前記半導体膜を等方性エッ
チングして除去する工程を更に備えることを特徴とす
る。
方法は、請求項６乃至８のいずれかに記載の半導体装置
の製造方法であって、（ｈ）前記半導体膜を等方性エッ
チングして除去する工程を更に備えることを特徴とす
る。
【００３５】
【発明の実施の形態】＜実施の形態１＞図１に実施の形
態１に係る半導体装置１０１の模式的な平面図（上面
図）を示す。また、図１中のＡ１−Ａ１線及びＡ２−Ａ
２線における各（縦）断面図をそれぞれ図２及び図４に
示し、図２中の一部を図３に拡大して示す。また、図１
中のＢ１−Ｂ１線及びＢ２−Ｂ２線における各（縦）断
面図をそれぞれ図５及び図７に示し、図５中の一部を図
６に拡大して示す。なお、図１では、図面の煩雑化を避
けるために図２〜図７中に図示される要素の一部の図示
化を省略している一方で、後述のチャネル不純物層１０
を模式的に図示している。
態１に係る半導体装置１０１の模式的な平面図（上面
図）を示す。また、図１中のＡ１−Ａ１線及びＡ２−Ａ
２線における各（縦）断面図をそれぞれ図２及び図４に
示し、図２中の一部を図３に拡大して示す。また、図１
中のＢ１−Ｂ１線及びＢ２−Ｂ２線における各（縦）断
面図をそれぞれ図５及び図７に示し、図５中の一部を図
６に拡大して示す。なお、図１では、図面の煩雑化を避
けるために図２〜図７中に図示される要素の一部の図示
化を省略している一方で、後述のチャネル不純物層１０
を模式的に図示している。
【００３６】図１〜図７に示すように、半導体装置１０
１は、例えばＰ型のシリコン単結晶よりなる半導体基板
（以下、単に「基板」とも呼ぶ）１を備える。基板１の
主面１Ｓから基板１の内部に向けて所定の深さの溝２が
形成されており、溝２は主面１Ｓにおける素子分離領域
ＡＲ２を規定する。
１は、例えばＰ型のシリコン単結晶よりなる半導体基板
（以下、単に「基板」とも呼ぶ）１を備える。基板１の
主面１Ｓから基板１の内部に向けて所定の深さの溝２が
形成されており、溝２は主面１Ｓにおける素子分離領域
ＡＲ２を規定する。
【００３７】但し、素子分離領域ＡＲ２とは、基板１の
主面１Ｓ上の平面的な領域のみならず、主面１Ｓに垂直
な方向の３次元の領域、より具体的には基板１の厚さ方
向及び主面１Ｓ上方の両領域をも含むものとする。この
とき、基板１は、素子分離領域ＡＲ２とそれ以外の３次
元の領域である活性領域ＡＲ１との２つ領域に区画さ
れ、活性領域ＡＲ１は素子分離領域ＡＲ２に囲まれてい
る。
主面１Ｓ上の平面的な領域のみならず、主面１Ｓに垂直
な方向の３次元の領域、より具体的には基板１の厚さ方
向及び主面１Ｓ上方の両領域をも含むものとする。この
とき、基板１は、素子分離領域ＡＲ２とそれ以外の３次
元の領域である活性領域ＡＲ１との２つ領域に区画さ
れ、活性領域ＡＲ１は素子分離領域ＡＲ２に囲まれてい
る。
【００３８】なお、基板１の主面１Ｓから溝２の底部２
Ｂまでの距離、即ち溝２の深さは例えば１００ｎｍ〜５
００ｎｍ程度である。
Ｂまでの距離、即ち溝２の深さは例えば１００ｎｍ〜５
００ｎｍ程度である。
【００３９】図２〜図７に示すように、溝２の内面（即
ち側面２Ｓ及び底面）上に当該内面に沿ってシリコン酸
化膜９Ａが形成されており、シリコン酸化膜９Ａ上に溝
２を埋め尽くすようにシリコン酸化膜９Ｂが形成されて
いる。これにより、溝２内はシリコン酸化膜９Ａ，９Ｂ
（以下、総称して「シリコン酸化膜（誘電体）９」とも
呼ぶ）で充填されている。シリコン酸化膜９はいわゆる
溝型素子分離にあたる。なお、シリコン酸化膜９は基板
１の主面１Ｓ以上の高さレベルまで設けられており、主
面１Ｓよりも落ち込んだ形状を有さない。
ち側面２Ｓ及び底面）上に当該内面に沿ってシリコン酸
化膜９Ａが形成されており、シリコン酸化膜９Ａ上に溝
２を埋め尽くすようにシリコン酸化膜９Ｂが形成されて
いる。これにより、溝２内はシリコン酸化膜９Ａ，９Ｂ
（以下、総称して「シリコン酸化膜（誘電体）９」とも
呼ぶ）で充填されている。シリコン酸化膜９はいわゆる
溝型素子分離にあたる。なお、シリコン酸化膜９は基板
１の主面１Ｓ以上の高さレベルまで設けられており、主
面１Ｓよりも落ち込んだ形状を有さない。
【００４０】そして、半導体装置１０１は活性領域ＡＲ
１内に形成されたＮチャネル型の電界効果トランジスタ
（ＮＭＯＳＦＥＴ）を備える。
１内に形成されたＮチャネル型の電界効果トランジスタ
（ＮＭＯＳＦＥＴ）を備える。
【００４１】詳細には、基板１の主面１Ｓ上に活性領域
ＡＲ１（図１参照）の略中央を横切ってゲート絶縁膜４
が延在している。ゲート絶縁膜４は例えば厚さ３ｎｍ〜
７ｎｍ程度のシリコン酸化膜から成る。なお、図５及び
図６に示すように、ゲート絶縁膜４の延在方向における
各端部はシリコン酸化膜９（又は９Ａ）に接しており、
ゲート絶縁膜４とシリコン酸化膜９とは互いに結合して
一体化している。
ＡＲ１（図１参照）の略中央を横切ってゲート絶縁膜４
が延在している。ゲート絶縁膜４は例えば厚さ３ｎｍ〜
７ｎｍ程度のシリコン酸化膜から成る。なお、図５及び
図６に示すように、ゲート絶縁膜４の延在方向における
各端部はシリコン酸化膜９（又は９Ａ）に接しており、
ゲート絶縁膜４とシリコン酸化膜９とは互いに結合して
一体化している。
【００４２】ゲート絶縁膜４上に厚さ４０ｎｍ〜７０ｎ
ｍ程度のポリシリコン膜５Ａ及び厚さ５０ｎｍ〜１００
ｎｍ程度のタングステンシリサイド膜５Ｂがこの順序で
積層されており、かかるポリシリコン膜５Ａ及びタング
ステンシリサイド膜５Ｂがゲート電極５を成す。なお、
図１及び図５に示すように、ゲート電極５はシリコン酸
化膜９上にも当該シリコン酸化膜９を横切って延在して
いる。更に、ゲート絶縁膜４上にはゲート電極５の側面
に接してサイドウォール酸化膜４１が形成されている。
ｍ程度のポリシリコン膜５Ａ及び厚さ５０ｎｍ〜１００
ｎｍ程度のタングステンシリサイド膜５Ｂがこの順序で
積層されており、かかるポリシリコン膜５Ａ及びタング
ステンシリサイド膜５Ｂがゲート電極５を成す。なお、
図１及び図５に示すように、ゲート電極５はシリコン酸
化膜９上にも当該シリコン酸化膜９を横切って延在して
いる。更に、ゲート絶縁膜４上にはゲート電極５の側面
に接してサイドウォール酸化膜４１が形成されている。
【００４３】更に、基板１の主面１Ｓのゲート絶縁膜４
で区画された各領域内にそれぞれ基板１とは反対の導電
型であるＮ型のソース・ドレイン層（ないしは第２及び
第３不純物層）６が形成されている。詳細には、各ソー
ス・ドレイン層６はそれぞれ溝２に接して基板１の主面
１Ｓ内の一部に形成されており、２つのソース・ドレイ
ン層６は互いに接することなくゲート電極５下方のＭＯ
ＳＦＥＴのチャネル領域を介して配置されている。
で区画された各領域内にそれぞれ基板１とは反対の導電
型であるＮ型のソース・ドレイン層（ないしは第２及び
第３不純物層）６が形成されている。詳細には、各ソー
ス・ドレイン層６はそれぞれ溝２に接して基板１の主面
１Ｓ内の一部に形成されており、２つのソース・ドレイ
ン層６は互いに接することなくゲート電極５下方のＭＯ
ＳＦＥＴのチャネル領域を介して配置されている。
【００４４】より具体的には、両ソース・ドレイン層６
はそれぞれＮ型のＮ+型層６Ｂ及び当該Ｎ+型層６Ｂより
も不純物濃度が低いＮ-型層６Ａから成る。このとき、
Ｎ+型層６Ｂは基板１の主面１Ｓ内においてゲート絶縁
膜４の端部直下付近からゲート絶縁膜４とは反対側へ延
在し、シリコン酸化膜９Ａないしは溝２まで至る。ま
た、Ｎ-型層６Ａはそれぞれ基板１の主面１Ｓ内におい
てＮ+型層６Ｂに接し、ゲート電極５とサイドウォール
酸化膜４１との界面の下方付近まで延在している。ま
た、Ｎ+型層６ＢはＮ-型層６Ａよりも主面１Ｓから深く
まで形成されている。なお、Ｎ-型層６ＡはいわゆるＬ
ＤＤ（Lightly Doped Drain）層にあたる。
はそれぞれＮ型のＮ+型層６Ｂ及び当該Ｎ+型層６Ｂより
も不純物濃度が低いＮ-型層６Ａから成る。このとき、
Ｎ+型層６Ｂは基板１の主面１Ｓ内においてゲート絶縁
膜４の端部直下付近からゲート絶縁膜４とは反対側へ延
在し、シリコン酸化膜９Ａないしは溝２まで至る。ま
た、Ｎ-型層６Ａはそれぞれ基板１の主面１Ｓ内におい
てＮ+型層６Ｂに接し、ゲート電極５とサイドウォール
酸化膜４１との界面の下方付近まで延在している。ま
た、Ｎ+型層６ＢはＮ-型層６Ａよりも主面１Ｓから深く
まで形成されている。なお、Ｎ-型層６ＡはいわゆるＬ
ＤＤ（Lightly Doped Drain）層にあたる。
【００４５】更に、活性領域ＡＲ１内にはＭＯＳＦＥＴ
のしきい値電圧を制御するチャネル不純物層（ないしは
第１不純物層）１０が形成されている。チャネル不純物
層１０は基板１と同じＰ型の層から成る一方で、基板１
よりも不純物濃度が高い。図１〜図７に示すように、チ
ャネル不純物層１０はその全体が溝２の底部２Ｂの深さ
レベルと基板１の主面１Ｓとの間の深さに形成されてい
る。そして、チャネル不純物層１０は第１部分１０Ａ及
び第２部分１０Ｂを含み、全体として基板１の主面１Ｓ
に対面して延在している。なお、チャネル不純物層１０
の端部ないしは周縁部（後述の第１部分１０Ａにあた
る）は溝２に接している。また、チャネル不純物層１０
及びソース・ドレイン層６の各一部は基板１内において
互いに形成領域を共有している（重複している）。
のしきい値電圧を制御するチャネル不純物層（ないしは
第１不純物層）１０が形成されている。チャネル不純物
層１０は基板１と同じＰ型の層から成る一方で、基板１
よりも不純物濃度が高い。図１〜図７に示すように、チ
ャネル不純物層１０はその全体が溝２の底部２Ｂの深さ
レベルと基板１の主面１Ｓとの間の深さに形成されてい
る。そして、チャネル不純物層１０は第１部分１０Ａ及
び第２部分１０Ｂを含み、全体として基板１の主面１Ｓ
に対面して延在している。なお、チャネル不純物層１０
の端部ないしは周縁部（後述の第１部分１０Ａにあた
る）は溝２に接している。また、チャネル不純物層１０
及びソース・ドレイン層６の各一部は基板１内において
互いに形成領域を共有している（重複している）。
【００４６】詳細には、第１部分１０Ａはチャネル不純
物層１０の内で溝２の側面２Ｓに接して当該側面２Ｓに
沿う部分にあたる。特に、第１部分１０Ａは基板１内に
おいて溝２の開口端付近ないしは主面１Ｓ付近に形成さ
れており、図４及び図７に示すように各Ｎ+型層６Ｂ内
に（従って、各ソース・ドレイン層６内に）それぞれ第
１部分１０Ａの一部が設けられている。より具体的に
は、後述の図２０に示すように、第１部分１０Ａ及びソ
ース・ドレイン層６の不純物濃度分布の両ピークが、基
板１とソース・ドレイン層６との接合面に対して同じ側
に設定されている。
物層１０の内で溝２の側面２Ｓに接して当該側面２Ｓに
沿う部分にあたる。特に、第１部分１０Ａは基板１内に
おいて溝２の開口端付近ないしは主面１Ｓ付近に形成さ
れており、図４及び図７に示すように各Ｎ+型層６Ｂ内
に（従って、各ソース・ドレイン層６内に）それぞれ第
１部分１０Ａの一部が設けられている。より具体的に
は、後述の図２０に示すように、第１部分１０Ａ及びソ
ース・ドレイン層６の不純物濃度分布の両ピークが、基
板１とソース・ドレイン層６との接合面に対して同じ側
に設定されている。
【００４７】他方、第２部分１０Ｂはチャネル不純物層
１０の内で第１部分１０Ａ以外の部分ないしは中央部に
あたる。即ち、第２部分１０Ｂは第１部分１０Ａに連続
して形成され、基板１の主面１Ｓに略平行な平面状に形
成されている。
１０の内で第１部分１０Ａ以外の部分ないしは中央部に
あたる。即ち、第２部分１０Ｂは第１部分１０Ａに連続
して形成され、基板１の主面１Ｓに略平行な平面状に形
成されている。
【００４８】なお、ここでは、半導体装置１０１が有す
るＭＯＳＦＥＴのしきい値電圧が従来の半導体装置１０
１Ｐと同じ場合を説明する。このため、ＭＯＳＦＥＴの
チャネル領域下方に配置されるチャネル不純物層１０の
第２部分１０Ｂは、従来の半導体装置１０１Ｐ（図２４
及び図２５を参照）のチャネル不純物層１０Ｐと同程度
の深さに形成されている。
るＭＯＳＦＥＴのしきい値電圧が従来の半導体装置１０
１Ｐと同じ場合を説明する。このため、ＭＯＳＦＥＴの
チャネル領域下方に配置されるチャネル不純物層１０の
第２部分１０Ｂは、従来の半導体装置１０１Ｐ（図２４
及び図２５を参照）のチャネル不純物層１０Ｐと同程度
の深さに形成されている。
【００４９】このとき、半導体装置１０１では、チャネ
ル不純物層１０の第１部分１０Ａは第２部分１０Ｂより
も浅い位置に（基板１の主面１Ｓ側に）形成されてお
り、従来の半導体装置１０１Ｐのチャネル不純物層１０
Ｐよりも浅い位置に形成されている。逆に言えば、第２
部分１０Ｂは第１部分１０Ａよりも主面１Ｓから深くに
形成されている。
ル不純物層１０の第１部分１０Ａは第２部分１０Ｂより
も浅い位置に（基板１の主面１Ｓ側に）形成されてお
り、従来の半導体装置１０１Ｐのチャネル不純物層１０
Ｐよりも浅い位置に形成されている。逆に言えば、第２
部分１０Ｂは第１部分１０Ａよりも主面１Ｓから深くに
形成されている。
【００５０】なお、図示化は省略するが、基板１内の溝
２の底部２Ｂ付近にチャネルカット不純物層が形成され
ており、又、当該チャネルカット不純物層及びチャネル
不純物層１０よりも深い領域にウエル不純物層が形成さ
れている。
２の底部２Ｂ付近にチャネルカット不純物層が形成され
ており、又、当該チャネルカット不純物層及びチャネル
不純物層１０よりも深い領域にウエル不純物層が形成さ
れている。
【００５１】次に、図１〜図７に加えて図８〜図１８を
参照しつつ半導体装置１０１の製造方法を説明する。な
お、図８〜図１６及び図１８は図２と同様に図１中のＡ
１−Ａ１線における（縦）断面図であり、又、図１１は
図１０の一部拡大図である。図１７は後述のイオン注入
工程における注入条件を説明するための模式図である。
参照しつつ半導体装置１０１の製造方法を説明する。な
お、図８〜図１６及び図１８は図２と同様に図１中のＡ
１−Ａ１線における（縦）断面図であり、又、図１１は
図１０の一部拡大図である。図１７は後述のイオン注入
工程における注入条件を説明するための模式図である。
【００５２】まず、基板１を準備し、図８に示すように
基板１の主面１Ｓ全体を熱酸化してシリコン酸化膜（な
いしは酸化膜）７を５ｎｍ〜３０ｎｍ程度形成する。続
いて、シリコン酸化膜７の露出表面上に、（基板１と同
じ半導体材料であるシリコンから成る）シリコン膜（な
いしは半導体膜）１１を１０ｎｍ〜５０ｎｍ程度形成す
る。シリコン膜１１は例えばポリシリコンやアモルファ
ス・シリコン等の非単結晶から成る。なお、シリコン膜
１１はドーピングされても良いし又されていなくても良
い。更に、シリコン膜１１の露出表面上にシリコン窒化
膜８を１００ｎｍ〜３００ｎｍ程度形成する。
基板１の主面１Ｓ全体を熱酸化してシリコン酸化膜（な
いしは酸化膜）７を５ｎｍ〜３０ｎｍ程度形成する。続
いて、シリコン酸化膜７の露出表面上に、（基板１と同
じ半導体材料であるシリコンから成る）シリコン膜（な
いしは半導体膜）１１を１０ｎｍ〜５０ｎｍ程度形成す
る。シリコン膜１１は例えばポリシリコンやアモルファ
ス・シリコン等の非単結晶から成る。なお、シリコン膜
１１はドーピングされても良いし又されていなくても良
い。更に、シリコン膜１１の露出表面上にシリコン窒化
膜８を１００ｎｍ〜３００ｎｍ程度形成する。
【００５３】次に、写真製版技術を用いて、シリコン窒
化膜８の露出表面上に素子分離領域ＡＲ２となる領域以
外を覆うレジスト（図示せず）を形成する。そして、当
該レジストをマスクとする異方性エッチングによって、
シリコン窒化膜８，シリコン膜１１，シリコン酸化膜７
及び基板１の一部（主面１Ｓから例えば１００ｎｍ〜５
００ｎｍ程度の深さ）をエッチングする。これにより、
図９に示すように、シリコン窒化膜８の上記露出表面か
ら基板１の内部に至る溝２ａ（既述の図２に示す溝２を
含んでいる）を形成する。
化膜８の露出表面上に素子分離領域ＡＲ２となる領域以
外を覆うレジスト（図示せず）を形成する。そして、当
該レジストをマスクとする異方性エッチングによって、
シリコン窒化膜８，シリコン膜１１，シリコン酸化膜７
及び基板１の一部（主面１Ｓから例えば１００ｎｍ〜５
００ｎｍ程度の深さ）をエッチングする。これにより、
図９に示すように、シリコン窒化膜８の上記露出表面か
ら基板１の内部に至る溝２ａ（既述の図２に示す溝２を
含んでいる）を形成する。
【００５４】次に、溝２ａの内面の内で基板１の露出表
面（既述の溝２の内面にあたる）及びシリコン膜１１の
露出表面１１Ｓを熱酸化法やプラズマ酸化法等を用いて
酸化して、図１０及び図１１に示すようにシリコン酸化
膜９Ａａを形成する。なお、シリコン酸化膜９Ａａはシ
リコン酸化膜７の溝２ａに沿った端部と結合して一体化
しており、図１１では両シリコン酸化膜９Ａａ，７の境
界を破線ＢＬ１で模式的に示している。
面（既述の溝２の内面にあたる）及びシリコン膜１１の
露出表面１１Ｓを熱酸化法やプラズマ酸化法等を用いて
酸化して、図１０及び図１１に示すようにシリコン酸化
膜９Ａａを形成する。なお、シリコン酸化膜９Ａａはシ
リコン酸化膜７の溝２ａに沿った端部と結合して一体化
しており、図１１では両シリコン酸化膜９Ａａ，７の境
界を破線ＢＬ１で模式的に示している。
【００５５】このとき、図１１に示すように、基板１の
主面１Ｓ上に形成されているシリコン酸化膜７の溝２ａ
に沿った端部はいわゆるバーズビークと同様の形状に変
化し、形成当初よりも厚くなる。このため、かかる酸化
工程後のシリコン酸化膜７は、基板１の主面１Ｓ上の
（ａ）上述のバーズビーク状の端部ないしは厚い部分７
Ａ及び（ｂ）当該厚い部分７Ａ以外の部分である薄い部
分７Ｂを含んで成る。薄い部分７Ｂの膜厚は形成当初と
大略等しい。なお、図１１では、厚い部分７Ａと薄い部
分７Ｂとの境界を破線ＢＬ２で模式的に示している。
主面１Ｓ上に形成されているシリコン酸化膜７の溝２ａ
に沿った端部はいわゆるバーズビークと同様の形状に変
化し、形成当初よりも厚くなる。このため、かかる酸化
工程後のシリコン酸化膜７は、基板１の主面１Ｓ上の
（ａ）上述のバーズビーク状の端部ないしは厚い部分７
Ａ及び（ｂ）当該厚い部分７Ａ以外の部分である薄い部
分７Ｂを含んで成る。薄い部分７Ｂの膜厚は形成当初と
大略等しい。なお、図１１では、厚い部分７Ａと薄い部
分７Ｂとの境界を破線ＢＬ２で模式的に示している。
【００５６】その後、図１２に示すように、ＨＤＰ（hi
gh density plasma）−ＣＶＤ（chemical vapor deposi
tion）法によって、溝２ａ内を埋めるように基板１の主
面１側全面を覆ってシリコン酸化膜９Ｂａを堆積する。
シリコン酸化膜９Ｂａは例えば２００ｎｍ〜７００ｎｍ
程度形成する。
gh density plasma）−ＣＶＤ（chemical vapor deposi
tion）法によって、溝２ａ内を埋めるように基板１の主
面１側全面を覆ってシリコン酸化膜９Ｂａを堆積する。
シリコン酸化膜９Ｂａは例えば２００ｎｍ〜７００ｎｍ
程度形成する。
【００５７】なお、シリコン酸化膜９Ｂａに変えて例え
ばシリコン窒化酸化膜，ＰＳＧ（phospho-silicate gla
ss）膜，ＢＰＳＧ（boro-phospho silicate glass）膜
又はＦＳＧ（flourine doped silicon glass）膜等を用
いても良い。また、ＨＤＰ−ＣＶＤ法以外の成膜法によ
ってシリコン酸化膜９Ｂａを形成しても構わない。な
お、上述のＨＤＰ−ＣＶＤ法のようにエッチング（又は
スパッタリング）と成膜とを同時に行う成膜方法によれ
ば、隙間（シーム）をほとんど生じることなく溝２ａ内
にシリコン酸化膜９Ｂａを充填することができる。
ばシリコン窒化酸化膜，ＰＳＧ（phospho-silicate gla
ss）膜，ＢＰＳＧ（boro-phospho silicate glass）膜
又はＦＳＧ（flourine doped silicon glass）膜等を用
いても良い。また、ＨＤＰ−ＣＶＤ法以外の成膜法によ
ってシリコン酸化膜９Ｂａを形成しても構わない。な
お、上述のＨＤＰ−ＣＶＤ法のようにエッチング（又は
スパッタリング）と成膜とを同時に行う成膜方法によれ
ば、隙間（シーム）をほとんど生じることなく溝２ａ内
にシリコン酸化膜９Ｂａを充填することができる。
【００５８】次に、図１３に示すように、シリコン窒化
膜８をストッパ膜とするＣＭＰ（chemical mechanical
polishing）法によって、図１２に図示されるシリコン
酸化膜９Ｂａの一部を除去する。より具体的には、シリ
コン窒化膜８が露出するまでシリコン酸化膜９Ｂａを研
磨し、シリコン酸化膜９Ｂａの内で溝２ａ内の部分をシ
リコン酸化膜９Ｂｂとして残存させる。
膜８をストッパ膜とするＣＭＰ（chemical mechanical
polishing）法によって、図１２に図示されるシリコン
酸化膜９Ｂａの一部を除去する。より具体的には、シリ
コン窒化膜８が露出するまでシリコン酸化膜９Ｂａを研
磨し、シリコン酸化膜９Ｂａの内で溝２ａ内の部分をシ
リコン酸化膜９Ｂｂとして残存させる。
【００５９】その後、熱リン酸を用いたウエットエッチ
ング（等方性エッチング）でシリコン窒化膜８を除去し
（図１４参照）、アンモニアと過酸化水素水との混合液
を用いたウエットエッチング（等方性エッチング）でシ
リコン膜１１を除去する（図１５参照）。
ング（等方性エッチング）でシリコン窒化膜８を除去し
（図１４参照）、アンモニアと過酸化水素水との混合液
を用いたウエットエッチング（等方性エッチング）でシ
リコン膜１１を除去する（図１５参照）。
【００６０】次に、露出しているシリコン酸化膜７越し
に２００ｋｅＶ〜１ＭｅＶ程度の加速エネルギーで以て
ボロンイオンを注入し、これによりウエル不純物層（図
示せず）を形成する。また、１００ｋｅＶ〜３００ｋｅ
Ｖ程度の加速エネルギーで以てボロンイオンを注入し、
これにより溝２ａ（又は溝２）の底部２Ｂ付近の基板１
内にチャネルカット不純物層（図示せず）を形成する。
に２００ｋｅＶ〜１ＭｅＶ程度の加速エネルギーで以て
ボロンイオンを注入し、これによりウエル不純物層（図
示せず）を形成する。また、１００ｋｅＶ〜３００ｋｅ
Ｖ程度の加速エネルギーで以てボロンイオンを注入し、
これにより溝２ａ（又は溝２）の底部２Ｂ付近の基板１
内にチャネルカット不純物層（図示せず）を形成する。
【００６１】更に、１０ｋｅＶ〜１００ｋｅＶ程度の加
速エネルギーで以て基板１の主面１Ｓ内へボロンイオン
を注入し、これにより図１６に示すようにチャネル不純
物層１０を形成する。このとき、シリコン酸化膜７の厚
い部分７Ａ越しの方が薄い部分７Ｂ越しよりも不純物
（ボロン）を浅く注入することができる。特に、図１７
の模式図に示すように、注入された不純物の深さ方向に
おける濃度分布のピークが基板１とシリコン酸化膜７の
厚い部分７Ａとの界面（主面１Ｓの一部にあたる）付近
に形成されるように、注入条件を設定する。その後、イ
オン注入後の基板１に対して急速加熱アニール、いわゆ
るＲＴＡ（rapid thermal annealing）を行う。かかる
急速加熱アニールは例えば７００゜Ｃ〜１１００゜Ｃ程
度の温度範囲で３０秒〜６０秒間程度、実施する。
速エネルギーで以て基板１の主面１Ｓ内へボロンイオン
を注入し、これにより図１６に示すようにチャネル不純
物層１０を形成する。このとき、シリコン酸化膜７の厚
い部分７Ａ越しの方が薄い部分７Ｂ越しよりも不純物
（ボロン）を浅く注入することができる。特に、図１７
の模式図に示すように、注入された不純物の深さ方向に
おける濃度分布のピークが基板１とシリコン酸化膜７の
厚い部分７Ａとの界面（主面１Ｓの一部にあたる）付近
に形成されるように、注入条件を設定する。その後、イ
オン注入後の基板１に対して急速加熱アニール、いわゆ
るＲＴＡ（rapid thermal annealing）を行う。かかる
急速加熱アニールは例えば７００゜Ｃ〜１１００゜Ｃ程
度の温度範囲で３０秒〜６０秒間程度、実施する。
【００６２】次に、フッ酸用いてシリコン酸化膜７をウ
エットエッチングし、基板１の主面１Ｓを露出させる
（図１８参照）。このとき、シリコン酸化膜９Ａａ，９
Ｂｂの一部も除去されて、溝２ａの内で基板１Ｐ内の部
分である溝２が残り、又、既述のシリコン酸化膜９Ａ，
９Ｂから成るシリコン酸化膜９が溝２内に残る。
エットエッチングし、基板１の主面１Ｓを露出させる
（図１８参照）。このとき、シリコン酸化膜９Ａａ，９
Ｂｂの一部も除去されて、溝２ａの内で基板１Ｐ内の部
分である溝２が残り、又、既述のシリコン酸化膜９Ａ，
９Ｂから成るシリコン酸化膜９が溝２内に残る。
【００６３】その後、基板１の露出している主面１Ｓを
熱酸化して厚さ３ｎｍ〜７ｎｍ程度のシリコン酸化膜
（後にゲート絶縁膜４となる）を形成する。なお、この
シリコン膜の各端部はシリコン酸化膜９（又は９Ａ）に
結合して一体化している。次に、ＣＶＤ法によって、厚
さ４０ｎｍ〜７０ｎｍ程度のポリシリコン膜及び厚さ５
０ｎｍ〜１００ｎｍ程度のタングステンシリサイド膜を
順次に堆積する。そして、写真製版技術及び異方性エッ
チング法を用いて上記タングステンシリサイド膜及びポ
リシリコン膜をパターニングすることにより、ゲート電
極５（図２参照）を形成する。
熱酸化して厚さ３ｎｍ〜７ｎｍ程度のシリコン酸化膜
（後にゲート絶縁膜４となる）を形成する。なお、この
シリコン膜の各端部はシリコン酸化膜９（又は９Ａ）に
結合して一体化している。次に、ＣＶＤ法によって、厚
さ４０ｎｍ〜７０ｎｍ程度のポリシリコン膜及び厚さ５
０ｎｍ〜１００ｎｍ程度のタングステンシリサイド膜を
順次に堆積する。そして、写真製版技術及び異方性エッ
チング法を用いて上記タングステンシリサイド膜及びポ
リシリコン膜をパターニングすることにより、ゲート電
極５（図２参照）を形成する。
【００６４】次に、イオン注入法によりリンイオンを２
０ｋｅＶ〜５０ｋｅＶ程度で注入する。続いて、ゲート
電極５の側面にサイドウォール酸化膜４１（図２参照）
を形成する。更に、イオン注入法により砒素イオンを１
０ｋｅＶ〜５０ｋｅＶ程度で注入する。その後、熱処理
を施すことによって、上記リンのみを含んだＮ-型層６
Ａが形成され、上記砒素を含んだＮ+型層６Ｂが形成さ
れる。即ち、ソース・ドレイン層６が形成される。以上
の工程により、図１〜図７に示す半導体装置１０１が完
成する。
０ｋｅＶ〜５０ｋｅＶ程度で注入する。続いて、ゲート
電極５の側面にサイドウォール酸化膜４１（図２参照）
を形成する。更に、イオン注入法により砒素イオンを１
０ｋｅＶ〜５０ｋｅＶ程度で注入する。その後、熱処理
を施すことによって、上記リンのみを含んだＮ-型層６
Ａが形成され、上記砒素を含んだＮ+型層６Ｂが形成さ
れる。即ち、ソース・ドレイン層６が形成される。以上
の工程により、図１〜図７に示す半導体装置１０１が完
成する。
【００６５】半導体装置１０１及びその製造方法によれ
ば以下の効果を得ることができる。
ば以下の効果を得ることができる。
【００６６】上述のようにシリコン酸化膜９Ａａ（又は
９Ａ）の形成に熱酸化法等を用いるので、シリコン酸化
膜７に厚い部分７Ａ（図１１参照）を形成することがで
きる。このため、従来の半導体装置１０１Ｐの製造方法
とは異なり、図１６及び図１８に示すようにシリコン酸
化膜７をフッ酸でウエットエッチングする際であって
も、厚い部分７Ａによってシリコン酸化膜９Ｂｂ，９Ａ
ａないしはシリコン酸化膜９Ａ，９Ｂに落ち込み９ＲＰ
（図２４参照）が形成されないようにすることができ
る。従って、落ち込み９ＲＰに起因した寄生ＭＯＳＦＥ
Ｔ（寄生素子）が形成されるのを抑制することができ
る。これにより、半導体装置１０１のＭＯＳＦＥＴにお
いて、ハンプや逆ナローチャネル効果を抑制してリーク
電流を低減することができる。その結果、ＭＯＳＦＥＴ
は、更には半導体装置は所望の（設計の）特性で以て動
作することができる。
９Ａ）の形成に熱酸化法等を用いるので、シリコン酸化
膜７に厚い部分７Ａ（図１１参照）を形成することがで
きる。このため、従来の半導体装置１０１Ｐの製造方法
とは異なり、図１６及び図１８に示すようにシリコン酸
化膜７をフッ酸でウエットエッチングする際であって
も、厚い部分７Ａによってシリコン酸化膜９Ｂｂ，９Ａ
ａないしはシリコン酸化膜９Ａ，９Ｂに落ち込み９ＲＰ
（図２４参照）が形成されないようにすることができ
る。従って、落ち込み９ＲＰに起因した寄生ＭＯＳＦＥ
Ｔ（寄生素子）が形成されるのを抑制することができ
る。これにより、半導体装置１０１のＭＯＳＦＥＴにお
いて、ハンプや逆ナローチャネル効果を抑制してリーク
電流を低減することができる。その結果、ＭＯＳＦＥＴ
は、更には半導体装置は所望の（設計の）特性で以て動
作することができる。
【００６７】ところで、落ち込み９ＲＰが無い場合であ
っても、素子分離領域ＡＲ２内に又はシリコン酸化膜９
上に形成された配線（ゲート電極５を含む）からの電界
は、シリコン酸化膜９を介してないしは溝２の側面２Ｓ
を介して活性領域端のポテンシャルに影響を及ぼし、寄
生ＭＯＳＦＥＴを形成しうる。しかし、半導体装置１０
１によれば、かかる寄生ＭＯＳＦＥＴの影響をも低減す
ることができる。
っても、素子分離領域ＡＲ２内に又はシリコン酸化膜９
上に形成された配線（ゲート電極５を含む）からの電界
は、シリコン酸化膜９を介してないしは溝２の側面２Ｓ
を介して活性領域端のポテンシャルに影響を及ぼし、寄
生ＭＯＳＦＥＴを形成しうる。しかし、半導体装置１０
１によれば、かかる寄生ＭＯＳＦＥＴの影響をも低減す
ることができる。
【００６８】即ち、半導体装置１０１ではチャネル不純
物層１０の第１部分１０Ａは第２部分１０Ｂよりも（従
って従来のチャネル不純物層１０Ｐよりも）浅い位置に
形成されている。特に、第１部分１０Ａは溝２の側面２
Ｓに沿って形成されている。このため、基板１では第１
部分１０Ａの分だけ溝２の開口端付近の不純物濃度が従
来の基板１Ｐよりも高い。従って、半導体装置１０１に
よれば、チャネル不純物層１０Ｐの全体が第２部分１０
Ｂと同じ深さに形成されている従来の半導体装置１０１
Ｐよりも、溝２の側面２Ｓでの寄生ＭＯＳＦＥＴをＯＮ
しにくくすることができる。換言すれば、しきい値電圧
が低い寄生ＭＯＳＦＥＴの形成を抑制することができ
る。かかる点においても、半導体装置１０１は、ハンプ
や逆ナローチャネル効果が低減されて所望の特性で以て
動作することができる。
物層１０の第１部分１０Ａは第２部分１０Ｂよりも（従
って従来のチャネル不純物層１０Ｐよりも）浅い位置に
形成されている。特に、第１部分１０Ａは溝２の側面２
Ｓに沿って形成されている。このため、基板１では第１
部分１０Ａの分だけ溝２の開口端付近の不純物濃度が従
来の基板１Ｐよりも高い。従って、半導体装置１０１に
よれば、チャネル不純物層１０Ｐの全体が第２部分１０
Ｂと同じ深さに形成されている従来の半導体装置１０１
Ｐよりも、溝２の側面２Ｓでの寄生ＭＯＳＦＥＴをＯＮ
しにくくすることができる。換言すれば、しきい値電圧
が低い寄生ＭＯＳＦＥＴの形成を抑制することができ
る。かかる点においても、半導体装置１０１は、ハンプ
や逆ナローチャネル効果が低減されて所望の特性で以て
動作することができる。
【００６９】特に、半導体装置１０１ではチャネル不純
物層１０の第１部分１０Ａは溝２の開口端付近ないしは
基板１の主面１Ｓ付近に形成されている。このとき、上
記配線からの電界は当該配線に近いほど、即ち溝の開口
端に近いほどより強い点に鑑みれば、チャネル不純物層
１０の第１部分１０Ａは上記電界がより強い部分に設け
られていることによって、上述の効果をより確実に得る
ことができる。
物層１０の第１部分１０Ａは溝２の開口端付近ないしは
基板１の主面１Ｓ付近に形成されている。このとき、上
記配線からの電界は当該配線に近いほど、即ち溝の開口
端に近いほどより強い点に鑑みれば、チャネル不純物層
１０の第１部分１０Ａは上記電界がより強い部分に設け
られていることによって、上述の効果をより確実に得る
ことができる。
【００７０】上述のように、チャネル不純物層１０を形
成する際、厚い部分７Ａを有したシリコン酸化膜７越し
にボロンを注入するので、厚い部分７Ａ越しの方が薄い
部分７Ｂ越しよりも不純物が浅く注入することができ
る。このため、溝２付近ないしは活性領域端付近におい
てチャネル不純物層１０の第１部分１０Ａを第２部分１
０Ｂよりも基板１の主面１Ｓ側に容易に形成することが
できる。即ち、ボロンの注入深さを違えるためにレジス
トを形成した上で別々の工程で不純物を注入したりする
必要がない。
成する際、厚い部分７Ａを有したシリコン酸化膜７越し
にボロンを注入するので、厚い部分７Ａ越しの方が薄い
部分７Ｂ越しよりも不純物が浅く注入することができ
る。このため、溝２付近ないしは活性領域端付近におい
てチャネル不純物層１０の第１部分１０Ａを第２部分１
０Ｂよりも基板１の主面１Ｓ側に容易に形成することが
できる。即ち、ボロンの注入深さを違えるためにレジス
トを形成した上で別々の工程で不純物を注入したりする
必要がない。
【００７１】しかも、チャネル不純物層１０を形成する
際、厚い部分７Ａと基板１との界面付近に、深さ方向に
おける不純物濃度のピークが形成されるように注入条件
を設定する。このため、チャネル不純物層１０の第１部
分１０Ａを確実に溝２の開口端付近に形成することがで
きる。
際、厚い部分７Ａと基板１との界面付近に、深さ方向に
おける不純物濃度のピークが形成されるように注入条件
を設定する。このため、チャネル不純物層１０の第１部
分１０Ａを確実に溝２の開口端付近に形成することがで
きる。
【００７２】また、上述の製造方法では、チャネル不純
物層１０を形成するためのイオン注入後にＲＴＡを行
う。これにより、イオン注入により発生する結晶の点欠
陥をアニールアウトすることができる。更に、その後の
熱処理工程においてＴＥＤ（transient enhanced diffu
sion）を抑制することができ、チャネル不純物層１０を
形成するボロンを所望の分布に保つことができる。従っ
て、チャネル不純物層１０により得られる上述の効果を
発揮しうる半導体装置１０１を確実に製造することがで
きる。
物層１０を形成するためのイオン注入後にＲＴＡを行
う。これにより、イオン注入により発生する結晶の点欠
陥をアニールアウトすることができる。更に、その後の
熱処理工程においてＴＥＤ（transient enhanced diffu
sion）を抑制することができ、チャネル不純物層１０を
形成するボロンを所望の分布に保つことができる。従っ
て、チャネル不純物層１０により得られる上述の効果を
発揮しうる半導体装置１０１を確実に製造することがで
きる。
【００７３】また、上述の製造方法では、図１４及び図
１５に示すように、アンモニアと過酸化水素水との混合
液を用いたウエットエッチング（即ち等方性エッチン
グ）によりシリコン膜１１を除去する。即ち、ドライエ
ッチング（異方性エッチング）を用いないので、ドライ
エッチング時に生じるプラズマ・ダメージを回避するこ
とができる。
１５に示すように、アンモニアと過酸化水素水との混合
液を用いたウエットエッチング（即ち等方性エッチン
グ）によりシリコン膜１１を除去する。即ち、ドライエ
ッチング（異方性エッチング）を用いないので、ドライ
エッチング時に生じるプラズマ・ダメージを回避するこ
とができる。
【００７４】更に、ウエットエッチングによれば、エッ
チング残を少なくしてシリコン膜１１の全体を容易に除
去することができる。かかる点を図１９に示す一部拡大
断面図を参照しつつ以下に説明する。
チング残を少なくしてシリコン膜１１の全体を容易に除
去することができる。かかる点を図１９に示す一部拡大
断面図を参照しつつ以下に説明する。
【００７５】即ち、上述のＨＤＰ−ＣＶＤ法はエッチン
グと成膜とを同時に行う成膜法なので、シリコン酸化膜
９ＢａをＨＤＰ−ＣＶＤ法で以て形成すると、シリコン
窒化膜８のエッジ部がエッチング（ないしはスパッタ）
されて当該エッジ部に斜面８ＥＳ（図１９参照）が形成
される。その後、シリコン酸化膜９Ｂａの堆積及びＣＭ
Ｐ工程を実施すると、ＣＭＰ後のシリコン酸化膜９Ｂｂ
に斜面８ＥＳに接する庇状部ないしはオーバーハング状
部９ＢＨが形成される場合がある。なお、オーバーハン
グ状部９ＢＨの大きさは上記ＣＭＰ時にストッパ膜であ
るシリコン窒化膜８がどの程度研磨されるかにも依る。
シリコン酸化膜９Ｂｂがオーバーハング状部９ＢＨを有
する場合、シリコン膜１１をドライエッチングにより除
去するとオーバーハング形状部９ＢＨの下方にエッチン
グ残が発生してしまう。これに対して、半導体装置１０
１の製造方法によれば、シリコン膜１１をウエットエッ
チングで除去するので、オーバーハング状部９ＢＨの有
無に関わりなく、シリコン膜１１の全体を容易に且つ確
実に除去することができる。
グと成膜とを同時に行う成膜法なので、シリコン酸化膜
９ＢａをＨＤＰ−ＣＶＤ法で以て形成すると、シリコン
窒化膜８のエッジ部がエッチング（ないしはスパッタ）
されて当該エッジ部に斜面８ＥＳ（図１９参照）が形成
される。その後、シリコン酸化膜９Ｂａの堆積及びＣＭ
Ｐ工程を実施すると、ＣＭＰ後のシリコン酸化膜９Ｂｂ
に斜面８ＥＳに接する庇状部ないしはオーバーハング状
部９ＢＨが形成される場合がある。なお、オーバーハン
グ状部９ＢＨの大きさは上記ＣＭＰ時にストッパ膜であ
るシリコン窒化膜８がどの程度研磨されるかにも依る。
シリコン酸化膜９Ｂｂがオーバーハング状部９ＢＨを有
する場合、シリコン膜１１をドライエッチングにより除
去するとオーバーハング形状部９ＢＨの下方にエッチン
グ残が発生してしまう。これに対して、半導体装置１０
１の製造方法によれば、シリコン膜１１をウエットエッ
チングで除去するので、オーバーハング状部９ＢＨの有
無に関わりなく、シリコン膜１１の全体を容易に且つ確
実に除去することができる。
【００７６】このように、上述の製造方法によれば、所
望の特性で動作可能な半導体装置１０１を歩留まり良く
製造することができる。
望の特性で動作可能な半導体装置１０１を歩留まり良く
製造することができる。
【００７７】更に、半導体装置１０１によれば従来の半
導体装置１０１Ｐよりも高速動作が可能である。かかる
点を図２０及び図２１を参照しつつ説明する。図２０及
び図２１は活性領域端付近ないしは溝２付近におけるＮ
型のソース・ドレイン層（又はＮ+型層）とＰ型のチャ
ネル不純物層との濃度分布を説明するための模式図であ
り、図２０が半導体装置１０１に関するものであり、図
２１が従来の半導体装置１０１Ｐに関するものである。
導体装置１０１Ｐよりも高速動作が可能である。かかる
点を図２０及び図２１を参照しつつ説明する。図２０及
び図２１は活性領域端付近ないしは溝２付近におけるＮ
型のソース・ドレイン層（又はＮ+型層）とＰ型のチャ
ネル不純物層との濃度分布を説明するための模式図であ
り、図２０が半導体装置１０１に関するものであり、図
２１が従来の半導体装置１０１Ｐに関するものである。
【００７８】上述のように半導体装置１０１ではチャネ
ル不純物層１０の第１部分１０Ａが第２部分１０Ｂ（及
び従来のチャネル不純物層１０Ｐ）よりも基板１の主面
１Ｓの側に形成されており、第１部分１０Ａはソース・
ドレイン層６（詳細にはＮ+型層６Ｂ）内に設けられて
いる。より具体的には、図２０に示すように、第１部分
１０Ａ及びソース・ドレイン層６の不純物濃度分布の両
ピークが、ソース・ドレイン層６と基板１との接合面
（両層の分布曲線の交差点で与えられる）に対して同じ
側に設定されている。このため、図２０に示すように、
活性領域端ではチャネル不純物層１０の第１部分１０Ａ
がソース・ドレイン層６と大きく重なっている。換言す
れば、ソース・ドレイン層６及び第１部分１０Ａの双方
の高濃度領域ないしはピーク濃度領域が重なっている。
これに対して、図２１に示すように、形成深さの違いに
起因して、従来のチャネル不純物層１０Ｐはソース・ド
レイン層６Ｐとの重なりが小さい。
ル不純物層１０の第１部分１０Ａが第２部分１０Ｂ（及
び従来のチャネル不純物層１０Ｐ）よりも基板１の主面
１Ｓの側に形成されており、第１部分１０Ａはソース・
ドレイン層６（詳細にはＮ+型層６Ｂ）内に設けられて
いる。より具体的には、図２０に示すように、第１部分
１０Ａ及びソース・ドレイン層６の不純物濃度分布の両
ピークが、ソース・ドレイン層６と基板１との接合面
（両層の分布曲線の交差点で与えられる）に対して同じ
側に設定されている。このため、図２０に示すように、
活性領域端ではチャネル不純物層１０の第１部分１０Ａ
がソース・ドレイン層６と大きく重なっている。換言す
れば、ソース・ドレイン層６及び第１部分１０Ａの双方
の高濃度領域ないしはピーク濃度領域が重なっている。
これに対して、図２１に示すように、形成深さの違いに
起因して、従来のチャネル不純物層１０Ｐはソース・ド
レイン層６Ｐとの重なりが小さい。
【００７９】このとき、互いに逆の導電型の不純物はド
ーピング作用を相殺することに鑑みれば、図２０に示す
半導体装置１０１では、上記接合面の両側の不純物濃度
は、図２１に示す従来の半導体装置１０１Ｐのそれらよ
りも低い。このため、活性領域端では、半導体装置１０
１の方が上記接合面での空乏層が基板１の深さ方向に広
がりやすく、接合容量がより小さい。従って、活性領域
全体についても半導体装置１０１の方が接合容量が小さ
く、その結果、動作をより高速化することができる。な
お、接合容量の低減による高速化はチャネル不純物層１
０の第１部分１０Ａの一部がソース・ドレイン層６内に
設けられていることによって得られ、基板１内での第１
部分１０Ａの形成位置に依らない。
ーピング作用を相殺することに鑑みれば、図２０に示す
半導体装置１０１では、上記接合面の両側の不純物濃度
は、図２１に示す従来の半導体装置１０１Ｐのそれらよ
りも低い。このため、活性領域端では、半導体装置１０
１の方が上記接合面での空乏層が基板１の深さ方向に広
がりやすく、接合容量がより小さい。従って、活性領域
全体についても半導体装置１０１の方が接合容量が小さ
く、その結果、動作をより高速化することができる。な
お、接合容量の低減による高速化はチャネル不純物層１
０の第１部分１０Ａの一部がソース・ドレイン層６内に
設けられていることによって得られ、基板１内での第１
部分１０Ａの形成位置に依らない。
【００８０】＜実施の形態１の変形例１＞なお、基板
１，酸化膜７及び半導体膜１１等がシリコンを含む場合
を説明したが、これらがシリコン以外の他の半導体材料
を含む場合であって上述の説明はあてはまる。
１，酸化膜７及び半導体膜１１等がシリコンを含む場合
を説明したが、これらがシリコン以外の他の半導体材料
を含む場合であって上述の説明はあてはまる。
【００８１】また、上述の説明では半導体装置１０１が
ＮＭＯＳＦＥＴの場合を述べたが、基板１及び各層（又
は各膜）の導電型を逆転させることによって、半導体装
置１０１としてＰチャネル型のＭＯＳＦＥＴ（ＰＭＯＳ
ＦＥＴ）を提供することができる。また、ＮＭＯＳＦＥ
Ｔ及びＰＭＯＳＦＥＴを組み合わせることにより、半導
体装置１０１としてＣＭＯＳＦＥＴを提供することも可
能である。
ＮＭＯＳＦＥＴの場合を述べたが、基板１及び各層（又
は各膜）の導電型を逆転させることによって、半導体装
置１０１としてＰチャネル型のＭＯＳＦＥＴ（ＰＭＯＳ
ＦＥＴ）を提供することができる。また、ＮＭＯＳＦＥ
Ｔ及びＰＭＯＳＦＥＴを組み合わせることにより、半導
体装置１０１としてＣＭＯＳＦＥＴを提供することも可
能である。
【００８２】＜実施の形態１の変形例２＞なお、ゲート
絶縁膜４がシリコン酸化膜以外の場合であっても、即ち
半導体装置１０１が一般的なＭＩＳ（metal-insulator-
semiconductor）構造のＦＥＴを備える場合であって
も、上述の説明は妥当である。
絶縁膜４がシリコン酸化膜以外の場合であっても、即ち
半導体装置１０１が一般的なＭＩＳ（metal-insulator-
semiconductor）構造のＦＥＴを備える場合であって
も、上述の説明は妥当である。
【００８３】また、ゲート電極５を、金属膜とポリシリ
コン膜との組み合わせ等の他の積層構造としても構わな
いし、又、シリサイド化したポリシリコン膜で形成して
も良いし、又、金属膜のみで形成しても良い。
コン膜との組み合わせ等の他の積層構造としても構わな
いし、又、シリサイド化したポリシリコン膜で形成して
も良いし、又、金属膜のみで形成しても良い。
【００８４】＜実施の形態２＞次に、実施の形態２に係
る半導体装置１０２として、既述の半導体装置１０１を
応用して得られるＤＲＡＭ（dynamic random access me
mory）を説明する。図２２に半導体装置１０２の（縦）
断面図を示す。なお、以下の説明では、既述の要素と同
等の要素には同一の符号を付してその説明を援用するに
留める。
る半導体装置１０２として、既述の半導体装置１０１を
応用して得られるＤＲＡＭ（dynamic random access me
mory）を説明する。図２２に半導体装置１０２の（縦）
断面図を示す。なお、以下の説明では、既述の要素と同
等の要素には同一の符号を付してその説明を援用するに
留める。
【００８５】図２２に示すように、半導体装置１０２は
溝２が形成された基板１を備え、溝２内に溝型素子分離
を成すシリコン酸化膜９が埋め込まれている。なお、図
２２では詳細な図示化を省略するが、シリコン酸化膜９
はシリコン酸化膜９Ａ，９Ｂ（図２参照）から成る。
溝２が形成された基板１を備え、溝２内に溝型素子分離
を成すシリコン酸化膜９が埋め込まれている。なお、図
２２では詳細な図示化を省略するが、シリコン酸化膜９
はシリコン酸化膜９Ａ，９Ｂ（図２参照）から成る。
【００８６】そして、活性領域ＡＲ１（図１参照）内に
２つのＭＯＳＦＥＴが形成されている。詳細には、基板
１の主面１Ｓ上に、所定の距離だけ離れて２つのゲート
絶縁膜４が形成されており、それぞれのゲート絶縁膜４
上にゲート電極５及びサイドウォール酸化膜４１が形成
されている。なお、ゲート電極５は例えば既述のポリシ
リコン膜５Ａ及びタングステンシリサイド膜５Ｂ（図２
参照）から成る。なお、図２２中にはシリコン酸化膜９
上にもゲート絶縁膜４，ゲート電極５及びサイドウォー
ル酸化膜４１が形成されているが、これらの構成要素
（以下まとめて「ゲート要素４，５，４１」とも呼ぶ）
は、図２２中には図示しない他の活性領域内に形成さ
れ、且つ、紙面に垂直な方向に延長形成されたものであ
る。
２つのＭＯＳＦＥＴが形成されている。詳細には、基板
１の主面１Ｓ上に、所定の距離だけ離れて２つのゲート
絶縁膜４が形成されており、それぞれのゲート絶縁膜４
上にゲート電極５及びサイドウォール酸化膜４１が形成
されている。なお、ゲート電極５は例えば既述のポリシ
リコン膜５Ａ及びタングステンシリサイド膜５Ｂ（図２
参照）から成る。なお、図２２中にはシリコン酸化膜９
上にもゲート絶縁膜４，ゲート電極５及びサイドウォー
ル酸化膜４１が形成されているが、これらの構成要素
（以下まとめて「ゲート要素４，５，４１」とも呼ぶ）
は、図２２中には図示しない他の活性領域内に形成さ
れ、且つ、紙面に垂直な方向に延長形成されたものであ
る。
【００８７】更に、基板１の主面１Ｓ内にソース・ドレ
イン層（ないしは第２及び第３不純物層）６１，６２が
形成されている。各ソース・ドレイン層６１，６２は既
述のソース・ドレイン層６（図２参照）に相当する。図
２２では詳細な図示化を省略するが、各ソース・ドレイ
ン層６１，６２はＮ-型層６Ａ及びＮ+型層６Ｂから成
る。なお、ソース・ドレイン層６２は上記２つのＭＯＳ
ＦＥＴに渡って形成されている。即ち、ソース・ドレイ
ン層６２は各ＭＯＳＦＥＴの各一方のソース・ドレイン
層６が主面１Ｓ内で一体化した形態にあたる。
イン層（ないしは第２及び第３不純物層）６１，６２が
形成されている。各ソース・ドレイン層６１，６２は既
述のソース・ドレイン層６（図２参照）に相当する。図
２２では詳細な図示化を省略するが、各ソース・ドレイ
ン層６１，６２はＮ-型層６Ａ及びＮ+型層６Ｂから成
る。なお、ソース・ドレイン層６２は上記２つのＭＯＳ
ＦＥＴに渡って形成されている。即ち、ソース・ドレイ
ン層６２は各ＭＯＳＦＥＴの各一方のソース・ドレイン
層６が主面１Ｓ内で一体化した形態にあたる。
【００８８】更に、既述の半導体装置１０１と同様に、
活性領域ＡＲ１（図１参照）内には基板１の主面１Ｓの
全体に対面してチャネル不純物層１０が形成されてい
る。即ち、チャネル不純物層１０の第１部分１０Ａは基
板１内において溝２の側面２Ｓ（図２等参照）に接し、
当該側面２Ｓに沿って形成されており、又、溝２の開口
端付近ないしは主面１Ｓ付近に形成されている。しか
も、第１部分１０ＡはＮ+型層６Ｂ内に、即ちソース・
ドレイン層６内に設けられている。チャネル不純物層１
０の第２部分１０Ｂは第１部分１０Ａよりも深い位置に
形成されている。
活性領域ＡＲ１（図１参照）内には基板１の主面１Ｓの
全体に対面してチャネル不純物層１０が形成されてい
る。即ち、チャネル不純物層１０の第１部分１０Ａは基
板１内において溝２の側面２Ｓ（図２等参照）に接し、
当該側面２Ｓに沿って形成されており、又、溝２の開口
端付近ないしは主面１Ｓ付近に形成されている。しか
も、第１部分１０ＡはＮ+型層６Ｂ内に、即ちソース・
ドレイン層６内に設けられている。チャネル不純物層１
０の第２部分１０Ｂは第１部分１０Ａよりも深い位置に
形成されている。
【００８９】以上の構造は実施の形態１で説明した製造
方法により形成可能である。
方法により形成可能である。
【００９０】更に、ゲート要素４，５，４１を覆って基
板１の主面１Ｓ上に層間絶縁膜５０Ａが形成されてお
り、かかる層間絶縁膜５０Ａの表面５０ＡＳからソース
・ドレイン層６２へ至る接続孔１３が形成されている。
層間絶縁膜５０Ａの表面５０ＡＳ上には、接続孔１３を
介してソース・ドレイン層６２に接続されたビット線１
４が形成されている。
板１の主面１Ｓ上に層間絶縁膜５０Ａが形成されてお
り、かかる層間絶縁膜５０Ａの表面５０ＡＳからソース
・ドレイン層６２へ至る接続孔１３が形成されている。
層間絶縁膜５０Ａの表面５０ＡＳ上には、接続孔１３を
介してソース・ドレイン層６２に接続されたビット線１
４が形成されている。
【００９１】また、ビット線１４を覆って層間絶縁膜５
０Ａの表面５０ＡＳ上に層間絶縁膜５０Ｂが形成されて
おり、かかる層間絶縁膜５０Ｂの表面５０ＢＳからソー
ス・ドレイン層６１へ至る接続孔１５が形成されてい
る。層間絶縁膜５０Ｂの表面５０ＢＳ上には、接続孔１
５を介してソース・ドレイン層６１に接続されたストレ
ージノード１６が形成されている。
０Ａの表面５０ＡＳ上に層間絶縁膜５０Ｂが形成されて
おり、かかる層間絶縁膜５０Ｂの表面５０ＢＳからソー
ス・ドレイン層６１へ至る接続孔１５が形成されてい
る。層間絶縁膜５０Ｂの表面５０ＢＳ上には、接続孔１
５を介してソース・ドレイン層６１に接続されたストレ
ージノード１６が形成されている。
【００９２】そして、ストレージノード１６及び層間絶
縁膜５０Ｂの表面５０ＢＳを覆って、又、層間絶縁膜５
０Ｂの表面５０ＢＳ上の凹凸に沿ってキャパシタ絶縁膜
１７が形成されている。更に、キャパシタ絶縁膜１７上
に当該キャパシタ絶縁膜１７に沿ってセルプレート電極
１８が形成されている。
縁膜５０Ｂの表面５０ＢＳを覆って、又、層間絶縁膜５
０Ｂの表面５０ＢＳ上の凹凸に沿ってキャパシタ絶縁膜
１７が形成されている。更に、キャパシタ絶縁膜１７上
に当該キャパシタ絶縁膜１７に沿ってセルプレート電極
１８が形成されている。
【００９３】セルプレート電極１８を全面的に被覆して
層間絶縁膜５０Ｃが形成されており、層間絶縁膜５０Ｃ
の表面５０ＣＳ上に複数の配線１９が形成されている。
かかる配線層１９は図２２中に図示されない部分におい
てゲート電極５等と接続されている。
層間絶縁膜５０Ｃが形成されており、層間絶縁膜５０Ｃ
の表面５０ＣＳ上に複数の配線１９が形成されている。
かかる配線層１９は図２２中に図示されない部分におい
てゲート電極５等と接続されている。
【００９４】半導体装置１０２によれば、半導体装置１
０１と同様の効果を得ることができる。このとき、ＭＯ
ＳＦＥＴのリーク電流の低減により、ストレージノード
１６に（即ちＤＲＡＭのキャパシタ部に）蓄積された電
荷の損失を抑制することができる。
０１と同様の効果を得ることができる。このとき、ＭＯ
ＳＦＥＴのリーク電流の低減により、ストレージノード
１６に（即ちＤＲＡＭのキャパシタ部に）蓄積された電
荷の損失を抑制することができる。
【００９５】
【発明の効果】（１）請求項１に係る発明によれば、第
２不純物層の内で第１不純物層の第１部分の一部が配置
されている部分では、第２不純物層の不純物濃度を下げ
ることができる。このため、かかる付近では第２不純物
層と基板との接合面に形成される空乏層が広がりやす
く、接合容量を小さくすることができる。これにより、
接合面全体についても接合容量が小さくなるので、かか
る接合容量が大きいが故に遅い動作速度を改善すること
ができる。
２不純物層の内で第１不純物層の第１部分の一部が配置
されている部分では、第２不純物層の不純物濃度を下げ
ることができる。このため、かかる付近では第２不純物
層と基板との接合面に形成される空乏層が広がりやす
く、接合容量を小さくすることができる。これにより、
接合面全体についても接合容量が小さくなるので、かか
る接合容量が大きいが故に遅い動作速度を改善すること
ができる。
【００９６】（２）請求項２に係る発明によれば、第１
不純物層の第１部分は溝の側面に沿って設けられてい
る。溝内の誘電体上に配置された配線等からの電界は溝
の側面から基板のポテンシャルに影響を及ぼす点に鑑み
れば、第１部分によって溝付近での特性を補償すること
ができる。これにより、半導体装置の上記電界に起因し
た動作不具合を低減することができる。
不純物層の第１部分は溝の側面に沿って設けられてい
る。溝内の誘電体上に配置された配線等からの電界は溝
の側面から基板のポテンシャルに影響を及ぼす点に鑑み
れば、第１部分によって溝付近での特性を補償すること
ができる。これにより、半導体装置の上記電界に起因し
た動作不具合を低減することができる。
【００９７】（３）請求項３に係る発明によれば、第１
不純物層の第１部分は溝の開口端付近に設けられてい
る。ところで、上述の誘電体上の配線からの電界は当該
配線等に近いほど、即ち溝の開口端に近いほどより強
い。このとき、第１不純物層の第１部分は上述の電界が
より強い部分に設けられているので、上述の電界に起因
した動作不具合をより確実に低減することができる。
不純物層の第１部分は溝の開口端付近に設けられてい
る。ところで、上述の誘電体上の配線からの電界は当該
配線等に近いほど、即ち溝の開口端に近いほどより強
い。このとき、第１不純物層の第１部分は上述の電界が
より強い部分に設けられているので、上述の電界に起因
した動作不具合をより確実に低減することができる。
【００９８】（４）請求項４に係る発明によれば、第２
不純物層及び（第２不純物層と同等の）第３不純物層が
電界効果トランジスタのソース・ドレイン層を成すの
で、電界効果トランジスタの動作を、従って当該半導体
装置の動作を高速化することができる。
不純物層及び（第２不純物層と同等の）第３不純物層が
電界効果トランジスタのソース・ドレイン層を成すの
で、電界効果トランジスタの動作を、従って当該半導体
装置の動作を高速化することができる。
【００９９】（５）請求項５に係る発明によれば、電界
効果トランジスタにおいてハンプや逆ナローチャネル効
果を抑制してリーク電流を低減することができる。その
結果、電界効果トランジスタを、更には半導体装置を所
望の（設計の）特性で動作させることができる。また、
半導体装置が当該電界効果トランジスタを含むＤＲＡＭ
（dynamic random access memory）の場合、上述のリー
ク電流の低減によって、ＤＲＡＭのキャパシタ部に蓄積
された電荷の損失を抑制することができる。
効果トランジスタにおいてハンプや逆ナローチャネル効
果を抑制してリーク電流を低減することができる。その
結果、電界効果トランジスタを、更には半導体装置を所
望の（設計の）特性で動作させることができる。また、
半導体装置が当該電界効果トランジスタを含むＤＲＡＭ
（dynamic random access memory）の場合、上述のリー
ク電流の低減によって、ＤＲＡＭのキャパシタ部に蓄積
された電荷の損失を抑制することができる。
【０１００】（６）請求項６に係る発明によれば、工程
（ｅ）における酸化処理によって、酸化膜の端部を形成
当初（工程（ｂ））の膜厚よりも厚くする。このため、
後の工程において酸化膜をウエットエッチングして基板
を露出させる際であっても、酸化膜の上述の厚い部分
（端部）によって溝の開口端付近に落ち込みが形成され
ないようにすることができる。従って、かかる落ち込み
に起因した寄生素子が形成されるのを抑制して、半導体
装置の動作不具合を低減することができる。
（ｅ）における酸化処理によって、酸化膜の端部を形成
当初（工程（ｂ））の膜厚よりも厚くする。このため、
後の工程において酸化膜をウエットエッチングして基板
を露出させる際であっても、酸化膜の上述の厚い部分
（端部）によって溝の開口端付近に落ち込みが形成され
ないようにすることができる。従って、かかる落ち込み
に起因した寄生素子が形成されるのを抑制して、半導体
装置の動作不具合を低減することができる。
【０１０１】更に、酸化膜の上述の厚い部分（端部）を
介した方が形成当初の膜厚を有する部分を介するよりも
不純物が浅く注入される。このため、溝付近では、上述
の形成当初の膜厚を有する部分を介した場合よりも基板
の主面（酸化膜と接する表面）側に不純物を注入するこ
とができるので、溝付近の不純物濃度を基板の当初の濃
度よりも増大させることができる。かかる高濃度領域に
よって溝付近での特性を補償することができ、これによ
り溝内の誘電体上に配置された配線等からの電界に起因
した、半導体装置の動作不具合を低減することができ
る。
介した方が形成当初の膜厚を有する部分を介するよりも
不純物が浅く注入される。このため、溝付近では、上述
の形成当初の膜厚を有する部分を介した場合よりも基板
の主面（酸化膜と接する表面）側に不純物を注入するこ
とができるので、溝付近の不純物濃度を基板の当初の濃
度よりも増大させることができる。かかる高濃度領域に
よって溝付近での特性を補償することができ、これによ
り溝内の誘電体上に配置された配線等からの電界に起因
した、半導体装置の動作不具合を低減することができ
る。
【０１０２】しかも、工程（ｆ）では工程（ｅ）の後に
上記酸化膜越しに不純物を注入するのみで不純物の注入
深さを容易に制御することができる。即ち、注入深さを
違えるためにレジストを形成した上で別々の工程で不純
物を注入したりする必要がない。
上記酸化膜越しに不純物を注入するのみで不純物の注入
深さを容易に制御することができる。即ち、注入深さを
違えるためにレジストを形成した上で別々の工程で不純
物を注入したりする必要がない。
【０１０３】これらの結果、所望の特性で動作可能な半
導体装置を歩留まり良く製造することができる。
導体装置を歩留まり良く製造することができる。
【０１０４】（７）請求項７に係る発明によれば、基板
内の上記不純物の濃度を開口端付近でより高くすること
ができる。従って、上述の電界に起因した動作不具合を
より確実に低減することができる。
内の上記不純物の濃度を開口端付近でより高くすること
ができる。従って、上述の電界に起因した動作不具合を
より確実に低減することができる。
【０１０５】（８）請求項８に係る発明によれば、不純
物の注入により発生する結晶の点欠陥をアニールアウト
することができる。更に、その後の熱処理工程において
ＴＥＤ（transient enhanced diffusion）を抑制するこ
とができ、不純物を所望の分布に保つことができる。従
って、上記（６）又は（７）の効果を発揮しうる半導体
装置を確実に製造することができる。
物の注入により発生する結晶の点欠陥をアニールアウト
することができる。更に、その後の熱処理工程において
ＴＥＤ（transient enhanced diffusion）を抑制するこ
とができ、不純物を所望の分布に保つことができる。従
って、上記（６）又は（７）の効果を発揮しうる半導体
装置を確実に製造することができる。
【０１０６】（９）請求項９に係る発明によれば、異方
性エッチングにおいて生じるエッチング時のダメージを
回避することができる。また、エッチング残を少なくし
て半導体膜の全体を容易に除去することができる。
性エッチングにおいて生じるエッチング時のダメージを
回避することができる。また、エッチング残を少なくし
て半導体膜の全体を容易に除去することができる。
【図１】 実施の形態１に係る半導体装置の模式的な平
面図である。
面図である。
【図２】 実施の形態１に係る半導体装置の断面図であ
る。
る。
【図３】 実施の形態１に係る半導体装置の一部の断面
図である。
図である。
【図４】 実施の形態１に係る半導体装置の断面図であ
る。
る。
【図５】 実施の形態１に係る半導体装置の断面図であ
る。
る。
【図６】 実施の形態１に係る半導体装置の一部の断面
図である。
図である。
【図７】実施の形態１に係る半導体装置の断面図であ
る。
る。
【図８】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図９】 実施の形態１に係る半導体装置の製造方法を
説明するための断面図である。
説明するための断面図である。
【図１０】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１１】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１２】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１３】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１４】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１５】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１６】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１７】 実施の形態１に係る半導体装置の製造方法
を説明するための模式図である。
を説明するための模式図である。
【図１８】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図１９】 実施の形態１に係る半導体装置の製造方法
を説明するための断面図である。
を説明するための断面図である。
【図２０】 実施の形態１に係る半導体装置における不
純物濃度分布を説明するための模式図である。
純物濃度分布を説明するための模式図である。
【図２１】 従来の半導体装置における不純物濃度分布
を説明するための模式図である。
を説明するための模式図である。
【図２２】 実施の形態２に係る半導体装置の断面図で
ある。
ある。
【図２３】 従来の半導体装置の模式的な平面図であ
る。
る。
【図２４】 従来の半導体装置の断面図である。
【図２５】 従来の半導体装置の断面図である。
【図２６】 従来の半導体装置の一部の断面図である。
【図２７】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図２８】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図２９】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図３０】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図３１】 従来の半導体装置の製造方法を説明するた
めの断面図である。
めの断面図である。
【図３２】 従来の半導体装置の動作特性図である。
１ 基板、１Ｓ 主面、２，２ａ 溝、２Ｓ 側面、４
ゲート絶縁膜、５ゲート電極、６，６１，６２ ソー
ス・ドレイン層（第２又は第３不純物層）、６Ａ Ｎ-
型層、６Ｂ Ｎ+型層、７ シリコン酸化膜（酸化
膜），７Ａ 厚い部分，７Ｂ 薄い部分、９ シリコン
酸化膜（誘電体）、９Ａ，９Ａａ，９Ｂ，９Ｂａ，９Ｂ
ｂ シリコン酸化膜、１０ チャネル不純物層（第１不
純物層）、１０Ａ 第１部分、１０Ｂ 第２部分、１１
シリコン膜（半導体膜）、１１Ｓ表面、１０１，１０
２ 半導体装置、ＡＲ１ 活性領域、ＡＲ２ 素子分離
領域。
ゲート絶縁膜、５ゲート電極、６，６１，６２ ソー
ス・ドレイン層（第２又は第３不純物層）、６Ａ Ｎ-
型層、６Ｂ Ｎ+型層、７ シリコン酸化膜（酸化
膜），７Ａ 厚い部分，７Ｂ 薄い部分、９ シリコン
酸化膜（誘電体）、９Ａ，９Ａａ，９Ｂ，９Ｂａ，９Ｂ
ｂ シリコン酸化膜、１０ チャネル不純物層（第１不
純物層）、１０Ａ 第１部分、１０Ｂ 第２部分、１１
シリコン膜（半導体膜）、１１Ｓ表面、１０１，１０
２ 半導体装置、ＡＲ１ 活性領域、ＡＲ２ 素子分離
領域。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/8242 (72)発明者 堀田 勝之 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5F032 AA34 AA43 AA44 AA45 AA49 AA70 AA77 BA01 CA17 CA20 DA04 DA24 DA26 DA53 DA78 5F040 DA06 DA16 DB03 DC01 EC01 EC07 EC13 EE05 EF02 EK03 EK05 EM01 EM02 EM03 FA05 FB02 FB04 5F048 AA01 AA04 AA07 AB01 AC03 BA01 BB05 BB08 BB09 BC06 BD04 BG13 BG14 5F083 AD01 AD10 AD24 GA06 JA32 JA35 KA05 MA06 MA17 NA01 PR36 PR40
Claims (9)
- 【請求項１】 主面を有し、所定の不純物濃度を有した
所定の導電型の半導体材料を含む基板と、 前記基板の前記主面から前記基板の内部へ向けて形成さ
れた溝と、 前記溝内に形成された、溝型素子分離を成す誘電体と、 前記基板の前記所定の導電型と同じ導電型及び前記基板
の前記所定の不純物濃度よりも高い不純物濃度を有し、
前記基板の前記主面に対面して前記基板内に延在する第
１不純物層と、 前記基板の前記所定の導電型とは反対の導電型を有し、
前記基板の前記主面内の一部に形成された第２不純物層
とを備え、 前記第１不純物層は、 第１部分と、 前記第１部分に連続し、前記基板の前記主面から前記第
１部分よりも深くに延在する第２部分とを含み、 前記第１不純物層の前記第１部分の一部が前記第２不純
物層内に形成されていることを特徴とする、半導体装
置。 - 【請求項２】 請求項１に記載の半導体装置であって、 前記第１不純物層の前記第１部分は前記溝の側面に沿っ
て設けられていることを特徴とする、半導体装置。 - 【請求項３】 請求項１又は２に記載の半導体装置であ
って、 前記第１不純物層の前記第１部分は前記基板内において
前記溝の開口端付近に設けられていることを特徴とす
る、半導体装置。 - 【請求項４】 請求項１乃至３のいずれかに記載の半導
体装置であって、 前記第２不純物層と同じ導電型を有し、前記第２不純物
層に接することなく前記基板の前記主面内の他の一部に
形成された第３不純物層を更に備え、 前記第１不純物層の前記第１部分の内で前記一部とは異
なる他の一部が前記第３不純物層内に形成されており、 前記半導体装置は、 前記第２不純物層及び前記第３不純物層をそれぞれソー
ス・ドレイン層として含む電界効果トランジスタを更に
備えることを特徴とする、半導体装置。 - 【請求項５】 請求項４に記載の半導体装置であって、 前記電界効果トランジスタは、 前記基板の前記主面上に形成されたゲート絶縁膜と、 前記ゲート絶縁膜上及び前記誘電体上に延在するゲート
電極を更に含むことを特徴とする、半導体装置。 - 【請求項６】 （ａ）所定の半導体材料を含むと共に所
定の導電型を有する基板を準備する工程と、 （ｂ）前記基板上に前記所定の半導体材料の酸化物を含
む酸化膜を所定の膜厚に形成する工程と、 （ｃ）前記酸化膜上に前記所定の半導体材料を含む半導
体膜を形成する工程と、 （ｄ）前記半導体膜，前記酸化膜及び前記基板の一部を
順次にエッチングして、前記半導体膜から前記基板の内
部に至る溝を形成する工程と、 （ｅ）前記基板及び前記半導体膜の前記溝内において露
出している各表面を酸化して、前記酸化膜の前記溝に沿
った端部を前記所定の膜厚よりも厚くする工程と、 （ｆ）前記工程（ｅ）の後に、前記酸化膜越しに前記所
定の導電型と同じ導電型の不純物を前記基板内に注入す
る工程と、を備えることを特徴とする、半導体装置の製
造方法。 - 【請求項７】 請求項６に記載の半導体装置の製造方法
であって、 前記工程（ｆ）で注入された前記不純物が、前記酸化膜
の内で前記工程（ｅ）で厚くなった前記端部と前記基板
との界面付近にピークを有して前記基板の深さ方向に分
布することを特徴とする、半導体装置の製造方法。 - 【請求項８】 請求項６又は７に記載の半導体装置の製
造方法であって、 （ｇ）前記工程（ｆ）の後に、前記基板に対して急速加
熱アニールを施す工程を更に備えることを特徴とする、
半導体装置の製造方法。 - 【請求項９】 請求項６乃至８のいずれかに記載の半導
体装置の製造方法であって、 （ｈ）前記半導体膜を等方性エッチングして除去する工
程を更に備えることを特徴とする、半導体装置の製造方
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