JP2002198311A - 多結晶性半導体薄膜の形成方法及び半導体装置の製造方法、これらの方法の実施に使用する装置、並びに電気光学装置 - Google Patents

Abstract

(57)【要約】 【課題】 高結晶化率で高品質の多結晶性シリコン等の
多結晶性半導体薄膜を容易かつ低コストに、しかも大面
積に形成可能な方法と、この方法を実施する装置を提供
すること。 【解決手段】 基体１上に高結晶化率、大粒径の多結晶
性シリコン膜等の多結晶性半導体薄膜７を形成するに際
し、或いは基体１上に多結晶性半導体薄膜７を有する半
導体装置を製造するに際し、水素又は水素含有ガスと原
料ガス４０を加熱された触媒体４６に接触させ、これに
よって生成した反応種を基体上に堆積させて、微結晶シ
リコン等の低級結晶性半導体薄膜を形成する気相成長工
程（触媒ＣＶＤ）と、水素又は水素含有ガスを加熱され
た触媒体４６に接触させ、これによって生成した活性種
を前記低級結晶性半導体薄膜に作用させて、前記低級結
晶性半導体薄膜の結晶化を促進するアニール工程（触媒
ＡＨＡ処理）とを繰り返すことによって多結晶性半導体
薄膜７を得る、多結晶性半導体薄膜の形成方法、又は半
導体装置の製造方法、及びこれらを実施するための装
置。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、基体上に多結晶シ
リコンなどの多結晶性半導体薄膜を気相成長させる方法
及びその装置、その多結晶性半導体薄膜を基体上に有す
る半導体装置の製造方法及びその装置、並びに電気光学
装置に関するものである。

【０００２】

【従来の技術】従来、ＭＯＳＦＥＴ（Metal-Oxide-Semi
conductor Field Effect Transistor）である例えばＭ
ＯＳＴＦＴ（Thin Film Transistor＝薄膜絶縁ゲート型
電界効果トランジスタ）のソース、ドレイン及びチャン
ネル領域を多結晶シリコン膜で形成するに際し、プラズ
マＣＶＤ（ＣＶＤ：Chemical Vapor Deposition＝化学
的気相成長法）や減圧ＣＶＤ法等が用いられている。

【０００３】こうしたプラズマＣＶＤ法、減圧ＣＶＤ法
等により形成したアモルファス又は多結晶シリコンは、
特開平７−１３１０３０号、特開平９−１１６１５６
号、特公平７−１１８４４３号にみられるように、単に
高温アニール又はエキシマレーザーアニール（ＥＬＡ：
Excimer Laser Anneal）処理することにより、多結晶シ
リコン膜のキャリア移動度の改善を図ってきたが、この
方法では８０〜１２０ｃｍ²／Ｖ・ｓｅｃ程度のキャリ
ア移動度を得るのが限界であった。しかし、プラズマＣ
ＶＤ法によるアモルファスシリコンのＥＬＡで得られた
多結晶シリコンを用いるＭＯＳＴＦＴの電子移動度は、
１００ｃｍ²／Ｖ・ｓｅｃ前後であり、高精細化にも対
応できるので、最近は駆動回路一体型の多結晶シリコン
ＭＯＳＴＦＴを用いたＬＣＤ（Liquid Crystal Display
＝液晶表示装置）が注目されている（特開平６−２４２
４３３号参照）。

【０００４】

【発明が解決しようとする課題】しかし、上記したＥＬ
Ａによる多結晶シリコンＭＯＳＴＦＴの製法では、エキ
シマレーザー出力の安定性や、生産性、大型化による装
置価格の上昇、歩留／品質低下等の問題が山積してお
り、特に、１ｍ×１ｍの大型ガラス基板になると、前記
の問題が拡大して性能／品質向上とコストダウンが一層
難しくなる。

【０００５】また、固相成長法による多結晶シリコンＭ
ＯＳＴＦＴの製法では、６００℃以上での十数時間のア
ニールと、約１０００℃での熱酸化のゲートＳｉＯ₂の
形成が必要なために、半導体製造装置を採用せざるを得
ない。このために、基板サイズは、ウエーハサイズ８〜
１２インチφが限界であり、また高耐熱性で高価な石英
ガラスを採用しなければならず、コストダウンが難し
く、ＥＶＦやデータ／ＡＶプロジェクタに用途が限定さ
れている。

【０００６】近時、ガラス基板のような絶縁性基板上
に、多結晶シリコン膜、窒化シリコン膜等を低温で作製
し得る優れた熱ＣＶＤである触媒ＣＶＤ法が開発され
（特公昭６３−４０３１４号、特公平８−２５０４３８
号参照）、実用化の検討が推進されている。触媒ＣＶＤ
法においては、結晶化アニールなしで、３０ｃｍ²／Ｖ
・ｓｅｃ程度のキャリア移動度を得ているが、良質なＭ
ＯＳＴＦＴデバイスを作製するにはまだ不十分である。
そして、ガラス基板上に多結晶シリコン膜を形成する
と、成膜条件次第では初期のアモルファスシリコンの転
移層（厚さ５〜１０ｎｍ）が形成されやすいので、ボト
ムゲート型ＭＯＳＴＦＴとした場合は所望のキャリア移
動度は得にくい。一般に駆動回路一体型の多結晶シリコ
ンＭＯＳＴＦＴを用いたＬＣＤは、ボトムゲート型ＭＯ
ＳＴＦＴが歩留及び生産性の面で製造しやすいが、この
問題がネックとなってくる。

【０００７】本発明の目的は、高結晶化率で高品質の多
結晶シリコン等の多結晶性半導体薄膜を容易かつ低コス
トに、しかも大面積に形成可能な方法と、この方法を実
施する装置を提供することにある。

【０００８】本発明の他の目的は、こうした多結晶性半
導体薄膜を構成部分として有するＭＯＳＴＦＴ等の半導
体装置の製造方法と、この方法を実施する装置、及び電
気光学装置を提供することにある。

【０００９】

【課題を解決するための手段】即ち、本発明は、基体上
に多結晶性半導体薄膜を形成するに際し、或いは基体上
に多結晶性半導体薄膜を有する半導体装置を製造するに
際し、原料ガスを加熱された触媒体に接触させ、これに
よって生成した反応種を基体上に堆積させて、低級結晶
性半導体薄膜を形成する気相成長工程と、水素又は水素
含有ガスを加熱された触媒体に接触させ、これによって
生成した活性種を前記低級結晶性半導体薄膜に作用させ
て、前記低級結晶性半導体薄膜の結晶化を促進するアニ
ール工程とを繰り返すことによって前記多結晶性半導体
薄膜を得る、多結晶性半導体薄膜の形成方法又は半導体
装置の製造方法に係るものである。

【００１０】また、本発明は、本発明の方法を実施する
装置として、原料ガス供給手段と、水素又は水素含有ガ
ス供給手段と、触媒体と、触媒体加熱手段と、基体加熱
手段と、前記原料ガス、及び前記水素又は水素含有ガス
を加熱された前記触媒体に接触させて生成した反応種を
前記基体上に堆積させることにより低級結晶性半導体薄
膜を形成する気相成長工程と、前記水素又は水素含有ガ
スを加熱された前記触媒体に接触させて生成した活性種
を前記低級結晶性半導体薄膜に作用させることにより前
記低級結晶性半導体薄膜の結晶化を促進するアニール工
程とを交互に行うために、前記原料ガス供給手段と前記
水素又は水素含有ガス供給手段とを制御する制御手段と
を有する、多結晶性半導体薄膜の形成装置、又は半導体
装置の製造装置を提供するものである。

【００１１】また、本発明は、各色用の有機又は無機エ
レクトロルミネセンス層の下層にそれぞれ、前記多結晶
性半導体薄膜からなるＭＯＳＴＦＴのドレイン又はソー
スと接続された陰極又は陽極を有し、前記ＭＯＳＴＦＴ
を含む能動素子上も前記陰極が覆い、或いは前記各色用
の有機又は無機エレクトロルミネセンス層の各層上及び
各層間の全面に前記陰極又は陽極が被着されている電気
光学装置を提供するものである。

【００１２】また、本発明は、フィールドエミッション
ディスプレイ（ＦＥＤ）装置のエミッタが、前記多結晶
性半導体薄膜からなるＭＯＳＴＦＴのドレインに前記多
結晶性半導体薄膜を介して接続されると共に前記多結晶
性半導体薄膜上に成長されたｎ型多結晶性半導体膜又は
多結晶性ダイヤモンド膜によって形成されている電気光
学装置も提供するものである。

【００１３】本発明によれば、基体上に多結晶性半導体
薄膜を形成するに際し、従来の触媒ＣＶＤ法の如くに原
料ガスを加熱された触媒体に接触させ、これによって生
成した反応種を基体上に堆積させて、低級結晶性半導体
薄膜を気相成長させる工程と、水素又は水素含有ガスを
加熱された触媒体に接触させ、これによって生成した活
性種を前記低級結晶性半導体薄膜に作用させて、前記低
級結晶性半導体薄膜の結晶化を促進するアニールする工
程とを繰り返しているので、次の（１）〜（４）に示す
ような顕著な作用効果が得られる。

【００１４】（１）加熱された触媒体に原料ガスを接触
させて生成した反応種（堆積種又はその前駆体及びラジ
カルイオン）を基体上に堆積させているので、低級結晶
性半導体薄膜を効率良く形成することができると共に、
この低級結晶性半導体薄膜に対して、加熱された触媒体
による高真空度下での熱分解反応及び接触分解反応によ
り多量に発生した高温の水素系分子、水素系原子、活性
水素イオン等の水素系活性種を吹き付け等で作用させて
いるので、高温の熱触媒体の輻射熱による加熱も加わっ
て、次の顕著な効果を示す。

【００１５】１．上記の水素系活性種のラジカル作用に
より、熱エネルギーが膜に移動して局部的に温度上昇さ
せ、低級結晶性半導体薄膜は、アモルファス成分がエッ
チングされて結晶化が促進され、大粒径の高結晶化率の
多結晶性膜化し、かつその結晶粒界に存在する結晶不整
及び内部応力を低減させ、高キャリア移動度、高品質の
多結晶性半導体薄膜を得ることができる。しかも、多結
晶性シリコン又は微結晶シリコン膜上又は膜内にシリコ
ン酸化物が存在したときに、これと反応してＳｉＯを生
成して蒸発させるので、その膜上又は膜内のシリコン酸
化物を減少／除去させることができ、高キャリア移動
度、高品質の多結晶性シリコン膜等を得ることができ
る。

【００１６】そして、微結晶シリコン含有アモルファス
シリコン膜、アモルファスシリコン含有微結晶シリコン
膜などは、その微結晶シリコンをシードとして再結晶化
が促進され、大粒径の多結晶性シリコン膜化する。しか
も、その膜に含有されるアモルファス構造のシリコンが
活性水素イオン等で還元（エッチング）されるので、高
結晶化率の多結晶性膜が形成される。こうした活性水素
イオン等の水素系活性種による処理を以下に触媒ＡＨＡ
(Atomic Hydrogen Anneal)処理と称する。

【００１７】２．この触媒ＡＨＡ処理時に、低級結晶性
半導体薄膜中に存在するキャリア不純物は高温で活性化
され、各領域において最適なキャリア不純物濃度を得
る。

【００１８】３．また、活性化水素イオン等の水素系活
性種によるクリーニング（基板等への吸着ガス及び有機
物残渣等の還元除去）が可能であり、触媒体も酸化劣化
し難くなる（なお、このような効果は、上記の触媒ＣＶ
Ｄ時も水素系キャリアガスを用いることから、同様に生
じる）。

【００１９】４．活性化水素イオン等の水素系活性種の
水素化作用により、半導体膜中の例えばシリコンダング
リングボンドをなくし、特性が向上する。

【００２０】（２）こうして触媒ＡＨＡ処理された多結
晶性膜上に更に低級結晶性半導体薄膜を気相成長させる
工程を目的とする膜厚となるまで繰り返すので、この半
導体薄膜は既に触媒ＡＨＡ処理で多結晶化された下地膜
上に多結晶化され易い状態で成長し易くなり、目的とす
る高結晶化率、高品質の多結晶性半導体薄膜を所定の膜
厚で得ることができる。即ち、触媒ＣＶＤと触媒ＡＨＡ
処理を繰り返すマルチ触媒ＡＨＡ処理により、例えば触
媒ＣＶＤで成膜された微結晶シリコン含有アモルファス
シリコン膜、アモルファスシリコン及び微結晶シリコン
含有多結晶シリコン膜を触媒ＡＨＡ処理で多結晶性シリ
コン膜化し、更にこの多結晶シリコンをシードとした触
媒ＣＶＤで多結晶性シリコン膜の気相成長、更には触媒
ＡＨＡ処理を繰り返すので、高結晶化率、大粒径の多結
晶性シリコン膜を形成することができる。

【００２１】（３）この触媒ＣＶＤ及び触媒ＡＨＡ処理
はいずれも、プラズマの発生なしに行えるので、プラズ
マによるダメージがなく、低ストレスの生成膜が得ら
れ、またプラズマＣＶＤ法に比べ、シンプルで安価な装
置を実現できる。

【００２２】（４）基体温度を低温化しても反応種のエ
ネルギーが大きいために、目的とする良質の膜が得られ
ることから、基体温度を低温化でき、従って大型で安価
な絶縁基板（ガラス基板、耐熱性樹脂基板等）を使用で
き、この点でもコストダウンが可能となる。

【００２３】なお、本発明において、上記の低級結晶性
半導体薄膜とは、後述の定義のようにアモルファス成分
を含有する微結晶をベースとした構造又は微結晶を含有
するアモルファス（非晶質）をベースとした構造からな
り、上記の多結晶性半導体薄膜は、そうしたアモルファ
ス成分が除去された大粒径（グレインサイズでは通常、
数１００ｎｍ以上）の多結晶をベースとした微結晶も含
有する構造からなる。

【００２４】

【発明の実施の形態】本発明の方法及びその装置におい
ては、望ましくは融点未満の温度（例えば１６００〜１
８００℃）に加熱された前記触媒体に、前記原料ガス及
び水素系キャリアガスの少なくとも一部を接触させて触
媒的に分解させ、これによって生成したラジカル、イオ
ン等の反応種を加熱された前記基体上に堆積させて前記
低級結晶性半導体薄膜を触媒ＣＶＤにより気相成長させ
た後、前記原料ガスの供給を停止し、加熱触媒体（これ
は前記触媒体と同一物であるのがよいが、別のものであ
ってもよい。）に前記水素系キャリアガスの少なくとも
一部を接触させ、これによって生成した高温の水素系分
子、水素系原子、活性化水素イオン等の水素系活性種を
前記低級結晶性半導体薄膜に作用させて触媒ＡＨＡ処理
による前記アニールを行うのがよい。

【００２５】この場合、前記気相成長時の水素又は水素
含有ガス供給量よりも前記アニール時の水素又は水素含
有ガス供給量を多くする。例えば、気相成長時に用いる
水素系キャリアガスは水素又は水素と不活性ガス（熱伝
導性が良好であって反応性向上に寄与するアルゴン、ヘ
リウム、キセノン、クリプトン、ラドン等）との混合ガ
スであり、混合ガスの場合は水素含有比率は５０モル％
以上とすることによって触媒体の酸化劣化を防止でき
る。また、触媒ＡＨＡ処理時に用いる水素又は水素含有
ガスは、気相成長時の水素系キャリアガスと同様であっ
てよいが、例えばガス流量３００〜１０００ＳＣＣＭ
（Standard cc per minute）、ガス圧１０〜５０Ｐａと
大きくし（触媒ＣＶＤのときのガス圧は０．１〜数Ｐ
ａ）、ガスによる熱伝導の増大とラジカル水素イオン発
生量の増大を図るのがよい。

【００２６】前記触媒ＣＶＤによる上記の気相成長は、
具体的には、前記触媒体を８００〜２０００℃の範囲で
あってその融点未満の温度に加熱し（例えば触媒体に通
電してそれ自体の抵抗加熱によって加熱し）、この加熱
された触媒体により前記原料ガス及び前記水素又は水素
含有ガスの少なくとも一部を触媒反応又は熱分解反応さ
せて生成した前記反応種を原料種として、２００〜８０
０℃に加熱した基板上に薄膜を堆積させることができ
る。このような触媒体温度や下記の触媒体材質は触媒Ａ
ＨＡ処理時も同様である。

【００２７】ここで、触媒体の加熱温度が８００℃未満
であると、原料ガスの触媒反応又は熱分解反応が不十分
となって堆積速度が低下し易く、また２０００℃を超え
ると触媒体の構成材料が堆積膜中に混入して膜の電気的
特性を阻害し、膜質低下を生じ、また、触媒体の融点以
上の加熱は、その形態安定性が失われるので、回避する
のがよい。触媒体の加熱温度は、その構成材料の融点未
満であって１１００℃〜１８００℃であるのが好まし
い。

【００２８】触媒体は、タングステン、トリア含有タン
グステン、モリブデン、白金、パラジウム、バナジウ
ム、シリコン、アルミナ、金属を付着したセラミック
ス、及び炭化ケイ素からなる群より選ばれた少なくとも
１種の材料によって形成することができる。

【００２９】そして、この触媒体及びこれを支持する支
持体の純度を９９．９９ｗｔ％（４Ｎ）以上、好ましく
は９９．９９９ｗｔ％（５Ｎ）又はそれ以上とすること
によって、形成される多結晶性半導体薄膜の重金属汚染
を低減することができる。

【００３０】また、基板温度は、２００〜８００℃が好
ましく、より好ましくは３００〜４００℃とすれば、効
率的で高品質の成膜を行なえる。基板温度が高いと、安
価なほうけい酸ガラス、アルミノけい酸ガラスが使用で
きなくなり、また熱の影響によって不純物のドーピング
濃度分布が変化し易くなる。

【００３１】通常の熱ＣＶＤ法で多結晶性シリコン膜を
形成する場合には、基板温度を約６００〜９００℃とす
る必要があるが、本発明に基づく成膜では、プラズマや
光励起を必要とせずに、上記のような低温での熱ＣＶＤ
が可能となることが極めて有利である。本発明に基づく
触媒ＣＶＤ時の基板温度が上記したように低いため、基
板、例えばガラス基板として、歪点が４７０〜６７０℃
と低いほうけい酸ガラスやアルミノけい酸ガラス等のガ
ラスを用いることができる。これは、安価で、薄板化が
容易であり、大型化（１ｍ×１ｍ以上）が可能であり、
また長尺ロール化されたガラス板を作製できる。例え
ば、長尺ロール化ガラス板上に、上記手法を用いて、薄
膜を連続して又は非連続に作製することができる。

【００３２】本発明による触媒ＣＶＤによる気相成長に
使用する原料ガスは、水素化ケイ素又はその誘導体、水
素化ケイ素又はその誘導体と水素、酸素、窒素、ゲルマ
ニウム、炭素又はスズを含有するガスとの混合物、水素
化ケイ素又はその誘導体と周期表第III族又は第Ｖ族元
素からなる不純物を含有するガスとの混合物、水素化ケ
イ素又はその誘導体と水素、酸素、窒素、ゲルマニウ
ム、炭素又はスズを含有するガスと周期表第III族又は
第Ｖ族元素からなる不純物を含有するガスとの混合物等
が挙げられる。

【００３３】上記の如き原料ガスを使用することによっ
て、微結晶シリコン含有アモルファスシリコン膜、微結
晶シリコン（アモルファスシリコン含有微結晶シリコ
ン）膜、アモルファスシリコン及び微結晶シリコン含有
多結晶シリコン膜、微結晶ゲルマニウム含有アモルファ
スゲルマニウム膜、微結晶ゲルマニウム（アモルファス
ゲルマニウム含有微結晶ゲルマニウム）膜、アモルファ
スゲルマニウム及び微結晶ゲルマニウム含有多結晶ゲル
マニウム膜、又はＳｉ_xＧｅ_1-x（０＜ｘ＜１）で示され
るアモルファスシリコンゲルマニウム膜からなる前記低
級結晶性半導体薄膜を形成することができる。この低級
結晶性半導体薄膜は、アモルファスをベースとし、また
微結晶を含む場合には粒径が１０ｎｍ以下の微結晶が点
在するのがよい。

【００３４】そして、この低級結晶性半導体薄膜の成長
又は成長後に、錫、ゲルマニウム、鉛等のIV族元素の少
なくとも１種を合計が適量（例えば１０¹⁸〜１０²⁰ａｔ
ｏｍｓ／ｃｃ）含有させ、この状態で触媒ＡＨＡ処理に
よる前記アニール工程を行うと、この低級結晶性半導体
薄膜が多結晶化されるときに、多結晶性半導体の結晶粒
界（グレインバウンダリ）に存在する不整を低減し、そ
の膜ストレスを低減して高移動度、高品質の多結晶半導
体が得られ易くなる。このIV族元素は、原料ガス中にガ
ス成分として混合したり、或いはイオン注入又はイオン
ドーピングにより、低級結晶性半導体薄膜中に含有させ
ることができる。また、本発明により形成した多結晶性
半導体膜中の酸素、窒素、炭素濃度はそれぞれ１×１０
¹⁹ａｔｏｍｓ／ｃｃ以下、好ましくは５×１０¹⁸ａｔｏ
ｍｓ／ｃｃ以下がよく、水素濃度は０．０１原子％以上
が好ましい。

【００３５】なお、前記原料ガスを供給する前に、前記
触媒体を水素系ガス雰囲気中で加熱処理することが望ま
しい。これは、原料ガスの供給前に触媒体を加熱する
と、触媒体の構成材料が放出され、これが成膜された膜
中に混入することがあるが、触媒体を水素系ガス雰囲気
中で加熱することによってそのような混入を解消するこ
とができる。従って、成膜室内を水素系ガスで充たした
状態で触媒体を加熱し、次いで水素系ガスをキャリアガ
スとして原料ガス（いわゆる反応ガス）を供給すること
がよい。

【００３６】前記触媒ＡＨＡ処理は、前記低級結晶性半
導体薄膜中のアモルファス成分をエッチング除去して高
結晶化率、大粒径（特にグレインサイズが数１００ｎｍ
以上）の多結晶をベースとする薄膜を得、かつ膜中のキ
ャリア不純物を活性化する処理であるが、その際、触媒
体温度は１６００〜１８００℃、基板−触媒体間の距離
は２０〜５０ｍｍとし、処理時間を短縮する等、処理効
果向上のため、任意に変更してもよい。

【００３７】この触媒ＡＨＡ処理で得られた前記多結晶
性半導体薄膜によって、ＭＯＳＴＦＴのチャンネル、ソ
ース及びドレイン領域、又は配線、抵抗、容量又は電子
放出体等を形成することができる。この場合、前記チャ
ンネル、ソース及びドレイン領域の形成後に、これらの
領域に対し、この触媒ＡＨＡ処理を施すと、上記のｎ型
又はｐ型不純物の活性化を行える。

【００３８】また、多結晶性シリコン等の前記多結晶性
半導体薄膜中への外部からの酸素侵入を低減するため
に、多結晶性シリコン膜等内において内部から外部に向
って結晶粒径を小さくして高密度化するか、或いはアモ
ルファスシリコン等のアモルファス半導体膜又は微粒径
層とアモルファスシリコン等のアモルファス半導体膜で
前記多結晶性半導体薄膜を被覆するのがよい。この場
合、汎用フォトリソグラフィ＆エッチング技術により、
微粒径層又はアモルファス半導体膜を除去し、大粒径層
（前記多結晶性半導体薄膜）とコンタクトしたソース、
ドレイン電極を形成することができる。

【００３９】本発明は、シリコン半導体装置、シリコン
半導体集積回路装置、シリコン−ゲルマニウム半導体装
置、シリコン−ゲルマニウム半導体集積回路装置、化合
物半導体装置、化合物半導体集積回路装置、炭化ケイ素
半導体装置、炭化ケイ素半導体集積回路装置、液晶表示
装置、有機又は無機エレクトロルミネセンス（ＥＬ）表
示装置、フィールドエミッションディスプレイ（ＦＥ
Ｄ）装置、発光ポリマー表示装置、発光ダイオード表示
装置、ＣＣＤエリア／リニアセンサ装置、ＭＯＳセンサ
装置、太陽電池装置用の薄膜を形成するのに好適であ
る。

【００４０】この場合、内部回路及び周辺回路を有する
半導体装置、固体撮像装置、電気光学装置等の製造に際
し、これらの少なくとも一部を構成するＭＯＳＴＦＴの
チャンネル、ソース及びドレイン領域を前記多結晶性半
導体薄膜によって形成してよく、また周辺駆動回路一体
型の構成とすることもできる。

【００４１】また、各色用の有機又は無機エレクトロル
ミネセンス層（ＥＬ層）の下層にそれぞれ、前記ＭＯＳ
ＴＦＴのドレイン又はソースと接続された陰極又は陽極
を有するＥＬ素子構造とするのがよい。

【００４２】この場合、前記ＭＯＳＴＦＴ及びダイオー
ド等の能動素子上も前記陰極が覆うようにすれば、陽極
が上部にある構造では発光面積が増大すると共に、陰極
の遮光作用で発光光が前記能動素子に入射してリーク電
流を発生させることを防止できる。また、前記各色用の
有機又は無機ＥＬ層の各層上及び各層間の全面に前記陰
極又は陽極が被着されるようにすれば、全面が陰極又は
陽極で覆われることにより、湿気に弱い有機ＥＬ層の劣
化や電極の酸化を防止して、長寿命、高品質、高信頼性
が可能となり、また陰極で覆われると放熱効果が高まる
ので、発熱による薄膜の構造変化（融解あるいは再結晶
化）が低減し、長寿命、高品質、高信頼性が可能とな
り、更にこれにより、高精度、高品質のフルカラーの有
機ＥＬ層を生産性良く形成できるので、コストダウンが
可能となる。

【００４３】また、前記各色用の前記有機又は無機ＥＬ
層間にクロム、二酸化クロム等のブラックマスク層を形
成すると、各色間又は画素間での光漏れを防ぎ、コント
ラストが向上する。

【００４４】本発明をフィールドエミッションディスプ
レイ（ＦＥＤ）装置に適用するときは、そのエミッタ
（電界放出カソード）を、前記多結晶性半導体薄膜を介
して前記ＭＯＳＴＦＴのドレインに接続すると共に前記
多結晶性半導体薄膜上に成長されたｎ型多結晶性半導体
膜又は多結晶性ダイヤモンド膜によって形成するのがよ
い。

【００４５】この場合、前記ＭＯＳＴＦＴ、ダイオード
等の能動素子上にアース電位の金属遮蔽膜（これは、前
記ＦＥＤ装置のゲート引き出し電極と同一材料で同一工
程により形成すると、工程簡略化等の点で有利であ
る。）を形成すると、気密容器内にあるガスがエミッタ
から放出された電子により正イオン化されて絶縁層上に
チャージアップし、この正電荷が絶縁層下にある能動素
子に不要な反転層を形成したり、この反転層を介して余
分な電流が流れるために生じるエミッタ電流の暴走を防
止することができる。また、エミッタから放出された電
子の衝突により蛍光体が発光する際、この光によりＴＦ
Ｔのゲートチャンネル内に電子、正孔が発生してリーク
電流が生じることも防止できる。

【００４６】次に、本発明を好ましい実施の形態につい
て更に詳細に説明する。

【００４７】第１の実施の形態 図１〜図１１について、本発明の第１の実施の形態を説
明する。

【００４８】本実施の形態は、本発明をトップゲート型
の多結晶性シリコンＣＭＯＳ（Complementary MOS）Ｔ
ＦＴに適用したものである。

【００４９】＜触媒ＣＶＤ法とその装置＞まず、本実施
の形態に用いる触媒ＣＶＤ法及び触媒ＡＨＡ処理につい
て説明する。触媒ＣＶＤ法においては水素系キャリアガ
スとシランガス等の原料ガスとからなる反応ガスを加熱
されたタングステン等の触媒体に接触させ、これによっ
て生成したラジカルな堆積種又はその前駆体及び活性化
水素イオン等の水素系活性種に高いエネルギーを与え、
基板上にアモルファスシリコン含有微結晶シリコン等の
低級結晶性半導体薄膜を気相成長させる。そして、この
成膜後に原料ガスの供給を停止し、水素系キャリアガス
のみを供給することによって、低級結晶性半導体薄膜の
触媒ＡＨＡ処理を行い（つまり、高温の水素分子、水素
原子、活性化水素イオン等の水素系活性種によりアモル
ファス成分のシリコンを還元エッチングし）、かつ、こ
れらの触媒ＡＨＡ処理と触媒ＣＶＤとを繰り返して、所
定膜厚の多結晶性シリコン等の多結晶性半導体薄膜を得
る。

【００５０】この触媒ＣＶＤ及び触媒ＡＨＡ処理は、図
５〜図６に示す如き装置を用いて実施される。

【００５１】この装置によれば、水素系キャリアガスと
水素化ケイ素（例えばモノシラン）等の原料ガス４０
（及び必要に応じてＢ₂Ｈ₆やＰＨ₃などのドーピングガ
スも含む。）からなるガスは、供給導管４１からシャワ
ーヘッド４２の供給口（図示せず）を通して成膜室４４
へ導入される。成膜室４４の内部には、ガラス等の基板
１を支持するためのサセプタ４５と、耐熱性の良い（望
ましくは触媒体４６と同じか或いはそれ以上の融点を有
する材質の）シャワーヘッド４２と、例えばコイル状の
タングステン等の触媒体４６と、更には開閉可能なシャ
ッター４７とがそれぞれ配されている。なお、図示はし
ないが、サセプタ４５と成膜室４４との間には磁気シー
ルが施され、また、成膜室４４は前工程を行なう前室に
後続され、ターボ分子ポンプ等でバルブを介して排気さ
れる。

【００５２】そして、基板１はサセプタ４５内のヒータ
ー線等の加熱手段で加熱され、また触媒体４６は例えば
抵抗線として融点以下（特に８００〜２０００℃、タン
グステンの場合は約１６００〜１８００℃）に加熱され
て活性化される。触媒体４６の両端子は直流又は交流の
触媒体電源４８に接続され、この電源からの通電により
所定温度に加熱される。

【００５３】触媒ＣＶＤ法を実施するには、図５の状態
で、成膜室４４内の真空度を１．３３×１０^-4〜１．３
３×１０^-6Ｐａとし、例えば水素系キャリアガス１００
〜２００ＳＣＣＭを供給して、触媒体を所定温度に加熱
して活性化した後に、水素化ケイ素（例えばモノシラ
ン）ガス１〜２０ＳＣＣＭ（及び必要に応じてＢ₂Ｈ
₆や、ＰＨ₃等のドーピングガスも適量含む。）からなる
反応ガス４０を供給導管４１からシャワーヘッド４２の
供給口４３を通して導入して、ガス圧を０．１３３〜１
３．３Ｐａ、例えば１．３３Ｐａとする。ここで、水素
系キャリアガスは、水素、水素＋アルゴン、水素＋ヘリ
ウム、水素＋ネオン、水素＋キセノン、水素＋クリプト
ン等の、水素に不活性ガスを適量混合させたガスであれ
ば、いずれでもよい（以下、同様）。尚、原料ガスの種
類によっては、必ずしも水素系キャリアガスは必要では
ない。

【００５４】そして、図６のようにシャッター４７を開
け、原料ガス４０の少なくとも一部を触媒体４６と接触
して触媒的に分解させ、触媒分解反応または熱分解反応
によって、高エネルギーをもつシリコン等のイオン、ラ
ジカル等の反応種の集団（即ち、堆積種又はその前駆体
及びラジカル水素イオン）を形成する。こうして生成し
たイオン、ラジカル等の反応種５０を高いエネルギーで
２００〜８００℃（例えば３００〜４００℃）に保持さ
れた基板１上にアモルファスシリコン含有微結晶シリコ
ン等の所定の膜として気相成長させる。

【００５５】こうして、プラズマを発生することなく、
反応種に対し、触媒体４６の触媒作用とその熱エネルギ
ーによるエネルギーを与えるので、反応ガスを効率良く
反応種に変えて、基板１上に均一に熱ＣＶＤで堆積する
ことができる。

【００５６】また、基板温度を低温化しても堆積種のエ
ネルギーが大きいために、目的とする良質の膜が得られ
ることから、基板温度を上記のように更に低温化でき、
大型で安価な絶縁基板（ほうけい酸ガラス、アルミノけ
い酸ガラス等のガラス基板、ポリイミド等の耐熱性樹脂
基板等）を使用でき、この点でもコストダウンが可能と
なる。

【００５７】また、勿論のことであるが、プラズマの発
生がないので、プラズマによるダメージがなく、低スト
レスの生成膜が得られると共に、プラズマＣＶＤ法に比
べ、はるかにシンプルで安価な装置が実現する。

【００５８】この場合、減圧下（例えば０．１３３〜
１．３３Ｐａ）又は常圧下で操作を行なえるが、減圧タ
イプよりも常圧タイプの方がよりシンプルで安価な装置
が実現する。そして、常圧タイプでも従来の常圧ＣＶＤ
と比べて密度、均一性、密着性のよい高品質膜が得られ
る。この場合も、減圧タイプよりも常圧タイプの方がス
ループットが大であり、生産性が高く、コストダウンが
可能である。

【００５９】上記の触媒ＣＶＤにおいて、触媒体４６に
よる副射熱のために、基板温度は上昇するが、上記のよ
うに、必要に応じて基板加熱用ヒーター５１を設置して
よい。また、触媒体４６はコイル状（これ以外にメッシ
ュ、ワイヤー、多孔板状もよい。）としているが、更に
ガス流方向に複数段（例えば２〜３段）として、ガスと
の接触面積を増やすのがよい。なお、このＣＶＤにおい
て、基板１をサセプタ４５の下面においてシャワーヘッ
ド４２の上方に配しているので、成膜室４４内で生じた
パーティクルが落下して基板１又はその上の膜に付着す
ることがない。

【００６０】＜触媒ＡＨＡ処理とその装置＞そして、本
実施の形態においては、上記の装置をそのまま用い、触
媒ＣＶＤによるアモルファスシリコン含有微結晶シリコ
ン等の低級結晶性半導体薄膜の気相成長後に、モノシラ
ン等の原料ガスの供給を停止し、触媒ＣＶＤ時よりも多
い流量で水素系キャリアガスのみを成膜室４４内に供給
して、低級結晶性半導体薄膜に対して触媒ＡＨＡ処理を
行い、その多結晶化のためのアニールを施し、かつ、こ
の触媒ＣＶＤと触媒ＡＨＡ処理とを所定回数繰り返し
て、目的とする膜厚の多結晶シリコン等の多結晶性半導
体薄膜を形成する。

【００６１】この触媒ＡＨＡ処理は、加熱された触媒に
より分解、生成した水素系活性種により前記低級結晶性
半導体薄膜中のアモルファス成分をエッチング除去して
高結晶化率、大粒径（特にグレインサイズが数１００ｎ
ｍ以上）の多結晶ベースとする薄膜を得、かつ膜中のキ
ャリア不純物を活性化する処理であるが、その際、触媒
体温度は１６００〜１８００℃、基板−触媒体間の距離
は２０〜５０ｍｍ、基板温度２００〜８００℃とし、処
理時間を１０〜２０分とし、また水素系キャリアガスは
上記したと同様に水素又は水素と不活性ガス（アルゴ
ン、ヘリウム、キセノン、クリプトン、ラドン等）との
混合ガスであり、混合ガスの場合は水素含有比率は５０
モル％以上とすることによって触媒体の酸化劣化を防止
できる。また、触媒ＡＨＡ処理時に用いる水素又は水素
含有ガスは、気相成長時の水素系キャリアガスと同様で
あってよいが、ガス流量３００〜１０００ＳＣＣＭ、ガ
ス圧１０〜５０Ｐａと大きくし（触媒ＣＶＤのときは
０．１〜数Ｐａ）、ガスによる熱伝導の増大とラジカル
水素イオン発生量の増大を図るのがよい。

【００６２】図７は、上記の触媒ＣＶＤと触媒ＡＨＡ処
理における上記水素系キャリアガス及び原料ガスの導入
時間及びタイミングを多結晶シリコン薄膜形成の場合に
ついて示し、また図８は、流量計（ＭＦＣ）や調整弁な
どを組み込んだガス導入系を示す。

【００６３】まず、成膜を行う前に、ゲートバルブを通
してチャンバ（成膜室）４４内に基板１を搬入し、サセ
プタ４５に載置し、次いで、排気系を作動させてチャン
バ４４内を所定圧力まで排気するとともに、サセプタ４
５に内蔵されたヒーターを作動させて基板１を所定温度
まで加熱する。

【００６４】そして、ガス導入系によって、まず水素系
キャリアガス３００〜１０００ＳＣＣＭ、例えば５００
ＳＣＣＭをチャンバ１内に導入する。導入された水素ガ
スの一部は、加熱触媒体４６による接触分解反応により
活性化水素イオン等の水素系活性種となり、基板表面に
到達して、基板１の表面クリーニングを行う。その後に
水素系キャリアガスを１５０ＳＣＣＭにする。

【００６５】このように、チャンバ４４内に水素系キャ
リアガスが供給されている状態で、ガス導入系を作動さ
せ、原料ガス（モノシラン１５ＳＣＣＭ）をチャンバ４
４内に導入する。導入された原料ガスは、加熱触媒体４
６の熱触媒反応及び熱分解反応により堆積種が生成さ
れ、アモルファスシリコン含有微結晶シリコン薄膜等と
して基板表面に気相成長する。

【００６６】その後、原料ガスの導入を停止して、チャ
ンバ４４内から原料ガスを排出し、更に水素系キャリア
ガスのみを３００〜１０００ＳＣＣＭ、例えば５００Ｓ
ＣＣＭの流量で導入する、これによって、加熱触媒体に
よる接触分解反応で生じた活性水素イオン等の水素系活
性種が上記のアモルファスシリコン含有微結晶シリコン
薄膜等の低級結晶性シリコン薄膜に作用してこれをエッ
チングし、アモルファス成分の除去された（多結晶化さ
れた）シリコンに変化させる。

【００６７】こうして触媒ＡＨＡ処理されたシリコン膜
上に、再び上記の触媒ＣＶＤを施し、多結晶シリコンを
シードとしてその上に多結晶性シリコン薄膜を成長さ
せ、更に触媒ＡＨＡ処理、触媒ＣＶＤを繰り返して行う
ことにより、多結晶性シリコン薄膜の膜厚をコントロー
ルしつつ最終的には目的とする膜厚で高結晶化率、大粒
径の多結晶性シリコン薄膜を形成することができる。

【００６８】このように、水素系活性種のラジカル作用
により、熱エネルギーが膜に移動して局部的に温度上昇
させ、低級結晶性半導体薄膜は、アモルファス成分がエ
ッチングされて結晶化が促進され、大粒径の多結晶膜化
し、かつその結晶粒界に存在する結晶不整及び内部応力
を低減させ、高移動度、高品質の多結晶性半導体薄膜を
得ることができ、しかも、多結晶シリコン又は微結晶シ
リコン膜上又は膜内にシリコン酸化物が存在したとき
に、これと還元反応してＳｉＯ等を生成して蒸発させる
ので、その膜上又は膜内のシリコン酸化物を減少／除去
させることができ、高キャリア移動度、高品質の多結晶
性シリコン膜等を得ることができる。

【００６９】また、微結晶シリコン含有アモルファスシ
リコン膜、アモルファスシリコン含有微結晶シリコン膜
などは、その微結晶シリコンをシードとして再結晶化が
促進され、大粒径の多結晶性シリコン膜化する。しか
も、その膜に含有されるアモルファス構造のシリコンが
活性水素イオン等で還元（エッチング）されるので、高
結晶化率の多結晶性膜が形成される。

【００７０】そして、この触媒ＡＨＡ処理時に、低級結
晶性半導体薄膜中に存在するキャリア不純物は高温で活
性化され、各領域において最適なキャリア不純物濃度を
得ることができ、また、高温の水素分子、水素原子及び
活性化水素イオンによるクリーニング（基板等への吸着
ガス及び有機物残渣等の還元除去）が可能であり、触媒
体も酸化劣化し難しくなり、更に水素化により、半導体
膜中の例えばシリコンダングリングボンドをなくし、特
性が向上する。

【００７１】こうした触媒ＡＨＡ処理によるアニールと
低級結晶性半導体薄膜の触媒ＣＶＤによる気相成長とを
目的とする膜厚となるまで繰り返すことにより、この半
導体薄膜は既に触媒ＡＨＡ処理で多結晶化された下地膜
上に多結晶化され易い状態で成長し易くなり、目的とす
る高結晶化率、高品質の多結晶性半導体薄膜を所定の膜
厚で得ることができる。即ち、触媒ＣＶＤと触媒ＡＨＡ
処理を繰り返すマルチ触媒ＡＨＡ処理により、例えば触
媒ＣＶＤで成膜された微結晶シリコン含有アモルファス
シリコン膜、アモルファスシリコン及び微結晶シリコン
含有多結晶シリコン等を触媒ＡＨＡ処理で多結晶性シリ
コン膜化し、更にこの多結晶性シリコンをシードとした
触媒ＣＶＤで多結晶性シリコン膜の気相成長、更には触
媒ＡＨＡ処理を繰り返すので、高結晶化率、大粒径の多
結晶性シリコン膜を形成することができる。

【００７２】なお、上記の触媒ＣＶＤ及び触媒ＡＨＡ処
理はいずれも、プラズマの発生なしに行えるので、プラ
ズマによるダメージがなく、低ストレスの生成膜が得ら
れ、またプラズマＣＶＤ法に比べ、シンプルで安価な装
置を実現できる。

【００７３】図９は、本実施の形態による上記のマルチ
触媒ＡＨＡ処理（触媒ＣＶＤと触媒ＡＨＡ処理の繰り返
し）で得られた多結晶シリコン薄膜のラマンスペクトル
をその繰り返し回数等に応じて示すものである。この結
果によれば、触媒ＣＶＤによるアモルファスシリコンの
堆積（ｄｅｐｏ）時のガス流量をＳｉＨ₄：Ｈ₂＝５：５
００ＳＣＣＭ、触媒温度＝１８００〜２０００℃、基板
温度＝４００℃とし、触媒ＡＨＡ処理の条件を各種と
し、繰り返し回数も変えたところ、この繰り返し回数を
多くし、かつ処理時間を長くし、処理時のＨ₂流量を増
加させると、サンプル＃１→＃２→＃３→＃４の順に、
アモルファス（非晶質）や微結晶が減少し、多結晶層が
増加すること（即ち、大粒径化、高結晶化すること）が
明らかである。尚、ここで、ＡＨＡ１は成膜前の基板表
面のクリーニング処理であり、本来の触媒ＡＨＡ処理は
ＡＨＡ２〜４である。

【００７４】また、図１０は、各サンプルについての結
晶化率を多結晶性シリコン中の微結晶の有無について比
較して示すものである。これによれば、結晶化率はサン
プル＃１→＃２→＃３→＃４の順に高くなり、かつ下地
が微結晶（Ｉｍ）を含む方が高くなることが分かる。

【００７５】これらの結果は、本発明に基づく処理が高
結晶化率、大粒径の多結晶性半導体薄膜の形成にとって
非常に優れた方法であることを示すものである。

【００７６】なお、本実施の形態において、上記の触媒
ＣＶＤでは、例えば０．４ｍｍφタングステンワイヤー
の触媒体及びこれを支持している例えば０．８ｍｍφモ
リブデンワイヤーの支持体（図示せず）の純度が問題と
なるが、従来の純度：３Ｎ（９９．９ｗｔ％）を４Ｎ
（９９．９９ｗｔ％）以上、好ましくは５Ｎ（９９．９
９９ｗｔ％）又はそれ以上に純度を上げることにより、
触媒ＣＶＤによる多結晶性シリコン膜中の鉄、ニッケ
ル、クロム等の重金属汚染を低減できることが実証され
ている。図１１（Ａ）は純度３Ｎでの膜中の鉄、ニッケ
ル、クロム等の重金属濃度を示すが、これを５Ｎに高め
ることによって図１１（Ｂ）に示すように鉄、ニッケ
ル、クロム等の重金属濃度を大幅に減らせることが判明
した。これにより、ＴＦＴ特性の向上が可能となる。

【００７７】＜トップゲート型ＣＭＯＳＴＦＴの製造＞
次に、本実施の形態によるマルチ触媒ＡＨＡ処理を用い
たトップゲート型ＣＭＯＳＴＦＴの製造例を示す。

【００７８】まず、図１の（１）に示すように、石英ガ
ラス、結晶化ガラスなどの絶縁基板１の少なくともＴＦ
Ｔ形成領域に、プラズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶ
Ｄ等の気相成長法により、保護用の窒化シリコン膜及び
酸化シリコン膜の積層膜からなる保護膜１００を下記の
条件で形成する（以下、同様）。

【００７９】この場合、ＴＦＴ形成のプロセス温度によ
ってガラス材質を使い分ける。 ２００〜５００℃の低温の場合：ほうけい酸、アルミノ
けい酸ガラス等のガラス基板（５００×６００×０．５
〜１．１μｍ厚）、耐熱性樹脂基板を用いてもよい。 ６００〜１０００℃の高温の場合：石英ガラス、結晶化
ガラス等の耐熱性ガラス基板（６〜１２インチφ、７０
０〜８００μｍ厚）を用いてもよい。保護膜用の窒化シ
リコン膜はガラス基板からのＮａイオンストップのため
に形成するが、合成石英ガラスを用いる場合は不要であ
る。

【００８０】また、触媒ＣＶＤを用いる場合、図５及び
図６に示したと同様の装置が使用可能であるが、触媒体
の酸化劣化防止のために、水素系キャリアガスを供給し
て触媒体を所定温度（約１６００〜１８００℃、例えば
約１７００℃）に加熱し、成膜後は触媒体を問題ない温
度まで冷却して水素系キャリアガスをカットする必要が
ある。

【００８１】成膜条件としては、チャンバ内に水素系キ
ャリアガス（水素、アルゴン＋水素、ヘリウム＋水素、
ネオン＋水素等）を常時流し、流量と圧力、サセプタ温
度を下記の所定の値に制御する。 チャンバ内圧力：１〜１５Ｐａ程度、例えば１０Ｐａ サセプタ温度：３００℃ 水素系キャリアガス流量（混合ガスの場合、水素は２０
〜３０％）：１５０ＳＣＣＭ

【００８２】また、窒化シリコン膜は、次の条件で５０
〜２００ｎｍの厚みに形成する。Ｈ₂をキャリアガスと
し、原料ガスとしてモノシラン（ＳｉＨ₄）にアンモニ
ア（ＮＨ₃）を適量比率で混合して形成。Ｈ₂流量：１５
０ＳＣＣＭ、ＳｉＨ₄流量：１５ＳＣＣＭ、ＮＨ₃流量：
５０ＳＣＣＭ

【００８３】また、酸化シリコン膜は、次の条件で５０
〜１００ｎｍの厚みに形成する。Ｈ₂をキャリアガス、
原料ガスとしてモノシラン（ＳｉＨ₄）にＨｅ希釈Ｏ₂を
適量比率で混合して形成。Ｈ₂流量：１５０ＳＣＣＭ、
ＳｉＨ₄流量：１５ＳＣＣＭ、Ｈｅ希釈Ｏ₂流量：１〜２
ＳＣＣＭ

【００８４】次いで、図１の（２）に示すように、本発
明に基づくマルチ触媒ＡＨＡ処理によって、例えば周期
表IV族元素、例えば錫を１０¹⁸〜１０²⁰ａｔｏｍｓ／ｃ
ｃドープした（これはＣＶＤ時又は成膜後のイオン注入
によってドープしてよい。）多結晶性シリコン膜７を５
０ｎｍ厚に形成する。但し、この錫のドーピングは必ず
しも必要ではない（以下、同様）。

【００８５】この場合、図５及び図６に示した装置を用
い、上記の触媒ＣＶＤにより下記の条件で低級結晶性半
導体薄膜としての例えば錫ドープの低級結晶性シリコン
を気相成長させ、しかる後に下記の条件で触媒ＡＨＡ処
理を行ってアニールし、低級結晶性シリコンを多結晶化
し、これらの触媒ＣＶＤと触媒ＡＨＡ処理とを繰り返し
て５０ｎｍ厚の多結晶性シリコン膜７を形成する。例え
ば、触媒ＣＶＤで１０〜３０ｎｍ厚の膜を成長させ、触
媒ＡＨＡ処理後、触媒ＣＶＤで１０〜３０ｎｍ厚の膜を
成長させ、更に触媒ＡＨＡ処理後に、触媒ＣＶＤで１０
〜３０ｎｍ厚の膜を成長させて、最終的に目的とする膜
厚の多結晶性シリコン膜を得る。

【００８６】触媒ＣＶＤによるアモルファスシリコン含
有微結晶シリコンの成膜：Ｈ₂をキャリアガス、原料ガ
スとしてモノシラン（ＳｉＨ₄）、水素化錫（ＳｎＨ₄）
を適量比率で混合して形成。Ｈ₂流量：１５０ＳＣＣ
Ｍ、ＳｉＨ₄流量：１５ＳＣＣＭ、ＳｎＨ₄流量：１５Ｓ
ＣＣＭ。この時、原料ガスのシラン系ガス（シラン又は
ジシラン又はトリシラン等）に、ｎ型のリン又はひ素又
はアンチモン等を適量混入したり、又はｐ型のボロン等
を適量混入することにより、任意のｎ又はｐ型不純物キ
ャリア濃度の錫含有シリコン膜を形成してもよい。 ｎ型化の場合：ＰＨ₃（ホスフィン）、ＡｓＨ₃（アルシ
ン）、ＳｂＨ₃（スチビン） ｐ型化の場合：Ｂ₂Ｈ₆（ジボラン）

【００８７】触媒ＡＨＡ処理：触媒ＡＨＡ処理は、触媒
ＣＶＤにおいて原料ガスを供給しない方法であり、具体
的には、減圧下で、水素系キャリアガスをガス流量３０
０〜１０００ＳＣＣＭ、ガス圧１０〜５０Ｐａで供給し
て触媒体を所定温度（約１６００〜１８００℃、例えば
約１７００℃）に加熱し、高温の水素分子／水素原子／
活性化水素イオンを発生させ、これらを基板上に形成し
た例えば錫含有のアモルファスシリコン含有微結晶シリ
コン膜に吹き付ける。これにより、高温の水素分子／水
素原子／活性化水素イオンが有する熱エネルギーがそれ
らの膜に移動して、それらの膜温度を上昇させ、錫含有
のアモルファスシリコン含有微結晶シリコン膜は結晶化
し、微結晶シリコン（又は多結晶性シリコン膜）は再結
晶化して、大粒径の錫含有多結晶性シリコン膜化し、そ
の結晶粒界に存在する不整及びストレスを低減し、高キ
ャリア移動度及び高品質の多結晶性シリコン膜を形成す
ることができる。

【００８８】また、上記の水素系活性種は、微結晶シリ
コン等の膜上又は膜内にシリコン酸化物が存在したとき
にこれと還元反応してＳｉＯ等を生成し、蒸発させるの
で、それらの膜上又は膜内のシリコン酸化物を減少／除
去させることができ、高移動度及び高品質の多結晶性シ
リコン膜を形成できる。この触媒ＡＨＡ処理を後述のゲ
ートチャンネル／ソース／ドレイン形成後に行うと、高
温の水素分子／水素原子／活性化水素イオンが有する熱
エネルギーがそれらの膜に移動して、それらの膜温度を
上昇させ、結晶化促進と同時にゲートチャンネル／ソー
ス／ドレインに注入されキャリア不純物（燐、ひ素、ボ
ロンイオン等）が活性化される。

【００８９】なお、上記の各膜を同一のチャンバで形成
する場合は、水素系キャリアガスを常時供給し、触媒体
を所定温度に加熱してスタンバイをしておき、次のよう
に処理してよい。

【００９０】モノシランにアンモニアを適当比率で混合
して所定膜厚の窒化シリコン膜を形成し、前の原料ガス
を十分に排出した後に、連続してモノシランとＨｅ希釈
Ｏ₂を適当比率で混合して所定膜厚の酸化シリコン膜を
形成し、前の原料ガス等を十分に排出した後に、連続し
てモノシランとＳｎＨ₄を適量比率で混合して所定膜厚
の錫含有アモルファスシリコン含有微結晶シリコン膜を
形成し、前の原料ガスを十分に排出した後に、連続して
原料ガスをカットして触媒ＡＨＡ処理により多結晶性シ
リコン膜を形成し、必要に応じて前の原料ガスを十分に
排出した後に、連続してモノシランとＨｅ希釈Ｏ₂を適
当比率で混合して所定膜厚の酸化シリコン膜を形成す
る。成膜後は原料ガスをカットし、触媒体を問題ない温
度まで冷却して水素系キャリアガスをカットする。この
時、絶縁膜形成時の原料ガスは傾斜減少又は傾斜増加さ
せて、傾斜接合の絶縁膜としてもよい。

【００９１】或いは、それぞれ独立したチャンバで形成
する場合は、各チャンバ内に水素系キャリアガスを常時
供給し、触媒体を所定温度に加熱してスタンバイしてお
き、次のように処理してよい。Ａチャンバに移し、モノ
シランにアンモニアを適量比率で混合して所定膜厚の窒
化シリコン膜を形成する。次にＢチャンバに移し、モノ
シランにＨｅ希釈Ｏ₂を適量比率で混合して酸化シリコ
ン膜を形成する。次にＣチャンバに移し、モノシランと
ＳｎＨ₄を適量比率で混合して錫含有のアモルファスシ
リコン含有微結晶シリコン膜を形成し、連続して（或い
は別のチャンバで）水素系キャリアガスによる触媒ＡＨ
Ａ処理により多結晶性シリコン膜を形成する。必要に応
じて次にＢチャンバに移し、モノシランにＨｅ希釈Ｏ₂
を適量比率で混合して酸化シリコン膜を形成する。成膜
後は原料ガスをカットし、触媒体を問題ない温度まで冷
却して水素系キャリアガスをカットする。この時に、そ
れぞれのチャンバ内に水素系キャリアガスとそれぞれの
原料ガスを常時供給して、スタンバイの状態にしておい
てもよい。

【００９２】そして次に、多結晶性シリコン膜７をソー
ス、チャンネル及びドレイン領域とするＭＯＳＴＦＴの
作製を行なう。

【００９３】即ち、図２の（３）に示すように、汎用フ
ォトリソグラフィ及びエッチングにより多結晶性シリコ
ン膜７をアイランド化した後、ｎＭＯＳＴＦＴ用のチャ
ンネル領域の不純物濃度制御によるしきい値（Ｖ_th）の
最適化のために、ｐＭＯＳＴＦＴ部をフォトレジスト９
でマスクし、イオン注入又はイオンドーピングによりｐ
型不純物イオン（例えばボロンイオン）１０を例えば５
×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング
し、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、多結晶性シリコン膜７の導電型をｐ型化した多結
晶性シリコン膜１１とする。

【００９４】次いで、図２の（４）に示すように、ｐＭ
ＯＳＴＦＴ用のチャンネル領域の不純物濃度制御による
Ｖ_thの最適化のために、今度はｎＭＯＳＴＦＴ部をフォ
トレジスト１２でマスクし、イオン注入又はイオンドー
ピングによりｎ型不純物イオン（例えば燐イオン）１３
を例えば１×１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でド
ーピングし、２×１０¹⁷ａｔｏｍｓ／ｃｃのドナー濃度
に設定し、多結晶性シリコン膜７の導電型をｎ型化した
多結晶性シリコン膜１４とする。

【００９５】次いで、図３の（５）に示すように、必要
あれば結晶化促進と膜中の不純物の活性化のために上記
の触媒ＡＨＡ処理を行なった後、触媒ＣＶＤ等によりゲ
ート絶縁膜の酸化シリコン膜（５０ｎｍ厚）８を形成し
た後、ゲート電極材料としてのリンドープド多結晶シリ
コン膜１５を例えば２〜２０ＳＣＣＭのＰＨ₃及び２０
ＳＣＣＭのモノシランの供給下での上記と同様の触媒Ｃ
ＶＤ法によって厚さ例えば４００ｎｍ厚に堆積させる。

【００９６】次いで、図３の（６）に示すように、フォ
トレジスト１６を所定パターンに形成し、これをマスク
にしてリンドープド多結晶シリコン膜１５をゲート電極
形状にパターニングし、更に、必要に応じてフォトレジ
スト１６の除去後に図３の（７）に示すように、例えば
触媒ＣＶＤ等によりゲート電極用保護膜の酸化シリコン
膜１７を２０〜３０ｎｍ厚に形成する。

【００９７】次いで、図３の（８）に示すように、ｐＭ
ＯＳＴＦＴ部をフォトレジスト１８でマスクし、イオン
注入又はイオンドーピングによりｎ型不純物である例え
ば燐イオン１９を例えば１×１０¹⁵ａｔｏｍｓ／ｃｍ²
のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ／ｃ
ｃのドナー濃度に設定し、ｎＭＯＳＴＦＴのｎ⁺型ソー
ス領域２０及びドレイン領域２１をそれぞれ形成する。

【００９８】次いで、図４の（９）に示すように、ｎＭ
ＯＳＴＦＴ部をフォトレジスト２２でマスクし、イオン
注入又はイオンドーピングによりｐ型不純物である例え
ばボロンイオン２３を例えば１×１０¹⁵ａｔｏｍｓ／ｃ
ｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍｓ
／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴのｐ
⁺型ソース領域２４及びドレイン領域２５をそれぞれ形
成する。

【００９９】こうしてゲート、ソース及びドレインを形
成するが、これらは上記したプロセス以外の方法で形成
することが可能である。

【０１００】即ち、図１の（２）の工程後に、多結晶性
シリコン膜７をｐＭＯＳＴＦＴとｎＭＯＳＴＦＴ領域に
アイランド化し、ｐＭＯＳＴＦＴ領域にイオン注入又は
イオンドーピングでｎ型不純物、例えば燐イオンを１×
１０¹²ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、
２×１０¹⁷ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ
ＭＯＳＴＦＴ領域にｐ型不純物、例えばボロンイオンを
５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量でドーピング
し、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセプタ濃度に設
定し、各チャンネル領域の不純物濃度を制御し、Ｖ_thを
最適化する。

【０１０１】そして、次に、汎用フォトリソグラフィ技
術により、フォトレジストマスクで各ソース／ドレイン
領域を形成する。ｎＭＯＳＴＦＴの場合、イオン注入又
はイオンドーピング法によりｎ型不純物、例えばひ素、
燐イオンを１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量で
ドーピングし、２×１０²⁰ａｔｏｍｓ／ｃｃのドナー濃
度に設定し、ｐＭＯＳＴＦＴの場合、イオン注入又はイ
オンドーピング法によりｐ型不純物、例えばボロンイオ
ンを１×１０¹⁵ａｔｏｍｓ／ｃｍ²のドーズ量でドーピ
ングし、２×１０²⁰ａｔｏｍｓ／ｃｃのアクセプタ濃度
に設定する。

【０１０２】しかる後、必要あれば膜中の不純物の活性
化のために触媒ＡＨＡ処理を行った後、ゲート絶縁膜と
して酸化シリコン膜を形成するが、必要に応じて連続し
て窒化シリコン膜と酸化シリコン膜を形成する。即ち、
必要に応じて、触媒ＡＨＡ処理後に連続して触媒ＣＶＤ
法により、水素系キャリアガスとモノシランにＨｅ希釈
Ｏ₂を適量比率で混合して酸化シリコン膜８を２０〜３
０ｎｍ厚に形成し、必要に応じて水素系キャリアガスと
モノシランにＮＨ₃を適量比率で混合して窒化シリコン
膜を１０〜２０ｎｍ厚に形成し、更に前記の条件で酸化
シリコン膜を２０〜３０ｎｍ厚に形成する。

【０１０３】次いで、図４の（１０）に示すように、全
面に上記したと同様の触媒ＣＶＤ法によって、水素系キ
ャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣＣ
Ｍのヘリウムガス希釈のＯ₂、１５〜２０ＳＣＣＭのモ
ノシラン供給下で酸化シリコン膜２６を例えば１００〜
２００ｎｍ厚に、１〜２０ＳＣＣＭのＰＨ₃、１〜２Ｓ
ＣＣＭのヘリウム希釈のＯ₂、１５〜２０ＳＣＣＭのモ
ノシラン供給下でフォスフィンシリケートガラス（ＰＳ
Ｇ）膜２７を３００〜４００ｎｍ厚に形成し、５０〜６
０ＳＣＣＭのＮＨ₃、１５〜２０ＳＣＣＭのモノシラン
供給下で窒化シリコン膜２８を例えば１００〜２００ｎ
ｍ厚に形成し、積層絶縁膜を形成する。その後に、例え
ば約１０００℃で２０〜３０秒のＲＴＡ（Rapid Therma
l Anneal）処理でイオン活性化させ、各領域に設定した
キャリア不純物濃度とする。

【０１０４】次いで、図４の（１１）に示すように、上
記の絶縁膜の所定位置にコンタクト窓開けを行い、各コ
ンタクトホールを含む全面に１％Ｓｉ入りアルミニウム
等の電極材料をスパッタ法等で１５０℃で１μｍの厚み
に堆積し、これをパターニングして、ｐＭＯＳＴＦＴ及
びｎＭＯＳＴＦＴのそれぞれのソース又はドレイン電極
２９（Ｓ又はＤ）とゲート取出し電極又は配線３０
（Ｇ）を形成し、トップゲート型の各ＣＭＯＳＴＦＴを
形成する。この後に、フォーミングガス中で４００℃、
１ｈの水素化及びシンター処理する。尚、触媒ＣＶＤ法
により、アルミニウム化合物ガス（例えばＡｌＣｌ₃）
を供給し、アルミニウムを形成してもよい。

【０１０５】なお、上記のゲート電極の形成に代えて、
全面にＭｏ−Ｔａ合金等の耐熱性金属のスパッタ膜（４
００〜５００ｎｍ厚）を形成し、汎用フォトリソグラフ
ィ及びエッチング技術により、ｎＭＯＳＴＦＴ及びｐＭ
ＯＳＴＦＴのゲート電極を形成してよい。

【０１０６】なお、参考迄に、シリコン合金溶融液の液
相成長法と触媒ＡＨＡ処理をトップゲート型多結晶シリ
コンＣＭＯＳＴＦＴの製法例について説明すると、ま
ず、下記のいずれかの方法で錫含有又は非含有のアモル
ファスシリコン含有微結晶シリコン層を（析出）成長さ
せた（以下は錫含有の例とする）後、その上の錫等の低
融点金属膜を除去する。シリコンを含む錫等の低融点金
属溶融液を塗布し、冷却させる。シリコンを含む錫等の
低融点金属溶融液に浸漬し、引き上げて冷却させる。シ
リコンを含む錫等の低融点金属膜を加熱溶融し、冷却さ
せる。シリコン膜の上に錫等の低融点金属膜を形成し、
加熱溶融及び冷却させる。錫等の低融点金属膜の上にシ
リコン膜を形成し、加熱溶融及び冷却させる。

【０１０７】次いで、錫含有又は非含有のアモルファス
シリコン含有微結晶シリコン層をアイランド化して、ｐ
ＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部に分割し、イオン注
入又はイオンドーピング法によりチャンネル領域の不純
物濃度を制御してＶ_thを最適化する（条件は、上述した
ものに準ずる）。しかる後に、イオン注入又はイオンド
ーピング法によりｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部
のソース、ドレインを形成する（条件は、上述したもの
に準ずる）。

【０１０８】次いで、触媒ＡＨＡ処理で結晶化促進とイ
オン活性化を行なう（条件は、上述したものに準ず
る）。連続して触媒ＣＶＤによりゲート絶縁膜の酸化シ
リコン膜を形成するが、必要に応じて連続して窒化シリ
コン膜及び酸化シリコン膜を形成する（成膜条件は、上
述したものに準ずる）。これ以降のプロセスは、上述し
たものと同様である。また、この液相成長法を用いる方
法は、後述のボトムゲート型、デュアルゲート型ＣＭＯ
ＳＴＦＴ等についても、同様に適用されてよい。

【０１０９】スパッタリング膜の触媒ＡＨＡ処理を適用
したトップゲート型多結晶シリコンＣＭＯＳＴＦＴの製
法例について説明すると、まず、錫を０．１〜１ａｔ％
含有する或いは非含有のシリコンターゲットを、アルゴ
ンガス０．１３３〜１．３３Ｐａの真空中でスパッタリ
ングして、絶縁性基板の少なくともＴＦＴ形成領域に５
０ｎｍ厚の例えば錫含有又は非含有の微結晶シリコン含
有アモルファスシリコン膜を形成する。

【０１１０】次いで、形成した錫含有又は非含有の微結
晶シリコン含有アモルファスシリコン膜をアイランド化
し、ｐＭＯＳＴＦＴ部とｎＭＯＳＴＦＴ部に分割する
（条件は気相成長法の場合に準ずる）。しかる後に、ゲ
ートチャンネル、ソース、ドレインを形成する（条件は
気相成長法の場合に準ずる）。

【０１１１】次いで、錫含有又は非含有の微結晶シリコ
ン含有アモルファスシリコン膜を触媒ＡＨＡ処理する。
この触媒ＡＨＡ処理により、多結晶シリコン膜化し、イ
オン注入又はイオンドーピングしたｎ型又はｐ型不純物
を活性化して、ゲートチャンネル、ソース、ドレイン領
域の最適なキャリア不純物濃度を形成する（触媒ＡＨＡ
処理条件は上述したものに準ずる）。

【０１１２】次いで、ゲート絶縁膜として酸化シリコン
膜を形成するが、必要に応じて連続して窒化シリコン膜
及び酸化シリコン膜を形成する。即ち、触媒ＣＶＤ法等
により、酸化シリコン膜を４０〜５０ｎｍ厚、窒化シリ
コン膜を１０〜２０ｎｍ厚、酸化シリコン膜を４０〜５
０ｎｍ厚に連続形成する（成膜条件は上述したものに準
ずる）。

【０１１３】以降のプロセスは、上述したものと同様で
ある。また、このスパッタリング膜を用いる方法は、後
述のボトムゲート型、デュアルゲート型ＣＭＯＳＴＦＴ
等についても、同様に適用されてよい。

【０１１４】上述したように、本実施の形態によれば、
下記（ａ）〜（ｈ）の優れた作用効果を得ることができ
る。

【０１１５】（ａ）減圧下（特に１０〜５０Ｐａ）で、
水素又は水素含有ガスを高温触媒体（例えばタングステ
ン、８００〜２０００℃）に接触させて、高温の水素分
子、水素原子、活性化水素イオンを生成し、基板上に形
成した錫含有又は非含有、特に錫含有のアモルファスシ
リコン含有微結晶シリコン膜等の低級結晶性シリコン膜
に吹き付けて（基板温度３００〜４００℃）触媒ＡＨＡ
処理することにより、高温の水素分子、水素原子、活性
化水素イオンが有する高いエネルギーが低級結晶性シリ
コン膜に移動して、その膜温度を上昇させる。また、ア
モルファス構造のシリコンが活性化水素イオンの還元作
用によりエッチングされるので、アモルファスシリコン
含有微結晶シリコンの結晶化率が高まり、キャリア移動
度が向上する。また、アモルファスシリコン及び微結晶
シリコン含有多結晶シリコンもさらに結晶化率が高ま
り、大粒径化によりキャリア移動度が向上する。更に、
この加熱により、各領域にイオン注入及びイオンドーピ
ングした不純物の活性化によりＴＦＴ特性を向上させる
ことができる。

【０１１６】（ｂ）基板上に形成した膜等に上記の高温
の水素分子、水素原子、活性化水素イオンを吹き付ける
と、その膜上又は膜内又は粒界にシリコン酸化物が存在
したとき、これと還元反応してＳｉＯを生成して蒸発さ
せるので、多結晶性シリコン膜の上又は膜内のシリコン
酸化物を減少／除去させることができ、移動度の向上を
図ることができる。

【０１１７】（ｃ）触媒ＣＶＤ、プラズマＣＶＤ等の気
相成長法、シリコン合金溶融液の液相成長法、又はスパ
ッタリング法等、特に触媒ＣＶＤにより、錫又は他のIV
族元素（例えば鉛、ゲルマニウム）、例えば錫を１×１
０¹⁸〜１×１０²⁰ａｔｏｍｓ／ｃｃ含有した低級結晶性
シリコン膜を成長させ、この成長工程と上記触媒ＡＨＡ
処理を繰り返しているので、低級結晶性シリコン膜を触
媒ＡＨＡ処理で高結晶化、大粒径化させて多結晶化し、
この上に多結晶化され易い状態で更に触媒ＣＶＤで多結
晶性シリコンを成長させ、目的とする高結晶化率、高品
質の多結晶性シリコン膜を所定の膜厚で得ることができ
る。

【０１１８】（ｄ）そして、この多結晶性シリコン膜に
よりゲートチャンネル／ソース／ドレインを形成した後
に触媒ＡＨＡ処理を行うと、多結晶性シリコン膜の大粒
径化、多結晶性シリコン粒界に存在する結晶不整を減少
させて内部応力を減少させ、同時に各領域に添加したｎ
型又はｐ型不純物を活性化させるので、高いキャリア移
動度の多結晶性シリコン膜の形成が可能となる。

【０１１９】（ｅ）触媒ＣＶＤによる成膜（或いは、こ
の後にゲートチャンネル／ソース／ドレインの形成）後
に触媒ＡＨＡ処理を行う場合、触媒体の種類及び温度、
基板加熱温度、気相成膜条件、原料ガスの種類、添加す
るｎ又はｐ型不純物濃度等により、広範囲のｎ又はｐ型
不純物濃度の錫又は他のIV族元素（鉛、ゲルマニウム）
含有多結晶性シリコン膜が容易に得られる。また、ゲー
トチャンネル／ソース／ドレイン形成後の触媒ＡＨＡ処
理では、多結晶性シリコン膜の大粒径化、多結晶性シリ
コン粒界に存在する結晶不整を減少させて内部応力を減
少させ、同時に各領域に添加したｎ又はｐ型不純物を活
性化させるので、高いキャリア移動度でしきい値
（Ｖ_th）調整が容易となり、低抵抗での高速動作が可能
となる。

【０１２０】なお、シリコン合金溶融液式液相成長法の
成膜＋ゲートチャンネル／ソース／ドレイン形成＋触媒
ＡＨＡ処理の場合、シリコン合金組成比、溶融液温度、
冷却方法／速度、添加するｎ又はｐ型不純物濃度等によ
り、広範囲の又はｐ型不純物濃度の錫又は他のIV族元素
（鉛、ゲルマニウム）含有のアモルファスシリコン及び
微結晶シリコン含有多結晶シリコン膜が得られ、かつ、
ゲートチャンネル／ソース／ドレイン形成後の触媒ＡＨ
Ａ処理で、多結晶性シリコン膜の大粒径化、多結晶性シ
リコン粒界に存在する結晶不整を減少させて内部応力を
減少させ、同時に各領域に添加したｎ又はｐ型不純物を
活性化させるので、高いキャリア移動度で、Ｖ_th調整が
容易となり、低抵抗での高速動作が可能となる。

【０１２１】プラズマＣＶＤによる成膜＋ゲートチャン
ネル／ソース／ドレイン形成＋触媒ＡＨＡ処理の場合、
プラズマＣＶＤでの低級結晶性シリコン膜中に２０〜３
０％含有する水素を触媒ＡＨＡ処理で離脱させて多結晶
性シリコン膜を形成し、多結晶性シリコン粒界に存在す
る結晶不整を減少させて内部応力を減少させ、同時に各
領域に添加したｎ又はｐ型不純物を活性化させるので、
高いキャリア移動度の多結晶性シリコン膜の形成が可能
となる。更に、基板加熱温度、気相成膜条件、原料ガス
の種類、触媒ＡＨＡ処理条件、添加するｎ又はｐ型不純
物濃度等により、広範囲のｎ又はｐ型キャリア不純物濃
度の錫又は他のIV族元素（鉛、ゲルマニウム）含有多結
晶性シリコン膜が得られるので、Ｖ_th調整が容易で、低
抵抗での高速動作が可能となる。

【０１２２】スパッタリングによる成膜＋ゲートチャン
ネル／ソース／ドレイン形成＋触媒ＡＨＡ処理の場合、
シリコンターゲットの比抵抗（添加するｎ又はｐ型不純
物濃度、錫又は他のIV族元素）、スパッタリング成膜条
件、基板加熱温度、触媒ＡＨＡ処理条件等により、広範
囲のｎ又はｐ型キャリア不純物濃度の錫又は他のIV族元
素（鉛、ゲルマニウム）含有多結晶性シリコン膜を形成
し、多結晶性シリコン粒界に存在する結晶不整を減少さ
せて内部応力を減少させ、同時に各領域に添加したｎ又
はｐ型不純物を活性化させるので、高いキャリア移動度
で、Ｖ_th調整が容易となり、低抵抗での高速動作が可能
となる。

【０１２３】（ｆ）トップゲート型のみならず、後述す
るボトムゲート型、デュアルゲート型ＭＯＳＴＦＴでも
高いキャリア移動度の多結晶性シリコン膜が得られるた
めに、この高性能の多結晶性シリコン半導体を使用した
高速、高電流密度の半導体装置、電気光学装置、更に
は、高効率の太陽電池等の製造が可能となる。

【０１２４】（ｇ）低温（３００〜４００℃）で多結晶
性シリコン膜を形成できるので、安価で、大型化が容易
な低歪点ガラスを採用でき、コストダウンが可能とな
る。

【０１２５】（ｈ）ゲートチャンネル／ソース／ドレイ
ン領域に添加されたｎ又はｐ型不純物の活性化に、ＲＴ
Ａ(Rapid Thermal Anneal)やエキシマレーザー装置が不
要であり、触媒ＣＶＤ装置が兼用できるので、設備投資
の削減、生産性向上でのコストダウンが可能となる。

【０１２６】第２の実施の形態 ＜ＬＣＤの製造例１＞本実施の形態は、高温プロセスに
よる多結晶性シリコンＭＯＳＴＦＴを用いたＬＣＤ（液
晶表示装置）に本発明を適用したものであり、以下にそ
の製造例を示す。尚、この製造例は、後述する有機ＥＬ
やＦＥＤ等の表示装置等にも同様に適用可能である。

【０１２７】まず、図１２の（１）に示すように、画素
部及び周辺回路部において、石英ガラス、結晶化ガラス
などの耐熱性絶縁基板６１（歪点約８００〜１１００
℃、厚さ５０ミクロン〜数ｍｍ）の一主面に、上述した
触媒ＣＶＤ法等によって、保護膜１００（ここでは図示
省略：以下、同様）を形成後に、この上に多結晶性シリ
コン膜６７を上述のマルチ触媒ＡＨＡ処理により５０ｎ
ｍ厚に形成する。

【０１２８】次いで、図１２の（２）に示すように、フ
ォトレジストマスクを用いて多結晶性シリコン膜６７を
パターニング（アイランド化）し、トランジスタ、ダイ
オード等の能動素子、抵抗、容量、インダクタンス等の
受動素子の活性層を形成する。

【０１２９】次いで、トランジスタ活性層６７のチャン
ネル領域の不純物濃度制御によるＶ _thの最適化のために
前記と同様のボロン又は燐等の所定の不純物のイオン注
入を行なった後、図１２の（３）に示すように、例えば
上記と同様の触媒ＣＶＤ法等によって多結晶性シリコン
膜６７の表面に厚さ例えば５０ｎｍ厚のゲート絶縁膜用
の酸化シリコン膜６８を形成する。触媒ＣＶＤ法等でゲ
ート絶縁膜用の酸化シリコン膜６８を形成する場合、基
板温度及び触媒体温度は上記したものと同様であるが、
酸素ガス流量は１〜２ＳＣＣＭ、モノシランガス流量は
１５〜２０ＳＣＣＭ、水素系キャリアガスは１５０ＳＣ
ＣＭとしてよい。尚、チャンネル領域の不純物濃度制御
する前又は後に、例えば、約１０００℃、３０分の高温
熱酸化により、ゲート絶縁膜用の酸化シリコン膜６８を
形成してもよい。

【０１３０】次いで、図１２の（４）に示すように、ゲ
ート電極及びゲートライン用材料として、例えばＭｏ−
Ｔａ合金をスパッタリングで厚さ例えば４００ｎｍ厚に
堆積させるか、或いは、リンドープド多結晶シリコン膜
を例えば水素系キャリアガス１５０ＳＣＣＭ、２〜２０
ＳＣＣＭのＰＨ₃及び２０ＳＣＣＭのモノシランガスの
供給下での上記と同様の触媒ＣＶＤ法等によって厚さ例
えば４００ｎｍ厚に堆積させる。そして、汎用フォトリ
ソグラフィー及びエッチング技術により、ゲート電極材
料層をゲート電極７５及びゲートラインの形状にパター
ニングする。尚、リンドープド多結晶性シリコン膜の場
合は、触媒ＣＶＤ等により、その表面に保護用酸化シリ
コン膜（１０〜２０ｎｍ厚）を形成してもよい。

【０１３１】次いで、図１３の（５）に示すように、ｐ
ＭＯＳＴＦＴ部をフォトレジスト７８でマスクし、イオ
ン注入又はイオンドーピング法によりｎ型不純物である
例えばヒ素（又は燐）イオン７９を例えば１×１０¹⁵ａ
ｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１０
²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎＭＯＳＴ
ＦＴのｎ⁺型ソース領域８０及びドレイン領域８１をそ
れぞれ形成する。

【０１３２】次いで、図１３の（６）に示すように、ｎ
ＭＯＳＴＦＴ部をフォトレジスト８２でマスクし、イオ
ン注入又はイオンドーピング法によりｐ型不純物である
例えばボロンイオン８３を例えば１×１０¹⁵ａｔｏｍｓ
／ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏ
ｍｓ／ｃｃのアクセプタ濃度に設定し、ｐＭＯＳＴＦＴ
のｐ⁺型ソース領域８４及びドレイン領域８５をそれぞ
れ形成する。

【０１３３】次いで、図１３の（７）に示すように、全
面に上記したと同様の触媒ＣＶＤ法等によって、水素系
キャリアガス１５０ＳＣＣＭを共通として、１〜２ＳＣ
ＣＭのＨｅ希釈Ｏ₂、１５〜２０ＳＣＣＭのモノシラン
供給下で酸化シリコン膜を例えば１００〜２００ｎｍ厚
に、更に、１〜２０ＳＣＣＭのＰＨ₃、１〜２ＳＣＣＭ
のＨｅ希釈Ｏ₂、１５〜２０ＳＣＣＭのモノシラン供給
下でフォスフィンシリケートガラス（ＰＳＧ）膜を３０
０〜４００ｎｍ厚に形成し、５０〜６０ＳＣＣＭのＮＨ
₃、１５〜２０ＳＣＣＭのＳｉＨ₄供給下で窒化シリコン
膜を例えば１００〜２００ｎｍ厚に形成する。これらの
絶縁膜の積層によって層間絶縁膜８６を形成する。な
お、このような層間絶縁膜は、上記とは別の通常の方法
で形成してもよい。この後に、例えば９００℃、５分間
のＮ₂中のアニール又は１０００℃、２０〜３０秒のＮ₂
中のＲＴＡ処理によりイオン活性化し、各領域に設定し
たキャリア不純物濃度とする。

【０１３４】次いで、図１４の（８）に示すように、上
記の絶縁膜８６の所定位置にコンタクト窓開けを行い、
各コンタクトホールを含む全面にアルミニウムなどの電
極材料をスパッタ法等で１５０℃で１μｍの厚みに堆積
し、これをパターニングして、画素部のｎＭＯＳＴＦＴ
のソース電極８７及びデータライン、周辺回路部のｐＭ
ＯＳＴＦＴ及びｎＭＯＳＴＦＴのソース電極８８、９０
とドレイン電極８９、９１及び配線をそれぞれ形成す
る。尚、この時に、触媒ＣＶＤ法によりアルミニウムを
形成してもよい。この後に、例えばフォーミングガス
中、４００℃、１ｈの水素化及びシンター処理する。

【０１３５】次いで、表面上に酸化シリコン膜等の層間
絶縁膜９２をＣＶＤ法で形成した後、図１４の（９）に
示すように、画素部のｎＭＯＳＴＦＴドレイン領域にお
いて層間絶縁膜９２及び８６にコンタクトホールを開
け、例えばＩＴＯ（Indium tinoxide：インジウム酸化
物にスズをドープした透明電極材料）を真空蒸着法等で
全面に堆積させ、パターニングしてｎＭＯＳＴＦＴのド
レイン領域８１に接続された透明画素電極９３を形成す
る。この後に、例えばフォーミングガス中、２５０℃、
１ｈ、アニールして、ＩＴＯとのオーミックコンタクト
を改善し、ＩＴＯの透明度を向上させる。

【０１３６】こうしてアクティブマトリクス基板を作製
し、透過型のＬＣＤを作製することができる。この透過
型ＬＣＤは、図１４（１０）に示すように、画素電極９
３上に配向膜９４、液晶９５、配向膜９６、透明電極９
７、対向基板９８が積層された構造からなっている。

【０１３７】なお、上記した工程は、反射型のＬＣＤの
製造にも同様に適用可能である。図１９（Ａ）には、こ
の反射型のＬＣＤの一例が示されているが、図中の１０
１は粗面化された絶縁膜９２上に被着された反射膜であ
り、ＭＯＳＴＦＴのドレインと接続されている。

【０１３８】このＬＣＤの液晶セルを面面組立で作製す
る場合（２インチサイズ以上の中／大型液晶パネルに適
している。）、まずＴＦＴ基板６１と、全面ベタのＩＴ
Ｏ（Indium Tin Oxide）電極９７を設けた対向基板９８
の素子形成面に、ポリイミド配向膜９４、９６を形成す
る。このポリイミド配向膜はロールコート、スピンコー
ト等により５０〜１００ｎｍ厚に形成し、１８０℃／２
ｈで硬化キュアする。

【０１３９】次いで、ＴＦＴ基板６１と対向基板９８を
ラビング、又は光配向処理する。ラビングバフ材にはコ
ットンやレーヨン等があるが、バフかす（ゴミ）やリタ
デーション等の面からはコットンの方が安定している。
光配向は非接触の線型偏光紫外線照射による液晶分子の
配向技術である。なお、配向には、ラビング以外にも、
偏光又は非偏光を斜め入射させることによって高分子配
向膜を形成することができる（このような高分子化合物
は、例えばアゾベンゼンを有するポリメチルメタクリレ
ート系高分子等がある）。

【０１４０】次いで、洗浄後に、ＴＦＴ基板６１側には
コモン剤塗布、対向基板９８側にはシール剤塗布する。
ラビングバフかす除去のために、水、又はＩＰＡ（イソ
プロピルアルコール）洗浄する。コモン剤は導電性フィ
ラーを含有したアクリル、又はエポキシアクリレート、
又はエポキシ系接着剤であってよく、シール剤はアクリ
ル、又はエポキシアクリレート、又はエポキシ系接着剤
であってよい。加熱硬化、紫外線照射硬化、紫外線照射
硬化＋加熱硬化のいずれも使用できるが、重ね合せの精
度と作業性からは紫外線照射硬化＋加熱硬化タイプが良
い。

【０１４１】次いで、対向基板９８側に所定のギャップ
を得るためのスペーサを散布し、ＴＦＴ基板６１と所定
の位置で重ね合せる。対向基板９８側のアライメントマ
ークとＴＦＴ基板６１側のアライメントマークとを精度
よく合わせた後に、紫外線照射してシール剤を仮硬化さ
せ、その後に一括して加熱硬化する。

【０１４２】次いで、スクライブブレークして、ＴＦＴ
基板６１と対向基板９８を重ね合せた単個の液晶パネル
を作成する。

【０１４３】次いで、液晶９５を両基板６１−９８間の
ギャップ内に注入し、注入口を紫外線接着剤で封止後
に、ＩＰＡ洗浄する。液晶の種類は何れでも良いが、例
えばネマティック液晶を用いる高速応答のＴＮ（ツイス
トネマティック）モードが一般的である。

【０１４４】次いで、加熱急冷処理して、液晶９５を配
向させる。

【０１４５】次いで、ＴＦＴ基板６１のパネル電極取り
出し部にフレキシブル配線を異方性導電膜の熱圧着で接
続し、更に対向基板９８に偏光板を貼合わせる。

【０１４６】また、液晶パネルの面単組立の場合（２イ
ンチサイズ以下の小型液晶パネルに適している。）、上
記と同様、ＴＦＴ基板６１と対向基板９８の素子形成面
に、ポリイミド配向膜９４、９６を形成し、両基板をラ
ビング、又は非接触の線型偏光紫外線光の配向処理す
る。

【０１４７】次いで、ＴＦＴ基板６１と対向基板９８を
ダイシング又はスクライブブレークで単個に分割し、水
又はＩＰＡ洗浄する。ＴＦＴ基板６１にはコモン剤塗
布、対向基板９８にはスペーサ含有のシール剤塗布し、
両基板を重ね合せる。これ以降のプロセスは上記に準ず
る。

【０１４８】上記したＬＣＤにおいて、対向基板９８は
ＣＦ（カラーフィルタ）基板であって、カラーフィルタ
層（図示せず）をＩＴＯ電極９７下に設けたものであ
る。対向基板９８側からの入射光は例えば反射膜９３で
効率良く反射されて対向基板９８側から出射してよい。

【０１４９】他方、ＴＦＴ基板６１として、ＴＦＴ基板
６１にカラーフィルタを設けたオンチップカラーフィル
タ（ＯＣＣＦ）構造のＴＦＴ基板とするときには、対向
基板９８にはＩＴＯ電極がベタ付け（又はブラックマス
ク付きのＩＴＯ電極がベタ付け）される。

【０１５０】透過型ＬＣＤの場合、次のようにしてオン
チップカラーフィルタ（ＯＣＣＦ）構造とオンチップブ
ラック（ＯＣＢ）構造を作製することができる。

【０１５１】即ち、図１４の（１１）に示すように、フ
ォスフィンシリケートガラス／酸化シリコンの絶縁膜８
６のドレイン部も窓開けしてドレイン電極用のアルミニ
ウム埋込み層を形成した後、Ｒ、Ｇ、Ｂの各色を各セグ
メント毎に顔料分散したフォトレジスト９９を所定厚さ
（１〜１．５μｍ）で形成した後、汎用フォトリソグラ
フィ技術で所定位置（各画素部）のみを残すパターニン
グで各カラーフィルタ層９９（Ｒ）、９９（Ｇ）、９９
（Ｂ）を形成する（オンチップカラーフィルタ構造）。
この際、ドレイン部の窓開けも行う。なお、不透明なセ
ラミック基板や低透過率のガラス及び耐熱性樹脂基板は
使用できない。

【０１５２】次いで、表示用ＴＦＴのドレインに連通す
るコンタクトホールに、カラーフィルタ層上にかけてブ
ラックマスク層となる遮光層１００’を金属のパターニ
ングで形成する。例えば、スパッタ法により、モリブデ
ンを２００〜２５０ｎｍ厚で成膜し、表示用ＭＯＳＴＦ
Ｔを覆って遮光する所定の形状にパターニングする（オ
ンチップブラック構造）。

【０１５３】次いで、透明樹脂の平坦化膜９２を形成
し、更にこの平坦化膜に設けたスルーホールにＩＴＯ透
明電極９３を遮光層１００’に接続するように形成す
る。

【０１５４】このように、表示アレイ部上に、カラーフ
ィルタ９９やブラックマスク１００’を作り込むことに
より、液晶表示パネルの開口率を改善し、またバックラ
イトも含めたディスプレイモジュールの低消費電力化が
実現する。

【０１５５】図１５は、上述のトップゲート型ＭＯＳＴ
ＦＴを組み込んで駆動回路一体型に構成したアクティブ
マトリクス液晶表示装置（ＬＣＤ）の全体を概略的に示
すものである。このアクティブマトリクスＬＣＤは、主
基板６１（これはアクティブマトリクス基板を構成す
る。）と対向基板９８とをスペーサ（図示せず）を介し
て貼り合わせたフラットパネル構造からなり、両基板６
１−９８間に液晶（ここでは図示せず）が封入されてい
る。主基板６１の表面には、マトリクス状に配列した画
素電極９３と、この画素電極を駆動するスイッチング素
子とからなる表示部、及びこの表示部に接続される周辺
駆動回路部とが設けられている。

【０１５６】表示部のスイッチング素子は、上記したｎ
ＭＯＳ又はｐＭＯＳ又はＣＭＯＳでＬＤＤ構造のトップ
ゲート型ＭＯＳＴＦＴで構成される。また、周辺駆動回
路部にも、回路要素として、上記したトップゲート型Ｍ
ＯＳＴＦＴのＣＭＯＳ又はｎＭＯＳ又はｐＭＯＳＴＦＴ
又はこれらの混在が形成されている。なお、一方の周辺
駆動回路部はデータ信号を供給して各画素のＴＦＴを水
平ライン毎に駆動する水平駆動回路であり、また他方の
周辺駆動回路部は各画素のＴＦＴのゲートを走査ライン
毎に駆動する垂直駆動回路であり、通常は表示部の両辺
にそれぞれ設けられる。これらの駆動回路は、点順次ア
ナログ方式、線順次デジタル方式のいずれも構成でき
る。

【０１５７】図１６に示すように、直交するゲートバス
ラインとデータバスラインの交差部に上記のＭＯＳＴＦ
Ｔが配置され、このＭＯＳＴＦＴを介して液晶容量（Ｃ
_LC）に画像情報を書き込み、次の情報がくるまで電荷を
保持する。この場合、ＴＦＴのチャンネル抵抗だけで保
持させるには十分ではないので、それを補うため液晶容
量と並列に蓄積容量（補助容量）（Ｃ_S）を付加し、リ
ーク電流による液晶電圧の低下を補ってよい。こうした
ＬＣＤ用ＭＯＳＴＦＴでは、画素部（表示部）に使用す
るＴＦＴの特性と周辺駆動回路に使用するＴＦＴの特性
とでは要求性能が異なり、特に画素部のＴＦＴではオフ
電流の制御、オン電流の確保が重要な問題となる。この
ため、表示部には、後述の如きＬＤＤ構造のＴＦＴを設
けることによって、ゲート−ドレイン間に電界がかかり
にくい構造としてチャンネル領域にかかる実効的な電界
を低減させ、オフ電流を低減し、特性の変化も小さくで
きる。しかし、プロセス的には複雑になり、素子サイズ
も大きくなり、かつオン電流が低下するなどの問題も発
生するため、それぞれの使用目的に合わせた最適設計が
必要である。

【０１５８】なお、使用可能な液晶としては、ＴＮ液晶
（アクティブマトリクス駆動のＴＮモード用に用いられ
るネマチック液晶）をはじめ、ＳＴＮ（スーパーツイス
テッドネマチック）、ＧＨ（ゲスト・ホスト）、ＰＣ
（フェーズ・チェンジ）、ＦＬＣ（強誘電性液晶）、Ａ
ＦＬＣ（反強誘電性液晶）、ＰＤＬＣ（ポリマー分散型
液晶）等の各種モード用の液晶を採用してよい。

【０１５９】＜ＬＣＤの製造例２＞次に、本実施の形態
による低温プロセスの多結晶性シリコンＭＯＳＴＦＴを
用いたＬＣＤ（液晶表示装置）の製造例を示す（この製
造例は後述する有機ＥＬやＦＥＤの表示装置等にも同様
に適用可能である）。

【０１６０】この製造例では、上述の製造例１におい
て、基板６１としてアルミノけい酸ガラス、ホウケイ酸
ガラス等を使用し、図１２の（１）及び（２）の工程を
同様に行う。即ち、基板６１上に触媒ＣＶＤと触媒ＡＨ
Ａ処理の繰り返しにより錫含有（又は非含有）の多結晶
性シリコン膜６７を形成してこれをアイランド化し、表
示領域のｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯ
ＳＴＦＴ部及びｐＭＯＳＴＦＴ部を形成する。この場
合、同時に、ダイオード、コンデンサ、インダクタン
ス、抵抗等の領域を形成する。

【０１６１】次いで、図１７の（１）に示すように、各
ＭＯＳＴＦＴゲートチャンネル領域のキャリア不純物濃
度を制御してＶ_thを最適化するために、表示領域のｎＭ
ＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部を
フォトレジスト８２でカバーし、周辺駆動回路領域のｐ
ＭＯＳＴＦＴ部に、イオン注入又はイオンドーピング法
により例えば燐、ひ素等のｎ型不純物７９を１×１０¹²
ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１
０¹⁷ａｔｏｍｓ／ｃｃのドナー濃度に設定し、更に図１
７の（２）に示すように、周辺駆動回路領域のｐＭＯＳ
ＴＦＴ部をフォトレジスト８２でカバーし、表示領域の
ｎＭＯＳＴＦＴ部と周辺駆動回路領域のｎＭＯＳＴＦＴ
部に、イオン注入又はイオンドーピング法により例えば
ボロン等のｐ型不純物８３を５×１０¹¹ａｔｏｍｓ／ｃ
ｍ²のドーズ量でドーピングし、１×１０¹⁷ａｔｏｍｓ
／ｃｃのアクセプタ濃度を設定する。

【０１６２】次いで、図１７の（３）に示すように、表
示領域のｎＭＯＳＴＦＴ部にｎ^-型のＬＤＤ（Lightly D
oped Drain）部を形成するために、汎用フォトリソグラ
フィ技術により、表示領域のｎＭＯＳＴＦＴのゲート部
と周辺駆動領域のｐＭＯＳＴＦＴ及びｎＭＯＳＴＦＴ全
部をフォトレジスト８２で覆い、露出した表示領域のｎ
ＭＯＳＴＦＴのソース／ドレイン領域に、イオン注入又
はイオンドーピング法により例えば燐等のｎ型不純物７
９を１×１０¹³ａｔｏｍｓ／ｃｍ²のドーズ量でドーピ
ングし、２×１０¹⁸ａｔｏｍｓ／ｃｃのドナー濃度に設
定して、ｎ^-型のＬＤＤ部を形成する。

【０１６３】次いで、図１８の（４）に示すように、表
示領域のｎＭＯＳＴＦＴ部及び周辺駆動回路領域のｎＭ
ＯＳＴＦＴ部の全部をフォトレジスト８２でカバーし、
周辺駆動回路領域のｐＭＯＳＴＦＴ部のゲート部をフォ
トレジスト８２でカバーして露出したソース、ドレイン
領域に、イオン注入又はイオンドーピング法により例え
ばボロン等のｐ型不純物８３を１×１０¹⁵ａｔｏｍｓ／
ｃｍ²のドーズ量でドーピングし、２×１０²⁰ａｔｏｍ
ｓ／ｃｃのアクセプタ濃度に設定してｐ⁺型のソース部
８４、ドレイン部８５を形成する。

【０１６４】次いで、図１８の（５）に示すように、周
辺駆動回路領域のｐＭＯＳＴＦＴ部をフォトレジスト８
２でカバーし、表示領域のｎＭＯＳＴＦＴのゲート及び
ＬＤＤ部と周辺駆動回路領域のｎＭＯＳＴＦＴ部のゲー
ト部をフォトレジスト８２でカバーし、露出した表示領
域及び周辺駆動領域のｎＭＯＳＴＦＴのソース、ドレイ
ン領域に、イオン注入又はイオンドーピング法により例
えば燐、ひ素等のｎ型不純物７９を１×１０¹⁵ａｔｏｍ
ｓ／ｃｍ²のドーズ量でイオンドーピングし、２×１０
²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ｎ⁺型のソ
ース部８０、ドレイン部８１を形成する。

【０１６５】次いで、図１８の（６）に示すように、プ
ラズマＣＶＤ、ＴＥＯＳ系プラズマＣＶＤ、触媒ＣＶＤ
法等により、ゲート絶縁膜６８として、酸化シリコン膜
（４０〜５０ｎｍ厚）、窒化シリコン膜（１０〜２０ｎ
ｍ厚）、酸化シリコン膜（４０〜５０ｎｍ厚）の積層膜
を形成する。そして、ハロゲンランプ等でのＲＴＡ処理
を例えば、約１０００℃、１０〜３０秒行い、添加した
ｎ又はｐ型不純物を活性化することにより、設定した各
々のキャリア不純物濃度を得る。

【０１６６】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリソグラフィ及びエッチングにより、全ＴＦＴのゲ
ート電極７５及びゲートラインを形成する。更にこの後
に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化シリ
コン膜（１００〜２００ｎｍ厚）、フォスフィンシリケ
ートガラス（ＰＳＧ）膜（２００〜３００ｎｍ厚）、窒
化シリコン膜（１００〜２００ｎｍ厚）の積層膜からな
る絶縁膜８６を形成する。

【０１６７】次いで、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴ部のソース
／ドレイン部及び表示用ｎＭＯＳＴＦＴ部のソース部の
窓開けを行う。窒化シリコン膜はＣＦ₄のプラズマエッ
チング、酸化シリコン膜及びリンシリケートガラス膜は
フッ酸系エッチング液でエッチング処理する。

【０１６８】次いで、図１８の（７）に示すように、全
面に４００〜５００ｎｍ厚の１％Ｓｉ入りアルミニウム
スパッタ膜を形成し、汎用フォトリソグラフィ及びエッ
チング技術により、周辺駆動回路の全ＴＦＴのソース、
ドレイン電極８８、８９、９０、９１を形成すると同時
に、表示用ｎＭＯＳＴＦＴのソース電極８７及びデータ
ラインを形成する。

【０１６９】次いで、図示は省略したが、プラズマＣＶ
Ｄ、触媒ＣＶＤ法等により、酸化シリコン膜（１００〜
２００ｎｍ厚）、フォスフィンシリケートガラス膜（Ｐ
ＳＧ膜；２００〜３００ｎｍ厚）、窒化シリコン膜（１
００〜３００ｎｍ厚）を全面に形成し、フォーミングガ
ス中で約４００℃、１時間、水素化及びシンター処理す
る。その後に、表示用ｎＭＯＳＴＦＴのドレイン部コン
タクト用窓開けを行う。

【０１７０】ここで、ＬＣＤが透過型の場合は、画素開
口部の酸化シリコン膜、フォスフィンシリケートガラス
膜及び窒化シリコン膜は除去し、また反射型の場合は、
画素開口部等の酸化シリコン膜、フォスフィンシリケー
トガラス膜及び窒化シリコン膜は除去する必要はない
（これは上述又は後述のＬＣＤにおいても同様であ
る）。

【０１７１】透過型の場合、図１４の（１０）と同様
に、全面に、スピンコート等で２〜３μｍ厚のアクリル
系透明樹脂平坦化膜を形成し、汎用フォトリソグラフィ
及びエッチング技術により、表示用ＴＦＴのドレイン側
の透明樹脂窓開けを形成した後、全面に１３０〜１５０
ｎｍ厚のＩＴＯスパッタ膜を形成し、汎用フォトリソグ
ラフィ及びエッチング技術により、表示用ｎＭＯＳＴＦ
Ｔのドレイン部とコンタクトしたＩＴＯ透明電極を形成
する。更に熱処理（フォーミングガス中で２００〜２５
０℃、１時間）により、コンタクト抵抗の低減化とＩＴ
Ｏ透明度向上を図る。

【０１７２】反射型の場合は、全面に、スピンコート等
で２〜３μｍ厚の感光性樹脂膜を形成し、汎用フォトリ
ソグラフィ及びエッチング技術により、少なくとも画素
部に凹凸形状パターンを形成し、リフローさせて凹凸反
射下部を形成する。同時に、表示用ｎＭＯＳＴＦＴのド
レイン部の感光性樹脂窓開けを形成する。しかる後、全
面に、３００〜４００ｎｍ厚の１％Ｓｉ入りアルミニウ
ムスパッタ膜を形成し、汎用フォトリソグラフィ及びエ
ッチング技術により、画素部以外のアルミニウム膜を除
去し、表示用ｎＭＯＳＴＦＴのドレイン電極と接続した
凹凸形状のアルミニウム反射部を形成する。その後に、
フォーミングガス中で３００℃、１時間シンター処理す
る。

【０１７３】なお、上記において、ｎＭＯＳＴＦＴのソ
ース、ドレインを形成した後に、触媒ＡＨＡ処理すれ
ば、多結晶性シリコン膜の膜温度を局部的に上昇させ、
結晶化が更に促進され、結晶粒界に存在する不整及びス
トレスを低減し、高移動度及び高品質の多結晶性シリコ
ン膜を形成する。同時に、高温の水素分子、水素原子、
活性化水素イオンが有する熱エネルギーが膜に移動し
て、膜温度を局部的に上昇させるので、ゲートチャンネ
ル／ソース／ドレイン領域に注入された燐、ひ素、ボロ
ンイオン等が活性化される。

【０１７４】なお、プラズマＣＶＤ法によってアモルフ
ァスシリコン含有微結晶シリコン膜を形成した場合、膜
中に１０〜３０％の水素が含有されるが、触媒ＡＨＡ処
理によって減少／除去することができて多結晶性シリコ
ン膜化し、その結晶粒界に存在する不整及びストレスを
低減し、高移動度及び高品質の多結晶性シリコン膜を形
成する。又、アモルファスシリコン含有微結晶シリコン
等の膜上又は膜内にシリコン酸化物が存在するときに、
これと還元反応してＳｉＯを生成し、蒸発させるので、
それらの膜上又は膜内のシリコン酸化物を減少／除去さ
せることができ、高移動度及び高品質の多結晶性シリコ
ン膜を形成できる。

【０１７５】＜ボトムゲート型又はデュアルゲート型Ｍ
ＯＳＴＦＴ＞ＭＯＳＴＦＴを組み込んだ例えばＬＣＤに
おいて、上述のトップゲート型に代えて、ボトムゲート
型、デュアルゲート型のＭＯＳＴＦＴからなる透過型Ｌ
ＣＤを製造した例を述べる（但し、反射型ＬＣＤも同様
である）。

【０１７６】図１９（Ｂ）に示すように、表示部及び周
辺部にはボトムゲート型のｎＭＯＳＴＦＴが設けられ、
或いは図１９（Ｃ）に示すように、表示部及び周辺部に
はデュアルゲート型のｎＭＯＳＴＦＴがそれぞれ設けら
れている。これらのボトムゲート型、デュアルゲート型
ＭＯＳＴＦＴのうち、特にデュアルゲート型の場合には
上下のゲート部によって駆動能力が向上し、高速スイッ
チングに適し、また上下のゲート部のいずれかを選択的
に用いて場合に応じてトップゲート型又はボトムゲート
型として動作させることもできる。

【０１７７】図１９（Ｂ）のボトムゲート型ＭＯＳＴＦ
Ｔにおいて、図中の１０２はＭｏ・Ｔａ等のゲート電極
であり、１０３は窒化シリコン膜及び１０４は酸化シリ
コン膜であってゲート絶縁膜を形成し、このゲート絶縁
膜上にはトップゲート型ＭＯＳＴＦＴと同様の多結晶性
シリコン膜６７を用いたチャンネル領域等が形成されて
いる。また、図１９（Ｃ）のデュアルゲート型ＭＯＳＴ
ＦＴにおいて、下部ゲート部はボトムゲート型ＭＯＳＴ
ＦＴと同様であるが、上部ゲート部は、ゲート絶縁膜１
０４を酸化シリコン膜と窒化シリコン膜、必要に応じて
更に酸化シリコン膜の積層膜で形成し、この上に上部ゲ
ート電極１０５を設けている。

【０１７８】＜ボトムゲート型ＭＯＳＴＦＴの製造＞ま
ず、ガラス基板６１上の全面に、モリブデン−タンタル
合金のスパッタ膜を３００〜４００ｎｍ厚に形成し、こ
れを汎用フォトリソグラフィ及びエッチング技術により
２０〜４５度のテーパーエッチングし、少なくともＴＦ
Ｔ形成領域に、ボトムゲート電極１０２を形成すると同
時に、ゲートラインを形成する。ガラス材質の使い分け
は上述したトップゲート型に準ずる。

【０１７９】次いで、プラズマＣＶＤ、ＴＥＯＳ系プラ
ズマＣＶＤ、触媒ＣＶＤ、減圧ＣＶＤ等の気相成長法に
より、ゲート絶縁膜及び保護膜用の窒化シリコン膜１０
３及び酸化シリコン膜１０４と、錫含有のアモルファス
シリコン含有微結晶シリコン膜とを形成する。この膜は
上述したと同様に更に触媒ＡＨＡ処理を繰り返して多結
晶性シリコン膜６７を形成する。これらの気相成膜条件
は上述したトップゲート型に準ずる。なお、ボトムゲー
ト絶縁膜及び保護膜用の窒化シリコン膜はガラス基板か
らのＮａイオンストッパ作用を期待して設けるものであ
るが、合成石英ガラスの場合は不要である。

【０１８０】これ以降のプロセスは上述したものに準ず
るが、すでに上記の工程でゲート電極を形成しているの
で、ここではゲート電極用多結晶シリコン膜形成、ゲー
ト電極形成、ゲート多結晶シリコン酸化工程は不要であ
る。

【０１８１】そして次に、上述したと同様に、ｐＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し（但し、
一方の領域のみを図示：以下、同様）、各チャンネル領
域のキャリア不純物濃度を制御してＶ_thを最適化するた
めに、イオン注入又はイオンドーピング法によりｎ型又
はｐ型不純物を適当量混入した後、更に、各ＭＯＳＴＦ
Ｔのソース、ドレイン領域を形成するためにイオン注入
又はイオンドーピング法によりｎ型又はｐ型不純物を適
当量混入させる。この後に、不純物活性化のために触媒
ＡＨＡ処理する。

【０１８２】これ以降のプロセスは、上述したものに準
ずる。

【０１８３】＜デュアルゲート型ＭＯＳＴＦＴの製造＞
上記のボトムゲート型と同様に、ボトムゲート電極１０
２、ゲート絶縁膜１０３及び１０４、多結晶性シリコン
膜６７をそれぞれ形成する。但し、ボトムゲート絶縁膜
及び保護膜用の窒化シリコン膜１０３はガラス基板から
のＮａイオンストッパ作用を期待して設けるものである
が、合成石英ガラスの場合は不要である。

【０１８４】そして次に、上述したと同様に、ｐＭＯＳ
ＴＦＴ、ｎＭＯＳＴＦＴ領域をアイランド化し、各チャ
ンネル領域のキャリア不純物濃度を制御してＶ_thを最適
化するために、イオン注入又はイオンドーピング法によ
りｎ型又はｐ型不純物を適当量混入した後、更に、各Ｍ
ＯＳＴＦＴのソース、ドレイン領域を形成するためにイ
オン注入又はイオンドーピング法によりｎ型又はｐ型不
純物を適当量混入させる。この後に、不純物活性化のた
めに触媒ＡＨＡ処理する。

【０１８５】次いで、トップゲート絶縁膜１０６用の酸
化シリコン膜及び窒化シリコン膜、必要に応じて更に酸
化シリコン膜の積層膜を成膜する。気相成長条件は上述
したトップゲート型に準ずる。

【０１８６】この後に、全面に４００〜５００ｎｍ厚の
１％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フ
ォトリグラフィ及びエッチング技術により、全ＴＦＴの
トップゲート電極７５及びゲートラインを形成する。こ
の後に、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜（１００〜２００ｎｍ厚）、フォスフィンシ
リケートガラス（ＰＳＧ）膜（２００〜３００ｎｍ厚）
からなる絶縁膜８６を形成する。次に、汎用フォトリソ
グラフィ及びエッチング技術により、周辺駆動回路の全
ＭＯＳＴＦＴのソース、ドレイン電極部、さらに表示部
ｎＭＯＳＴＦＴのソース電極部の窓開けを行う。

【０１８７】次いで、全面に４００〜５００ｎｍ厚の１
％Ｓｉ入りアルミニウムスパッタ膜を形成し、汎用フォ
トリソグラフィ及びエッチング技術により、ソース及び
ドレインの各アルミニウム電極８７、８８及び８９、ソ
ースライン及び配線等を形成する。次いで、図示は省略
したが、プラズマＣＶＤ、触媒ＣＶＤ法等により、酸化
シリコン膜（１００〜２００ｎｍ厚）、フォスフィンシ
リケートガラス膜（ＰＳＧ膜；２００〜３００ｎｍ
厚）、窒化シリコン膜（１００〜３００ｎｍ厚）を全面
に形成し、フォーミングガス中で約４００℃、１時間、
水素化及びシンター処理する。その後に、表示用ｎＭＯ
ＳＴＦＴのドレイン部コンタクト用窓開けを行う。

【０１８８】上述したように、本実施の形態によれば、
上述の第１の実施の形態と同様に、触媒ＣＶＤと触媒Ａ
ＨＡ処理とを繰り返し、ＬＣＤの表示部及び周辺駆動回
路部のＭＯＳＴＦＴのゲートチャンネル、ソース及びド
レイン領域となる、高キャリア移動度でＶ_th調整が容易
であり、低抵抗での高速動作が可能な多結晶性シリコン
膜を形成することができる。この多結晶性シリコン膜に
よるトップゲート、ボトムゲート又はデュアルゲート型
ＭＯＳＴＦＴを用いた液晶表示装置は、高いスイッチン
グ特性と低リーク電流のＬＤＤ構造を有する表示部と、
高い駆動能力のＣＭＯＳ、又はｎＭＯＳ、又はｐＭＯＳ
周辺駆動回路を一体化した構成が可能となり、高画質、
高精細、狭額縁、高効率、安価な液晶パネルの実現が可
能である。

【０１８９】そして、低温（３００〜４００℃）で形成
できるので、安価で、大型化が容易な低歪点ガラスを採
用でき、コストダウンが可能となる。しかも、アレイ部
上にカラーフィルタやブラックマスクを作り込むことに
より、液晶表示パネルの開口率、輝度等を改善し、カラ
ーフィルタ基板を不要とし、生産性改善等によるコスト
ダウンが実現する。

【０１９０】第３の実施の形態 本実施の形態は、本発明を有機又は無機のエレクトロル
ミネセンス（ＥＬ）表示装置、例えば有機ＥＬ表示装置
に適用したものである。以下にその構造例と製造例を示
す。

【０１９１】＜有機ＥＬ素子の構造例Ｉ＞図２０
（Ａ）、（Ｂ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース
領域１２０及びドレイン領域１２１が形成されている。
そして、ゲート絶縁膜１１８上にゲート電極１１５、ソ
ース及びドレイン領域上にソース電極１２７及びドレイ
ン電極１２８、１３１が形成されている。ＭＯＳＴＦＴ
１のドレインとＭＯＳＴＦＴ２のゲートとはドレイン電
極１２８を介して接続されていると共に、ＭＯＳＴＦＴ
２のソース電極１２７との間に絶縁膜１３６を介してキ
ャパシタＣが形成され、かつ、ＭＯＳＴＦＴ２のドレイ
ン電極１３１は有機ＥＬ素子の陰極１３８にまで延設さ
れている。

【０１９２】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陰極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陽極（１層目）１３４が形成さ
れ、更に共通の陽極（２層目）１３５が全面に形成され
ている。なお、ＣＭＯＳＴＦＴからなる周辺駆動回路、
映像信号処理回路、メモリー回路等の製法は、上述した
液晶表示装置に準ずる（以下、同様）。

【０１９３】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のドレインに接続さ
れ、陰極（Ｌｉ−Ａｌ、Ｍｇ−Ａｇなど）１３８がガラ
ス等の基板１１１の面に被着され、陽極（ＩＴＯ膜な
ど）１３４、１３５がその上部に設けられており、従っ
て、上面発光１３６となる。また、陰極がＭＯＳＴＦＴ
上を覆っている場合は発光面積が大きくなり、このとき
には陰極が遮光膜となり、発光光等がＭＯＳＴＦＴに入
射しないのでリーク電流発生がなく、ＴＦＴ特性の悪化
がない。

【０１９４】また、各画素部周辺に図２０（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。

【０１９５】なお、画素表示部に緑色、青色、赤色の３
色発光層を使用する方法、色変換層を使用する方法、白
色発光層にカラーフィルターを使用する方法のいずれで
も、良好なフルカラーのＥＬ表示装置が実現でき、ま
た、各色発光材料である高分子化合物のスピンコーティ
ング法、又は金属錯体の真空加熱蒸着法においても、長
寿命、高精度、高品質、高信頼性のフルカラー有機ＥＬ
部を生産性良く作成できるので、コストダウンが可能と
なる（以下、同様）。

【０１９６】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図２１の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、ゲート絶縁膜１１８を形成し、この上に
ＭＯＳＴＦＴ１、２のゲート電極１１５をＭｏ−Ｔａ合
金等のスパッタリング成膜とフォトリソグラフィ及びエ
ッチング技術により形成し、またＭＯＳＴＦＴ１のゲー
ト電極に接続されるゲートラインをスパッタリング成膜
とフォトリソグラフィ及びエッチング技術により（以
下、同様）形成する。そして、オーバーコート膜（酸化
シリコン等）１３７を触媒ＣＶＤ等の気相成長法により
（以下、同様）形成後、ＭＯＳＴＦＴ２のソース電極１
２７及びアースラインを形成し、更にオーバーコート膜
（酸化シリコン／窒化シリコン積層膜など）１３６を形
成する。

【０１９７】次いで、図２１の（２）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２の
ゲート部の窓開けを行った後、図２１の（３）に示すよ
うに、１％Ｓｉ入りＡｌのスパッタリングと汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ１
のドレイン電極とＭＯＳＴＦＴ２のゲート電極を１％Ｓ
ｉ入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１
のソース電極と、この電極に接続される１％Ｓｉ入りＡ
ｌからなるソースラインを形成する。そして、オーバー
コート膜（酸化シリコン／フォスフィンシリケートガラ
ス／窒化シリコン積層膜など）１２２を形成し、ＭＯＳ
ＴＦＴ２のドレイン部の窓開けを行い、ＭＯＳＴＦＴ２
のドレイン部と接続した発光部の陰極１３８を形成す
る。

【０１９８】次いで、図２１の（４）に示すように、有
機発光層１３２等及び陽極１３４、１３５を形成する。

【０１９９】なお、上記において、緑色（Ｇ）発光有機
ＥＬ層、青色（Ｂ）発光有機ＥＬ層、赤色（Ｒ）発光有
機ＥＬ層はそれぞれ、１００〜２００ｎｍ厚に形成する
が、これらの有機ＥＬ層は、低分子化合物の場合は真空
加熱蒸着法で形成され、高分子化合物の場合はディッピ
ングコーティング、スピンコーティングなどの塗布法や
インクジェット法によりＲ、Ｇ、Ｂ発光ポリマーを配列
する方法が用いられる。金属錯体の場合は、昇華可能な
材料を真空加熱蒸着法で形成される。

【０２００】有機ＥＬ層には、単層型、二層型、三層型
等があるが、ここでは低分子化合物の三層型の例を示
す。 単層型；陽極／バイポーラー発光層／陰極、 二層型；陽極／ホール輸送層／電子輸送性発光層／陰
極、又は陽極／ホール輸送性発光層／電子輸送層／陰
極、 三層型；陽極／ホール輸送層／発光層／電子輸送層／陰
極、又は陽極／ホール輸送性発光層／キャリアブロック
層／電子輸送性発光層／陰極

【０２０１】なお、図２０（Ｂ）の素子において、有機
発光層の代わりに公知の発光ポリマーを用いれば、パッ
シブマトリクス又はアクティブマトリクス駆動の発光ポ
リマー表示装置（ＬＥＰＤ）として構成することができ
る（以下、同様）。

【０２０２】＜有機ＥＬ素子の構造例II＞図２２
（Ａ）、（Ｂ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８、１３１が形
成されている。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦ
Ｔ２のゲートとはドレイン電極１２８を介して接続され
ていると共に、ＭＯＳＴＦＴ２のドレイン電極１３１と
の間に絶縁膜１３６を介してキャパシタＣが形成され、
かつ、ＭＯＳＴＦＴ２のソース電極１２７は有機ＥＬ素
子の陽極１４４にまで延設されている。

【０２０３】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には陽極を覆うように有機ＥＬ素子の例え
ば緑色有機発光層１３２（又は青色有機発光層１３３、
更には図示しない赤色有機発光層）が形成され、この有
機発光層を覆うように陰極（１層目）１４１が形成さ
れ、更に共通の陰極（２層目）１４２が全面に形成され
ている。

【０２０４】この構造の有機ＥＬ表示部は、有機ＥＬ発
光層が電流駆動用ＭＯＳＴＦＴ２のソースに接続され、
ガラス等の基板１１１の面に被着された陽極１４４を覆
うように有機ＥＬ発光層を形成し、その有機ＥＬ発光層
を覆うように陰極１４１を形成し、全面に陰極１４２を
形成しており、従って、下面発光１３６となる。また、
陰極が有機ＥＬ発光層間及びＭＯＳＴＦＴ上を覆ってい
る。即ち、全面に、例えば緑色発光有機ＥＬ層を真空加
熱蒸着法等により形成した後に、緑色発光有機ＥＬ部を
フォトリソグラフィ及びドライエッチングで形成し、連
続して同様に、青色、赤色発光有機ＥＬ部を形成し、最
後に全面に陰極（電子注入層）１４１をマグネシウム：
銀合金又はアルミニウム：リチウム合金により形成す
る。この全面に更に形成した陰極（電子注入層）で密封
するので、外部から有機ＥＬ層間に湿気が侵入すること
を特に全面被着の陰極１４２により防止して湿気に弱い
有機ＥＬ層の劣化や電極の酸化を防止し、長寿命、高品
質、高信頼性が可能となる（これは、図２０の構造例Ｉ
でも陽極で全面被覆されているため、同様である）。ま
た、陰極１４１及び１４２により放熱効果が高まるの
で、発熱による薄膜の構造変化（融解又は再結晶化）が
低減し、長寿命、高品質、高信頼性が可能となる。しか
も、これによって、高精度、高品質のフルカラーの有機
ＥＬ層を生産性良く作成できるので、コストダウンが可
能となる。

【０２０５】また、各画素部周辺に図２２（Ｃ）のよう
にブラックマスク部（クロム、二酸化クロム等）１４０
を形成すれば、光漏れ（クロストーク等）を防止し、コ
ントラストの向上が図れる。なお、このブラックマスク
部１４０は、酸化シリコン膜１４３（これはゲート絶縁
膜１１８と同時に同一材料で形成してよい。）によって
覆われている。

【０２０６】次に、この有機ＥＬ素子の製造プロセスを
説明すると、まず、図２３の（１）に示すように、上述
した工程を経て多結晶性シリコン膜からなるソース領域
１２０、チャンネル領域１１７及びドレイン領域１２１
を形成した後、触媒ＣＶＤ等の気相成長法によりゲート
絶縁膜１１８を形成し、１％Ｓｉ入りＡｌのスパッタリ
ング成膜及び汎用フォトリソグラフィ及びエッチング技
術によりこの上にＭＯＳＴＦＴ１、２のゲート電極１１
５を形成し、また１％Ｓｉ入りＡｌのスパッタリング成
膜及び汎用フォトリソグラフィ及びエッチング技術によ
りＭＯＳＴＦＴ１のゲート電極に接続されるゲートライ
ンを形成する。そして、触媒ＣＶＤ等の気相成長法によ
りオーバーコート膜（酸化シリコン等）１３７を形成
後、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術によりＭＯＳＴＦ
Ｔ２のドレイン電極１３１及びＶ_ddラインを形成し、更
に触媒ＣＶＤ等の気相成長法によりオーバーコート膜
（酸化シリコン／窒化シリコン積層膜等）１３６を形成
する。

【０２０７】次いで、図２３の（２）に示すように、汎
用フォトリソグラフィ及びエッチング技術によりＭＯＳ
ＴＦＴ１のソース／ドレイン部、ＭＯＳＴＦＴ２のゲー
ト部の窓開けを行った後、図２３の（３）に示すよう
に、１％Ｓｉ入りＡｌのスパッタリング成膜及び汎用フ
ォトリソグラフィ及びエッチング技術により、ＭＯＳＴ
ＦＴ１のドレインとＭＯＳＴＦＴ２のゲートを１％Ｓｉ
入りＡｌ配線１２８で接続し、同時にＭＯＳＴＦＴ１の
ソースに接続される１％Ｓｉ入りＡｌからなるソースラ
インを形成する。そして、オーバーコート膜（酸化シリ
コン／フォスフィンシリケートガラス／窒化シリコン積
層膜など）１２２を形成し、汎用フォトリソグラフィ及
びエッチング技術によりＭＯＳＴＦＴ２のソース部の窓
開けを行い、ＩＴＯ等のスパッタリング及び汎用フォト
リソグラフィ及びエッチング技術によりＭＯＳＴＦＴ２
のソース部と接続した発光部の陽極１４４を形成する。

【０２０８】次いで、図２３の（４）に示すように、上
記のように有機発光層１３２等及び陰極１４１、１４２
を形成する。

【０２０９】なお、以下に述べる有機ＥＬの各層の構成
材料や形成方法は図２２の例に適用されるが、図２０の
例にも同様に適用されてよい。

【０２１０】緑色発光有機ＥＬ層に低分子化合物を用い
る場合は、ガラス基板上の陽極（ホール注入層）である
電流駆動用ＭＯＳＴＦＴのドレイン部とコンタクトした
ＩＴＯ透明電極上に、連続した真空加熱蒸着法により形
成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、緑色発光材料であるトリス（８−ヒドロ
キシキシリノ）Ａｌ錯体（Ａｌｑ）等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。

【０２１１】緑色画素部を形成するには、緑色画素部を
フォトレジストでマスクし、ＣＣｌ ₄ガスのプラズマエ
ッチングにより陰極である電子注入層のアルミニウム：
リチウム合金を除去し、連続して電子輸送層、発光層、
ホール輸送層の低分子系化合物及びフォトレジストを酸
素プラズマエッチングで除去し、緑色画素部を形成す
る。この時に、フォトレジストの下にはアルミニウム：
リチウム合金があるので、フォトレジストがエッチング
されても問題ない。又、この時に、電子輸送層、発光
層、ホール輸送層の低分子系化合物層は、ホール注入層
のＩＴＯ透明電極よりも大きい面積とし、後工程で全面
に形成する陰極の電子注入層（マグネシウム：銀合金）
と電気的ショートしないようにする。

【０２１２】次に、青色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのドレイン部とコンタクト
したＩＴＯ透明電極上に、連続して真空加熱蒸着により
形成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、青色発光材料であるＤＴＶＢｉのような
ジスチリル誘導体等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＴＡＺ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 ここで、銀は有機界面との接着性を増すためにマグネシ
ウム中に１〜１０原子％添加され、リチウムは安定化の
ためにアルミニウム中に濃度は０．５〜１％添加され
る。

【０２１３】青色画素部を形成するには、青色画素部を
フォトレジストでマスクし、ＣＣｌ ₄ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、青色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。

【０２１４】また、赤色発光有機ＥＬ層を低分子化合物
で形成する場合は、ガラス基板上の陽極（ホール注入
層）である電流駆動用ＴＦＴのドレイン部とコンタクト
したＩＴＯ透明電極上に、連続して真空加熱蒸着により
形成する。 １）ホール輸送層は、アミン系化合物（例えば、トリア
リールアミン誘導体、アリールアミンオリゴマー、芳香
族第三アミン等）等 ２）発光層は、赤色発光材料であるＥｕ（Ｅｕ(ＤＢＭ)
₃（Ｐｈｅｎ））等 ３）電子輸送層は、１，３，４−オキサジアゾール誘導
体（ＯＸＤ）、１，２，４−トリアゾール誘導体（ＴＡ
Ｚ）等 ４）陰極である電子注入層は、４ｅＶ以下の仕事関数を
有する材料で作られるのが好ましい。 例えば、１０：１（原子比）のマグネシウム：銀合金の
１０〜３０ｎｍ厚 アルミニウム：リチウム（濃度は０．５〜１％）合金の
１０〜３０ｎｍ厚 銀は有機界面との接着性を増すためにマグネシウム中に
１〜１０原子％添加され、リチウムは安定化のためにア
ルミニウム中に濃度は０．５〜１％添加される。

【０２１５】赤色画素部を形成するには、赤色画素部を
フォトレジストでマスクし、ＣＣｌ ₄ガスのプラズマエ
ッチングで陰極である電子注入層のアルミニウム：リチ
ウム合金を除去し、連続して電子輸送層、発光層、ホー
ル輸送層の低分子系化合物及びフォトレジストを酸素プ
ラズマエッチングで除去し、赤色画素部を形成する。こ
の時に、フォトレジストの下にはアルミニウム：リチウ
ム合金があるので、フォトレジストがエッチングされて
も問題ない。又、この時に、電子輸送層、発光層、ホー
ル輸送層の低分子系化合物層は、ホール注入層のＩＴＯ
透明電極よりも大きい面積とし、後工程で全面に形成す
る陰極の電子注入層（マグネシウム：銀合金）と電気的
ショートしないようにする。

【０２１６】陰極である電子注入層は、４ｅＶ以下の仕
事関数を有する材料で作られるのが好ましい。例えば、
１０：１（原子比）のマグネシウム：銀合金の１０〜３
０ｎｍ厚、又はアルミニウム：リチウム（濃度は０．５
〜１％）合金の１０〜３０ｎｍ厚とする。ここで、銀は
有機界面との接着性を増すためにマグネシウム中に１〜
１０原子％添加され、リチウムは安定化のためにアルミ
ニウム中に濃度は０．５〜１％添加される。なお、スパ
ッタリングで成膜してもよい。

【０２１７】第４の実施の形態 本実施の形態は、本発明を電界放出型（フィールドエミ
ッション）ディスプレイ装置（ＦＥＤ：Field Emission
Display）に適用したものである。以下にその構造例と
製造例を示す。

【０２１８】＜ＦＥＤの構造例Ｉ＞図２４（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例Ｉによれば、
ガラス等の基板１１１上に、本発明に基づいて上述した
方法で形成された高結晶化率、大粒径の多結晶性シリコ
ン膜によって、スイッチング用ＭＯＳＴＦＴ１と電流駆
動用ＭＯＳＴＦＴ２のゲートチャンネル１１７、ソース
領域１２０及びドレイン領域１２１が形成されている。
そして、ゲート絶縁膜１１８上にゲート電極１１５、ソ
ース及びドレイン領域上にソース電極１２７及びドレイ
ン電極１２８が形成されている。ＭＯＳＴＦＴ１のドレ
インとＭＯＳＴＦＴ２のゲートとはドレイン電極１２８
を介して接続されていると共に、ＭＯＳＴＦＴ２のソー
ス電極１２７との間に絶縁膜１３６を介してキャパシタ
Ｃが形成され、かつ、ＭＯＳＴＦＴ２のドレイン領域１
２１はそのままＦＥＤ素子のＦＥＣ（電界放出カソー
ド）にまで延設され、エミッタ領域１５２として機能し
ている。

【０２１９】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶性シリコン膜からなるエミッタ領域１５
２上に電界放出エミッタとなるｎ型多結晶性シリコン膜
１５３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。

【０２２０】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。

【０２２１】この構造のＦＥＣにおいては、ゲート引き
出し電極１５０の開口下には、本発明に基づいて形成さ
れた多結晶性シリコン膜１５２上に成長されたｎ型多結
晶性シリコン膜１５３が露出し、これがそれぞれ電子１
５４を放出する薄膜型のエミッタとして機能する。即
ち、エミッタの下地となる多結晶性シリコン膜１５２
は、大粒径（グレインサイズ数１００ｎｍ以上）のグレ
インからなっているため、これをシードとしてその上に
ｎ型多結晶性シリコン膜１５３を触媒ＣＶＤ等によって
成長させると、この多結晶性シリコン膜１５３はさらに
大きな粒径で成長し、表面が電子放出にとって有利な微
細な凹凸１５８を生じるように形成されるのである。

【０２２２】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。

【０２２３】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、次の（１）、
（２）の利点を得ることができる。

【０２２４】（１）気密容器内にあるガスがエミッタ１
５３から放出された電子により正イオン化されて絶縁層
上にチャージアップし、この正電荷が絶縁層下にあるＭ
ＯＳＴＦＴに不要な反転層を形成し、この反転層からな
る不要な電流経路を介して余分な電流が流れるために、
エミッタ電流の暴走が起きる。しかし、ＭＯＳＴＦＴ上
の絶縁層に金属遮蔽膜１５１を形成してアース電位に落
としているので、チャージアップ防止が可能となり、エ
ミッタ電流の暴走を防止できる。

【０２２５】（２）エミッタ１５３から放出された電子
の衝突により蛍光体１５６が発光するが、この光により
ＭＯＳＴＦＴのゲートチャンネル内に電子、正孔が発生
し、リーク電流となる。しかし、ＭＯＳＴＦＴ上の絶縁
層に金属遮蔽膜１５１が形成されているので、ＭＯＳＴ
ＦＴへの光入射が防止され、ＭＯＳＴＦＴの動作不良は
生じない。

【０２２６】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図２５の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。

【０２２７】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶ_thの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量
でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。

【０２２８】次いで、図２５の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０¹⁵
ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１
０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。

【０２２９】次いで、図２５の（３）に示すように、触
媒ＣＶＤによりエミッタ領域を形成する多結晶性シリコ
ン膜１５２をシードに、モノシランとＰＨ₃等のドーパ
ントを適量比率で混合し、表面に微細凹凸１５８を有
し、ドーパントを例えば５×１０²⁰〜１×１０²¹ａｔｏ
ｍｓ／ｃｃ含有するｎ型多結晶性シリコン膜１５３を１
〜５μｍ厚にエミッタ領域に形成し、同時に他の酸化シ
リコン膜１５９及びガラス基板１１１上にはｎ型アモル
ファスシリコン膜１６０を１〜５μｍ厚に形成する。

【０２３０】次いで、図２５の（４）に示すように、上
述した触媒ＡＨＡ処理時の活性化水素イオンにより、ア
モルファスシリコン膜１６０をエッチング除去し、酸化
シリコン膜１５９のエッチング除去後に触媒ＣＶＤ等に
よりゲート絶縁膜（酸化シリコン膜等）１１８を形成す
る。

【０２３１】次いで、図２６の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＭＯＳＴＦＴ２のソース部窓開け後にスパッ
タリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯ
ＳＴＦＴ２のソース電極１２７及びアースラインを形成
する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオー
バーコート膜（酸化シリコン／窒化シリコン積層膜な
ど）１３６を形成し、ＲＴＡ処理等の１０００℃、１０
〜２０秒のイオン活性化処理を行う。

【０２３２】次いで、図２６の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。

【０２３３】次いで、図２６の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２６の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１５３を露出させ、上述した
触媒ＡＨＡ処理の活性化水素イオンでクリーニングす
る。

【０２３４】＜ＦＥＤの構造例II＞図２７（Ａ）、
（Ｂ）、（Ｃ）に示すように、この構造例IIによれば、
ガラス等の基板１１１上に、上記の構造例Ｉと同様に、
本発明に基づいて上述した方法で形成された高結晶化
率、大粒径の多結晶性シリコン膜によって、スイッチン
グ用ＭＯＳＴＦＴ１と電流駆動用ＭＯＳＴＦＴ２のゲー
トチャンネル１１７、ソース領域１２０及びドレイン領
域１２１が形成されている。そして、ゲート絶縁膜１１
８上にゲート電極１１５、ソース及びドレイン領域上に
ソース電極１２７及びドレイン電極１２８が形成されて
いる。ＭＯＳＴＦＴ１のドレインとＭＯＳＴＦＴ２のゲ
ートとはドレイン電極１２８を介して接続されていると
共に、ＭＯＳＴＦＴ２のソース電極１２７との間に絶縁
膜１３６を介してキャパシタＣが形成され、かつ、ＭＯ
ＳＴＦＴ２のドレイン領域１２１はそのままＦＥＤ素子
のＦＥＣ（電界放出カソード）にまで延設され、エミッ
タ領域１５２として機能している。

【０２３５】各ＭＯＳＴＦＴは絶縁膜１３０で覆われ、
この絶縁膜上には、ＦＥＣのゲート引き出し電極１５０
と同一材料にて同一工程で接地用の金属遮蔽膜１５１が
形成され、各ＭＯＳＴＦＴ上を覆っている。ＦＥＣにお
いては、多結晶シリコン膜からなるエミッタ領域１５２
上に電界放出エミッタとなるｎ型多結晶ダイヤモンド膜
１６３が形成され、更にｍ×ｎ個の各エミッタに区画す
るための開口を有するように、絶縁膜１１８、１３７、
１３６及び１３０がパターニングされ、この上面にはゲ
ート引き出し電極１５０が被着されている。

【０２３６】また、このＦＥＣに対向して、バックメタ
ル１５５付きの蛍光体１５６をアノードとして形成した
ガラス基板等の基板１５７が設けられており、ＦＥＣと
の間は高真空に保持されている。

【０２３７】この構造のＦＥＣは、ゲート引き出し電極
１５０の開口下には、本発明に基づいて形成された多結
晶性シリコン膜１５２上に成長されたｎ型多結晶ダイヤ
モンド膜１６３が露出し、これがそれぞれ電子１５４を
放出する薄膜型のエミッタとして機能する。即ち、エミ
ッタの下地となる多結晶性シリコン膜１５２は、大粒径
（グレインサイズ数１００ｎｍ以上）のグレインからな
っているため、これをシードとしてその上にｎ型多結晶
性ダイヤモンド膜１６３を触媒ＣＶＤ等によって成長さ
せると、この多結晶性ダイヤモンド膜１６３はやはり大
粒径で成長し、表面が電子放出にとって有利な微細な凹
凸１６８を生じるように形成されるのである。

【０２３８】従って、エミッタが薄膜からなる面放出型
であるために、その形成が容易であると共に、エミッタ
性能も安定し、長寿命化が可能となる。

【０２３９】また、すべての能動素子（これには周辺駆
動回路及び画素表示部のＭＯＳＴＦＴとダイオードが含
まれる。）の上部にアース電位の金属遮蔽膜１５１（こ
の金属遮蔽膜は、ゲート引き出し電極１５０と同じ材料
（Ｎｂ、Ｔｉ／Ｍｏ等）、同じ工程で形成すると工程上
都合がよい。）が形成されているので、上述したと同様
に、ＭＯＳＴＦＴ上の絶縁層に金属遮蔽膜１５１を形成
してアース電位に落とし、チャージアップ防止が可能と
なり、エミッタ電流の暴走を防止でき、また、ＭＯＳＴ
ＦＴ上の絶縁層に金属遮蔽膜１５１が形成されているの
で、ＭＯＳＴＦＴへの光入射が防止され、ＭＯＳＴＦＴ
の動作不良は生じない。

【０２４０】次に、このＦＥＤの製造プロセスを説明す
ると、まず、図２８の（１）に示すように、上述した工
程を経て全面に多結晶性シリコン膜１１７を形成した
後、汎用フォトリソグラフィ及びエッチング技術により
ＭＯＳＴＦＴ１とＭＯＳＴＦＴ２及びエミッタ領域にア
イランド化し、プラズマＣＶＤ、触媒ＣＶＤ法等により
全面に保護用酸化シリコン膜１５９を形成する。

【０２４１】次いで、ＭＯＳＴＦＴ１、２のゲートチャ
ンネル不純物濃度の制御によるＶ_thの最適化のために、
イオン注入又はイオンドーピング法により全面にボロン
イオン８３を５×１０¹¹ａｔｏｍｓ／ｃｍ²のドーズ量
でドーピングし、１×１０¹⁷ａｔｏｍｓ／ｃｃのアクセ
プタ濃度に設定する。

【０２４２】次いで、図２８の（２）に示すように、フ
ォトレジスト８２をマスクにして、イオン注入又はイオ
ンドーピング法によりＭＯＳＴＦＴ１、２のソース／ド
レイン部及びエミッタ領域に燐イオン７９を１×１０¹⁵
ａｔｏｍｓ／ｃｍ²のドーズ量でドーピングし、２×１
０²⁰ａｔｏｍｓ／ｃｃのドナー濃度に設定し、ソース領
域１２０、ドレイン領域１２１、エミッタ領域１５２を
それぞれ形成した後、汎用フォトリソグラフィ及びエッ
チング技術によりエミッタ領域の保護用酸化シリコン膜
を除去する。

【０２４３】次いで、図２８の（３）に示すように、触
媒ＣＶＤによりエミッタ領域を形成する多結晶性シリコ
ン膜１５２をシードに、モノシランとメタン（ＣＨ₄）
及びドーパントを適量比率混合し、表面に微細凹凸１６
８を有するｎ型多結晶性ダイヤモンド膜１６３をエミッ
タ領域に形成し、同時に他の酸化シリコン膜１５９及び
ガラス基板１１１上にはｎ型アモルファスダイヤモンド
膜１７０を形成する。

【０２４４】次いで、図２８の（４）に示すように、上
述した触媒ＡＨＡ処理時の活性化水素イオンにより、ア
モルファスダイヤモンド膜１７０をエッチング除去し、
酸化シリコン膜１５９のエッチング除去後に触媒ＣＶＤ
等によりゲート絶縁膜（酸化シリコン膜等）１１８を形
成する。

【０２４５】次いで、図２９の（５）に示すように、ス
パッタリング法によるＭｏ−Ｔａ合金等の耐熱性金属に
よりＭＯＳＴＦＴ１、２のゲート電極１１５、ＭＯＳＴ
ＦＴ１のゲート電極に接続されるゲートラインを形成
し、オーバーコート膜（酸化シリコン膜等）１３７を形
成した後、ＭＯＳＴＦＴ２のソース部窓開け後にスパッ
タリング法によるＭｏ−Ｔａ合金等の耐熱性金属でＭＯ
ＳＴＦＴ２のソース電極１２７及びアースラインを形成
する。更に、プラズマＣＶＤ、触媒ＣＶＤ等によりオー
バーコート膜（酸化シリコン／窒化シリコン積層膜な
ど）１３６を形成し、ＲＴＡ等の１０００℃、１０〜２
０秒のイオン活性化処理を行う。

【０２４６】次いで、図２９の（６）に示すように、Ｍ
ＯＳＴＦＴ１のソース／ドレイン部及びＭＯＳＴＦＴ２
のゲート部の窓開けを行い、ＭＯＳＴＦＴ１のドレイン
とＭＯＳＴＦＴ２のゲートを１％Ｓｉ入りＡｌ配線１２
８で接続し、同時にＭＯＳＴＦＴ１のソース電極とその
ソースに接続されるソースライン１２７を形成する。

【０２４７】次いで、図２９の（７）に示すように、オ
ーバーコート膜（酸化シリコン／フォスフィンシリケー
トガラス／窒化シリコン積層膜など）１３０を形成した
後、ＧＮＤラインの窓開けし、図２６の（８）に示すよ
うに、ゲート引き出し電極１５０や金属遮蔽膜１５１を
Ｎｂ蒸着後のエッチングで形成し、更に電界放出カソー
ド部を窓開けしてエミッタ１６３を露出させ、上述した
触媒ＡＨＡ処理の活性化水素イオンでクリーニングす
る。

【０２４８】なお、上記において、多結晶性ダイヤモン
ド膜１６３を成膜する際、使用する原料ガスとしての炭
素含有化合物は、例えば １）メタン、エタン、プロパン、ブタン等のパラフィン
系炭化水素 ２）アセチレン、アリレン系のアセチレン系炭化水素 ３）エチレン、プロピレン、ブチレン等のオレフィン系
炭化水素 ４）ブタジエン等のジオレフィン系炭化水素 ５）シクロプロパン、シクロブタン、シクロペンタン、
シクロヘキサン等の脂環式炭化水素 ６）シクロブタジエン、ベンゼン、トルエン、キシレ
ン、ナフタリン等の芳香族炭化水素 ７）アセトン、ジエチルケトン、ベンゾフェノン等のケ
トン類 ８）メタノール、エタノール等のアルコール類 ９）トリメチルアミン、トリエチルアミン等のアミン類 １０）グラファイト、石炭、コークス等の炭素原子のみ
からなる物質であってよく、これらは、１種を単独で用
いることもできるし、２種以上を併用することもでき
る。

【０２４９】また、使用可能な不活性ガスは、例えばア
ルゴン、ヘリウム、ネオン、クリプトン、キセノン、ラ
ドンである。ドーパントとしては、例えばホウ素、リチ
ウム、窒素、リン、硫黄、塩素、ひ素、セレン、ベリリ
ウム等を含む化合物又は単体が使用可能であり、そのド
ーピング量は１０²⁰ａｔｏｍｓ／ｃｃ以上であってよ
い。

【０２５０】第５の実施の形態 本実施の形態は、本発明を光電変換装置としての太陽電
池に適用したものである。以下にその製造例を示す。

【０２５１】まず、図３０の（１）に示すように、ステ
ンレス等の金属基板１１１上に、本発明に基づいて上述
した方法で形成された高結晶化率、大粒径の錫又は他の
IV族元素（Ｇｅ、Ｐｂ）の単独又は混合物含有のｎ型多
結晶性シリコン膜７を１００〜２００ｎｍ厚に形成す
る。この多結晶性シリコン膜７には、リン等のｎ型不純
物をＰＨ₃等としてモノシランと共に供給して例えば１
×１０¹⁹〜１×１０²⁰ａｔｏｍｓ／ｃｃ含有させる。

【０２５２】次いで、図３０の（２）に示すように、多
結晶性シリコン膜７上に、これをシードにして触媒ＣＶ
Ｄ等により錫又は他のIV族元素（Ｇｅ、Ｐｂ）の単独又
は混合物含有のｉ型多結晶性シリコン膜１８０、錫又は
他のIV族元素（Ｇｅ、Ｐｂ）の単独又は混合物含有のｐ
型多結晶性シリコン膜１８１等を成長させ、光電変換層
を形成する。

【０２５３】例えば、触媒ＣＶＤにより、モノシランに
水素化錫（ＳｎＨ₄）を適量比率で混合してｉ型の大粒
径の錫含有多結晶性シリコン膜１８０を２〜５μｍ厚に
成長させ、この上に、モノシランにｐ型不純物ボロン
（Ｂ₂Ｈ₆など）と水素化錫（ＳｎＨ₄）を適量比率混合
して、例えば１×１０¹⁹〜１×１０²⁰ａｔｏｍｓ／ｃｃ
含有させたｐ型の大粒径の錫含有多結晶性シリコン膜１
８１を１００〜２００ｎｍ厚に形成する。この時にそれ
ぞれの膜中に錫又は他のIV族元素（Ｇｅ、Ｐｂ）の単独
又は混合物、例えば錫を１×１０¹⁵ａｔｏｍｓ／ｃｃ以
上、好ましくは１×１０¹⁸〜１×１０²⁰ａｔｏｍｓ／ｃ
ｃ含有させることにより、結晶粒界に存在する結晶不整
及び応力を低減させるので、キャリア移動度向上を図る
ことができる。

【０２５４】また、このときに、上述したマルチ触媒Ａ
ＨＡ処理を行ってよい。例えば、触媒ＣＶＤでｐ型の錫
含有多結晶性シリコン膜を２０〜３０ｎｍ厚に成長させ
た後、触媒ＡＨＡ処理を行い、触媒ＣＶＤでｐ型の錫含
有多結晶性シリコン膜を２０〜３０ｎｍ厚に成長させ、
触媒ＡＨＡ処理後、更に触媒ＣＶＤでｐ型の錫含有多結
晶性シリコン膜を２０〜３０ｎｍに成長させた後、触媒
ＡＨＡ処理を行うように、各処理を必要回数繰り返す方
法で成膜してもよい。この方法によって、より大きい粒
径の錫含有多結晶性シリコン膜を形成できる。また、成
膜途中で原料ガス供給量を増加して、高速成膜としても
よい。

【０２５５】次いで、図３０の（３）に示すように、上
記の方法で形成したｎ−ｉ−ｐ接合の大粒径の錫含有多
結晶性シリコン膜の全面に、透明電極１８２を形成す
る。例えば、汎用スパッタリング技術により、無反射コ
ート用のＩＴＯ（Indium Tin Oxide）又はＩＺＯ（Indi
um Zinc Oxide）等の透明電極１８２を１００〜１５０
ｎｍ厚に形成する。そして、この上に、汎用スパッタリ
ング技術により、メタルマスクを用いて、所定領域に銀
等のくし型電極１８３を１００〜１５０ｎｍ厚に形成す
る。

【０２５６】なお、上記の膜は錫又は他のIV族元素を含
有していなくてもよいが、この場合も上記と同様に製造
することができる。

【０２５７】本実施の形態による太陽電池は、本発明に
基づく大粒径の多結晶性シリコン膜によって、高キャリ
ア移動度で変換効率の大きい光電変換薄膜を形成でき、
良好な表面テクスチャ構造と裏面テクスチャ構造が形成
されるので、光封じ込め効果が高く、変換効率の大きい
光電変換薄膜を形成できる。これはまた、太陽電池に限
らず、電子写真用の感光体ドラム等の薄膜光電変換装置
にも有利に利用することができる。

【０２５８】以上に述べた本発明の実施の形態は、本発
明の技術的思想に基づいて種々変形が可能である。

【０２５９】例えば、上述した触媒ＣＶＤ法と触媒ＡＨ
Ａ処理の繰り返し回数や各条件は種々変更してよく、用
いる基板等の材質も上述したものに限定されることはな
い。

【０２６０】また、本発明は、表示部等の内部回路や周
辺駆動回路及び映像信号処理回路及びメモリー等のＭＯ
ＳＴＦＴに好適なものであるが、それ以外にもダイオー
ドなどの素子の能動領域や、抵抗、キャパシタンス（容
量）、配線、インダクタンス等の受動領域を本発明によ
る多結晶性シリコン膜で形成することも可能である。

【０２６１】

【発明の作用効果】本発明は上述したように、水素又は
水素含有ガスと原料ガスを加熱された触媒体に接触さ
せ、これによって生成した反応種を基体上に堆積させ
て、低級結晶性半導体薄膜を気相成長させる工程と、水
素又は水素含有ガスを加熱された触媒体に接触させ、こ
れによって生成した水素系活性種を前記低級結晶性半導
体薄膜に作用させて、前記低級結晶性半導体薄膜の結晶
化を促進するアニールする工程とを繰り返しているの
で、次の（１）〜（４）に示すような顕著な作用効果が
得られる。

【０２６２】（１）加熱された触媒体に水素又は水素含
有ガスと原料ガスを接触させて生成した反応種（堆積種
又はその前駆体及びラジカルイオン）を基体に吹き付け
て低級結晶性半導体薄膜を形成し、この低級結晶性半導
体薄膜に対して、加熱された触媒体による熱分解反応及
び接触分解反応により多量に発生した高温の水素系分
子、水素系原子、活性化水素イオン等の水素系活性種を
吹き付け等で作用させる触媒ＡＨＡ処理を行っているの
で、高温の熱触媒体の輻射熱による加熱も加わって、次
の顕著な効果を示す。

【０２６３】１．上記の水素系活性種のラジカル作用に
より、熱エネルギーが膜に移動して局部的に温度上昇さ
せ、低級結晶性半導体薄膜は、アモルファス成分がエッ
チングされて結晶化が促進され、大粒径の高結晶化率の
多結晶性膜が形成され、かつその結晶粒界に存在する結
晶不整及び内部応力を低減させ、高キャリア移動度、高
品質の多結晶性半導体薄膜を得ることができる。しか
も、例えば多結晶性シリコン上又は膜内にシリコン酸化
物が存在したときに、これと還元反応してＳｉＯ等を生
成して蒸発させるので、その膜上又は膜内のシリコン酸
化物を減少／除去させることができ、高キャリア移動
度、高品質の多結晶性シリコン膜等を得ることができ
る。

【０２６４】そして微結晶シリコン含有アモルファスシ
リコン膜、アモルファスシリコン含有微結晶シリコン膜
などは、その微結晶シリコンをシードとして再結晶化が
促進され、大粒径の多結晶性シリコン膜化する。しか
も、その膜に含有されるアモルファス構造のシリコンが
活性化水素イオン等で還元（エッチング）されるので、
高結晶化率の多結晶性シリコン膜等が形成される。

【０２６５】２．この触媒ＡＨＡ処理時に、低級結晶性
半導体薄膜中に存在するキャリア不純物は高温で活性化
され、各領域において最適なキャリア不純物濃度を得
る。

【０２６６】３．また、活性化水素イオン等によるクリ
ーニング（基板等への吸着ガス及び有機物残渣等の還元
除去）が可能であり、触媒体も酸化劣化し難くなる（な
お、このような効果は、上記の触媒ＣＶＤ時も水素系キ
ャリアガスを用いることから、同様に生じる）。

【０２６７】４．活性化水素イオン等の水素化作用によ
り、多結晶性シリコン膜中の例えばシリコンダングリン
グボンドをなくし、特性が向上する。

【０２６８】（２）こうして触媒ＡＨＡ処理された多結
晶性半導体薄膜上に更に低級結晶性半導体薄膜を気相成
長させる工程を目的とする膜厚となるまで繰り返すの
で、この半導体薄膜は既に触媒ＡＨＡ処理で多結晶化さ
れた下地膜上に多結晶化され易い状態で成長し易くな
り、目的とする高結晶化率、高品質の多結晶性半導体膜
を所定の膜厚で得ることができる。即ち、触媒ＣＶＤと
触媒ＡＨＡ処理を繰り返すマルチ触媒ＡＨＡ処理によ
り、例えば触媒ＣＶＤで成膜された微結晶シリコン膜、
アモルファスシリコン及び微結晶シリコン含有多結晶シ
リコンを触媒ＡＨＡ処理で多結晶性シリコン膜化し、更
にこの多結晶性シリコンをシードとした触媒ＣＶＤで多
結晶性シリコン膜の気相成長、更には触媒ＡＨＡ処理を
繰り返すので、高結晶化率、大粒径の多結晶性シリコン
膜を形成することができる。

【０２６９】（３）この触媒ＣＶＤ及び触媒ＡＨＡ処理
はいずれも、プラズマの発生なしに行えるので、プラズ
マによるダメージがなく、低ストレスの生成膜が得ら
れ、またプラズマＣＶＤ法に比べ、シンプルで安価な装
置を実現できる。

【０２７０】（４）基体温度を低温化してもこの触媒Ｃ
ＶＤ及び触媒ＡＨＡ処理により目的とする良質の多結晶
性半導体膜が得られることから、基体温度を低温化で
き、従って大型で安価な絶縁基板（ガラス基板、耐熱性
樹脂基板等）を使用でき、この点でもコストダウンが可
能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態によるＭＯＳＴＦＴ
の製造プロセスを工程順に示す断面図である。

【図２】同、製造プロセスを工程順に示す断面図であ
る。

【図３】同、製造プロセスを工程順に示す断面図であ
る。

【図４】同、製造プロセスを工程順に示す断面図であ
る。

【図５】同、製造に用いる触媒ＣＶＤ及び触媒ＡＨＡ処
理用の装置の一状態での概略断面図である。

【図６】同、装置の他の状態での概略断面図である。

【図７】同、装置を用いた処理時のガス流量のタイミン
グチャートである。

【図８】同、装置のガス供給系の概略図である。

【図９】同、処理により得られた半導体膜のラマンスペ
クトルを比較して示すグラフである。

【図１０】同、半導体薄膜の結晶化率を比較して示すグ
ラフである。

【図１１】同、触媒体及びこの支持体の純度による膜中
の重金属濃度を比較して示すグラフである。

【図１２】本発明の第２の実施の形態によるＬＣＤの製
造プロセスを工程順に示す断面図である。

【図１３】同、製造プロセスを工程順に示す断面図であ
る。

【図１４】同、製造プロセスを工程順に示す断面図であ
る。

【図１５】同、ＬＣＤの全体の概略レイアウトを示す斜
視図である。

【図１６】同、ＬＣＤの等価回路図である。

【図１７】同、ＬＣＤの他の製造プロセスを工程順に示
す断面図である。

【図１８】同、製造プロセスを工程順に示す断面図であ
る。

【図１９】同、ＬＣＤのＭＯＳＴＦＴを各種示す断面図
である。

【図２０】本発明の第３の実施の形態による有機ＥＬ表
示装置の要部の等価回路図（Ａ）、同要部の拡大断面図
（Ｂ）及び同画素周辺部の断面図（Ｃ）である。

【図２１】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。

【図２２】同、他の有機ＥＬ表示装置の要部の等価回路
図（Ａ）、同要部の拡大断面図（Ｂ）及び同画素周辺部
の断面図（Ｃ）である。

【図２３】同、有機ＥＬ表示装置の製造プロセスを工程
順に示す断面図である。

【図２４】本発明の第４の実施の形態によるＦＥＤの要
部の等価回路図（Ａ）、同要部の拡大断面図（Ｂ）及び
同要部の概略平面図（Ｃ）である。

【図２５】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。

【図２６】同、製造プロセスを工程順に示す断面図であ
る。

【図２７】同、他のＦＥＤの要部の等価回路図（Ａ）、
同要部の拡大断面図（Ｂ）及び同要部の平面図（Ｃ）で
ある。

【図２８】同、ＦＥＤの製造プロセスを工程順に示す断
面図である。

【図２９】同、製造プロセスを工程順に示す断面図であ
る。

【図３０】本発明の第５の実施の形態による太陽電池の
製造プロセスを工程順に示す断面図である。

【符号の説明】

１、６１、９８、１１１、１５７…基板、７、６７…多
結晶性シリコン膜、１４、６７、１１７…チャンネル、
１５、７５、１０２、１０５、１１５…ゲート電極、
８、６８、１０３、１０４、１０６、１１８…ゲート絶
縁膜、２０、２１、８０、８１、１２０、１２１…ｎ⁺
型ソース又はドレイン領域、２４、２５、８４、８５…
ｐ⁺型ソース又はドレイン領域、２７、２８、８６、９
２、１３０、１３６、１３７…絶縁膜、２９、３０、８
７、８８、８９、９０、９１、９３、９７、１２７、１
２８、１３１…電極、４０…原料ガス、４２…シャワー
ヘッド、４４…成膜室、４５…サセプタ、４６…触媒
体、４７…シャッター、４８…触媒体電源、９４、９６
…配向膜、９５…液晶、９９…カラーフィルタ層、１０
０…保護膜、１００’、１４０…ブラックマスク層、１
３２、１３３…有機発光層、１３４、１３５、１４４…
陽極、１３８、１４１、１４２、１７１…陰極、１５０
…ゲート引き出し電極（ゲートライン）、１５１…遮蔽
膜、１５２…エミッタ、１５３…ｎ型多結晶性シリコン
膜、１５５…バックメタル、１５６…蛍光体、１５８、
１６８…微細凹凸、１６３…ｎ型多結晶性ダイヤモンド
膜、１８０…ｉ型多結晶性シリコン膜、１８１…ｐ型多
結晶性シリコン膜、１８２…透明電極、１８３…くし型
電極

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 21/205 Ｈ０１Ｌ 21/205 ５Ｆ０５２ 29/786 Ｈ０５Ｂ 33/10 ５Ｆ１１０ 21/336 33/14 Ａ 31/04 Ｚ Ｈ０５Ｂ 33/10 Ｈ０１Ｌ 29/78 ６２７Ｇ 33/14 31/04 Ｘ Ｆターム(参考） 2H092 GA60 HA04 JA25 JA26 JA46 KA04 KA05 KB22 MA08 MA18 MA27 NA26 NA27 NA29 PA02 PA08 PA09 QA07 3K007 AB00 AB04 AB17 AB18 BB06 CA01 CB01 DA00 DB02 DB03 EB00 FA01 FA03 5C094 AA06 AA08 AA43 AA44 BA03 BA21 BA23 BA27 BA43 CA19 EA04 EA05 EB02 GB10 5F045 AA03 AA18 AB01 AB03 AB04 AB05 AB07 AB33 AC01 AC12 AC16 AC17 AC18 AC19 AD07 AD08 AE05 AE07 BB08 CA05 CA09 CA13 DP05 EF05 HA16 5F051 AA03 CB12 DA03 FA02 FA04 GA02 5F052 AA11 AA18 DA01 DA02 DA03 DB01 DB02 FA19 HA01 JA01 5F110 AA17 AA30 BB01 BB02 BB04 BB05 CC02 CC08 DD02 DD03 DD13 DD14 DD17 EE06 EE09 EE28 EE32 EE44 EE45 FF02 FF03 FF09 FF29 FF30 GG01 GG02 GG13 GG25 GG32 GG33 GG34 GG41 GG44 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL05 HL06 HL23 HM15 NN03 NN23 NN24 NN25 NN35 NN46 NN54 NN72 PP34

Claims (42)

【特許請求の範囲】
1. 【請求項１】 基体上に多結晶性半導体薄膜を形成する
   に際し、 原料ガスを加熱された触媒体に接触させ、これによって
   生成した反応種を基体上に堆積させて、低級結晶性半導
   体薄膜を形成する気相成長工程と、 水素又は水素含有ガスを加熱された触媒体に接触させ、
   これによって生成した活性種を前記低級結晶性半導体薄
   膜に作用させて、前記低級結晶性半導体薄膜の結晶化を
   促進するアニール工程とを繰り返すことによって前記多
   結晶性半導体薄膜を得る、多結晶性半導体薄膜の形成方
   法。
2. 【請求項２】 基体上に多結晶性半導体薄膜を有する半
   導体装置を製造するに際し、 原料ガスを加熱された触媒体に接触させ、これによって
   生成した反応種を基体上に堆積させて、低級結晶性半導
   体薄膜を形成する気相成長工程と、 水素又は水素含有ガスを加熱された触媒体に接触させ、
   これによって生成した活性種を前記低級結晶性半導体薄
   膜に作用させて、前記低級結晶性半導体薄膜の結晶化を
   促進するアニール工程とを繰り返すことによって前記多
   結晶性半導体薄膜を得る、半導体装置の製造方法。
3. 【請求項３】 加熱された前記触媒体に、前記原料ガス
   及び水素系キャリアガスの少なくとも一部を接触させて
   触媒的に分解させ、これによって生成したラジカル、イ
   オン等の反応種を加熱された前記基体上に堆積させて前
   記低級結晶性半導体薄膜を気相成長させた後、前記原料
   ガスの供給を停止し、前記加熱触媒体に前記水素系キャ
   リアガスの少なくとも一部を接触させ、これによって生
   成した高温の水素系分子、水素系原子、活性化水素イオ
   ン等の水素系活性種を前記低級結晶性半導体薄膜に作用
   させて前記アニールを行う、請求項１又は２に記載した
   方法。
4. 【請求項４】 前記気相成長時の水素又は水素含有ガス
   供給量よりも前記アニール時の水素又は水素含有ガス供
   給量を多くする、請求項３に記載した方法。
5. 【請求項５】 タングステン、トリア含有タングステ
   ン、モリブデン、白金、パラジウム、バナジウム、シリ
   コン、アルミナ、金属を付着したセラミックス、及び炭
   化ケイ素からなる群より選ばれた少なくとも１種の材料
   によって、前記触媒体を形成する、請求項１又は２に記
   載した方法。
6. 【請求項６】 前記触媒体及びこれを支持する支持体の
   純度を９９．９９ｗｔ％以上、好ましくは９９．９９９
   ｗｔ％又はそれ以上とする、請求項１又は２に記載した
   方法。
7. 【請求項７】 前記低級結晶性半導体薄膜が微結晶シリ
   コン含有アモルファスシリコン膜、微結晶シリコン（ア
   モルファスシリコン含有微結晶シリコン）膜、アモルフ
   ァスシリコン及び微結晶シリコン含有多結晶シリコン
   膜、微結晶ゲルマニウム含有アモルファスゲルマニウム
   膜、微結晶ゲルマニウム（アモルファスゲルマニウム含
   有微結晶ゲルマニウム）膜、アモルファスゲルマニウム
   及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、又
   はＳｉ_xＧｅ_1-x（０＜ｘ＜１）で示されるアモルファス
   シリコンゲルマニウム膜からなり、かつ、前記水素又は
   水素含有ガスが水素又は水素と不活性なガスとの混合ガ
   スからなる、請求項１又は２に記載した方法。
8. 【請求項８】 前記低級結晶性半導体薄膜に錫等のIV族
   元素の少なくとも１種を適量含有させ、この状態で前記
   アニール工程を行う、請求項７に記載した方法。
9. 【請求項９】 前記多結晶性半導体薄膜によって、薄膜
   絶縁ゲート型電界効果トランジスタのチャンネル、ソー
   ス及びドレイン領域、又は配線、抵抗、容量又は電子放
   出体等を形成する、請求項１又は２に記載した方法。
10. 【請求項１０】 前記チャンネル、ソース及びドレイン
    領域の形成後に、これらの領域に対し、水素又は水素含
    有ガスを加熱された触媒体に接触させることによって生
    成した活性種を作用させる、請求項９に記載した方法。
11. 【請求項１１】 前記多結晶性半導体薄膜内において内
    部から外部に向って結晶粒径を小さくして高密度化する
    か、或いはアモルファス半導体膜又は微粒径層とアモル
    ファス半導体膜で前記多結晶性半導体薄膜を被覆する、
    請求項１又は２に記載した方法。
12. 【請求項１２】 前記微粒径層又は前記アモルファス半
    導体膜を除去し、大粒径層（前記多結晶性半導体薄膜）
    とコンタクトしたソース、ドレイン電極を形成する、請
    求項１１に記載した方法。
13. 【請求項１３】 シリコン半導体装置、シリコン半導体
    集積回路装置、シリコン−ゲルマニウム半導体装置、シ
    リコン−ゲルマニウム半導体集積回路装置、化合物半導
    体装置、化合物半導体集積回路装置、炭化ケイ素半導体
    装置、炭化ケイ素半導体集積回路装置、液晶表示装置、
    有機又は無機エレクトロルミネセンス表示装置、フィー
    ルドエミッションディスプレイ（ＦＥＤ）装置、発光ポ
    リマー表示装置、発光ダイオード表示装置、ＣＣＤエリ
    ア／リニアセンサ装置、ＭＯＳセンサ装置、太陽電池装
    置用の薄膜を製造する、請求項１又は２に記載した方
    法。
14. 【請求項１４】 内部回路及び周辺回路を有する半導体
    装置、固体撮像装置、電気光学装置等の製造に際し、こ
    れらの少なくとも一部を構成する薄膜絶縁ゲート型電界
    効果トランジスタのチャンネル、ソース及びドレイン領
    域を前記多結晶性半導体薄膜によって形成する、請求項
    １３に記載した方法。
15. 【請求項１５】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、前記薄膜絶縁ゲート型電
    界効果トランジスタのドレイン又はソースと接続された
    陰極又は陽極を有する、請求項１４に記載した方法。
16. 【請求項１６】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上も前記陰極が覆い、或いは前記
    各色用の有機又は無機エレクトロルミネセンス層の各層
    上及び各層間の全面に前記陰極又は陽極が被着されてい
    る装置を製造する、請求項１５に記載した方法。
17. 【請求項１７】 前記各色用の前記有機又は無機エレク
    トロルミネセンス層間にブラックマスク層を形成する、
    請求項１５に記載した方法。
18. 【請求項１８】 フィールドエミッションディスプレイ
    装置のエミッタを、前記多結晶性半導体薄膜を介して前
    記薄膜絶縁ゲート型電界効果トランジスタのドレインに
    接続すると共に前記多結晶性半導体薄膜上に成長された
    ｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜によ
    って形成する、請求項１４に記載した方法。
19. 【請求項１９】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上にアース電位の遮蔽膜を形成す
    る、請求項１８に記載した方法。
20. 【請求項２０】 前記遮蔽膜を前記フィールドエミッシ
    ョンディスプレイ装置のゲート引き出し電極と同一材料
    で同一工程により形成する、請求項１９に記載した方
    法。
21. 【請求項２１】 基体上に多結晶性半導体薄膜を形成す
    るための装置であって、 原料ガス供給手段と、 水素又は水素含有ガス供給手段と、 触媒体と、 触媒体加熱手段と、 基体加熱手段と、 前記原料ガスを加熱された前記触媒体に接触させて生成
    した反応種を前記基体上に堆積させることにより低級結
    晶性半導体薄膜を形成する気相成長工程と、前記水素又
    は水素含有ガスを加熱された前記触媒体に接触させて生
    成した活性種を前記低級結晶性半導体薄膜に作用させる
    ことにより前記低級結晶性半導体薄膜の結晶化を促進す
    るアニール工程とを交互に行うために、前記原料ガス供
    給手段と前記水素又は水素含有ガス供給手段とを制御す
    る制御手段とを有する、多結晶性半導体薄膜の形成装
    置。
22. 【請求項２２】 基体上に多結晶性半導体薄膜を有する
    半導体装置を製造するための装置であって、 原料ガス供給手段と、 水素又は水素含有ガス供給手段と、 触媒体と、 触媒体加熱手段と、 基体加熱手段と、 前記原料ガスを加熱された前記触媒体に接触させて生成
    した反応種を前記基体上に堆積させることにより低級結
    晶性半導体薄膜を形成する気相成長工程と、前記水素又
    は水素含有ガスを加熱された前記触媒体に接触させて生
    成した活性種を前記低級結晶性半導体薄膜に作用させる
    ことにより前記低級結晶性半導体薄膜の結晶化を促進す
    るアニール工程とを交互に行うために、前記原料ガス供
    給手段と前記水素又は水素含有ガス供給手段とを制御す
    る制御手段とを有する半導体装置の製造装置。
23. 【請求項２３】 前記気相成長時の水素又は水素含有ガ
    ス供給量よりも前記アニール時の水素又は水素含有ガス
    供給量が多くされる、請求項２１又は２２に記載した装
    置。
24. 【請求項２４】 タングステン、トリア含有タングステ
    ン、モリブデン、白金、パラジウム、バナジウム、シリ
    コン、アルミナ、金属を付着したセラミックス、及び炭
    化ケイ素からなる群より選ばれた少なくとも１種の材料
    によって、前記触媒体が形成されている、請求項２１又
    は２２に記載した装置。
25. 【請求項２５】 前記触媒体及びこれを支持する支持体
    の純度が９９．９９ｗｔ％以上、好ましくは９９．９９
    ９ｗｔ％又はそれ以上である、請求項２１又は２２に記
    載した装置。
26. 【請求項２６】 前記低級結晶性半導体薄膜が微結晶シ
    リコン含有アモルファスシリコン膜、微結晶シリコン
    （アモルファスシリコン含有微結晶シリコン）膜、アモ
    ルファスシリコン及び微結晶シリコン含有多結晶シリコ
    ン膜、微結晶ゲルマニウム含有アモルファスゲルマニウ
    ム膜、微結晶ゲルマニウム（アモルファスゲルマニウム
    含有微結晶ゲルマニウム）膜、アモルファスゲルマニウ
    ム及び微結晶ゲルマニウム含有多結晶ゲルマニウム膜、
    又はＳｉ_xＧｅ_1-x（０＜ｘ＜１）で示されるアモルファ
    スシリコンゲルマニウム膜からなり、かつ、前記水素又
    は水素含有ガスが水素又は水素と不活性なガスとの混合
    ガスからなる、請求項２１又は２２に記載した装置。
27. 【請求項２７】 前記低級結晶性半導体薄膜に錫等のIV
    族元素の少なくとも１種を適量含有させ、この状態で前
    記アニールが行われる、請求項２６に記載した装置。
28. 【請求項２８】 前記多結晶性半導体薄膜によって、薄
    膜絶縁ゲート型電界効果トランジスタのチャンネル、ソ
    ース及びドレイン領域、又は配線、抵抗、容量又は電子
    放出体等を形成する、請求項２１又は２２に記載した装
    置。
29. 【請求項２９】 前記チャンネル、ソース及びドレイン
    領域の形成後に、これらの領域に対し、水素又は水素含
    有ガスを加熱された触媒体に接触させることによって生
    成した活性種を作用させる、請求項２８に記載した装
    置。
30. 【請求項３０】 シリコン半導体装置、シリコン半導体
    集積回路装置、シリコン−ゲルマニウム半導体装置、シ
    リコン−ゲルマニウム半導体集積回路装置、化合物半導
    体装置、化合物半導体集積回路装置、炭化ケイ素半導体
    装置、炭化ケイ素半導体集積回路装置、液晶表示装置、
    有機又は無機エレクトロルミネセンス表示装置、フィー
    ルドエミッションディスプレイ（ＦＥＤ）装置、発光ポ
    リマー表示装置、発光ダイオード表示装置、ＣＣＤエリ
    ア／リニアセンサ装置、ＭＯＳセンサ装置、太陽電池装
    置用の薄膜を製造する、請求項２１又は２２に記載した
    装置。
31. 【請求項３１】 内部回路及び周辺回路を有する半導体
    装置、固体撮像装置、電気光学装置等の製造に際し、こ
    れらの少なくとも一部を構成する薄膜絶縁ゲート型電界
    効果トランジスタのチャンネル、ソース及びドレイン領
    域を前記多結晶性半導体薄膜によって形成する、請求項
    ３０に記載した装置。
32. 【請求項３２】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、前記薄膜絶縁ゲート型電
    界効果トランジスタのドレイン又はソースと接続された
    陰極又は陽極を有する装置を製造する、請求項３１に記
    載した装置。
33. 【請求項３３】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上も前記陰極が覆い、或いは前記
    各色用のエレクトロルミネセンス層の各層上及び各層間
    の全面に前記陰極又は陽極が被着されている装置を製造
    する、請求項３２に記載した装置。
34. 【請求項３４】 前記各色用のエレクトロルミネセンス
    層間にブラックマスク層を形成する、請求項３２に記載
    した装置。
35. 【請求項３５】 フィールドエミッションディスプレイ
    装置のエミッタを、前記多結晶性半導体薄膜を介して前
    記薄膜絶縁ゲート型電界効果トランジスタのドレインに
    接続すると共に前記多結晶性半導体薄膜上に成長された
    ｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜によ
    って形成する、請求項３１に記載した装置。
36. 【請求項３６】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上にアース電位の遮蔽膜を形成す
    る、請求項３５に記載した装置。
37. 【請求項３７】 前記遮蔽膜を前記フィールドエミッシ
    ョンディスプレイ装置のゲート引き出し電極と同一材料
    で同一工程により形成する、請求項３６に記載した装
    置。
38. 【請求項３８】 各色用の有機又は無機エレクトロルミ
    ネセンス層の下層にそれぞれ、請求項１又は２に記載し
    た多結晶性半導体薄膜からなる薄膜絶縁ゲート型電界効
    果トランジスタのドレイン又はソースと接続された陰極
    又は陽極を有し、前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上も前記陰極が覆い、或いは前記
    各色用の有機又は無機エレクトロルミネセンス層の各層
    上及び各層間の全面に前記陰極又は陽極が被着されてい
    る電気光学装置。
39. 【請求項３９】 前記各色用の前記有機又は無機エレク
    トロルミネセンス層間にブラックマスク層が形成されて
    いる、請求項３８に記載した電気光学装置。
40. 【請求項４０】 フィールドエミッションディスプレイ
    （ＦＥＤ）のエミッタが、請求項１又は２に記載した多
    結晶性半導体薄膜からなる薄膜絶縁ゲート型電界効果ト
    ランジスタのドレインに前記多結晶性半導体薄膜を介し
    て接続されると共に前記多結晶性半導体薄膜上に成長さ
    れたｎ型多結晶性半導体膜又は多結晶性ダイヤモンド膜
    によって形成されている電気光学装置。
41. 【請求項４１】 前記薄膜絶縁ゲート型電界効果トラン
    ジスタを含む能動素子上にアース電位の遮蔽膜が形成さ
    れている、請求項４０に記載した電気光学装置。
42. 【請求項４２】 前記遮蔽膜が前記フィールドエミッシ
    ョンディスプレイ装置のゲート引き出し電極と同一材料
    で同一工程により形成される、請求項４１に記載した電
    気光学装置。