JP2002151692A

JP2002151692A - 半導体装置の製造方法

Info

Publication number: JP2002151692A
Application number: JP2000339337A
Authority: JP
Inventors: Haruo Nakazawa; 治雄中澤
Original assignee: Fuji Electric Co Ltd
Current assignee: Fuji Electric Co Ltd
Priority date: 2000-11-07
Filing date: 2000-11-07
Publication date: 2002-05-24
Anticipated expiration: 2020-11-07
Also published as: JP4887559B2

Abstract

(57)【要約】【課題】ウエハの反り量を小さく抑制し、高い生産性に
より、低コスト化できる半導体装置の製造方法を提供す
る。【解決手段】ウエハ１の表面側の周辺部４に、金属膜５
を形成することで、裏面金属膜１９を形成した後のウエ
ハ１の反り量を小さくする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、絶縁ゲート型パ
イポーラトランジスタ（ＩＧＢＴ）等の半導体装置の製
造方法に関する。

【０００２】

【従来の技術】ＩＧＢＴ（ＩｎｓｕｌａｔｅｄＧａｔ
ｅＢｉｐｏｌｏｒＴｒａｎｓｉｓｔｏｒ）は、ＭＯ
ＳＦＥＴの高速スイッチング性および電圧駆動特性と、
バイポーラ・トランジスタの低オン電圧特性を併せ持つ
半導体装置である。ＩＧＢＴは、汎用インバータ、ＡＣ
サーボや無停電電源（ＵＰＳ）およびスイッチング電源
などの産業分野をはじめ、電子レンジ、炊飯器およびス
トロボなどの民生機器分野への応用が拡大してきてい
る。さらに、次世代ＩＧＢＴの開発も進んでおり、新し
いコンセプトの素子構造をしたＩＧＢＴの開発により、
さらに低オン電圧のＩＧＢＴが開発され、応用装置の低
損失化や高効率化が図られている。

【０００３】ＩＧＢＴの構造には、エピタキシャル結晶
を用いたパンチスルー型、ＦＺ結晶を用いたノンパンチ
スルー型、そしてＦＺ結晶を用いたパンチスルー型であ
るフィールドストップ型等がある。現在量産されている
ＩＧＢＴは、一部のオーディオ・パワー・アンプ用で、
コンプリメンタリーに用いられるｐチャネル型を除い
て、ほぼすべて、ｎチャネル型の縦型二重拡散構造（ｎ
−ＤＭＯＳ型構造）となっている。つぎに、ｎチャネル
型ＩＧＢＴで、前記の３つの型の構造について説明す
る。

【０００４】図１５は、エピタキシャル基板を用いたパ
ンチスルー型のＩＧＢＴのセル部の要部断面図である。
ｐ⁺基板２０１と、このｐ⁺基板２０１上にエピタキシ
ャル成長させて、バッファ層７０と、活性層であるｎ^-
層７１を形成する。このバッファ層７０とｎ^-層７１が
エピタキシャル成長層２０２であり、ｐ⁺基板２０１と
このエピタキシャル成長層２０２を含めて半導体基板２
００となる。この半導体基板２００はエピタクシャル基
板とも言われる。また、厚いｐ⁺基板２０１は、ＩＧＢ
Ｔのコレクタ層１８となる。この半導体基板１００のｎ
^-層７１の表面層にｐウエル領域１１を形成し、このｐ
ウエル領域１１の表面層にｎ⁺エミッタ領域１２を形成
する。ｎ⁺エミッタ領域１２とｎ^-層７１に挟まれたｐ
ウエル領域１１上とｎ^-層７１上にゲート絶縁膜１３を
介してゲート電極１４を形成し、ゲート電極１４上に層
間絶縁膜１５を形成し、その上にエミッタ電極１７を形
成する。また、コレクタ領域１８であるｐ⁺基板２０１
上に、コレクタ電極となる裏面金属膜１９を形成する。
図示しないが、このようにして形成された半導体チップ
に表面保護処理を施し、パッケージに収納して、パンチ
スルー型のＩＧＢＴが完成する。

【０００５】このパンチスルー型のＩＧＢＴでは、コレ
クタ電極である裏面金属膜１９にプラス、エミッタ電極
１７にマイナスの定格電圧を印加したときに、ｎ^-層７
１内に広がった空乏層が、ｎ⁺バッファ層７０に到達す
るよう設計されている。この構造がＩＧＢＴでは主流の
構造である。耐圧６００ＶのＩＧＢＴでは、ｎ^-層７１
は、厚さ１００μｍ程度で十分であるが、ｐ⁺基板２０
１を含む半導体基板２００の厚さは３００〜４００μｍ
になり、ｐ⁺基板２０１の厚みが、オン電圧特性を改善
する上で律則となり、また、エピタキシャル成長という
高価な結晶を用いるために、ＩＧＢＴの低コスト化の律
則となっていた。

【０００６】これを打破するために、エピタキシャル基
板を用いずに、安価なＦＺ結晶を用いて低コスト化を図
り、さらに、低ドーズ量で厚みの薄いｐ⁺コレクタ領域
を形成したＩＧＢＴが開発された。このＩＧＢＴには、
ｎ^-層に広がった空乏層がｐ ⁺コレクタ領域に到達しな
いノンパンチスルー型と、バッファ層を設け、ｎ^-層に
広がった空乏層がバッファ層に到達するフィールドスト
ップ型がある。

【０００７】図１６は、ノンパンチスルー型のＩＧＢＴ
の断面構造である。ＦＺ結晶の半導体基板３００の表面
側にｐウエル領域１１、ｎ⁺エミッタ領域１２、ゲート
絶縁膜１３、ゲート電極１４、層間絶縁膜１５およびエ
ミッタ電極１７を形成し、裏面側にｐ⁺コレクタ領域１
８およびコレクタ電極となる裏面金属膜１９を形成す
る。ｐウエル領域１１とｐ⁺コレクタ領域１８が形成さ
れない半導体基板３００がｎ^-層７２となる。

【０００８】このノンパンチスルー型のＩＧＢＴでは、
コレクタ電極である裏面金属膜１９にプラス、エミッタ
電極１７にマイナスの定格電圧を印加したとき、ｎ^-層
７２に広がった空乏層が、ｐ⁺コレクタ領域１８に到達
しないように設計されている。このノンパンチスルー型
のＩＧＢＴのｐ⁺コレクタ領域１８は、低ドーズ量で厚
みが薄い層であり、図１５のエピタキシャル基板を用い
たパンチスルー型のＩＧＢＴよりも大幅に薄くなる。ま
た、この構造では、ｐ⁺コレクタ層１８の厚さと不純物
濃度を制御することで、正孔の注入率を制御できるの
で、ライフタイムキラーの導入なしでも、高速スイッチ
ング特性が得られる。しかし、ｎ^-層７２の厚さは、バ
ッファ層で空乏層の伸びを停止させる構造のパンチスル
ー型に比べて厚くなるので、オン電圧は、やや高い値と
なる。しかし、高価なエピタキシャル基板を用いずに、
安価なＦＺ結晶を用いるため、ＩＧＢＴの低コスト化を
図ることができる。

【０００９】図１７は、フィールドストップ型のＩＧＢ
Ｔの断面構造である。基本構造は、図１５のパンチスル
ー型ＩＧＢＴと同じあるが、高価なエピタキシャル基板
を用いずに、安価なＦＺ基板を用いて、半導体基板４０
０の厚さをバックラップにより１５０〜２００μｍとし
ている。図１５のパンチスルー型と同じくｎ^-層７３の
厚みは、６００Ｖ耐圧では１００μｍ程度にしてあり、
定格電圧で、ｎ^-層７３内に形成された空乏層がｎ⁺バ
ッファ層７０に到達するように設計されている。

【００１０】前記したように、ｐ⁺コレクタ領域７０
は、低ドーズ量の拡散深さが浅いｐ⁺拡散層で形成さ
れ、正孔の注入を抑制した、低注入コレクタ領域となっ
ている。これにより、ノンパンチスルー型の場合と同様
にライフタイムキラーの導入は不要である。また、ｎ^-
層７３の厚みをノンパンチスルー型のＩＧＢＴと比べ
て、薄くできるため、オン電圧とスイッチング特性のト
レードオフは、ノンパンチスルー型に比べて改善され
る。

【００１１】さらに、オン電圧の低減を目的として、図
示しないが、半導体基板４００の表面層に、狭くて深い
トレンチ溝を形成し、そのトレンチ溝の表面にゲート絶
縁膜を形成し、このトレンチ溝にポリシリコン等を充填
して、トレンチＭＯＳゲート構造を形成すると、オン電
圧とスイッチング特性のトレードオフは一層改善され
る。

【００１２】しかし、これらのＦＺ結晶を用いた薄層基
板の、ノンパンチスルー型もしくはフィールドストップ
型のＩＧＢＴを実現するためには、半導体基板を薄くす
るために、裏面を研削するバックラップや裏面からのイ
オン注入とその後の熱処理等が必須になるため、製造プ
ロセス上の技術的課題が多い。図１８から図２５は、従
来のノンラッチアップ型の薄膜基板のＩＧＢＴの製造方
法で、工程順に示した要部工程断面図である。ここで、
図１９は、図１８の平面図のＸ−Ｘ線で切断した要部工
程断面図である。

【００１３】まず、６７５μｍ程度の厚さのＦＺ基板で
ある半導体基材５００を用いて、その表面側に、成膜工
程、フォトリソグラフィ工程、不純物導入のためのイオ
ン注入工程等を順に行って、ウエハ８１ａに、ｐウエル
領域１１、ｎ⁺エミッタ領域１２、ゲート絶縁膜１３、
ゲート電極１４、層間絶縁膜１５、耐圧構造部の絶縁膜
１６およびエミッタ電極１７を形成し、その上に、ウエ
ハ８１ａを保護するためのレジスト膜８０を２μｍ程度
の厚さで形成する（図１８、図１９）。尚、図１８の四
角形は半導体素子８２であり、その他の領域は素子分離
領域８３である。

【００１４】つぎに、半導体基材５００の裏面を、裏面
からの深さが５２５μｍである研削線８４までバックラ
ップし、半導体基材５００を、厚み１５０μｍのウエハ
８１とする（図２０）。つぎに、ウエハ８１の裏面から
ｐ型の不純物８７をイオン注入８６で導入する（図２
１）。

【００１５】つぎに、レジスト膜８０を灰化して除去す
る（図２２）。つぎに、アニール（裏面アニールという
熱処理）してｐ⁺コレクタ領域１８を形成する（図２
３）。つぎに、Ｎｉを３μｍ程度の厚さに蒸着して、コ
レクタ電極となる裏面金属膜１９を形成する（図２
４）。

【００１６】つぎに、図示しないウエハ−チェック等に
より各半導体素子８２の電気的特性チェックを行う。つ
ぎに、素子分離領域８３の切断領域２０を、ウエハ切断
機であるダイシングソー９１で矢印９２に沿って切断
（ダイシング）して、半導体チップ５００とする（図２
５（ａ）、（ｂ））。この半導体チップ５００を表面保
護処理し、パッケージに収納して、ノンパッンチスルー
型の薄膜基板のＩＧＢＴが完成する。

【００１７】

【発明が解決しようとする課題】図２６は、図２４の工
程を終えた後のウエハ８１の曲がり状態を示す図であ
る。ウエハ８１は、裏面金属膜１９を形成することで、
裏面金属膜１９側が凹型になるように大きく反る。これ
は、蒸着で裏面金属膜１９を形成しているときのウエハ
８１と裏面金属膜１９の温度が室温より高く、室温に戻
ったときに、熱膨張係数の大きい裏面金属膜１９が、ウ
エハ８１より大きく縮むためである。

【００１８】つぎに、図１８から図２４の各工程でのウ
エハ８１の反り量Ｌを測定した結果について説明する。
図２７は、従来品Ｄ（従来ウエハ）で、各製造工程と反
り量を測定結果を示す図である。ウエハの直径は６イン
チである。図中の横軸は工程Ｎｏであり、工程０は、図
１９のレジスト膜８０を被覆する前の工程、工程１は図
１９の工程、工程２は図２０の工程、工程３は図２１の
工程、工程４は図２２の工程、工程５は２３の工程、工
程６は図２４の工程である。また、縦軸の＋はウエハ８
１の表面側が凹型に反る場合で、−はウエハの裏面側が
凹型に反る場合である。

【００１９】工程２のバックラップ後には、＋１．４ｍ
ｍの反り量である。工程４のレジスト灰化により、反り
は緩和されるが、工程５の裏面アニールにより、反り量
は＋２．１ｍｍに増大する。そして、工程６の裏面金属
膜１９を蒸着で形成すると、反りは反転して、ウエハ８
１の裏面側が凹型となり、反り量は−３．１ｍｍとな
る。

【００２０】このように、工程６の裏面金属膜１９をウ
エハ８１の裏面に蒸着した後、図２６のようにウエハ８
１が裏面側で凹型に大きく反ってしまう。この反り量が
大きくなるとウエハ８１が割れてしまう。また、割れな
い場合でも、反り量が大きいために、次工程のダイシン
グ工程が行ないずらくなり、生産性が低下し、製造コス
トが高くなるという問題が生じる。さらに、ダイシング
後の半導体チップ５００の形状が歪み、ＩＧＢＴの正規
の特性が得られなくなる場合もある。

【００２１】この発明の目的は、前記の課題を解決し
て、ウエハの反り量を小さく抑制し、高い生産性によ
り、低コスト化できる半導体装置の製造方法を提供する
ことである。

【００２２】

【課題を解決するための手段】前記の目的を達成するた
めに、複数の半導体素子と、該半導体素子を分離する素
子分離領域とを有する半導体ウエハで、該半導体ウエハ
の裏面側に、前記半導体素子の裏面電極となる第１金属
膜が形成され、前記半導体ウエハが前記素子分離領域で
切断されて、形成される半導体装置の製造方法におい
て、半導体ウエハに、複数の半導体素子が形成される工
程と、前記半導体ウエハの表面側の素子分離領域に前記
半導体ウエハより熱膨張係数が大きい薄膜が形成される
工程と、前記半導体ウエハの裏面側に第１金属膜が形成
される工程と、前記半導体ウエハが前記素子分離領域で
切断される工程とを含む製造方法とする。

【００２３】また、前記薄膜が素子分離領域に選択的に
形成されるとよい。また、前記薄膜が、第２金属膜であ
るとよい。また、前記薄膜が、樹脂膜であるとよい。ま
た、前記第２金属膜が、前記第１金属膜と同じ材料から
なるものであるとよい。

【００２４】また、半導体ウエハに、複数の半導体素子
が形成される工程と、前記半導体ウエハの裏面側の素子
分離領域の第１金属膜が除去される工程と、前記半導体
ウエハが前記素子分離領域で切断される工程とを含む製
造方法とするとよい。前記素子分離領域の第１金属膜が
選択的に除去されるとよい。前記のように、第１金属膜
を形成する前に、ウエハの表面側の素子分離領域に、ウ
エハの熱膨張係数より大きい膜を形成することで、第１
金属膜を形成した後のウエハの反り量を小さくできる。
これは、第１金属膜がウエハより熱膨張係数が大きいが
ために生ずる反りを、反対側の分離領域にもウエハより
も熱膨張係数の大きい薄膜を形成することで、相殺し、
小さくするものである。また、ウエハの裏面側の素子分
離領域の第１金属膜を除去することで、ウエハの反り量
を小さくすることができる。

【００２５】このように、ウエハの反り量を小さくする
ことで、その後の、ウエハチェック、ダイシング作業を
スムースに進め、高い生産性で低コストの半導体装置を
製造することができる。

【００２６】

【発明の実施の形態】図１から図３は、この発明の第１
実施例の半導体装置の製造方法で、工程順に示した要部
工程断面図である。図１において、同図（ａ）は平面
図、同図（ｂ）は同図（ａ）のＸ−Ｘ線で切断した要部
工程断面図である。ここでは、ウエハの導電型をｎ型と
するが、ｐ型であっても構わない。その場合は、各領域
の導電型は逆になる。

【００２７】従来の図２３に相当する工程が終了したウ
エハ１の表面側の周辺部４に、Ｎｉなどの金属膜５を
０．８μｍ程度の膜厚で、蒸着により形成する。尚、図
中の符号で、２はウエハ１に形成された半導体素子、３
は半導体素子２が形成されない素子分離領域、１１はｐ
ウエル領域、１２はｎ⁺エミッタ領域、１３はゲート絶
縁膜、１４はゲート電極、１５は層間絶縁膜、１６は耐
圧構造部の絶縁膜、１７はエミッタ電極、１８はｐ⁺コ
レクタ領域、１００は半導体基板である（図１）。

【００２８】つぎに、ウエハ１の裏面全面にＮｉなどを
３μｍ程度の膜厚に蒸着し、コレクタ電極となる裏面金
属膜１９を形成する（図２）。つぎに、図示しないウエ
ハ−チェック等により各半導体素子２の電気的特性チェ
ックを行う。つぎに、図２のウエハ１の切断領域２０
を、図示しないダイシングソー９１で切断して、半導体
チップ２００を形成する（図３）。

【００２９】この半導体チップ２００を、図示しない表
面保護処理をして、パッケージに収納して半導体装置
（ノンパンチスルー型で薄膜基板のＩＧＢＴ）が完成す
る。図４は、ウエハの表面に形成する金属膜の別の形成
パターンである。図１の金属膜５に相当する金属膜２２
を形成する領域は、素子分離領域３のうち、ウエハ１を
左右・上下に、対称に分ける十字領域３ａである。

【００３０】図５は、ウエハの表面に形成する金属膜の
別の形成パターンである。半導体素子２が形成されない
素子分離領域３の４つのコーナー部に、図１の金属膜５
に相当する金属膜２３を形成する。図６は、ウエハの表
面に形成する金属膜の別の形成パターンである。半導体
素子２が形成されない素子分離領域３の全面に、図１の
金属膜５に相当する金属膜２４を形成する。

【００３１】図１、図４、図５および図６のように、裏
面金属膜１９を形成する前に、素子分離領域３の表面
に、Ｎｉなどの金属膜５、２２、２３、２４を形成する
ことで、裏面金属膜１９を形成した後のウエハ１の反り
量を小さくできる。これは、前記したように、金属膜
５、２２、２３、２４を蒸着などで形成する場合、ウエ
ハ１と金属膜５、２２、２３、２４の温度は、室温より
高い状態にあり、室温に戻した場合に、熱膨張係数の大
きい金属膜５、２２、２３、２４の縮みがウエハ１より
大きいために、金属膜５、２２、２３、２４を被覆した
側、つまり、ウエハ１の表面側が、凹型になるように、
ウエハ１は反ることになる。その状態で、ウエハ１の裏
面側に裏面金属膜１９を形成すると、前記の凹型を打ち
消して、裏面側が凹型となる。しかし、当然、金属膜
５、２２、２３、２４を表面側に形成しない従来ウエハ
８１よりも、ウエハ１の裏面側が凹型に反る反り量は小
さくなる。

【００３２】また、金属膜５、２２、２３、２４の代わ
りに樹脂膜を形成しても同様の効果が得られる。この樹
脂膜としては、レジスト、ポリイミドを用いるとよい。
特に感光性のポリイミドが好ましい。その方法は、図１
に相当する工程で、スピンコートによりポリイミドを３
μｍ程塗布した後に、パターニングをして、ウエハ１の
表面側の素子分離領域３にポリイミドを残すことであ
る。

【００３３】ポリイミドは、塗布後の硬化で、体積が小
さくなるために、ポリイミドが被覆したウエハの表面側
が凹型に反る。この反りを裏面金属膜を形成すること
で、打ち消して、ウエハ１の裏面側が凹型になるように
反る。当然、この反り量はポリイミドを被覆しない場合
より小さくなる。このように、ウエハ１の反り量を小さ
くすることで、その後の、ウエハチェック、ダイシング
作業がスムースに進み、高い生産性で低コストの半導体
装置を製造することができる。

【００３４】尚、ここでは、従来の図２３の裏面アニー
ル工程後に、ウエハ１の表面側の素子分離領域３に、金
属膜５、２２、２３、２４を蒸着する工程で説明した
が、裏面アニール工程前に、金属膜５、２２、２３、２
４を成膜し、その後、裏面アニール工程で、この金属膜
５、２２、２３、２４をアニールしてもよい。この場
合、第１実施例に示した場合よりも、裏面金属膜１９を
形成する工程前のウエハ１の反り量が大きくなる。しか
し、裏面金属膜１９の成膜は、この反り量を打ち消すよ
うに働くために、裏面金属膜１９を形成する工程前の反
り量が大きい程、裏面金属膜１９を成膜後のウエハ１の
反り量は、逆に少なくできる。また、反り量は、ウエハ
１の表面に形成する金属膜５、２２、２３、２４と裏面
金属膜１９の膜厚で、当然、調整することができる。

【００３５】図７は、図１（ａ）のパターンにおいて、
ウエハの反り量と各工程の関係を示す図である。工程０
は図１９のレジスト塗布前、図１９の工程後、工程１は
図１９の工程後、工程２は図２０の工程後、工程３は図
２１の工程後、工程４は図２２の工程後、工程５は図２
３の工程後、工程５ａは図１の工程後、工程６は図２
（従来工程では図２４）の工程後である。点線が従来品
Ｄで、実線が本発明品Ａである。また、縦軸の反り量の
記号で、＋は、金属膜５（従来品ではエミッタ電極１
７）が形成されていえるウエハ１の表面側が凹型に反る
場合を示し、−は、裏面金属膜１９が形成されているウ
エハ１の裏面側が凹に反る場合を示す。

【００３６】本発明品（ウエハ）Ａは、裏面金属膜１９
を形成する前の工程５ａでは、金属膜５が形成されるウ
エハ１の表面側が凹型に反る反り量は、＋２．４ｍｍ
と、大きくなるが、裏面金属膜１９の形成後の工程６の
ウエハ１では、ウエハの裏面側が凹型に反り、その反り
量は−１．５ｍｍとなる。この工程６の従来品Ｄの反り
量は−３．１ｍｍであり、この反り量に対して、本発明
品Ａの反り量は１．６ｍｍも小くなっている。

【００３７】また、図４、図５、図６の金属膜２２、２
３、２４のパターンにした場合でも同様の効果が得ら
れ、さらに、Ｎｉ膜の代わりにポリイミド膜を形成して
も同様の効果が得られる。図８から図１０は、この発明
の第２実施例の半導体装置の製造方法で、工程順に示し
た要部工程断面図である。これは、従来品の素子分離領
域の裏面金属膜を選択的に除去した場合の実施例であ
る。図９（ａ）は、図１（ａ）の裏面の平面図で、図９
（ｂ）は図９（ａ）のＸ−Ｘ線で切断した要部工程断面
図である。

【００３８】ウエハ１は、従来の図２３に相当する工程
を終了したウエハである（図８）。このウエハ１の裏面
全面にコレクタ電極となる裏面金属膜１９をＮｉなどで
３μｍ程度の膜厚で形成し、周辺部３４の裏面金属膜１
９を除去する。裏面金属膜１９が除去された箇所が裏面
金属膜除去領域３６である（図９）。つぎに、図示しな
いウエハ−チェック等により各半導体素子２の電気的特
性チェックを行う。

【００３９】つぎに、図９のウエハ１の切断領域２０
を、図示しないダイシングソーで切断して、半導体チッ
プ２００を形成する（図１０）。この半導体チップ２０
０を、図示しない表面保護処理をして、パッケージに収
納して半導体装置が完成する。図１１は、ウエハの裏面
金属膜除去領域の別の形成パターンである。これは、裏
面金属膜除去領域３７を、図４の金属膜２２をウエハ１
の裏面に投影した箇所とした場合である。ウエハ１の裏
面金属膜１９が十字に除去される。

【００４０】図１２は、ウエハの裏面金属膜除去領域の
別の形成パターンである。これは、裏面金属膜除去領域
３８を、図５の金属膜２３をウエハ１の裏面に投影した
箇所とした場合である。裏面金属膜１９は、ウエハ１の
４つのコーナーで除去される。図１３は、ウエハの裏面
金属膜除去領域の別の形成パターンである。これは、裏
面金属膜除去領域３９を、ウエハ１の裏面の素子分離領
域３３全域とした場合である。

【００４１】図８、図１１、図１２、図１３のように、
裏面金属膜１９を選択的に除去することで、ウエハ１が
裏面側に凹型に反る反り量を小さくすることができる。
反り量としては、小さい順に、図１３、図８、図１１、
図１２となる。このように、ウエハ１の反り量を小さく
することで、その後の、ウエハチェック、ダイシング作
業がスムースに進み、高い生産性で低コストの半導体装
置を製造することができる。

【００４２】図１４は、図９（ａ）、図１１のパターン
で、ウエハの反り量と各工程の関係を示す図である。図
９（ａ）のパターンが本発明品（ウエハ）Ｂで、図１１
のパターンが本発明品（ウエハ）Ｃである。また、これ
らの発明品Ａ、Ｂと従来品Ｄとを比較した。図の縦軸、
横軸は図７と同じである。但し、図７の工程５ａはな
い。

【００４３】本発明品Ｂ、Ｃとも、前記した本発明品Ａ
と反り量は、ほぼ同じで、従来品Ｄと比べて、１．７ｍ
ｍ程度小さい。また、本発明品Ｂの方が本発明品Ｃより
若干反り量が小さくなっている。ウエハ１の反り量が小
さくなることで、その後の、ウエハ−チェック、ダイシ
ング作業をスムースに進め、高い生産性でチップ素子を
製造することができる。

【００４４】尚、裏面金属膜１９としては、Ｎｉの他
に、ＴｉやＡｕ等、電極材料として適している金属であ
れば他の材料でもよい。また、前記の第１実施例と第２
実施例を組み合わせても、勿論、構わない。

【００４５】

【発明の効果】この発明によれば、半導体素子を複数形
成した薄膜ウエハの表面側の素子分離領域に金属膜を形
成したり、ウエハの裏面側の素子分離領域の裏面金属膜
を除去することで、薄膜ウエハの反り量を小さくして、
ウエハチェック、ダイシング作業をスムーズに進め、高
い生産性で、低コストの半導体装置を製造することがで
きる。

【図面の簡単な説明】

【図１】この発明の第１実施例の半導体装置の要部工程
断面図

【図２】図１に続く、この発明の第１実施例の半導体装
置の要部工程断面図

【図３】図２に続く、この発明の第１実施例の半導体装
置の要部工程断面図

【図４】ウエハの表面に形成する金属膜の別の形成パタ
ーン図

【図５】ウエハの表面に形成する金属膜の別の形成パタ
ーン図

【図６】ウエハの表面に形成する金属膜の別の形成パタ
ーン図

【図７】図１（ａ）のパターンにおいて、ウエハの反り
量と各工程の関係を示す図

【図８】この発明の第２実施例の半導体装置の要部工程
断面図

【図９】図８に続く、この発明の第２実施例の半導体装
置の製造工程で、同図（ａ）は平面図、同図（ｂ）は同
図（ａ）のＸ−Ｘ線で切断した要部工程断面図

【図１０】図９に続く、この発明の第２実施例の半導体
装置の要部工程断面図

【図１１】ウエハの裏面金属膜除去領域の別の形成パタ
ーン図

【図１２】ウエハの裏面金属膜除去領域の別の形成パタ
ーン図

【図１３】ウエハの裏面金属膜除去領域の別の形成パタ
ーン図

【図１４】図９（ａ）、図１１のパターンで、ウエハの
反り量と各工程の関係を示す図

【図１５】エピタキシャル基板を用いたパンチスルー型
のＩＧＢＴのセル部の要部断面図

【図１６】ノンパンチスルー型ＩＧＢＴの断面構造図

【図１７】フィールドストップ型ＩＧＢＴの断面構造図

【図１８】従来のノンラッチアップ型の薄膜基板のＩＧ
ＢＴの平面図

【図１９】図１８のＸ−Ｘ線で切断した要部工程断面図

【図２０】図１９に続く、従来のノンパンチスルー型の
薄膜基板のＩＧＢＴの要部工程断面図

【図２１】図２０に続く、従来のノンパンチスルー型の
薄膜基板のＩＧＢＴの要部工程断面図

【図２２】図２１に続く、従来のノンパンチスルー型の
薄膜基板のＩＧＢＴの要部工程断面図

【図２３】図２２に続く、従来のノンパンチスルー型の
薄膜基板のＩＧＢＴの要部工程断面図

【図２４】図２３に続く、従来のノンパンチスルー型の
薄膜基板のＩＧＢＴの要部工程断面図

【図２５】図２４に続く、従来のノンパンチスルー型の
薄膜基板のＩＧＢＴの要部工程断面図

【図２６】図２４の工程を終えた後のウエハ８１の曲が
り状態を示す図

【図２７】従来品（従来ウエハ）で、各製造工程と反り
量を測定結果を示す図

【符号の説明】

１ウエハ２半導体素子３、３３素子分離領域３ａ十字領域４、３４周辺部５金属膜１１ｐウエル領域１２ｎ⁺エミッタ領域１３ゲート絶縁膜１４ゲート電極１５層間絶縁膜１６絶縁膜１７エミッタ電極１８ｐ⁺コレクタ領域１９裏面金属膜（コレクタ電極）２０切断領域２２、２３、２４金属膜３６、３７、３８、３９裏面金属膜除去領域１００半導体基板

Claims

【特許請求の範囲】

【請求項１】複数の半導体素子と、該半導体素子を分離
する素子分離領域とを有する半導体ウエハで、該半導体
ウエハの裏面側に、前記半導体素子の裏面電極となる第
１金属膜が形成され、前記半導体ウエハが前記素子分離
領域で切断されて、形成される半導体装置の製造方法に
おいて、半導体ウエハに、複数の半導体素子が形成される工程
と、前記半導体ウエハの表面側の素子分離領域に前記半
導体ウエハより熱膨張係数が大きい薄膜が形成される工
程と、前記半導体ウエハの裏面側に第１金属膜が形成さ
れる工程と、前記半導体ウエハが前記素子分離領域で切
断される工程とを含むことを特徴とする半導体装置の製
造方法。
【請求項２】前記薄膜が素子分離領域に選択的に形成さ
れることを特徴とする請求項１に記載の半導体装置の製
造方法。
【請求項３】前記薄膜が、第２金属膜であることを特徴
とする請求項１に記載の半導体装置の製造方法。
【請求項４】前記薄膜が、樹脂膜であることを特徴とす
る請求項１に記載の半導体装置の製造方法。
【請求項５】前記第２金属膜が、前記第１金属膜と同じ
材料からなるものであることを特徴とする請求項３に記
載の半導体装置の製造方法。
【請求項６】複数の半導体素子と、該半導体素子を分離
する素子分離領域とを有する半導体ウエハで、該半導体
ウエハの裏面側に、前記半導体素子の裏面電極となる第
１金属膜が形成され、前記半導体ウエハが前記素子分離
領域で切断されて、形成される半導体装置の製造方法に
おいて、半導体ウエハに、複数の半導体素子が形成される工程
と、前記半導体ウエハの裏面側の素子分離領域の第１金
属膜が除去される工程と、前記半導体ウエハが前記素子
分離領域で切断される工程とを含むことを特徴とする半
導体装置の製造方法。
【請求項７】前記素子分離領域の第１金属膜が選択的に
除去されることを特徴とする請求項６に記載の半導体装
置の製造方法。