JP2002034002A - 映像同期化方法及び記録再生装置 - Google Patents
映像同期化方法及び記録再生装置Info
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- JP2002034002A JP2002034002A JP2000216961A JP2000216961A JP2002034002A JP 2002034002 A JP2002034002 A JP 2002034002A JP 2000216961 A JP2000216961 A JP 2000216961A JP 2000216961 A JP2000216961 A JP 2000216961A JP 2002034002 A JP2002034002 A JP 2002034002A
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- Signal Processing For Digital Recording And Reproducing (AREA)
- Television Signal Processing For Recording (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
Abstract
(57)【要約】
【課題】 アナログ映像信号等の非標準信号に対し個別
にメモリーを設けることなくMPEG処理を行うメモリーの
バンク処理を制御することで最適なデータ圧縮処理を実
現する。 【解決手段】 映像ディジタル信号を記録再生する記録
再生装置において、入力映像信号のフレーム周期を基準
クロックで計測し、その周期に応じて良好なＭＰＥＧ圧
縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込み
バンクをフレームスキップまたはリピートさせて、入力
映像信号を前記記録再生装置の内部システムに同期化さ
せる。
にメモリーを設けることなくMPEG処理を行うメモリーの
バンク処理を制御することで最適なデータ圧縮処理を実
現する。 【解決手段】 映像ディジタル信号を記録再生する記録
再生装置において、入力映像信号のフレーム周期を基準
クロックで計測し、その周期に応じて良好なＭＰＥＧ圧
縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込み
バンクをフレームスキップまたはリピートさせて、入力
映像信号を前記記録再生装置の内部システムに同期化さ
せる。
Description
【０００１】
【発明の属する技術分野】本発明は、映像信号ならびに
音声信号をＭＰＥＧ（動画像圧縮規格）等に基づくデー
タ圧縮処理を用いて記録再生する場合に用いられる映像
同期化方法及びＭＰＥＧ（動画像圧縮規格）等に基づく
データ圧縮処理手段を内臓している記録再生装置に関す
る。
音声信号をＭＰＥＧ（動画像圧縮規格）等に基づくデー
タ圧縮処理を用いて記録再生する場合に用いられる映像
同期化方法及びＭＰＥＧ（動画像圧縮規格）等に基づく
データ圧縮処理手段を内臓している記録再生装置に関す
る。
【０００２】
【従来の技術】システムと同期していない家庭用ＶＴＲ
や８ｍｍテープビデオムービなどの再生映像信号をその
ままＭＰＥＧ処理を行うと、フレームの追い越し、追い
越されが発生し、正確なデータ圧縮処理ができない場合
がある。これを解決するためには、入力されるデータを
システムに同期させる必要がある。この方法としては、
フレームシンクロナイザーと呼ばれ、例えば入力される
再生映像信号（非標準映像信号）に同期したクロックで
映像データを書き込み、基準クロックで生成された基準
信号でフレームメモリーから読み出すことで、非標準信
号（入力信号）を標準信号（システムに同期）に変換し
てからＭＰＥＧ処理を行う方法がある。フレームシンク
ロナイザーの基本動作について、図８、図９のタイムミ
ングチャ−トおよび図１０の構成図を参照して説明す
る。
や８ｍｍテープビデオムービなどの再生映像信号をその
ままＭＰＥＧ処理を行うと、フレームの追い越し、追い
越されが発生し、正確なデータ圧縮処理ができない場合
がある。これを解決するためには、入力されるデータを
システムに同期させる必要がある。この方法としては、
フレームシンクロナイザーと呼ばれ、例えば入力される
再生映像信号（非標準映像信号）に同期したクロックで
映像データを書き込み、基準クロックで生成された基準
信号でフレームメモリーから読み出すことで、非標準信
号（入力信号）を標準信号（システムに同期）に変換し
てからＭＰＥＧ処理を行う方法がある。フレームシンク
ロナイザーの基本動作について、図８、図９のタイムミ
ングチャ−トおよび図１０の構成図を参照して説明す
る。
【０００３】図１０は、従来のフレームシンクロナイザ
ーを使用した非標準信号を標準信号に変換し、ＭＰＥＧ
のエンコード処理を行う構成図である。１８はＡ／Ｄ変
換回路、１９、２１はフレームメモリー、２０はフレー
ムシンクロナイザー、２２はＭＰＥＧエンコーダー、２
３はＣＰＵ回路、２４はＭＰＥＧデコーダー、２５はＤ
／Ａ変換回路である。図示のように、フレームシンクロ
ナイザー２０及びＭＰＥＧエンコーダー２２に対し個別
にフレームメモリー１９，２１が必要となる。
ーを使用した非標準信号を標準信号に変換し、ＭＰＥＧ
のエンコード処理を行う構成図である。１８はＡ／Ｄ変
換回路、１９、２１はフレームメモリー、２０はフレー
ムシンクロナイザー、２２はＭＰＥＧエンコーダー、２
３はＣＰＵ回路、２４はＭＰＥＧデコーダー、２５はＤ
／Ａ変換回路である。図示のように、フレームシンクロ
ナイザー２０及びＭＰＥＧエンコーダー２２に対し個別
にフレームメモリー１９，２１が必要となる。
【０００４】タイミングチャートの図８、図９では説明
をわかりやすくするために模式的（通常ありえない大幅
な周期変動で）に描かれてある。
をわかりやすくするために模式的（通常ありえない大幅
な周期変動で）に描かれてある。
【０００５】通常、フレームシンクロナイザー２０では
対応のフレームメモリー１９を用いて、クロックまたは
同期タイミングの乗り換えを行う事で、非標準信号やジ
ッタのある信号を標準信号変換し、データを基準のフレ
ーム周期に同期させて出力する。フレームシンクロナイ
ザー２０の入力と出力は完全に非同期であり、ある周期
で入力が出力に対して１フレーム追い越したり、または
追い抜かれたりする場合が発生する。よってこれを調整
するために、フレームシンクロナイザー２０の出力時に
１フレームデータを繰り返したり１フレームデータを飛
び越したりさせる必要が出てくる。
対応のフレームメモリー１９を用いて、クロックまたは
同期タイミングの乗り換えを行う事で、非標準信号やジ
ッタのある信号を標準信号変換し、データを基準のフレ
ーム周期に同期させて出力する。フレームシンクロナイ
ザー２０の入力と出力は完全に非同期であり、ある周期
で入力が出力に対して１フレーム追い越したり、または
追い抜かれたりする場合が発生する。よってこれを調整
するために、フレームシンクロナイザー２０の出力時に
１フレームデータを繰り返したり１フレームデータを飛
び越したりさせる必要が出てくる。
【０００６】図８において外部入力同期信号（Ｘｐｓｔ
＿ｅ）が内部基準同期信号（Ｘｐｓｔ＿ｉ）より幾らか
周期が長い場合のタイミングを示しており、この場合、
外部入力同期信号（Ｘｐｓｔ＿ｅ）と内部基準同期信号
（Ｘｐｓｔ＿ｉ）の位相差が０フレーム以下になった場
合、前のフレームを再度読み出す処理を行う。図８はフ
レーム２（ｆ２）が繰り返された図である。
＿ｅ）が内部基準同期信号（Ｘｐｓｔ＿ｉ）より幾らか
周期が長い場合のタイミングを示しており、この場合、
外部入力同期信号（Ｘｐｓｔ＿ｅ）と内部基準同期信号
（Ｘｐｓｔ＿ｉ）の位相差が０フレーム以下になった場
合、前のフレームを再度読み出す処理を行う。図８はフ
レーム２（ｆ２）が繰り返された図である。
【０００７】また図９において、外部入力同期信号（Ｘ
ｐｓｔ＿ｅ）が内部基準同期信号（Ｘｐｓｔ＿ｉ）より
幾らか周期が短い場合のタイミングを示しており、この
場合、外部入力同期信号（Ｘｐｓｔ＿ｅ）と内部基準同
期信号（Ｘｐｓｔ＿ｉ）の位相差が１フレーム以上にな
った場合、次のフレームを読み飛ばす処理を行う。図９
はフレーム４（ｆ４）が読み飛ばされた図である。
ｐｓｔ＿ｅ）が内部基準同期信号（Ｘｐｓｔ＿ｉ）より
幾らか周期が短い場合のタイミングを示しており、この
場合、外部入力同期信号（Ｘｐｓｔ＿ｅ）と内部基準同
期信号（Ｘｐｓｔ＿ｉ）の位相差が１フレーム以上にな
った場合、次のフレームを読み飛ばす処理を行う。図９
はフレーム４（ｆ４）が読み飛ばされた図である。
【０００８】
【発明が解決しようとする課題】ＭＰＥＧ等の符号化器
を搭載した記録再生装置が外部入力信号（非標準信号を
含む）を記録する場合、上述の様にフレームシンクロナ
イザー等による同期化を行う必要があるが、この場合、
フレームシンクロナイザー用に個別のフレームメモリー
が必要となりコストの高騰に繋がる。本発明は、非標準
信号対応に個別のフレームメモリーを設けることなく、
ＭＰＥＧエンコード処理を行うためのフレームメモリー
をコントロールする事で、簡単にしかも低コストで非標
準信号を標準化出来、良好なＭＰＥＧエンコード処理を
行う映像同期化方法を提供することを目的とする。
を搭載した記録再生装置が外部入力信号（非標準信号を
含む）を記録する場合、上述の様にフレームシンクロナ
イザー等による同期化を行う必要があるが、この場合、
フレームシンクロナイザー用に個別のフレームメモリー
が必要となりコストの高騰に繋がる。本発明は、非標準
信号対応に個別のフレームメモリーを設けることなく、
ＭＰＥＧエンコード処理を行うためのフレームメモリー
をコントロールする事で、簡単にしかも低コストで非標
準信号を標準化出来、良好なＭＰＥＧエンコード処理を
行う映像同期化方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】本発明にかかる第1の発
明は、映像ディジタル信号を記録再生する記録再生装置
において、入力映像信号のフレーム周期を基準クロック
で計測し、その周期に応じて良好なＭＰＥＧ圧縮処理を
行う為のＭＰＥＧ圧縮処理メモリーの書き込みバンクを
フレームスキップまたはリピートさせて、入力映像信号
を前記記録再生装置の内部システムに同期化させること
を特徴とする映像同期化方法である。
明は、映像ディジタル信号を記録再生する記録再生装置
において、入力映像信号のフレーム周期を基準クロック
で計測し、その周期に応じて良好なＭＰＥＧ圧縮処理を
行う為のＭＰＥＧ圧縮処理メモリーの書き込みバンクを
フレームスキップまたはリピートさせて、入力映像信号
を前記記録再生装置の内部システムに同期化させること
を特徴とする映像同期化方法である。
【００１０】第2の発明は、第1の発明において、前記入
力映像信号のフレーム周期が基準フレーム周期より規定
の範囲以上で長い場合、ＭＰＥＧ圧縮処理用メモリーの
フレームバンクの読み出しをリピートし、入力映像信号
のフレーム周期が基準フレーム周期より規定の範囲以上
で短い場合、ＭＰＥＧ圧縮処理用メモリーのフレームバ
ンクの読み出しをスキップすることを特徴とする映像同
期化方法である。
力映像信号のフレーム周期が基準フレーム周期より規定
の範囲以上で長い場合、ＭＰＥＧ圧縮処理用メモリーの
フレームバンクの読み出しをリピートし、入力映像信号
のフレーム周期が基準フレーム周期より規定の範囲以上
で短い場合、ＭＰＥＧ圧縮処理用メモリーのフレームバ
ンクの読み出しをスキップすることを特徴とする映像同
期化方法である。
【００１１】第3の発明は、映像ディジタル信号を記録
再生する記録再生装置において、入力映像信号のフレー
ム周期を基準クロックで計測する手段、及びその周期に
応じて良好なＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮
処理メモリーの書き込みバンクをフレームスキップまた
はリピートさせるバンク制御手段とを有してなることを
特徴とする記録再生装置である。
再生する記録再生装置において、入力映像信号のフレー
ム周期を基準クロックで計測する手段、及びその周期に
応じて良好なＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮
処理メモリーの書き込みバンクをフレームスキップまた
はリピートさせるバンク制御手段とを有してなることを
特徴とする記録再生装置である。
【００１２】第4の発明は，第3の発明において、前記バ
ンク制御手段は、前記入力映像信号から垂直同期信号を
検出するための検出窓を生成する手段と、前記入力映像
信号の垂直同期信号位置に近い位置で補完のＶ同期パル
スを生成する手段を備えてなることを特徴とする記録再
生装置である。
ンク制御手段は、前記入力映像信号から垂直同期信号を
検出するための検出窓を生成する手段と、前記入力映像
信号の垂直同期信号位置に近い位置で補完のＶ同期パル
スを生成する手段を備えてなることを特徴とする記録再
生装置である。
【００１３】第5の発明は，第3の発明において、前記バ
ンク制御手段は、前記入力映像信号がノンインターレス
信号の場合、これをＶ同期信号とＨ同期信号から判断し
判定パルスを生成する手段と、外部入力信号がブランク
期間であることを前記補完Ｖ同期パルスの生成回数から
判断し判定パルスを生成する手段を備えてなることを特
徴とする記録再生装置である。
ンク制御手段は、前記入力映像信号がノンインターレス
信号の場合、これをＶ同期信号とＨ同期信号から判断し
判定パルスを生成する手段と、外部入力信号がブランク
期間であることを前記補完Ｖ同期パルスの生成回数から
判断し判定パルスを生成する手段を備えてなることを特
徴とする記録再生装置である。
【００１４】第6の発明は、第3の発明のおいて、前記バ
ンク制御手段は、前記入力映像信号のフレーム長が基準
フレーム長に対して長い場合、その長さがあるスレショ
ルド期間を超えた場合、ＭＰＥＧ符号化のフレームメモ
リーの読み出し制御用レジスタの値を１つ前の値に変更
させるためのフレーム繰り返し情報パルス（ＲＥＰＥＡ
Ｔパルス）を発生させ、入力映像信号のフレーム長が基
準フレーム長よりあるスレショルド期間内で長い場合
は、スレショルド期間内で長くなった周期幅分のパルス
（ＲＥＰ＿ＨＬＤパルス）発生させ、外部入力信号のフ
レーム長が基準フレーム長に対して短い場合、その短さ
があるスレショルド期間を超えた場合、ＭＰＥＧ符号化
のフレームメモリーの読み出し制御用レジスタの値を１
つ後の値に変更させるためのフレーム飛び越しパルス
（ＳＫＩＰパルス）を発生させ、入力映像信号のフレー
ム長が基準フレーム長よりあるスレショルド期間内で短
い場合は、スレショルド期間内で短くなった周期幅分の
パルス（ＳＫＰ＿ＨＬＤパルス）発生させることを特徴
とする記録再生装置である。
ンク制御手段は、前記入力映像信号のフレーム長が基準
フレーム長に対して長い場合、その長さがあるスレショ
ルド期間を超えた場合、ＭＰＥＧ符号化のフレームメモ
リーの読み出し制御用レジスタの値を１つ前の値に変更
させるためのフレーム繰り返し情報パルス（ＲＥＰＥＡ
Ｔパルス）を発生させ、入力映像信号のフレーム長が基
準フレーム長よりあるスレショルド期間内で長い場合
は、スレショルド期間内で長くなった周期幅分のパルス
（ＲＥＰ＿ＨＬＤパルス）発生させ、外部入力信号のフ
レーム長が基準フレーム長に対して短い場合、その短さ
があるスレショルド期間を超えた場合、ＭＰＥＧ符号化
のフレームメモリーの読み出し制御用レジスタの値を１
つ後の値に変更させるためのフレーム飛び越しパルス
（ＳＫＩＰパルス）を発生させ、入力映像信号のフレー
ム長が基準フレーム長よりあるスレショルド期間内で短
い場合は、スレショルド期間内で短くなった周期幅分の
パルス（ＳＫＰ＿ＨＬＤパルス）発生させることを特徴
とする記録再生装置である。
【００１５】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面に基づいて説明する。
て図面に基づいて説明する。
【００１６】図１は本発明における映像信号同期化方法
の実施形態の構成図である。
の実施形態の構成図である。
【００１７】同図において、外部入力としてＳ映像信号
またはコンポジット信号が入力される。これをＶＩＯ回
路１にて、同期分離やＮＴＳＣクロマデコード等のアナ
ログ処理を施した後、ディジタルデータ（Ｙ＿ｅ，Ｃ＿
ｅ）に変換する。このディジタルデータ（Ｙ、Ｃ）はＭ
ＰＥＧエンコーダ回路３に入力され、ＭＰＥＧのエンコ
ード処理を施され外部メディアへと送られる。また上記
ＶＩＯ回路１で同期分離された水平同期信号（ＨＤ＿ｅ
ｘ）、垂直同期信号（ＶＤ＿ｅｘ）はバンク制御信号生
成回路２に入力され、同期抜けや疑似同期の対処を施さ
れた水平同期信号（ＨＤ＿ｅ）、垂直同期信号（ＶＤ＿
ｅ）となり、ＭＰＥＧエンコーダ回路３に入力され、Ｍ
ＰＥＧエンコード処理の制御信号となる。ＴＧ（タイミ
ングジェネレータ）４は内部の基準クロックにて生成さ
れたフレーム信号（ＦＰ＿ｉ）をバンク制御信号生成回
路２に提供する。またＭＰＥＧエンコーダ回路３にも入
力され、ＭＰＥＧエンコード処理の制御信号となる。
またはコンポジット信号が入力される。これをＶＩＯ回
路１にて、同期分離やＮＴＳＣクロマデコード等のアナ
ログ処理を施した後、ディジタルデータ（Ｙ＿ｅ，Ｃ＿
ｅ）に変換する。このディジタルデータ（Ｙ、Ｃ）はＭ
ＰＥＧエンコーダ回路３に入力され、ＭＰＥＧのエンコ
ード処理を施され外部メディアへと送られる。また上記
ＶＩＯ回路１で同期分離された水平同期信号（ＨＤ＿ｅ
ｘ）、垂直同期信号（ＶＤ＿ｅｘ）はバンク制御信号生
成回路２に入力され、同期抜けや疑似同期の対処を施さ
れた水平同期信号（ＨＤ＿ｅ）、垂直同期信号（ＶＤ＿
ｅ）となり、ＭＰＥＧエンコーダ回路３に入力され、Ｍ
ＰＥＧエンコード処理の制御信号となる。ＴＧ（タイミ
ングジェネレータ）４は内部の基準クロックにて生成さ
れたフレーム信号（ＦＰ＿ｉ）をバンク制御信号生成回
路２に提供する。またＭＰＥＧエンコーダ回路３にも入
力され、ＭＰＥＧエンコード処理の制御信号となる。
【００１８】バンク制御信号生成回路２は、外部入力信
号の周期に応じてＭＰＥＧエンコード処理を行うフレー
ムメモリー１７のバンクを制御するフレームスキップ信
号（ＳＫＩＰ）、フレームリピート信号（ＲＥＰＡＥ
Ｔ）、フレームスキップホールド信号（ＳＫＰ＿ＨＬ
Ｄ）、フレームリピートホールド信号（ＲＥＰ＿ＨＬ
Ｄ）を生成し、ＣＰＵ回路５に送る。ＣＰＵ回路５は上
記制御信号ＳＫＩＰ、ＲＥＰＡＥＴ、ＳＫＰ＿ＨＬＤ、
ＲＥＰ＿ＨＬＤを基に内部レジスタの設定を制御し最適
なＭＰＥＧエンコード処理を行う様に制御する。
号の周期に応じてＭＰＥＧエンコード処理を行うフレー
ムメモリー１７のバンクを制御するフレームスキップ信
号（ＳＫＩＰ）、フレームリピート信号（ＲＥＰＡＥ
Ｔ）、フレームスキップホールド信号（ＳＫＰ＿ＨＬ
Ｄ）、フレームリピートホールド信号（ＲＥＰ＿ＨＬ
Ｄ）を生成し、ＣＰＵ回路５に送る。ＣＰＵ回路５は上
記制御信号ＳＫＩＰ、ＲＥＰＡＥＴ、ＳＫＰ＿ＨＬＤ、
ＲＥＰ＿ＨＬＤを基に内部レジスタの設定を制御し最適
なＭＰＥＧエンコード処理を行う様に制御する。
【００１９】上記バンク制御信号生成回路２とＣＰＵ回
路５の制御によるＭＰＥＧエンコーダ回路３の動作を、
図２、および図３を用いて説明する。
路５の制御によるＭＰＥＧエンコーダ回路３の動作を、
図２、および図３を用いて説明する。
【００２０】両図とも説明でわかりやすくするため実際
より大幅な周期変動で模式的に描かれてある。図２はＲ
ＥＰＥＡＴ時のバンク指定の状態遷移で、図３はＳＫＩ
Ｐ時におけるバンク指定の状態遷移時の動作を示してお
り、ＦＭ０〜ＦＭ４はフレームメモリー１７のバンクを
表わしている。
より大幅な周期変動で模式的に描かれてある。図２はＲ
ＥＰＥＡＴ時のバンク指定の状態遷移で、図３はＳＫＩ
Ｐ時におけるバンク指定の状態遷移時の動作を示してお
り、ＦＭ０〜ＦＭ４はフレームメモリー１７のバンクを
表わしている。
【００２１】図２において、外部入力同期信号（Ｘｐｓ
ｔ＿ｅ）が内部基準同期信号（Ｘｐｓｔ＿ｉ）より長く
なった場合（図２の（イ））、まずリピートの乱発を防
ぐために、保持期間中である事を示すフレームリピート
ホールド信号（ＲＥＰ＿ＨＬＤ）を発生する。この時、
ＣＵＰ回路５はバンク指定レジスタをリピート動作のた
めに、「書き込みバンク」レジスタに「書き込みバンク
（２）」の内容を書き込む。また、外部入力同期信号
（Ｘｐｓｔ＿ｅ）の長さがあるスレッショルド期間を超
えていないので、フレームリピート信号（ＲＥＰＡＥ
Ｔ）は発生せず、「読み出しレジスタ」も書き換わらな
いので、ＭＰＥＧエンコーダ回路３により通常のエンコ
ード処理を行う。
ｔ＿ｅ）が内部基準同期信号（Ｘｐｓｔ＿ｉ）より長く
なった場合（図２の（イ））、まずリピートの乱発を防
ぐために、保持期間中である事を示すフレームリピート
ホールド信号（ＲＥＰ＿ＨＬＤ）を発生する。この時、
ＣＵＰ回路５はバンク指定レジスタをリピート動作のた
めに、「書き込みバンク」レジスタに「書き込みバンク
（２）」の内容を書き込む。また、外部入力同期信号
（Ｘｐｓｔ＿ｅ）の長さがあるスレッショルド期間を超
えていないので、フレームリピート信号（ＲＥＰＡＥ
Ｔ）は発生せず、「読み出しレジスタ」も書き換わらな
いので、ＭＰＥＧエンコーダ回路３により通常のエンコ
ード処理を行う。
【００２２】次に続けて位相差が０フレーム以下になっ
た場合（図２の（ロ））、（イ）の場合と同様、フレー
ムリピートホールド信号（ＲＥＰ＿ＨＬＤ）を発生す
る。外部入力同期信号（Ｘｐｓｔ＿ｅ）の長さがあるス
レッショルド期間を超えたのでフレームリピート信号
（ＲＥＰＡＥＴ）を発生し、同時にＣＰＵ回路５では内
部のリピートレジスタ「ｒｅｐｅａｔ（ｒｅｇ）」がイ
ネーブルとなり、「読み出しバンク」のレジスタを「Ｆ
Ｍ１」にしてリピート状態となる。このとき「ＦＭ２」
への書き込みを飛ばしたので優先的に「ＦＭ２」に書き
込む。この場合、１例ではあるがＩ、Ｐの読み出しフレ
ームを１つ前にし同一フレームを２枚のＢフレームとし
てエンコードする。この制御はこの限りではなく、シス
テムによって都合のよいバンク指定を行えば良い。
た場合（図２の（ロ））、（イ）の場合と同様、フレー
ムリピートホールド信号（ＲＥＰ＿ＨＬＤ）を発生す
る。外部入力同期信号（Ｘｐｓｔ＿ｅ）の長さがあるス
レッショルド期間を超えたのでフレームリピート信号
（ＲＥＰＡＥＴ）を発生し、同時にＣＰＵ回路５では内
部のリピートレジスタ「ｒｅｐｅａｔ（ｒｅｇ）」がイ
ネーブルとなり、「読み出しバンク」のレジスタを「Ｆ
Ｍ１」にしてリピート状態となる。このとき「ＦＭ２」
への書き込みを飛ばしたので優先的に「ＦＭ２」に書き
込む。この場合、１例ではあるがＩ、Ｐの読み出しフレ
ームを１つ前にし同一フレームを２枚のＢフレームとし
てエンコードする。この制御はこの限りではなく、シス
テムによって都合のよいバンク指定を行えば良い。
【００２３】図３はＳＫＩＰ時のバンク指定の状態遷移
である。外部入力同期信号（Ｘｐｓｔ＿ｅ）が内部基準
同期信号（Ｘｐｓｔ＿ｉ）より短くなった場合（図３の
（ハ））、まずスキップの乱発を防ぐために保持期間中
である事を示すフレームスキップホールド信号（ＳＫＰ
＿ＨＬＤ）を発生する。外部入力同期信号（Ｘｐｓｔ＿
ｅ）の長さがあるスレッショルド期間を超えていないの
でフレームスキップ信号（ＳＫＩＰ）は発生せず、「読
み出しレジスタ」も書き換わらないのでＭＰＥＧエンコ
ーダ回路３により通常のエンコード処理を行う。
である。外部入力同期信号（Ｘｐｓｔ＿ｅ）が内部基準
同期信号（Ｘｐｓｔ＿ｉ）より短くなった場合（図３の
（ハ））、まずスキップの乱発を防ぐために保持期間中
である事を示すフレームスキップホールド信号（ＳＫＰ
＿ＨＬＤ）を発生する。外部入力同期信号（Ｘｐｓｔ＿
ｅ）の長さがあるスレッショルド期間を超えていないの
でフレームスキップ信号（ＳＫＩＰ）は発生せず、「読
み出しレジスタ」も書き換わらないのでＭＰＥＧエンコ
ーダ回路３により通常のエンコード処理を行う。
【００２４】次に続けて位相差が１フレーム以上になっ
た場合（図３の（ニ））、（ハ）の場合と同様、フレー
ムスキップホールド信号（ＳＫＰ＿ＨＬＤ）を発生す
る。外部入力同期信号（Ｘｐｓｔ＿ｅ）の長さがあるス
レッショルド期間を超えたのでフレームスキップ信号
（ＳＫＩＰ）を発生し、同時にＣＰＵ回路５では内部の
スキップレジスタ「ｓｋｉｐ（ｒｅｇ）」がイネーブル
となり、「書き込みバンク」のレジスタを「ＦＭ１」に
してスキップ状態となる。この場合、２フレームが同一
フレームに書き込まれるだけなのでバンク管理は通常動
作と同じになる。
た場合（図３の（ニ））、（ハ）の場合と同様、フレー
ムスキップホールド信号（ＳＫＰ＿ＨＬＤ）を発生す
る。外部入力同期信号（Ｘｐｓｔ＿ｅ）の長さがあるス
レッショルド期間を超えたのでフレームスキップ信号
（ＳＫＩＰ）を発生し、同時にＣＰＵ回路５では内部の
スキップレジスタ「ｓｋｉｐ（ｒｅｇ）」がイネーブル
となり、「書き込みバンク」のレジスタを「ＦＭ１」に
してスキップ状態となる。この場合、２フレームが同一
フレームに書き込まれるだけなのでバンク管理は通常動
作と同じになる。
【００２５】上記制御を施されたＭＰＥＧビットストリ
ームはハードディスクや光ディスク等のメディアに記録
される。再生の際は、ディスク等から再生されたＭＰＥ
ＧビットストリームはＭＰＥＧデコーダ７に入力され所
定のデコード処理を施され、輝度ディジタルデータ（Ｙ
＿ｉ）、色差ディジタルデータ（Ｃ＿ｉ）に変換してＶ
ＩＯ回路６へ出力される。同時に水平同期信号（ＨＤ＿
ｉ）、垂直同期信号（ＶＤ＿ｉ）もＶＩＯ回路６へ出力
する。
ームはハードディスクや光ディスク等のメディアに記録
される。再生の際は、ディスク等から再生されたＭＰＥ
ＧビットストリームはＭＰＥＧデコーダ７に入力され所
定のデコード処理を施され、輝度ディジタルデータ（Ｙ
＿ｉ）、色差ディジタルデータ（Ｃ＿ｉ）に変換してＶ
ＩＯ回路６へ出力される。同時に水平同期信号（ＨＤ＿
ｉ）、垂直同期信号（ＶＤ＿ｉ）もＶＩＯ回路６へ出力
する。
【００２６】ＶＩＯ回路６では輝度ディジタルデータ
（Ｙ＿ｉ）、色差ディジタルデータ（Ｃ＿ｉ）をそれぞ
れＤ／Ａ（ディジタル／アナログ）変換し、ＮＴＳＣク
ロマエンコードや同期付加等の処理を施しＳ映像信号、
またはコンポジット信号として出力する。
（Ｙ＿ｉ）、色差ディジタルデータ（Ｃ＿ｉ）をそれぞ
れＤ／Ａ（ディジタル／アナログ）変換し、ＮＴＳＣク
ロマエンコードや同期付加等の処理を施しＳ映像信号、
またはコンポジット信号として出力する。
【００２７】このように、本実施の形態において、非標
準信号対応に個別のフレームメモリーを設けることな
く、ＭＰＥＧエンコード処理を行うためのフレームメモ
リー１７をコントロールすることにより、簡単にしかも
低コストで非標準信号を標準化でき、良好なＭＰＥＧエ
ンコード処理を行う映像同期化方法、及びこれを内蔵す
る記録再生装置を提供する。
準信号対応に個別のフレームメモリーを設けることな
く、ＭＰＥＧエンコード処理を行うためのフレームメモ
リー１７をコントロールすることにより、簡単にしかも
低コストで非標準信号を標準化でき、良好なＭＰＥＧエ
ンコード処理を行う映像同期化方法、及びこれを内蔵す
る記録再生装置を提供する。
【００２８】次にバンク制御信号生成回路２について、
図４の更に詳細な構成図、図５、図６のタイミングチャ
ート、図７の状態遷移図を参照して説明する。
図４の更に詳細な構成図、図５、図６のタイミングチャ
ート、図７の状態遷移図を参照して説明する。
【００２９】ここでは、入力される映像信号の垂直同期
信号に同期したフレームパルスの長さを基準クロックで
計測する手段と、ノイズ等で発生する擬似同期よる誤検
出や同期抜けを防ぐ為に、検出窓を発生させて規定の周
期±α以外の垂直同期信号は検出しない手段、前記検出
窓内に同期信号がない場合の同期抜け対策として補間の
同期を発生させる手段、ＶＴＲのサーチ再生による大幅
なフレーム長の変化があった場合、これを自動的に判断
し、前記検出窓をひろくして外部入力信号の同期信号そ
のまま検出する手段、ＶＴＲ再生などのつなぎ撮りなど
によるブランキングの同期消失があった場合、後段のＭ
ＰＥＧ処理を完了させるために消失同期を補う為の補間
同期を発生する手段、外部から入力される信号がノンイ
ンターレス信号である場合、偶数フィールドと奇数フィ
ールドの判定を擬似的に行う手段、基準フレーム長に対
して外部入力のフレーム長が短かった場合、境界付近で
の検出の乱発を防ぐために任意のスレッショルド値を設
けその期間中にある場合はホールドとし、ホールド期間
中はパルスを発生する手段、その外部入力フレーム長の
長さがあるホールド期間値より大きかった場合にＭＰＥ
Ｇエンコード処理用メモリーの読み出しを制御するパル
スを発生する手段と、基準フレーム長に対して外部入力
のフレーム長が長かった場合、境界付近での検出の乱発
を防ぐために任意のスレッショルド値を設けその期間中
にある場合はホールドとし、ホールド期間中はパルスを
発生する手段、その外部入力フレーム長の長さがあるホ
ールド期間値より大きかった場合にＭＰＥＧエンコード
処理用メモリーの書き込み及び読み出しを制御するパル
スを発生する手段等のいずれか、あるいは複数を備え、
突発的なエラー入力（ノンインターレス信号やブランク
信号）にも柔軟に対応できるようにしている。
信号に同期したフレームパルスの長さを基準クロックで
計測する手段と、ノイズ等で発生する擬似同期よる誤検
出や同期抜けを防ぐ為に、検出窓を発生させて規定の周
期±α以外の垂直同期信号は検出しない手段、前記検出
窓内に同期信号がない場合の同期抜け対策として補間の
同期を発生させる手段、ＶＴＲのサーチ再生による大幅
なフレーム長の変化があった場合、これを自動的に判断
し、前記検出窓をひろくして外部入力信号の同期信号そ
のまま検出する手段、ＶＴＲ再生などのつなぎ撮りなど
によるブランキングの同期消失があった場合、後段のＭ
ＰＥＧ処理を完了させるために消失同期を補う為の補間
同期を発生する手段、外部から入力される信号がノンイ
ンターレス信号である場合、偶数フィールドと奇数フィ
ールドの判定を擬似的に行う手段、基準フレーム長に対
して外部入力のフレーム長が短かった場合、境界付近で
の検出の乱発を防ぐために任意のスレッショルド値を設
けその期間中にある場合はホールドとし、ホールド期間
中はパルスを発生する手段、その外部入力フレーム長の
長さがあるホールド期間値より大きかった場合にＭＰＥ
Ｇエンコード処理用メモリーの読み出しを制御するパル
スを発生する手段と、基準フレーム長に対して外部入力
のフレーム長が長かった場合、境界付近での検出の乱発
を防ぐために任意のスレッショルド値を設けその期間中
にある場合はホールドとし、ホールド期間中はパルスを
発生する手段、その外部入力フレーム長の長さがあるホ
ールド期間値より大きかった場合にＭＰＥＧエンコード
処理用メモリーの書き込み及び読み出しを制御するパル
スを発生する手段等のいずれか、あるいは複数を備え、
突発的なエラー入力（ノンインターレス信号やブランク
信号）にも柔軟に対応できるようにしている。
【００３０】図４において、外部入力同期信号（Ｘｐｓ
ｔ＿ｅ）がフレーム周期測定回路８に入力され、内部基
準クロックでその周期が測定される。測定結果から外部
入力同期信号（Ｘｐｓｔ＿ｅ）のフレーム周期が規格フ
レーム周期より長い場合、ＬＯＮＧ＿Ｐを生成し、また
短い場合はＳＨＯＲＴ＿Ｐを生成する。これをリピート
／スキップパルス生成回路１３に送る。またフレーム周
期測定回路８は外部入力同期信号（Ｘｐｓｔ＿ｅ）のフ
レーム周期が規格フレーム周期より極端（±３％〜±７
％程度）に長い、また短い場合はサーチ再生等と判定
し、ＳＣＨ＿Ｐを生成する。これをＶ検出窓生成回路１
０へ送る。
ｔ＿ｅ）がフレーム周期測定回路８に入力され、内部基
準クロックでその周期が測定される。測定結果から外部
入力同期信号（Ｘｐｓｔ＿ｅ）のフレーム周期が規格フ
レーム周期より長い場合、ＬＯＮＧ＿Ｐを生成し、また
短い場合はＳＨＯＲＴ＿Ｐを生成する。これをリピート
／スキップパルス生成回路１３に送る。またフレーム周
期測定回路８は外部入力同期信号（Ｘｐｓｔ＿ｅ）のフ
レーム周期が規格フレーム周期より極端（±３％〜±７
％程度）に長い、また短い場合はサーチ再生等と判定
し、ＳＣＨ＿Ｐを生成する。これをＶ検出窓生成回路１
０へ送る。
【００３１】Ｖ検出窓生成回路１０は疑似同期信号で誤
動作しない様に予測されるＶ同期の位置に対してある幅
の検出窓を生成する。この検出窓はフレーム周期測定回
路８からのＳＣＨ＿Ｐがイネーブルの時検出窓を広げ、
外部入力信号のＶ同期を確保する様に動作する。この様
に制御された検出窓はＶ検出回路９に送られる。Ｖ検出
回路９は検出窓内にあるＶ同期だけを検出し、また検出
窓内にＶ同期がない場合は補完のＶ同期を生成し、外部
入力信号のＶ同期信号（ＶＤ＿ｅ）としてＭＰＥＧエン
コーダ回路３へ供給する。
動作しない様に予測されるＶ同期の位置に対してある幅
の検出窓を生成する。この検出窓はフレーム周期測定回
路８からのＳＣＨ＿Ｐがイネーブルの時検出窓を広げ、
外部入力信号のＶ同期を確保する様に動作する。この様
に制御された検出窓はＶ検出回路９に送られる。Ｖ検出
回路９は検出窓内にあるＶ同期だけを検出し、また検出
窓内にＶ同期がない場合は補完のＶ同期を生成し、外部
入力信号のＶ同期信号（ＶＤ＿ｅ）としてＭＰＥＧエン
コーダ回路３へ供給する。
【００３２】ノンインター検出回路１１は外部入力信号
がノンインターレス信号の場合、これを検出し、ＩＮＴ
＿ＥＲＲを発生。これをフレームパルス生成回路１４へ
供給する。ブランク検出回路１２はＶＴＲでの繋ぎ撮り
等で信号がなくなった場合、ブランク期間中ＢＬＡＮＫ
を生成し、フレームパルス生成回路１４へ供給する。
がノンインターレス信号の場合、これを検出し、ＩＮＴ
＿ＥＲＲを発生。これをフレームパルス生成回路１４へ
供給する。ブランク検出回路１２はＶＴＲでの繋ぎ撮り
等で信号がなくなった場合、ブランク期間中ＢＬＡＮＫ
を生成し、フレームパルス生成回路１４へ供給する。
【００３３】フレームパルス生成回路１４は保護された
Ｖ同期信号（ＶＤ＿ｅ）とノンインターレス判定された
ＩＮＴ＿ＥＲＲとブランク期間を示すＢＬＡＮＫを基
に、突発的なエラーに対してもフレームスタートパルス
（ＦＰ＿ｅ）を補完しＭＰＥＧエンコーダ３にフレーム
スタートパルス（ＦＰ＿ｅ）を安定に供給する。
Ｖ同期信号（ＶＤ＿ｅ）とノンインターレス判定された
ＩＮＴ＿ＥＲＲとブランク期間を示すＢＬＡＮＫを基
に、突発的なエラーに対してもフレームスタートパルス
（ＦＰ＿ｅ）を補完しＭＰＥＧエンコーダ３にフレーム
スタートパルス（ＦＰ＿ｅ）を安定に供給する。
【００３４】リピート／スキップパルス生成回路１３は
Ｘｐｓｔ＿ｅが規格フレーム周期Ｘｐｓｔ＿ｉより長い
場合、図５の様にあるスレッショルド幅以内で長い時、
ＲＥＰ＿ＨＬＤを生成し、それ以上の時はＲＥＰＥＡＴ
を生成する。またＸｐｓｔ＿ｅのフレーム周期がＸｐｓ
ｔ＿ｉより短い場合、図６の様にあるスレッショルド幅
以内で短い時、ＳＫＩ＿ＨＬＤを生成し、それ以上の時
はＳＫＩＰを生成する。
Ｘｐｓｔ＿ｅが規格フレーム周期Ｘｐｓｔ＿ｉより長い
場合、図５の様にあるスレッショルド幅以内で長い時、
ＲＥＰ＿ＨＬＤを生成し、それ以上の時はＲＥＰＥＡＴ
を生成する。またＸｐｓｔ＿ｅのフレーム周期がＸｐｓ
ｔ＿ｉより短い場合、図６の様にあるスレッショルド幅
以内で短い時、ＳＫＩ＿ＨＬＤを生成し、それ以上の時
はＳＫＩＰを生成する。
【００３５】状態遷移図、図7を参照に更に動作を説明
する。
する。
【００３６】状態はＸｐｓｔ＿ｉ＝‘０’、Ｘｐｓｔ＿
ｅ＝‘０’の発生順で決定される。Ｘｐｓｔ＿ｉ＝
‘０’が２回連続するとＲＥＰＥＡＴのヒステリシス期
間となり、所定の幅（スレッショルド幅）までにＸｐｓ
ｔ＿ｅ＝‘０’となるとＮＯＲＭＡＬ状態に戻り、ヒス
テリシス期間が所定の幅（スレッショルド幅）以上にな
るとＲＥＰＡＥＴ状態となる。またＸｐｓｔ＿ｅが２回
連続するとＳＫＩＰのヒステリシス期間となり、所定の
幅（スレッショルド幅）までにＸｐｓｔ＿ｉ＝‘０’と
なるとＮＯＲＭＡＬ状態に戻り、ヒステリシス期間が所
定の幅（スレッショルド幅）以上になるとＳＫＩＰ状態
となる。ＮＯＲＭＡＬ１，ＮＯＲＭＡＬ２以外の状態で
は、状態名と同一の信号が“１”になる。状態が遷移す
る条件が同時に発生した場合は（優先）の遷移となる。
スレッショルド幅はレジスタで任意に与えられる。上記
制御信号を基に一例としてバンク指定の状態遷移を示
す。
ｅ＝‘０’の発生順で決定される。Ｘｐｓｔ＿ｉ＝
‘０’が２回連続するとＲＥＰＥＡＴのヒステリシス期
間となり、所定の幅（スレッショルド幅）までにＸｐｓ
ｔ＿ｅ＝‘０’となるとＮＯＲＭＡＬ状態に戻り、ヒス
テリシス期間が所定の幅（スレッショルド幅）以上にな
るとＲＥＰＡＥＴ状態となる。またＸｐｓｔ＿ｅが２回
連続するとＳＫＩＰのヒステリシス期間となり、所定の
幅（スレッショルド幅）までにＸｐｓｔ＿ｉ＝‘０’と
なるとＮＯＲＭＡＬ状態に戻り、ヒステリシス期間が所
定の幅（スレッショルド幅）以上になるとＳＫＩＰ状態
となる。ＮＯＲＭＡＬ１，ＮＯＲＭＡＬ２以外の状態で
は、状態名と同一の信号が“１”になる。状態が遷移す
る条件が同時に発生した場合は（優先）の遷移となる。
スレッショルド幅はレジスタで任意に与えられる。上記
制御信号を基に一例としてバンク指定の状態遷移を示
す。
【００３７】
【発明の効果】以上の説明により本発明に於いて個別に
フレームメモリーを設けることなくＭＰＥＧエンコード
処理を行うフレームメモリーのバンクを的確な制御パル
スにより制御し非標準信号を標準信号に変換できる。こ
れにより良好なＭＰＥＧエンコード処理が出来、コスト
の軽減も期待できる。また突発的なエラー入力（ノンイ
ンターレス信号やブランク信号）にも柔軟に対応出来
る。
フレームメモリーを設けることなくＭＰＥＧエンコード
処理を行うフレームメモリーのバンクを的確な制御パル
スにより制御し非標準信号を標準信号に変換できる。こ
れにより良好なＭＰＥＧエンコード処理が出来、コスト
の軽減も期待できる。また突発的なエラー入力（ノンイ
ンターレス信号やブランク信号）にも柔軟に対応出来
る。
【図１】本発明の一実施の形態を示す構成図である。
【図２】一実施の形態におけるバンク制御の繰り返しが
発生した場合のタイミング図である。
発生した場合のタイミング図である。
【図３】一実施の形態におけるバンク制御の飛び越しが
発生した場合のタイミング図である。
発生した場合のタイミング図である。
【図４】一実施の形態におけるバンク制御信号生成部の
内部詳細例を示す構成図である。
内部詳細例を示す構成図である。
【図５】一実施の形態における繰り返し動作を説明する
タイミングチャートである。
タイミングチャートである。
【図６】一実施の形態における飛び越し動作を説明する
タイミングチャートである。
タイミングチャートである。
【図７】一実施の形態における繰り返し（ＲＥＰＥＡ
Ｔ）、飛び越し（ＳＫＩＰ）の発生を説明する状態遷移
図である。
Ｔ）、飛び越し（ＳＫＩＰ）の発生を説明する状態遷移
図である。
【図８】従来のフレームシンクロナイザーにおける繰り
返し動作を説明するタイミングチャートである。
返し動作を説明するタイミングチャートである。
【図９】従来のフレームシンクロナイザーにおける飛び
越し動作を説明するタイミングチャートである。
越し動作を説明するタイミングチャートである。
【図１０】従来のフレームシンクロナイザーの構成図で
ある。
ある。
１ ビデオ入出力回路 ２ バンク制御信号生成回路 ３ ＭＰＥＧエンコーダ回路 ４ タイミングジェネレータ ５ ＣＰＵ ８ フレーム周期測定回路 ９ Ｖ同期検出回路 １０ 検出窓生成回路 １１ ノンインターレス信号検出回路 １２ ブランク信号検出回路 １３ リピート／スキップパルス生成回路 １４ フレームパルス生成回路 １５ 外部入力信号フレームパルス生成回路 １６ Ｈ同期保護回路 １７ フレームメモリー
フロントページの続き Ｆターム(参考） 5C053 FA22 GA11 GB10 GB37 JA28 KA03 KA18 5C059 KK08 PP04 SS14 TA71 TB04 TC21 TD11 UA02 UA09 UA34 5D044 AB07 EF03 FG10 GK03 GK08 HL11
Claims (6)
- 【請求項１】 映像ディジタル信号を記録再生する記録
再生装置において、入力映像信号のフレーム周期を基準
クロックで計測し、その周期に応じて良好なＭＰＥＧ圧
縮処理を行う為のＭＰＥＧ圧縮処理メモリーの書き込み
バンクをフレームスキップまたはリピートさせて、入力
映像信号を前記記録再生装置の内部システムに同期化さ
せることを特徴とする映像同期化方法。 - 【請求項２】 前記入力映像信号のフレーム周期が基準
フレーム周期より規定の範囲以上で長い場合、ＭＰＥＧ
圧縮処理用メモリーのフレームバンクの読み出しをリピ
ートし、入力映像信号のフレーム周期が基準フレーム周
期より規定の範囲以上で短い場合、ＭＰＥＧ圧縮処理用
メモリーのフレームバンクの読み出しをスキップするこ
とを特徴とする請求項1に記載の映像同期化方法。 - 【請求項３】 映像ディジタル信号を記録再生する記録
再生装置において、入力映像信号のフレーム周期を基準
クロックで計測する手段、及びその周期に応じて良好な
ＭＰＥＧ圧縮処理を行う為のＭＰＥＧ圧縮処理メモリー
の書き込みバンクをフレームスキップまたはリピートさ
せるバンク制御手段とを有してなることを特徴とする記
録再生装置。 - 【請求項４】 前記バンク制御手段は、前記入力映像信
号から垂直同期信号を検出するための検出窓を生成する
手段と、 前記入力映像信号の垂直同期信号位置に近い位置で補完
のＶ同期パルスを生成する手段を備えてなることを特徴
とする請求項３に記載の記録再生装置。 - 【請求項５】 前記バンク制御手段は、前記入力映像信
号がノンインターレス信号の場合、これをＶ同期信号と
Ｈ同期信号から判断し判定パルスを生成する手段と、外
部入力信号がブランク期間であることを前記補完Ｖ同期
パルスの生成回数から判断し判定パルスを生成する手段
を備えてなることを特徴とする請求項３に記載の記録再
生装置。 - 【請求項６】 前記バンク制御手段は、前記入力映像信
号のフレーム長が基準フレーム長に対して長い場合、そ
の長さがあるスレショルド期間を超えた場合、ＭＰＥＧ
符号化のフレームメモリーの読み出し制御用レジスタの
値を１つ前の値に変更させるためのフレーム繰り返し情
報パルス（ＲＥＰＥＡＴパルス）を発生させ、入力映像
信号のフレーム長が基準フレーム長よりあるスレショル
ド期間内で長い場合は、スレショルド期間内で長くなっ
た周期幅分のパルス（ＲＥＰ＿ＨＬＤパルス）発生さ
せ、外部入力信号のフレーム長が基準フレーム長に対し
て短い場合、その短さがあるスレショルド期間を超えた
場合、ＭＰＥＧ符号化のフレームメモリーの読み出し制
御用レジスタの値を１つ後の値に変更させるためのフレ
ーム飛び越しパルス（ＳＫＩＰパルス）を発生させ、入
力映像信号のフレーム長が基準フレーム長よりあるスレ
ショルド期間内で短い場合は、スレショルド期間内で短
くなった周期幅分のパルス（ＳＫＰ＿ＨＬＤパルス）発
生させることを特徴とする請求項３に記載の記録再生装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000216961A JP2002034002A (ja) | 2000-07-18 | 2000-07-18 | 映像同期化方法及び記録再生装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000216961A JP2002034002A (ja) | 2000-07-18 | 2000-07-18 | 映像同期化方法及び記録再生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002034002A true JP2002034002A (ja) | 2002-01-31 |
Family
ID=18712141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000216961A Pending JP2002034002A (ja) | 2000-07-18 | 2000-07-18 | 映像同期化方法及び記録再生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002034002A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7574099B2 (en) * | 2004-02-24 | 2009-08-11 | Sony Corporation | Recording/playback apparatus, recording method and playback method of coded data in two formats |
-
2000
- 2000-07-18 JP JP2000216961A patent/JP2002034002A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7574099B2 (en) * | 2004-02-24 | 2009-08-11 | Sony Corporation | Recording/playback apparatus, recording method and playback method of coded data in two formats |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040716 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041207 |