JP2002033440A - 半導体パッケージ - Google Patents
半導体パッケージInfo
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- JP2002033440A JP2002033440A JP2000212415A JP2000212415A JP2002033440A JP 2002033440 A JP2002033440 A JP 2002033440A JP 2000212415 A JP2000212415 A JP 2000212415A JP 2000212415 A JP2000212415 A JP 2000212415A JP 2002033440 A JP2002033440 A JP 2002033440A
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- H10W72/5449—
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- H10W72/884—
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- H10W74/00—
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- H10W90/732—
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- H10W90/734—
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- H10W90/754—
Landscapes
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Abstract
(57)【要約】
【課題】従来のマルチチップパッケージは、実装面積が
広い。スタック型パッケージは、同一チップを搭載する
ことが出来なかった。 【解決手段】回路基板の上面は、ＩＣをワイヤーボンデ
ィング実装し、下面をフリップチップ実装することで、
実装面積が小さく、同一チップを搭載できる半導体パッ
ケージを提供することが可能となる。
広い。スタック型パッケージは、同一チップを搭載する
ことが出来なかった。 【解決手段】回路基板の上面は、ＩＣをワイヤーボンデ
ィング実装し、下面をフリップチップ実装することで、
実装面積が小さく、同一チップを搭載できる半導体パッ
ケージを提供することが可能となる。
Description
【０００１】
【発明が属する技術分野】本発明は半導体パッケージの
構造に係わり、更に詳しくは回路基板上にＩＣチップを
複数個接続する半導体パッケージの構造に関するもので
ある。
構造に係わり、更に詳しくは回路基板上にＩＣチップを
複数個接続する半導体パッケージの構造に関するもので
ある。
【０００２】
【従来の技術】近年、携帯電話等に使われる半導体パッ
ケージは、ＩＣチップを複数個搭載するマルチチップパ
ッケージが使用されてきている。最近、さらなる低コス
ト・高密度実装できるマルチチップパッケージの要求が
本格化している。
ケージは、ＩＣチップを複数個搭載するマルチチップパ
ッケージが使用されてきている。最近、さらなる低コス
ト・高密度実装できるマルチチップパッケージの要求が
本格化している。
【０００３】図６は、従来の回路基板を使ったマルチチ
ップパッケージの図面である。以下図面に基づいてその
概要を説明する。
ップパッケージの図面である。以下図面に基づいてその
概要を説明する。
【０００４】図６（ａ）は、マルチチップパッケージの
上面図である。回路基板１上に複数のＩＣチップ２が配
置され、それぞれワイヤー３により回路基板１に接続さ
れている。
上面図である。回路基板１上に複数のＩＣチップ２が配
置され、それぞれワイヤー３により回路基板１に接続さ
れている。
【０００５】図６（ｂ）は、図６（ａ）に示したマルチ
チップパッケージの断面図である。回路基板１の一方の
面に複数のＩＣチップ２が配置され、ワイヤー３により
ワイヤーボンディング接続されており、封止樹脂５によ
り封止されている。外部端子４は、回路基板１の反対面
に配置されている。このタイプのマルチチップパッケー
ジは、シンプルチップパッケージよりパッケージの実装
面積は小さくなるが、外部端子数に比べ、相対的にパッ
ケージの実装面積が大きくなる問題がある。
チップパッケージの断面図である。回路基板１の一方の
面に複数のＩＣチップ２が配置され、ワイヤー３により
ワイヤーボンディング接続されており、封止樹脂５によ
り封止されている。外部端子４は、回路基板１の反対面
に配置されている。このタイプのマルチチップパッケー
ジは、シンプルチップパッケージよりパッケージの実装
面積は小さくなるが、外部端子数に比べ、相対的にパッ
ケージの実装面積が大きくなる問題がある。
【０００６】図７は、従来の他の回路基板を使ったマル
チチップパッケージである。図７（ａ）は、その上面図
である。回路基板１上に、ＩＣチップ２が配置され、さ
らにその上に別のＩＣチップ２が配置されている。それ
ぞれのＩＣチップ２は、ワイヤー３によりワイヤーボン
ディングで接続されているが、一部のボンディングパタ
ーン１３には、それぞれのＩＣチップ２より、ワイヤー
３が接続されている。
チチップパッケージである。図７（ａ）は、その上面図
である。回路基板１上に、ＩＣチップ２が配置され、さ
らにその上に別のＩＣチップ２が配置されている。それ
ぞれのＩＣチップ２は、ワイヤー３によりワイヤーボン
ディングで接続されているが、一部のボンディングパタ
ーン１３には、それぞれのＩＣチップ２より、ワイヤー
３が接続されている。
【０００７】図７（ｂ）は、図７（ａ）に示したマルチ
チップパッケージの断面図である。回路基板１の一方の
面にＩＣチップ２が配置され、さらにその上に別のＩＣ
チップ２が配置されている。ワイヤー３により、ワイヤ
ーボンディングで接続されており、封止樹脂５により封
止されている。外部端子４は、回路基板１の反対面に配
置されている。このタイプのマルチチップパッケージ
は、ほぼ同じ大きさのＩＣチップは搭載することが出来
ない問題がある。
チップパッケージの断面図である。回路基板１の一方の
面にＩＣチップ２が配置され、さらにその上に別のＩＣ
チップ２が配置されている。ワイヤー３により、ワイヤ
ーボンディングで接続されており、封止樹脂５により封
止されている。外部端子４は、回路基板１の反対面に配
置されている。このタイプのマルチチップパッケージ
は、ほぼ同じ大きさのＩＣチップは搭載することが出来
ない問題がある。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
マルチチップパッケージには、次のような問題があっ
た。図３に示したマルチチップパッケージは、ＩＣチッ
プ間の接続があるため、配線が複雑になる。さらに、外
部端子の数に比べ、パッケージサイズが大きくなる等の
問題があった。また、図４に示したマルチチップパッケ
ージは、パッケージサイズは、小さいが、ほぼ同じ大き
さのＩＣチップを搭載することが出来ない等の問題があ
った。
マルチチップパッケージには、次のような問題があっ
た。図３に示したマルチチップパッケージは、ＩＣチッ
プ間の接続があるため、配線が複雑になる。さらに、外
部端子の数に比べ、パッケージサイズが大きくなる等の
問題があった。また、図４に示したマルチチップパッケ
ージは、パッケージサイズは、小さいが、ほぼ同じ大き
さのＩＣチップを搭載することが出来ない等の問題があ
った。
【０００９】本発明は、上記従来の課題に鑑みなされた
ものであり、その目的は、小型携帯機器等に搭載する安
価で、小型のマルチチップ半導体パッケージを提供する
ものである。
ものであり、その目的は、小型携帯機器等に搭載する安
価で、小型のマルチチップ半導体パッケージを提供する
ものである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、複数個のＩＣチップを回路基板の両面に実装する半
導体パッケージに於いて、回路基板の一方の面と他方の
面にＩＣチップを接続する方法が違うことを特徴とする
ものである。
に、複数個のＩＣチップを回路基板の両面に実装する半
導体パッケージに於いて、回路基板の一方の面と他方の
面にＩＣチップを接続する方法が違うことを特徴とする
ものである。
【００１１】また、前記接続する方法は、ワイヤーボン
ディング接続法とフリップチップ接続法であることを特
徴とするものである。
ディング接続法とフリップチップ接続法であることを特
徴とするものである。
【００１２】また、前記ＩＣチップは、２チップである
ことを特徴とするものである。
ことを特徴とするものである。
【００１３】また、前記ＩＣチップの大きさは、ほぼ同
じであることを特徴とするものである。
じであることを特徴とするものである。
【００１４】また、前記ＩＣチップの配置は、ほぼ同じ
であることを特徴とするものである。
であることを特徴とするものである。
【００１５】また、前記半導体パッケージの外部端子
は、両面に配置されていることを特徴とするものであ
る。
は、両面に配置されていることを特徴とするものであ
る。
【００１６】また、前記両面に配置された外部端子の位
置は、ほぼ同じであることを特徴とするものである。
置は、ほぼ同じであることを特徴とするものである。
【００１７】また、前記外部端子は、突起電極であるこ
とを特徴とするものである。
とを特徴とするものである。
【００１８】また、前記フリップチップ実装面の突起電
極の高さは、半導体裏面より高いことを特徴とするもの
である。
極の高さは、半導体裏面より高いことを特徴とするもの
である。
【００１９】また、前記半導体パッケージの外部端子
は、前記回路基板の一辺に配置されていることを特徴と
するものである。
は、前記回路基板の一辺に配置されていることを特徴と
するものである。
【００２０】
【発明の実施の形態】以下図面に基づいて本発明におけ
る半導体パッケージの構造について説明する。図１、図
２及び図３は、本発明の実施の形態で、半導体パッケー
ジの説明図である。図４及び図５は、本発明の半導体パ
ッケージを使った応用例を示す説明図である。従来技術
と同一部材は同一符号で示す。
る半導体パッケージの構造について説明する。図１、図
２及び図３は、本発明の実施の形態で、半導体パッケー
ジの説明図である。図４及び図５は、本発明の半導体パ
ッケージを使った応用例を示す説明図である。従来技術
と同一部材は同一符号で示す。
【００２１】図１は、本発明の半導体パッケージの説明
図である。図１（ａ）は、半導体パッケージの上面図で
ある。回路基板１上のほぼ中央にＩＣチップ２が配置さ
れ、ワイヤー３により回路基板１に電気的に接続されて
いる。外部端子４は回路基板１の外周の内側に配置され
ている。
図である。図１（ａ）は、半導体パッケージの上面図で
ある。回路基板１上のほぼ中央にＩＣチップ２が配置さ
れ、ワイヤー３により回路基板１に電気的に接続されて
いる。外部端子４は回路基板１の外周の内側に配置され
ている。
【００２２】図１（ｂ）は、半導体パッケージの下面図
である。図１（ａ）と同様に回路基板１上のほぼ中央に
ＩＣチップ２が配置され、図１（ａ）に示した接続とは
違うフリップチップ接続により回路基板１に電気的に接
続されている。外部端子４は回路基板１の外周の内側に
配置されている。回路基板１の上面に１チップ下面に１
チップの合計２チップにすることで各面上でＩＣチップ
間の接続がないため、配線は外部端子４への接続にな
り、単純な配線にすることが出来る。また、図１（ａ）
に示したＩＣチップ２と図２（ｂ）に示したＩＣチップ
２が同じであり、共通の外部端子の位置をほぼ同じ位置
にすることで、それぞれのＩＣチップに接続される回路
基板上のボンディングパットの相対位置は同じであるた
め、ボンディングパットから外部端子への配線はほぼ同
じで単純な配線となる。さらに、回路基板１の上面と下
面の外部端子の接続は、スルーホールにより容易に接続
できる。
である。図１（ａ）と同様に回路基板１上のほぼ中央に
ＩＣチップ２が配置され、図１（ａ）に示した接続とは
違うフリップチップ接続により回路基板１に電気的に接
続されている。外部端子４は回路基板１の外周の内側に
配置されている。回路基板１の上面に１チップ下面に１
チップの合計２チップにすることで各面上でＩＣチップ
間の接続がないため、配線は外部端子４への接続にな
り、単純な配線にすることが出来る。また、図１（ａ）
に示したＩＣチップ２と図２（ｂ）に示したＩＣチップ
２が同じであり、共通の外部端子の位置をほぼ同じ位置
にすることで、それぞれのＩＣチップに接続される回路
基板上のボンディングパットの相対位置は同じであるた
め、ボンディングパットから外部端子への配線はほぼ同
じで単純な配線となる。さらに、回路基板１の上面と下
面の外部端子の接続は、スルーホールにより容易に接続
できる。
【００２３】図１（ｃ）は、半導体パッケージの断面図
である。回路基板１の上面は、ＩＣチップ２がワイヤー
ボンディング接続法により接続され、封止樹脂５により
封止されている。回路基板１の下面は、ＩＣチップ２が
バンプ６により、フリップチップ接続され、封止樹脂５
により封止されている。上面のＩＣチップ２と下面のＩ
Ｃチップ２の間には、ＩＣチップの大きさの依存性はな
いため、自由に配置することが出来る。外部端子４は、
実装高さの低いフリップチップ接続側に実装高さよりも
高い突起電極をつけることで、容易にマザーボードに接
続できる。また、図１に示した半導体パッケージを垂直
に重ねる場合、フリップチップ接続側に作った突起電極
の高さが低い場合、ワイヤーボンディング接続側の外部
端子４も突起電極にすることで容易に概半導体パッケー
ジを接続できる。
である。回路基板１の上面は、ＩＣチップ２がワイヤー
ボンディング接続法により接続され、封止樹脂５により
封止されている。回路基板１の下面は、ＩＣチップ２が
バンプ６により、フリップチップ接続され、封止樹脂５
により封止されている。上面のＩＣチップ２と下面のＩ
Ｃチップ２の間には、ＩＣチップの大きさの依存性はな
いため、自由に配置することが出来る。外部端子４は、
実装高さの低いフリップチップ接続側に実装高さよりも
高い突起電極をつけることで、容易にマザーボードに接
続できる。また、図１に示した半導体パッケージを垂直
に重ねる場合、フリップチップ接続側に作った突起電極
の高さが低い場合、ワイヤーボンディング接続側の外部
端子４も突起電極にすることで容易に概半導体パッケー
ジを接続できる。
【００２４】パッケージ工程上、ワイヤーボンディング
接続用とフリップチップ接続用のボンディングパットを
比べると、ワイヤーボンディング接続用は、より清浄
で、凹凸の少ないボンディングパットが要求される。回
路基板上面にワイヤーボンディング接続のみにすること
で、清浄で凹凸の少なく回路基板で、ＩＣチップを接続
できる。その後、ワイヤーボンディングしたＩＣチップ
を封止することで、反対面の回路基板は、若干汚れれた
り、凹凸が出来ることがあるが、下面の全てのＩＣチッ
プの接続は、フリップチップ接続であるため、問題なく
ボンディングできる。
接続用とフリップチップ接続用のボンディングパットを
比べると、ワイヤーボンディング接続用は、より清浄
で、凹凸の少ないボンディングパットが要求される。回
路基板上面にワイヤーボンディング接続のみにすること
で、清浄で凹凸の少なく回路基板で、ＩＣチップを接続
できる。その後、ワイヤーボンディングしたＩＣチップ
を封止することで、反対面の回路基板は、若干汚れれた
り、凹凸が出来ることがあるが、下面の全てのＩＣチッ
プの接続は、フリップチップ接続であるため、問題なく
ボンディングできる。
【００２５】フリップチップ接続には、半田バンプで接
続し液状のアンダーフィル材料で封止する方法、金のス
タッドバンプ又は金バンプを使い導電性ペーストで接続
し絶縁樹脂で封止する方法、金のスタッドバンプ又は金
バンプを使いＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎ
ｄｕｃｔｉｖｅ Ｆｉｌｍ）フィルムで接続、封止する
方法等がある。
続し液状のアンダーフィル材料で封止する方法、金のス
タッドバンプ又は金バンプを使い導電性ペーストで接続
し絶縁樹脂で封止する方法、金のスタッドバンプ又は金
バンプを使いＡＣＦ（Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎ
ｄｕｃｔｉｖｅ Ｆｉｌｍ）フィルムで接続、封止する
方法等がある。
【００２６】図２は、本発明の他の半導体パッケージの
説明図である。図２（ａ）は、半導体パッケージの上面
図である。回路基板１上のほぼ中央に形成されたザクリ
７部にＩＣチップ２が配置され、ワイヤー３により回路
基板１に電気的に接続されている。外部端子４は回路基
板１の外周上に配置されている。
説明図である。図２（ａ）は、半導体パッケージの上面
図である。回路基板１上のほぼ中央に形成されたザクリ
７部にＩＣチップ２が配置され、ワイヤー３により回路
基板１に電気的に接続されている。外部端子４は回路基
板１の外周上に配置されている。
【００２７】図２（ｂ）は、半導体パッケージの下面図
である。図２（ａ）と同様に回路基板１上のほぼ中央に
ＩＣチップ２が配置され、図２（ａ）に示した接続とは
違うフリップチップ接続により回路基板１に電気的に接
続されている。外部端子４は回路基板１の外周上に配置
されている。図２（ａ）に示したＩＣチップ２と図２
（ｂ）に示したＩＣチップ２が同じであれば、それぞれ
のＩＣチップに接続される回路基板上のボンディングパ
ットから外部端子への配線は、ほぼ同じとなり、回路基
板１の上面と下面の外部端子の接続は、スルーホールに
より容易に接続できる。
である。図２（ａ）と同様に回路基板１上のほぼ中央に
ＩＣチップ２が配置され、図２（ａ）に示した接続とは
違うフリップチップ接続により回路基板１に電気的に接
続されている。外部端子４は回路基板１の外周上に配置
されている。図２（ａ）に示したＩＣチップ２と図２
（ｂ）に示したＩＣチップ２が同じであれば、それぞれ
のＩＣチップに接続される回路基板上のボンディングパ
ットから外部端子への配線は、ほぼ同じとなり、回路基
板１の上面と下面の外部端子の接続は、スルーホールに
より容易に接続できる。
【００２８】図２（ｃ）は、半導体パッケージの断面図
である。回路基板１の上面は、ほぼ中央に作られたザク
リ７した凹部に、ＩＣチップ２が配置され、ワイヤーボ
ンディング接続法により接続され、封止樹脂５により封
止されている。回路基板にザクリすることで、封止厚み
を図１の場合に比べ、薄くできる。回路基板１の下面
は、ＩＣチップ２がバンプ６により、フリップチップ接
続され、封止樹脂５により封止されている。また、図２
に示した半導体パッケージを垂直に重ねる場合、フリッ
プチップ接続側に作った突起電極の高さが低い場合、ワ
イヤーボンディング接続側の外部端子４も突起電極にす
ることで容易に概半導体パッケージを接続できる。
である。回路基板１の上面は、ほぼ中央に作られたザク
リ７した凹部に、ＩＣチップ２が配置され、ワイヤーボ
ンディング接続法により接続され、封止樹脂５により封
止されている。回路基板にザクリすることで、封止厚み
を図１の場合に比べ、薄くできる。回路基板１の下面
は、ＩＣチップ２がバンプ６により、フリップチップ接
続され、封止樹脂５により封止されている。また、図２
に示した半導体パッケージを垂直に重ねる場合、フリッ
プチップ接続側に作った突起電極の高さが低い場合、ワ
イヤーボンディング接続側の外部端子４も突起電極にす
ることで容易に概半導体パッケージを接続できる。
【００２９】図３は、本発明の他の半導体パッケージの
説明図である。図３（ａ）は、半導体パッケージの上面
図である。回路基板１上にＩＣチップ２が配置され、ワ
イヤー３により回路基板１に電気的に接続されている。
外部端子４は回路基板１の外周上の１辺の辺上に配置さ
れている。
説明図である。図３（ａ）は、半導体パッケージの上面
図である。回路基板１上にＩＣチップ２が配置され、ワ
イヤー３により回路基板１に電気的に接続されている。
外部端子４は回路基板１の外周上の１辺の辺上に配置さ
れている。
【００３０】図３（ｂ）は、半導体パッケージの下面図
である。回路基板１上の図３（ａ）とほぼ同じ位置にＩ
Ｃチップ２が配置され、図３（ａ）に示した接続とは違
うフリップチップ接続により回路基板１に電気的に接続
されている。外部端子４は図３（ａ）の反対面に回路基
板１の外周上の１辺の辺上に配置されている。図３
（ａ）に示したＩＣチップ２と図３（ｂ）に示したＩＣ
チップ２が同じであれば、それぞれのＩＣチップに接続
される回路基板上のボンディングパットから外部端子へ
の配線は、ほぼ同じとなり、回路基板１の上面と下面の
外部端子の接続は、スルーホールにより容易に接続でき
る。
である。回路基板１上の図３（ａ）とほぼ同じ位置にＩ
Ｃチップ２が配置され、図３（ａ）に示した接続とは違
うフリップチップ接続により回路基板１に電気的に接続
されている。外部端子４は図３（ａ）の反対面に回路基
板１の外周上の１辺の辺上に配置されている。図３
（ａ）に示したＩＣチップ２と図３（ｂ）に示したＩＣ
チップ２が同じであれば、それぞれのＩＣチップに接続
される回路基板上のボンディングパットから外部端子へ
の配線は、ほぼ同じとなり、回路基板１の上面と下面の
外部端子の接続は、スルーホールにより容易に接続でき
る。
【００３１】図３（ｃ）は、半導体パッケージの断面図
である。回路基板１の上面は、ＩＣチップ２がワイヤー
ボンディング接続法により接続され、封止樹脂５により
封止されている。回路基板１の下面は、ＩＣチップ２が
バンプ６によりフリップチップ接続され、封止樹脂５に
より封止されている。
である。回路基板１の上面は、ＩＣチップ２がワイヤー
ボンディング接続法により接続され、封止樹脂５により
封止されている。回路基板１の下面は、ＩＣチップ２が
バンプ６によりフリップチップ接続され、封止樹脂５に
より封止されている。
【００３２】図４は、図２で示した本発明の半導体パッ
ケージの応用例を示す。本発明の半導体パッケージ９を
垂直に重ね、各突起電極を接続し、パッケージ間接続電
極８を形成する。ＩＣチップに同一のメモリーＩＣを使
った場合、外部端子４は、単一の半導体パッケージ９と
同じであるため、マザーボードへの実装面積を増やすこ
となく容易に、メモリー容量を増やすことが出来る。
ケージの応用例を示す。本発明の半導体パッケージ９を
垂直に重ね、各突起電極を接続し、パッケージ間接続電
極８を形成する。ＩＣチップに同一のメモリーＩＣを使
った場合、外部端子４は、単一の半導体パッケージ９と
同じであるため、マザーボードへの実装面積を増やすこ
となく容易に、メモリー容量を増やすことが出来る。
【００３３】図５は、図３で示した本発明の半導体パッ
ケージの応用例を示す。本発明の半導体パッケージ９
は、エッジ形状であるため、実装面積は、非常に小さ
い。ＩＣチップにメモリーＩＣを使った場合、マザーボ
ード１１上に半導体パッケージ９を順序よく並べ、エッ
ジ状の外部端子を半田付することで、マザーボード１１
の配線は容易になり、大メモリー容量を搭載することが
出来る。
ケージの応用例を示す。本発明の半導体パッケージ９
は、エッジ形状であるため、実装面積は、非常に小さ
い。ＩＣチップにメモリーＩＣを使った場合、マザーボ
ード１１上に半導体パッケージ９を順序よく並べ、エッ
ジ状の外部端子を半田付することで、マザーボード１１
の配線は容易になり、大メモリー容量を搭載することが
出来る。
【００３４】
【発明の効果】以上説明したように、本発明の半導体パ
ッケージでは、回路基板の両面にＩＣチップを実装する
ため、高密度実装が出来ると同時に、面毎にＩＣチップ
の実装方法を変えてあるため、実装プロセスで回路基板
の面管理が容易になるため、安価で、小型のマルチチッ
プ半導体パッケージを提供することが可能になる。
ッケージでは、回路基板の両面にＩＣチップを実装する
ため、高密度実装が出来ると同時に、面毎にＩＣチップ
の実装方法を変えてあるため、実装プロセスで回路基板
の面管理が容易になるため、安価で、小型のマルチチッ
プ半導体パッケージを提供することが可能になる。
【００３５】また、ＩＣチップの接続法にワイヤーボン
ディング接続法とフリップチップ接続法を採用すること
で、ＩＣチップのボンディングパットの相対位置を変わ
らないため、安価な回路基板を使うことが可能になる。
ディング接続法とフリップチップ接続法を採用すること
で、ＩＣチップのボンディングパットの相対位置を変わ
らないため、安価な回路基板を使うことが可能になる。
【００３６】また、ＩＣチップを２チップにすること
で、回路基板の片面にＩＣチップ間の接続がなくなるた
め、安価な回路基板を使うことが可能になる。
で、回路基板の片面にＩＣチップ間の接続がなくなるた
め、安価な回路基板を使うことが可能になる。
【００３７】また、ＩＣチップの大きさがほぼ同じこと
で、同じ容量のメモリーチップを使うことが可能にな
り、容易に半導体パッケージのメモリー容量を増加する
ことが可能になる。
で、同じ容量のメモリーチップを使うことが可能にな
り、容易に半導体パッケージのメモリー容量を増加する
ことが可能になる。
【００３８】また、ＩＣチップの配置がほぼ同じこと
で、回路基板の上面と下面の配線をほぼ同じにすること
ができ、安価な回路基板を使うことが可能になる。
で、回路基板の上面と下面の配線をほぼ同じにすること
ができ、安価な回路基板を使うことが可能になる。
【００３９】また、外部端子が両面に配置されること
で、半導体パッケージを積層して新しい半導体パッケー
ジを作ることが可能になる。
で、半導体パッケージを積層して新しい半導体パッケー
ジを作ることが可能になる。
【００４０】また、外部端子の位置がほぼ同じであるこ
とで、ほぼ同じ実装面積を持った新しい半導体パッケー
ジを作ることが可能になる。
とで、ほぼ同じ実装面積を持った新しい半導体パッケー
ジを作ることが可能になる。
【００４１】また、外部端子が突起電極であることで、
容易に半導体パッケージを積層することが可能になる。
容易に半導体パッケージを積層することが可能になる。
【００４２】また、突起電極の高さが、フリップチップ
実装面より高いことで、容易に半導体パッケージを半田
付することが可能になる。
実装面より高いことで、容易に半導体パッケージを半田
付することが可能になる。
【００４３】また、外部端子の位置が、回路基板の１辺
に配置されることで、半導体パッケージを垂直に立て
て、マザーボードに実装できるため、容易に実装密度を
上げることが、可能になる。
に配置されることで、半導体パッケージを垂直に立て
て、マザーボードに実装できるため、容易に実装密度を
上げることが、可能になる。
【図１】本発明の実施の形態に係わる半導体パッケージ
の説明図である。
の説明図である。
【図２】本発明の実施の形態に係わる半導体パッケージ
の別の説明図である。
の別の説明図である。
【図３】本発明の実施の形態に係わる半導体パッケージ
の別の説明図である。
の別の説明図である。
【図４】本発明の実施の形態に係わる半導体パッケージ
の応用の説明図である。
の応用の説明図である。
【図５】本発明の実施の形態に係わる半導体パッケージ
の応用の説明図である。
の応用の説明図である。
【図６】従来の半導体パッケージの説明図である。
【図７】従来の半導体パッケージの別の説明図である。
１ 回路基板 ２ ＩＣチップ ３ ワイヤー ４ 外部端子 ５ 封止樹脂 ６ バンプ ７ ザグリ ８ パッケージ間接続電極 ９ 半導体パッケージ １１ 半田付部 １２ マザーボード １３ ボンディングパターン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 23/12 ５０１
Claims (10)
- 【請求項１】 複数個のＩＣチップを回路基板の両面に
実装する半導体パッケージに於いて、回路基板の一方の
面と他方の面にＩＣチップを接続する方法が違うことを
特徴とする半導体パッケージ。 - 【請求項２】 前記接続する方法は、ワイヤーボンディ
ング接続法とフリップチップ接続法であることを特徴と
する請求項１記載の半導体パッケージ。 - 【請求項３】 前記ＩＣチップは、２チップであること
を特徴とする請求項２記載の半導体パッケージ。 - 【請求項４】 前記ＩＣチップの大きさは、ほぼ同じで
あることを特徴とする請求項３記載の半導体パッケー
ジ。 - 【請求項５】 前記ＩＣチップの配置は、ほぼ同じであ
ることを特徴とする請求項４記載の半導体パッケージ。 - 【請求項６】 前記半導体パッケージの外部端子は、両
面に配置されていることを特徴とする請求項１から５記
載の半導体パッケージ。 - 【請求項７】 前記両面に配置された外部端子の位置
は、ほぼ同じであることを特徴とする請求項６記載の半
導体パッケージ。 - 【請求項８】 前記外部端子は、突起電極であることを
特徴とする請求項７記載の半導体パッケージ。 - 【請求項９】 前記フリップチップ実装面の突起電極の
高さは、半導体裏面より高いことを特徴とする請求項８
記載の半導体パッケージ。 - 【請求項１０】 前記半導体パッケージの外部端子は、
前記回路基板の一辺に配置されていることを特徴とする
請求項１から５記載チップの半導体パッケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212415A JP2002033440A (ja) | 2000-07-13 | 2000-07-13 | 半導体パッケージ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000212415A JP2002033440A (ja) | 2000-07-13 | 2000-07-13 | 半導体パッケージ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002033440A true JP2002033440A (ja) | 2002-01-31 |
Family
ID=18708343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000212415A Pending JP2002033440A (ja) | 2000-07-13 | 2000-07-13 | 半導体パッケージ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002033440A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5258567B2 (ja) * | 2006-08-11 | 2013-08-07 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
| US8766408B2 (en) | 2006-03-07 | 2014-07-01 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
-
2000
- 2000-07-13 JP JP2000212415A patent/JP2002033440A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8766408B2 (en) | 2006-03-07 | 2014-07-01 | Semiconductor Components Industries, Llc | Semiconductor device and manufacturing method thereof |
| JP5258567B2 (ja) * | 2006-08-11 | 2013-08-07 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 半導体装置及びその製造方法 |
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