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JP2002032324A - Ｐｃｉバスデバイス接続制御方式 - Google Patents

Ｐｃｉバスデバイス接続制御方式

Info

Publication number
JP2002032324A
JP2002032324A JP2000221050A JP2000221050A JP2002032324A JP 2002032324 A JP2002032324 A JP 2002032324A JP 2000221050 A JP2000221050 A JP 2000221050A JP 2000221050 A JP2000221050 A JP 2000221050A JP 2002032324 A JP2002032324 A JP 2002032324A
Authority
JP
Japan
Prior art keywords
pci
bus
slot
slots
connection control
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2000221050A
Other languages
English (en)
Inventor
Ryuichi Hattori
隆一 服部
Shinichi Suzuki
新一 鈴木
Kishin Matsuoka
紀伸 松岡
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hitachi Ltd
Original Assignee
Hitachi Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Ltd filed Critical Hitachi Ltd
Priority to JP2000221050A priority Critical patent/JP2002032324A/ja
Publication of JP2002032324A publication Critical patent/JP2002032324A/ja
Pending legal-status Critical Current

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  • Bus Control (AREA)

Abstract

(57)【要約】 【課題】ＰＣＩバスを備える情報処理システムにおい
て、バスの電気的な負荷の制約を遵守しながらオンボー
ドＰＣＩバス及びＰＣＩスロットの組合わせをユーザの
必要に応じて選択可能なシステムを提供する。 【解決手段】予めＰＣＩバスの動作周波数によって定ま
る最大のデバイス数を超えるデバイスを実装しておき、
バススイッチを介してＰＣＩバスに接続し、動作周波数
や暗号処理など特定機能デバイスの実装に応じてＰＣＩ
デバイス及びＰＣＩスロットを選択してＰＣＩバスに接
続する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、パーソナルコンピ
ュータやサーバシステムにおいて標準的に採用されてい
るＩ／ＯバスであるＰＣＩ(Peripheral Component Inte
rconnect：以下ＰＣＩと略す)バスシステムに関し、一
般にＰＣＩバスの動作周波数によって定まる電気的な負
荷制約を遵守しながら複数のＰＣＩデバイス数及びＰＣ
Ｉスロットをユーザのニーズに応じて選択してＰＣＩバ
スに接続する制御方式に関する。
【０００２】
【従来の技術】近年、パーソナルコンピュータなどの情
報処理装置においては、プロセッサの演算処理性能の向
上に伴って、Ｉ／Ｏバスにもデータ転送性能の向上や、
アダプターカードの活線挿抜機能の実現など、より一層
のシステム高性能化及び高信頼化が求められている。
【０００３】図３に従来のサーバのシステム構成を示
す。図３において、ＣＰＵ１０１はフロントサイドバス
１００を介してシステム制御部１０２と接続している。
ＣＰＵが複数あるマルチプロセッサシステムではフロン
トサイドバス１００に複数のＣＰＵを接続するのが一般
的である。システム制御部１０２は一つまたは複数のチ
ップから構成され、主メモリ１０３およびＩ／Ｏシステ
ムバス１２３，１２４を介してそれぞれＰＣＩバスブリ
ッジ（３３ＭＨｚ）１０２及びＰＣＩバスブリッジ（６
６ＭＨｚ）と接続している。近年の高性能なサーバシス
テムでは、ＣＰＵだけでなくＩ／Ｏバスも複数本備えて
いる場合が多く、その場合にはシステム制御部１０２が
高速なＩ／Ｏシステムバス１２３，１２４を複数本接続
可能な構成にするなどして複数のＩ／Ｏバスブリッジを
接続する方法が一般的に採用されている。
【０００４】図３に示すシステムでは３３ＭＨｚで動作
する第一のＰＣＩバス１１０は、ＰＣＩバスブリッジ
（３３ＭＨｚ）１０４によって主に制御され、４本のＰ
ＣＩスロット１１１，１１２，１１３，１１４と、スロ
ットを介さずに直接ＰＣＩバス１１０に接続しているオ
ンボードＰＣＩデバイス１０６、同じく基本Ｉ／Ｏコン
トローラ１０７とからなる。基本Ｉ／Ｏコントローラ１
０７は、キーボード１３１、マウス１３２、ハードディ
スクドライブ（以下ＨＤＤと略す）１３３、基本入出力
ファームウエア（Basic Input Output System：以下Ｂ
ＩＯＳと略す）等の低速な周辺Ｉ／Ｏデバイスを制御す
る。次に６６ＭＨｚで動作する第二のＰＣＩバス１２０
は、ＰＣＩバスブリッジ（６６ＭＨｚ）１０５によって
主に制御され、２本のＰＣＩスロット１２１，１２２と
接続している。
【０００５】図３に示す従来のシステムにおいて、ユー
ザはオンボードＰＣＩデバイス１０６以外のＰＣＩデバ
イスを使用する場合には、ＰＣＩデバイスを搭載したＰ
ＣＩカードをいずれかのＰＣＩスロットに装着して使用
する。その際にはＰＣＩカードの動作可能な周波数に応
じて第一のＰＣＩバス１１０または第二のＰＣＩバス１
２０を選択してそれぞれのバス上のＰＣＩスロットにＰ
ＣＩカードを装着する必要がある。ユーザがシステムに
追加しうるＰＣＩカードの種類としては、グラフィック
スカード、ＳＣＳＩ(Small Computer System Interfac
e)等の外部Ｉ／Ｏ接続インターフェースカード、ネット
ワークインターフェースカード等の汎用用途のＰＣＩカ
ードや、暗号処理機能などを有する特定用途のＰＣＩカ
ード等が考えられる。図３に示すシステムの一般的な動
作については、通常のパーソナルコンピュータシステム
やサーバーシステムとして広く知られているものと同一
であるので、ここでは細部の詳細な説明を省略する。
【０００６】ところで、図３に示す従来の例では、第一
のＰＣＩバス１１０と第二のＰＣＩバス１２０とではバ
スが備えているＰＣＩスロットの本数が異なる。第一の
ＰＣＩバス１１０が４本のＰＣＩスロット１１１，１１
２，１１３，１１４とオンボードＰＣＩデバイス１０６
などを接続しているのに対し、第二のＰＣＩバス１２０
は２本のＰＣＩスロット１２１，１２２を接続している
だけである。これは、第一のＰＣＩバス及び第二のＰＣ
Ｉバスの動作周波数の違いがあるためである。すなわ
ち、それぞれのＰＣＩバス動作周波数においてＰＣＩバ
スの仕様で定義されているタイミング仕様を満足するた
めに、ＰＣＩバス上に接続可能な電気的負荷の最大数が
異なっている。各ＰＣＩバスの動作周波数に応じて接続
可能なＰＣＩデバイス及びＰＣＩスロットの本数は、厳
密にはＰＣＩバスブリッジ１０４，１０５のＩ／Ｏバッ
ファの電気的モデルやＰＣＩバスの線路長及び基板イン
ピーダンス、ＰＣＩスロットの各信号ピンの負荷容量な
どのパラメータを使用して伝送線路波形シミュレーショ
ンを行い、各スロットまたはＰＣＩデバイスがＰＣＩバ
ス仕様書に定められた動作タイミング仕様を満足するよ
うに設計を行う必要がある。このような複雑なシミュレ
ーションを省略して簡易的にＰＣＩバスの電気的負荷の
適合性を判断するための方法として、以下に述べるよう
な換算負荷数を用いる方法が当業者の間では広く用いら
れている。
【０００７】具体的には、ＰＣＩバスに直接接続するオ
ンボードＰＣＩデバイスの負荷を換算負荷数で１ロード
（ロードは電気的な負荷を簡易に数えるための換算単
位）とし、ＰＣＩスロットを介してＰＣＩカードを装着
することでＰＣＩバスと接続する場合には、前記ＰＣＩ
スロットの負荷を考慮して２ロードとし、ＰＣＩバスの
動作周波数に応じて前記ＰＣＩバスに接続しているオン
ボードＰＣＩデバイスまたはＰＣＩスロットの換算負荷
数の合計を一定値以下にする方法である。表１及び表２
を用いて、現在のＰＣＩバスを有するコンピュータシス
テム（以下、ＰＣＩバスシステムと省略する）において
一般的に用いられている換算負荷数を説明する。
【０００８】
【表１】
【０００９】
【表２】
【００１０】例えば、３３ＭＨｚで動作するＰＣＩバス
の換算負荷数の合計は通常１０ロード以下であり、ＰＣ
Ｉバスに接続可能なＰＣＩスロット及びオンボードＰＣ
Ｉデバイスの数は表1に示すような６通りの組合わせと
なる。同様に６６ＭＨｚで動作するＰＣＩバスシステム
の換算負荷数の最大値は４ロードであり、その際に実現
可能なＰＣＩスロット及びオンボードＰＣＩデバイスの
接続数の組合わせを表２に示す。ＰＣＩバスを有するコ
ンピュータシステムを設計する場合には、上記説明した
換算負荷数の最大値を超えないようにオンボードＰＣＩ
デバイスとＰＣＩスロットの数を選び、その後、前記説
明した伝送線路の波形シミュレーションなどによって詳
細な実装設計を行う方法が一般的である。
【００１１】上記従来例で説明したＰＣＩバスの動作周
波数や実装設計に必要な電気的負荷、タイミングマージ
ン等を含むバス動作仕様に関する規定などはPCI Specia
l Interest GroupのPCI Local Bus Specification Revi
sion 2.2(１９９８年１２月１８日発行)に記載されてい
る。
【００１２】続いて図４を用いて、ＰＣＩカードの活線
挿抜機能を備えるＰＣＩバスシステムを有する第二の従
来例を説明する。図４において、ＰＣＩバスブリッジ２
１０はＰＣＩスロット２０６，２０７を電気的にＰＣＩ
バス２０３から絶縁する制御を行うホットプラグコント
ローラ２０２を有している。ホットプラグコントローラ
２０２は、システムを使用するユーザやアプリケーショ
ンプラグラムの指示によって、ＰＣＩスロット切断制御
部２０４，２０５を制御し、それぞれＰＣＩスロット２
０６，２０７をＰＣＩバス２０３から電気的に切り離
す。このようなＰＣＩスロットの電気的な切り離しは、
システム装置が稼動状態のままでＰＣＩカードを活線挿
抜可能とすることで、故障したＰＣＩカードを交換する
ことが可能になり、システムの稼動率を高める目的など
で近年ハイエンドサーバを中心に採用されてきている。
図４の他部分の動作については、図３に示した第一の従
来例と同じであるのでここでは省略する。
【００１３】上記図４で説明した、ＰＣＩスロットの活
線挿抜機能については一般にホットプラグ機能と呼ばれ
ており、その仕様についてはPCI Special Interest Gro
up発行の仕様書PCI Hot-Plug Specification Revision
1.0（１９９７年１０月６日発行）に記載されている。
【００１４】
【発明が解決しようとする課題】ところで、前記従来例
において説明したように、図３に示すの第一のＰＣＩバ
ス１１０と第二のＰＣＩバス１２０とでは、それぞれの
ＰＣＩバスに接続されているＰＣＩスロット及びオンボ
ードＰＣＩデバイスの数が異なっている。具体的には図
３の第一のＰＣＩバス１１０には４本のＰＣＩスロット
１１１，１１２，１１３，１１４とオンボードＰＣＩデ
バイス１０６、基本Ｉ／Ｏコントローラ１０７が接続さ
れているのに対し、第二のＰＣＩバス１２０には２本の
ＰＣＩスロット１２１，１２２だけが接続されている。
これは、前記従来例において説明したように、第一のＰ
ＣＩバス１１０が周波数３３ＭＨｚで動作するのに対
し、第二のＰＣＩバス１２０が周波数６６ＭＨｚで動作
するため、第二のＰＣＩバスの方がＰＣＩバス信号のタ
イミングマージンなど動作上の制約が厳しいためであ
る。
【００１５】具体的には、以下のようである。ＰＣＩバ
スに多数のＰＣＩスロットやオンボードＰＣＩデバイス
を接続した場合には、それぞれのスロットやデバイスの
信号ピンが有する容量性負荷などの電気的負荷がＰＣＩ
バスの各信号線につながることになり、ＰＣＩバスを駆
動するデバイスがより多くの電気的負荷を駆動する必要
がある。一般にＴＴＬ（Transistor−Transistor Logi
c）やＧＴＬ(Gunning Transfer Logic)等の同一のバス
駆動方式で比較した場合、電気的負荷が増加すると各バ
ス信号線の立ち上がり波形が劣化するなどしてバスの動
作タイミング仕様を満足することが難しくなり、バスの
最高動作周波数は低くなる。ＰＣＩバスにおいても同様
で、ＰＣＩバスシステムを設計する場合には、前記ＰＣ
Ｉバス仕様書（PCI Bus Specification Rev2.2）に記載
された電気的仕様やタイミング仕様を満足するように設
計する必要がある。前記従来例において説明したよう
に、例えば３３ＭＨｚ動作のＰＣＩバスシステムでは、
ＰＣＩバスに接続可能なＰＣＩスロットは一般に最大５
スロットであると言われており、６６ＭＨｚ動作のＰＣ
Ｉバスでは最大２スロットであるといわれている。これ
をオンボードＰＣＩデバイスで換算した場合には、３３
ＭＨｚ動作ＰＣＩバスではオンボードＰＣＩデバイス１
０個、６６ＭＨｚ動作ＰＣＩバスではオンボードＰＣＩ
デバイス４個相当となる。
【００１６】このように、それぞれの動作周波数に応じ
てＰＣＩバスに接続可能なＰＣＩデバイスの数が異な
り、さらにＰＣＩスロット又はオンボードＰＣＩデバイ
スであるかどうかによって、ＰＣＩバスに接続可能なＰ
ＣＩデバイスの数が異なる。
【００１７】具体的には、最大６６ＭＨｚで動作するＰ
ＣＩバスを例にすると、ＰＣＩスロットは最大２個まで
接続可能であり、それぞれのＰＣＩスロットにＰＣＩカ
ードを装着した場合でも使用可能なＰＣＩデバイスは２
個である。一方、オンボードＰＣＩデバイスは最大４個
まで接続可能であるので、使用可能なＰＣＩデバイスも
最大４個となる。しかしながら、ＰＣＩスロットを採用
した場合には、ユーザが用途に応じて必要な機能を有す
るＰＣＩカードを装着可能であるのに対し、オンボード
ＰＣＩデバイスでは、システムの製造時にＰＣＩデバイ
スをシステム装置のボード上に搭載する必要があるた
め、ユーザが用途に応じてＰＣＩデバイスの機能を選択
することは出来ない。
【００１８】上記述べたように、従来のＰＣＩバスシス
テムにはＰＣＩスロットを介してＰＣＩデバイスを装着
した場合にはＰＣＩバスの動作周波数に応じて接続可能
な最大ＰＣＩデバイス数の半分のＰＣＩデバイスしか接
続出来ないという問題点があった。また、ＰＣＩスロッ
トを介さずにシステムボード上のＰＣＩバスに直接オン
ボードＰＣＩデバイスを接続した場合には、ユーザが必
要な機能に応じてＰＣＩデバイスを選択することが出来
ないという問題点があった。
【００１９】本発明の第一の目的は、ＰＣＩスロットと
オンボードＰＣＩデバイスを備えるＰＣＩバスシステム
において、ユーザの必要な機能に応じて前記オンボード
ＰＣＩデバイスとＰＣＩスロットとを柔軟に混在させ、
常にＰＣＩバスの動作周波数に応じて接続可能な最大数
のＰＣＩデバイス構成を可能にすることにある。
【００２０】ところでＰＣＩバスの動作周波数をより早
くするための仕様として、米国Ｃｏｍｐａ社などが中心
となって、ＰＣＩ−Ｘバスと呼ばれるＰＣＩバスの高速
動作仕様が定義されている。ＰＣＩ−Ｘバスは従来のＰ
ＣＩバスが最大６６ＭＨｚ動作であったのに対して、最
大動作周波数を１３３ＭＨｚとし、それにともなってＰ
ＣＩ−Ｘデバイスのバス信号タイミング設計の条件を緩
和するためのバスプロトコル変更等を行った新しいＰＣ
Ｉバスの仕様で、従来のＰＣＩバス仕様に対して仕様書
付録（Addendum）として定義されている。ＰＣＩ−Ｘバ
ス仕様の詳細は、PCI Special Interest Groupから発行
されている仕様書 PCI−X Addendum tothe PCI Local B
us Specification（１９９９年９月２２日発行）に詳し
く規定されている。また、ＰＣＩ−Ｘバス仕様において
も従来のＰＣＩバス仕様と同様に、ある動作周波数のＰ
ＣＩ−Ｘバスに接続可能なＰＣＩ−Ｘデバイスの数は換
算負荷数を用いることによって簡易に計算することが出
来る。その方法は前記従来例において説明したＰＣＩバ
スと同様であり、システムのボード上に搭載され直接Ｐ
ＣＩ−Ｘバスに接続されるオンボードＰＣＩ−Ｘデバイ
スの負荷数を１ロードとし、ＰＣＩ−Ｘスロットは装着
されるＰＣＩ−Ｘカード上のＰＣＩ−Ｘデバイスの負荷
を含めて２ロードと見なす。ＰＣＩ−Ｘバス仕様の主要
な動作周波数と接続可能なオンボードＰＣＩ−Ｘデバイ
ス及びＰＣＩ−Ｘスロットの数の組み合わせを表３、表
４、表５に示す。
【００２１】
【表３】
【００２２】
【表４】
【００２３】
【表５】
【００２４】表３、４、５に示すように一般に６６ＭＨ
ｚで動作するＰＣＩ−Ｘバスの最大換算負荷数は８ロー
ド、１００ＭＨｚ動作時には４ロード、１３３ＭＨｚ動
作時には２ロードである。
【００２５】上記述べたＰＣＩ−Ｘバスシステムにおい
ても従来のＰＣＩバスと同様に以下のような問題点があ
った。すなわち、ＰＣＩ―Ｘスロットを介してＰＣＩ―
Ｘデバイスを装着した場合にはＰＣＩバスに付加される
電気的な負荷がオンボードＰＣＩ−Ｘデバイスの場合の
２倍換算となるため、ＰＣＩ―Ｘバスの動作周波数に応
じて接続可能な最大ＰＣＩデバイス数の半分のＰＣＩデ
バイスしか接続出来ないという問題点がある。また、Ｐ
ＣＩ−Ｘスロットを介さずにシステムボード上のＰＣＩ
−Ｘバスに直接オンボードＰＣＩ−Ｘデバイスを接続し
た場合には、ユーザが必要な機能に応じてＰＣＩ−Ｘデ
バイスを選択することが出来ないという問題点があっ
た。
【００２６】本発明の第二の目的は、ＰＣＩ−Ｘスロッ
トとオンボードＰＣＩ−Ｘデバイスを備えるＰＣＩ−Ｘ
バスシステムにおいて、ユーザの必要な機能に応じて前
記オンボードＰＣＩ−Ｘデバイス数とＰＣＩ−Ｘスロッ
ト数の組み合わせを選択可能とし、なおかつＰＣＩ−Ｘ
バスの動作周波数に応じて接続可能な最大数のＰＣＩデ
バイス構成を可能にすることにある。
【００２７】さらに、上記説明したＰＣＩバスシステム
において、暗号処理機能を有するオンボードＰＣＩデバ
イスまたはＰＣＩカードを使用した場合には、次のよう
な問題が生じる。
【００２８】すなわち、暗号処理システムにおいては、
一般的にその目的から処理するデータの機密性を守るこ
とが重要であるが、なかでも暗号処理アルゴリズムに関
するデータは、暗号化されたデータの解読に使用するこ
とが出切るため、機密性を保持することが特に重要であ
る。図３に示す従来のシステムにおいて、例えばＰＣＩ
スロット１２１に暗号処理機能を有するＰＣＩカード
（以下、暗号処理ＰＣＩカードと略す）を装着した場
合、ＰＣＩスロット１２２にＰＣＩバス信号を解析する
ためのアナライザカードを装着してＰＣＩバス上のデー
タを収集することが可能である。ＰＣＩバス上の信号を
流れるデータは暗号化されていないため、暗号処理機能
を有するＰＣＩカードまたはオンボードＰＣＩデバイス
を装着したＰＣＩバスシステムでは、このように空きＰ
ＣＩスロットから暗号処理に関わるデータを収集するこ
とが可能であり、暗号処理に関するデータの機密性を保
持することが出来ないという問題点があった。
【００２９】本発明の第三の目的は、ＰＣＩスロットと
オンボードＰＣＩデバイスを備えるＰＣＩバスシステム
において、暗号処理機能を有するＰＣＩカードまたはオ
ンボードＰＣＩデバイスを使用する際に、暗号処理に関
連するデータの機密性を保持する手段を提供することで
ある。
【００３０】なお、ＰＣＩ−Ｘバスを使用したシステム
においても上記述べた暗号処理のデータの機密保持につ
いてＰＣＩバスシステムと同様の問題が存在することは
当業者には容易に理解出来る。
【００３１】本発明の第四の目的は、ＰＣＩ−Ｘスロッ
トとオンボードＰＣＩ−Ｘデバイスを備えるＰＣＩ−Ｘ
バスシステムにおいて、暗号処理機能を有するＰＣＩ−
ＸカードまたはオンボードＰＣＩ−Ｘデバイスを使用す
る際に、暗号処理に関連するデータの機密性を保持する
手段を提供することである。
【００３２】
【課題を解決するための手段】前述の課題を解決するた
めに本発明は、ＰＣＩバスの動作周波数に応じて接続可
能なＰＣＩスロット及びオンボードＰＣＩデバイスの最
大数より大きい、任意の数組み合わせのオンボードＰＣ
ＩデバイスおよびＰＣＩスロットとを有するＰＣＩバス
システムであって、上記オンボードＰＣＩデバイスとＰ
ＣＩスロットとＰＣＩバスとの間に電気的切り離し手段
とを備え、上記ＰＣＩバスを制御するＰＣＩバスブリッ
ジに設けたＰＣＩデバイスの接続制御手段が前記電気的
切り離し手段を制御することにより、前記オンボードＰ
ＣＩデバイスと前記ＰＣＩスロットを自由な組み合わせ
でＰＣＩバスに接続可能としたものである。上記ＰＣＩ
デバイスの接続制御手段は、システムの基本入出力ファ
ームウエアに設定されたシステム構成情報やシステムの
ハードウエア設定情報に従って上記各電気的切り離し手
段を制御するようにしたものである。さらにＰＣＩ−Ｘ
バスシステムにおいても同様の制御を行うようにしたも
のである。
【００３３】また、前述の課題を解決するために本発明
は、任意の数のオンボードＰＣＩデバイスおよびＰＣＩ
スロットとを有するＰＣＩバスシステムであって、上記
オンボードＰＣＩデバイスとＰＣＩスロットとＰＣＩバ
スとの間の電気的切り離し手段と、上記ＰＣＩバスを制
御するＰＣＩバスブリッジに設けたＰＣＩデバイスの接
続制御手段とを備え、オンボードＰＣＩデバイスまたは
上記ＰＣＩスロットに装着されたＰＣＩカード上のＰＣ
Ｉデバイスが暗号処理デバイスであることを検出した場
合には前記ＰＣＩデバイスの接続制御手段がＰＣＩカー
ドの装着されていないＰＣＩスロットを前記ＰＣＩバス
から電気的に切り離すようにしたものである。さらにＰ
ＣＩ−Ｘバスシステムにおいても同様の制御を行うよう
にしたものである。
【００３４】また、本発明は任意の数のＰＣＩスロット
およびオンボードＰＣＩデバイスを備えるシステムであ
って、システム起動時のＰＣＩデバイス初期化作業にお
いて、検出したＰＣＩスロット及びＰＣＩデバイスの数
からＰＣＩバスの各信号線の電気的な負荷数を換算負荷
数として計算し、前記ＰＣＩバスの動作周波数によって
予め定められた換算負荷数の最大値を超えないように前
記ＰＣＩスロット数及びオンボードＰＣＩデバイス数の
組合わせを選択するようにしたものである。さらにＰＣ
Ｉ−Ｘバスシステムにおいても同様の制御を行うように
したものである。
【００３５】
【発明の実施の形態】図面を参照し、本発明の実施の形
態について具体的に説明する。なお、以下の説明によっ
て本発明が制限されるものではない。
【００３６】図１を用いて本発明の第１の実施例である
ＰＣＩバスシステムの構成、次に図２及び表２を用いて
第一に実施例の動作手順を説明する。図1のＰＣＩバス
システムにおいては、図３と対応する部分について同一
の記号を用いて説明する。
【００３７】本発明の特徴は、図１に示す６６ＭＨｚで
動作するＰＣＩバス１６０に、通常の６６ＭＨｚ動作の
ＰＣＩバスに接続可能な最大のＰＣＩデバイスおよびＰ
ＣＩスロット数の合計よりも多くのオンボードＰＣＩデ
バイス１４２，１４３及びＰＣＩスロット１４６，１４
７が接続されており、ＰＣＩデバイス接続制御部１４１
がバススイッチ１５２，１５３，１５６，１５７を制御
して、前記オンボードＰＣＩデバイスと前記ＰＣＩスロ
ットの合計数をＰＣＩバスの動作周波数によって一般に
定まる最大接続数またはそれ以下となるように制御する
ことにある。具体的には、前記従来例において説明した
ＰＣＩバスの電気的な負荷数の換算負荷数を求めると、
２本のＰＣＩスロット１４６，１４７及び２個のオンボ
ードＰＣＩバスデバイス１４２，１４３の換算負荷数の
合計は６ロードになり、表２に示す従来の６６ＭＨｚ動
作のＰＣＩバスの最大換算負荷数である４ロードを超え
ている。ＰＣＩバス接続制御部１４１がバススイッチ１
５２，１５３，１５６，１５７を制御してＰＣＩバス１
６０に電気的に接続するＰＣＩスロット数及びオンボー
ドＰＣＩデバイス数を制御することで、前記換算負荷数
の合計が４ロード以下となるようにするものである。
【００３８】図１において、ＰＣＩバス１６０はＰＣＩ
バスブリッジ（６６ＭＨｚ）１４０によって主に制御さ
れ、二本のＰＣＩスロット１４６，１４７及びそれぞれ
のＰＣＩスロットに対応するインジケータ１６１，１６
２と、２個のオンボードＰＣＩデバイス１４２，１４３
を接続している。各ＰＣＩスロット及びオンボードＰＣ
Ｉデバイスには、ＰＣＩバスと電気的に切り離す手段と
してバススイッチ市１５２，１５３，１５６，１５７を
それぞれ備えている。ＰＣＩデバイス接続制御部１４１
は、ＣＰＵ１０１がＢＩＯＳ１３４のファームウエアを
実行して図１のシステム全体の初期化作業を行う際に、
前記バススイッチ１５２，１５３，１５６，１５７の制
御を行い、ＰＣＩバス１６０に接続するＰＣＩデバイス
による電気的な負荷の換算負荷数がバスの動作周波数で
ある６６ＭＨｚ動作時の最大値である４ロード以下にな
るように各ＰＣＩスロットまたはオンボードＰＣＩデバ
イスの接続制御を行う。この際、どのＰＣＩスロットま
たはオンボードＰＣＩデバイスを切り離すかについては
ＢＩＯＳ１３４に格納されたシステム構成情報１３５の
内容を参照する。またＰＣＩデバイス接続制御部１４１
は、上記ＰＣＩデバイスの接続制御を行った際にはイン
ジケータ１６１，１６２を制御してユーザに電気的に切
り離して無効化したスロットを通知する。図１の他の部
分の動作については、前記図３を用いて説明した従来の
例と同様であるのでここでは詳細な説明を省略する。
【００３９】続いて図２に示すフローチャートを用いて
図１に示す本発明の第一の実施例の動作を説明する。ま
ずシステム起動時にシステム全体の初期化作業を開始し
（ステップ１０１）、ＣＰＵ１０１がＢＩＯＳプログラ
ム１３４を実行し、格納されているシステム構成情報１
３５を参照する（ステップ１０２）。次に第一のＰＣＩ
バス１１０に接続されているデバイスを検出し（ステッ
プ１０３）、初期化作業を行う（ステップ１０４）。Ｐ
ＣＩバスのデバイスの検出方法は各デバイスのコンフィ
ギュレーション空間の内容を読み出すことで実行出来、
またデバイスの初期化作業も同様にコンフィギュレーシ
ョン空間のレジスタの設定によって行う。上記ＰＣＩデ
バイスの検出や初期化作業の詳細については、従来の一
般的に採用されているパーソナルコンピュータシステム
のＰＣＩバスと同様であり、詳細は前記PCI Bus Specif
ication Rev2.2を参照することで当業者には容易に理解
出来るのでここではここでは詳細な説明を省略する。続
いて第二のＰＣＩバス１６０の接続されているＰＣＩデ
バイスの検出を行う（ステップ１０５）。ＰＣＩデバイ
スの検出有無を判定し（ステップ１０６）、オンボード
ＰＣＩデバイス１４２，１４３が実装されている場合、
及びＰＣＩスロット１４６，１４７を介してＰＣＩカー
ド上のＰＣＩデバイスが装着されている場合には、それ
ぞれの個数に応じてＰＣＩバスの電気的な負荷を換算負
荷数として計算する（ステップ１０７）。次に前記ステ
ップ１０２で読み出したシステム構成情報１３５にもと
づいてＰＣＩバス１６０から切り離すＰＣＩスロットま
たはオンボードＰＣＩデバイスを決定するが、この際に
は上記計算したオンボードＰＣＩデバイスの換算負荷数
を考慮してＰＣＩバス１６０の電気的な換算負荷数の最
大値である４ロードを超えないように前記ＰＣＩスロッ
トおよびオンボードＰＣＩデバイスの個数の組み合わせ
を選ぶ。具体的には、６６ＭＨｚで動作するＰＣＩバス
１６０は表２の項番２に相当し、オンボードＰＣＩデバ
イス２個を接続する場合にはＰＣＩスロットは１本しか
接続することが出来ない。したがって、システム構成情
報１３５の設定内容に従ってオンボードＰＣＩデバイス
１４２，１４３を使用する場合には、ＰＣＩスロット１
本を電気的に切り離す必要があるのでどのＰＣＩスロッ
トを切り離すか決定し（ステップ１０９）、バススイッ
チ１５２，１５３のいずれかを制御してＰＣＩスロット
１４６，１４７のいずれかを電気的に切り離す（ステッ
プ２０９）。電気的に切り離したスロットは使用不可能
となるので当該するＰＣＩスロットに対応するインジケ
ータ１６１または１６２を制御してユーザに前記使用不
可能となったスロットの無効化を通知する。インジケー
タによる通知は使用可能なＰＣＩスロットのインジケー
タを点灯してもよいし、無効化したＰＣＩスロットに対
応するインジケータを点灯してもよい。あるいは、イン
ジケータの点灯色を変えてもよい（ステップ１１０）。
また、オンボードＰＣＩデバイス１４２，１４３がシス
テムボード上に実装されていない場合には、２本のＰＣ
Ｉスロット１４６，１４７を接続することが出来るの
で、有効なスロットをインジケータで通知すればよい
（ステップ１１１）。続いて、ＰＣＩバス１６０に接続
されている有効なＰＣＩデバイスの初期化作業（ステッ
プ１１２）を行い、最後に上記ステップ１１２で行った
各ＰＣＩデバイスの初期化作業の内容と整合性がとれる
ようにＰＣＩバスブリッジ１４０の設定を行う（ステッ
プ１１３）ことで第二のＰＣＩバス１６０の初期化作業
が終了する。
【００４０】以上述べてきた本発明の第一の実施例によ
れば、ＰＣＩバスの動作周波数によって一般に定まる最
大接続可能なＰＣＩデバイス及びＰＣＩスロットの合計
数を超えてＰＣＩデバイスおよびＰＣＩスロットをシス
テム上に実装し、システムの構成情報に応じて前記ＰＣ
Ｉデバイス及びＰＣＩスロットを任意の組合わせで前記
ＰＣＩバスに電気的に接続または絶縁することが出来
る。また、その際、ＰＣＩデバイス及びＰＣＩスロット
の接続数からＰＣＩバスのバス信号線の電気的な負荷を
換算負荷数として計算し、常に前記ＰＣＩバスの動作周
波数によって定まる換算負荷数の最大値を上回らないよ
うに、前記ＰＣＩデバイス及びＰＣＩスロットのＰＣＩ
バスへの電気的な接続を制御する。以上のことから、Ｐ
ＣＩバスの動作周波数に応じて、オンボードＰＣＩデバ
イスとＰＣＩスロットの組み合わせを必要に応じて選択
して、ＰＣＩバスへ接続して使用することが可能とな
る。
【００４１】また、上記図１に示す第一の実施例におい
て説明したシステム構成情報１３５の設定手段について
は、ＢＩＯＳ１３４内部に保持する方式に限らず、ディ
ップスイッチやジャンパーピンなどのハードウエア設定
手段によって基本Ｉ／Ｏコントローラに通知するなどの
手段を用いても良い。
【００４２】また、図１に示すオンボードＰＣＩデバイ
ス１４２とオンボードＰＣＩデバイス１４３を同一の機
能を有するデバイスとして実装し、ＰＣＩデバイス接続
制御部１４１がバススイッチ１４２，１４３を制御する
ことで一方を常時ＰＣＩバス１６０に接続し、他方を常
時切断しておき、前記常時接続しているＰＣＩデバイス
が故障した際にはバススイッチを制御してＰＣＩバスか
ら切り離し、常時切断していた他方のデバイスをＰＣＩ
バスに接続することでバックアップデバイスとする制御
を行っても良い。
【００４３】また、図１に記載のＰＣＩバス接続制御部
１４１は前記図４に説明したホットプラグコントローラ
２０２を用いて制御しても良い。
【００４４】次に本発明の第二の実施例として、第一の
実施例で説明したＰＣＩバスのより高速な動作を可能と
する追加仕様であるＰＣＩ−Ｘバスを用いた場合につい
て、図５を用いて説明する。また、図５では、ＣＰＵ及
びフロントサイドバスは図１に示す第一の実施例と同一
であるので省略し、システム制御部１０２以下のシステ
ム動作について説明する。図５において、ＰＣＩ−Ｘバ
ス６０１はＰＣＩ−Ｘブリッジ６０９によって主に制御
され、4個のオンボードＰＣＩ−Ｘデバイス６０２，６
０３，６０４，６０５及び２本のＰＣＩ−Ｘスロット６
０６，６０７とを備える。第一の実施例と同様に各オン
ボードＰＣＩ−ＸデバイスとＰＣＩ−Ｘスロットはバス
スイッチ１５２，１５３，１５４，１５５，１５６，１
５７を介してＰＣＩ−Ｘバス６０１と接続しており、Ｐ
ＣＩ−Ｘデバイス接続制御部６１０が各バススイッチの
制御を行うことで、任意のオンボードＰＣＩ−Ｘデバイ
ス及びＰＣＩ−Ｘスロットを前記ＰＣＩ−Ｘバス６０１
と電気的に切り離しまたは接続することが出来る。前記
ＰＣＩ−Ｘデバイス接続制御部６１０は、バススイッチ
１５６，１５７の制御状態に応じて対応するインジケー
タ１６１，１６２を制御し、それぞれＰＣＩ−Ｘスロッ
ト６０６，６０７の接続状況をユーザに通知する。
【００４５】図５において、ＰＣＩ−Ｘバス６０１の動
作周波数は１００ＭＨｚであり、表４に示すように、Ｐ
ＣＩ−Ｘバス６０１に接続可能なオンボードＰＣＩ−Ｘ
デバイス数とＰＣＩ−Ｘスロット数は前記従来例におい
て説明したように換算負荷数で最大４ロードである。前
記ＰＣＩ−Ｘバス６０１には既に２本のＰＣＩ−Ｘスロ
ット６０６，６０７がそれぞれバススイッチ１５６，１
５７を介して接続されているので、ＰＣＩ−Ｘスロット
の換算負荷数は合計４ロードとなり、表４に示す１００
ＭＨｚ動作時の換算負荷合計数に達している。一方前記
ＰＣＩ−Ｘバス６０１には４個のオンボードＰＣＩ−Ｘ
デバイス６０２，６０３，６０４，６０５がそれぞれバ
ススイッチを介して接続しているので、これらの換算負
荷数は合計４ロードとなる。全てのＰＣＩ−Ｘスロット
とオンボードＰＣＩ−Ｘデバイスの換算負荷数の単純な
合計は８ロードとなり、表４に示す１００ＭＨｚ動作時
の換算負荷合計数を超えてしまう。この問題を解決する
ために図５に示す本発明の第二の実施例では、以下のよ
うにＰＣＩ−Ｘバスシステムの初期化を行う。初期化の
手順は、前記図２のフローチャートを用いて説明した第
一の実施例のＰＣＩバスシステム初期化手順と同じであ
る。すなわち、図２のフローチャートのステップ１０５
においてＰＣＩ−Ｘバス６０１のデバイス検出を行い、
以下ステップ１０７，１０８，１０９，１１０までの手
順を前記ＰＣＩ−Ｘバス６０１が１００ＭＨｚで動作す
る際に論理的に動作可能な換算負荷数である４ロードを
満足するようにＰＣＩ−Ｘデバイス接続制御部６１０が
前記バススイッチ１５２，１５３，１５４，１５５，１
５６，１５７を制御して各ＰＣＩ−Ｘデバイス及びオン
ボードＰＣＩ−Ｘデバイスを前記ＰＣＩ−Ｘバス６０１
へ電気的に接続または絶縁するようにすればよい。具体
的にはシステム構成情報１３５にもとづいて、表４に示
す３通りのオンボードＰＣＩ−Ｘデバイス及びＰＣＩ−
Ｘスロット数の組合わせのいずれかを選択すればよい。
その後、ステップ１１２において有効なＰＣＩ−Ｘデバ
イスの初期化作業を行う。図５に示す他の部分の動作に
ついては図１に示す第一の実施例と同様であるので詳細
な説明は省略する。
【００４６】以上述べてきた本発明の第二の実施例によ
れば、ＰＣＩ−Ｘバスの動作周波数によって一般に定ま
る最大接続可能なＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘス
ロットの合計数を超えてＰＣＩ−ＸデバイスおよびＰＣ
Ｉ−Ｘスロットをシステム上に実装し、システムの構成
情報に応じて前記ＰＣＩデバイス及びＰＣＩスロットを
自由な構成で前記ＰＣＩバスに電気的に接続または絶縁
することが出来る。また、その際、ＰＣＩ−Ｘデバイス
及びＰＣＩ−Ｘスロットの接続数からＰＣＩバスのバス
信号線の電気的な負荷を換算負荷として計算し、常に前
記ＰＣＩ−Ｘバスの動作周波数によって定まる換算負荷
の最大数を上回らないように、前記ＰＣＩデバイス及び
ＰＣＩスロットのＰＣＩバスへの電気的な接続を制御す
る。以上のことから、ＰＣＩ−Ｘバスの動作周波数に応
じて、オンボードＰＣＩ−ＸデバイスとＰＣＩ―Ｘスロ
ットの組み合わせを必要に応じて選択して、ＰＣＩ―Ｘ
バスへ接続して使用することが可能となる。
【００４７】また、上記図１に示す第一の実施例におい
て説明したシステム構成情報１３５の設定手段について
は、ＢＩＯＳ１３４内部に保持する方式に限らず、ディ
ップスイッチやジャンパーピンなどのハードウエア設定
手段によって基本Ｉ／Ｏコントローラに通知するなどの
手段を用いても良い。
【００４８】また、図５に示すオンボードＰＣＩ−Ｘデ
バイス６０２，６０３，６０４，６０５のうち少なくと
も２つを同一の機能を有するデバイスとして実装し、Ｐ
ＣＩ−Ｘデバイス接続制御部６１０がバススイッチ１５
２，１５３，１５４，１５５を制御することで一方を常
時ＰＣＩ−Ｘバス６０１に接続し、他方を常時切断して
おき、前記常時接続しているＰＣＩ−Ｘデバイスが故障
した際にはバススイッチを制御してＰＣＩ−Ｘバスから
切り離し、常時切断していた他方のデバイスをＰＣＩ−
Ｘバスに接続することでバックアップデバイスとする制
御を行っても良い。
【００４９】また、図５に記載のＰＣＩ−Ｘデバイス接
続制御部６１０は前記図４に説明したホットプラグコン
トローラ２０２を用いて制御しても良い。
【００５０】次に本発明の第三の実施例として、１３３
ＭＨｚで動作するＰＣＩ−Ｘバスを用いた場合につい
て、図６を用いて説明する。また、図６では、ＣＰＵ及
びフロントサイドバスは図１に示す第一の実施例と同一
であるので省略し、システム制御部１０２以下のシステ
ム動作について説明する。図６において、ＰＣＩ−Ｘバ
ス６０１はＰＣＩ−Ｘブリッジ６０９によって主に制御
され１３３ＭＨｚで動作する。前記ＰＣＩ−Ｘバス６０
１には２個のオンボードＰＣＩ−Ｘデバイス６０２，６
０３及び１本のＰＣＩ−Ｘスロット６０６とを備える。
第一の実施例と同様に各オンボードＰＣＩ−Ｘデバイス
とＰＣＩ−Ｘスロットはバススイッチ１５２，１５３，
１５６を介してＰＣＩ−Ｘバス６０１と接続しており、
ＰＣＩ−Ｘデバイス接続制御部６１０が各バススイッチ
の制御を行うことで、任意のオンボードＰＣＩ−Ｘデバ
イス６０２，６０３、ＰＣＩ−Ｘスロット６０６を前記
ＰＣＩ−Ｘバス６０１と電気的に絶縁または接続するこ
とが出来る。前記ＰＣＩ−Ｘデバイス接続制御部６１０
は、バススイッチ１５６の制御状態に応じて対応するイ
ンジケータ１６１を制御してＰＣＩ−Ｘスロット６０６
の接続状況をユーザに通知する。
【００５１】図６において、ＰＣＩ−Ｘバス６０１の動
作周波数は１３３ＭＨｚであるので、ＰＣＩ−Ｘバス６
０１に接続可能なオンボードＰＣＩ−Ｘデバイス数とＰ
ＣＩ−Ｘスロット数は表５に示すように換算負荷数で最
大２ロードである。前記ＰＣＩ−Ｘバス６０１には既に
１本のＰＣＩ−Ｘスロット６０６がバススイッチ１５６
を介して接続されているので、ＰＣＩ−Ｘスロットの換
算負荷数は２ロードとなり、表５に示す１３３ＭＨｚ動
作時の換算負荷合計数に達している。一方前記ＰＣＩ−
Ｘバス６０１には２個のオンボードＰＣＩ−Ｘデバイス
６０２，６０３がそれぞれバススイッチを介して接続し
ているので、換算負荷数は２ロードとなる。上記述べた
全てのＰＣＩ−ＸスロットとオンボードＰＣＩ−Ｘデバ
イスの換算負荷数の単純な合計は４ロードとなり、表５
に示す１３３ＭＨｚ動作時の換算負荷合計数を超えてし
まう。図６に示す第三の実施例のＰＣＩ−Ｘバスシステ
ム初期化手順は、図２のフローチャートに示す第一の実
施例のＰＣＩバスシステム初期化手順と同じである。す
なわち、図２のフローチャートのステップ１０５におい
てＰＣＩ−Ｘバスのデバイス検出を行い、以下ステップ
１０７，１０８，１０９，１１０までの手順を前記ＰＣ
Ｉ−Ｘバス６０１が１３３ＭＨｚで動作する際に論理的
に動作可能な換算負荷数である２ロードを満足するよう
にＰＣＩ−Ｘデバイス接続制御部６１０が前記バススイ
ッチ１５２，１５３，１５６を制御して各ＰＣＩ−Ｘデ
バイス及びオンボードＰＣＩ−Ｘデバイスを前記ＰＣＩ
−Ｘバス６０１へ電気的に接続または絶縁するようにす
ればよい。具体的にはシステム構成情報１３５にもとづ
いて、表５に示す２通りのオンボードＰＣＩ−Ｘデバイ
ス及びＰＣＩ−Ｘスロット数の組合わせのいずれかを選
択すればよい。その後、ステップ１１２において各ＰＣ
Ｉ−Ｘデバイスの初期化作業を行う。図６に示す他の部
分の動作については図１に示す第一の実施例と同様であ
るので詳細な説明は省略する。
【００５２】さらに本発明の第四の実施例として、１０
０ＭＨｚで動作するＰＣＩ−ＸバスとオンボードＰＣＩ
−Ｘデバイスとして暗号処理デバイスを用いた場合につ
いて、図７と図８のフローチャートを用いて説明する。
また、図７では、ＣＰＵ及びフロントサイドバスは図１
に示す第一の実施例と同一であるので省略し、システム
制御部１０２以下のシステム動作について説明する。図
７において、１００ＭＨｚで動作するＰＣＩ−Ｘバス６
０１はＰＣＩ−Ｘブリッジ６０９によって主に制御さ
れ、２個のオンボード暗号処理デバイス４０２，４０
３、及び１本のＰＣＩ−Ｘスロット６０６とを備える。
前記オンボード暗号処理デバイス４０２，４０３はそれ
ぞれ暗号処理機能を有するオンボードＰＣＩ−Ｘデバイ
スであり、ボード製造時にシステムボード上へのデバイ
ス実装の有無を選択することが可能である。前記第一の
実施例と同様に各オンボード暗号処理デバイスとＰＣＩ
−Ｘスロットはバススイッチ１５２，１５３，１５６を
介してＰＣＩ−Ｘバス６０１と接続しており、ＰＣＩ−
Ｘデバイス接続制御部６１０が各バススイッチの制御を
行うことで、任意のオンボード暗号処理デバイス６０
２，６０３、及びＰＣＩ−Ｘスロット６０６を前記ＰＣ
Ｉ−Ｘバス６０１と電気的に絶縁または接続することが
出来る。前記ＰＣＩ−Ｘデバイス接続制御部６１０は、
バススイッチ１５６の制御状態に応じてインジケータ１
６１を制御して対応するＰＣＩ−Ｘスロット６０６の前
記ＰＣＩ−Ｘバス６０１への接続状況をユーザに通知す
る。
【００５３】図７において、ＰＣＩ−Ｘバス６０１の動
作周波数は１００ＭＨｚであるので、ＰＣＩ−Ｘバス６
０１に接続可能なオンボード暗号処理デバイス数とＰＣ
Ｉ−Ｘスロット数は前記本発明の第二の実施例で説明し
たのと同様であり、表５に示すように換算負荷数で最大
４ロードである。前記ＰＣＩ−Ｘバス６０１には１本の
ＰＣＩ−Ｘスロット６０６がバススイッチ１５６を介し
て接続されているので、ＰＣＩ−Ｘスロットの換算負荷
数は２ロードである。また、一方前記ＰＣＩ−Ｘバス６
０１には２個のオンボード暗号処理デバイス６０２，６
０３がそれぞれバススイッチを介して接続しているの
で、前記オンボード暗号処理デバイスを２個ともシステ
ムボード上に実装した場合の換算負荷数は２ロードとな
る。上記述べた全てのＰＣＩ−Ｘスロットとオンボード
暗号処理デバイスの換算負荷数の単純な合計は４ロード
となるので、オンボード暗号処理デバイスのシステムボ
ード上への実装の有無に関わらず、表５に示す１００Ｍ
Ｈｚ動作時の換算負荷合計数に収まる。本実施例におい
てはオンボード暗号処理デバイスをシステムボードに実
装した場合には、前記オンボード暗号処理デバイスがＰ
ＣＩ―Ｘバス６０１を通じて入出力を行う暗号処理関連
のデータの機密性を保持するために以下のような処理を
行う。すなわち、システム装置全体の起動時においてオ
ンボードの暗号処理装置を検出した場合にはＰＣＩ−Ｘ
スロット６０６を電気的に切り離し、前記ＰＣＩ−Ｘス
ロット６０６から前記ＰＣＩ−Ｘバス６０１上のデータ
を監視できないようにする。具体的には、図８に示すフ
ローチャートの手順でＰＣＩ−Ｘバスシステムの初期化
作業を行う。
【００５４】図７に示す第四の実施例のＰＣＩ−Ｘバス
システム初期化手順を図８のフローチャートを用いて説
明する。図８のフローチャートのステップ３０１からＰ
ＣＩ−Ｘバスの初期化作業を開始し、ステップ３０２に
おいてまずＰＣＩ−Ｘバス６０１に接続している全ての
ＰＣＩ−Ｘデバイス、すなわちＰＣＩ−Ｘスロット６０
６に装着されうるＰＣＩ−Ｘカード上のＰＣＩ−Ｘデバ
イスの有無、及びオンボード暗号処理デバイスの４０
２，４０３のシステムボード上への実装の有無を検出す
る。ＰＣＩ−Ｘデバイスの検出は前記説明した本発明の
第一の実施例と同様にＰＣＩ−Ｘデバイスのコンフィギ
ュレーション空間のデバイスＩＤデータを読み出すこと
で可能であるが、その具体的な方法については前記PCI
Local BusSpecification Rev2.2 及びPCI−X Addendum
to the PCI Local Bus Specificationを記載されている
ので、ここでは詳細な説明を省略する。以下同様に本発
明の本旨に関連しないＰＣＩバス及びＰＣＩ−Ｘバスの
詳細な動作については説明を省略する。ステップ３０３
においてＰＣＩ−Ｘデバイス有りと判定した場合には、
ステップ３０４においてデバイスＩＤを取得する。続い
て取得したデバイスＩＤを用いてＰＣＩ−Ｘバス６０１
に接続しているＰＣＩ−Ｘデバイスのデバイスマップを
作成し（ステップ３０５）、システムボード上の全ての
ＰＣＩ−Ｘスロット、オンボードＰＣＩ−Ｘデバイスを
検出するまで上記ステップを繰り返す（ステップ３０
６）。次に作成したデバイスマップのＩＤ情報とＢＩＯ
Ｓ１３４に格納された暗号処理デバイス構成情報４０１
とを用いて上記検出したＰＣＩ−Ｘデバイスに暗号処理
デバイスの有無を判定する。図７に示す第四の実施例で
はオンボードＰＣＩ−Ｘデバイスは暗号処理デバイスで
あるので、次にＰＣＩ−Ｘデバイス接続制御部６１０が
バススイッチ１５６を制御してＰＣＩ−Ｘスロット６０
６を電気的に前記ＰＣＩ−Ｘバス６０１から切り離す。
同時にＰＣＩ−Ｘデバイス接続制御部６１０はインジケ
ータ１６１を制御してユーザにＰＣＩ−Ｘスロット６０
６を無効化したことを知らせる。システム製造時のオプ
ション選択などで暗号処理デバイスを実装しなかった場
合には、ステップ３０８からステップ３１１へと進み、
ＰＣＩバスデバイスの初期化作業を続行する。
【００５５】以上述べてきた本発明の第四の実施例によ
れば、ＰＣＩ―Ｘバスの初期化作業時にオンボード暗号
処理デバイスが実装されていることを検出した場合に
は、前記ＰＣＩ−Ｘバス上のＰＣＩ−Ｘスロットを前記
ＰＣＩ−Ｘバスから電気的に切り離して無効化するの
で、前記オンボード暗号処理デバイスが入出力する暗号
処理関連データをＰＣＩ−Ｘスロットから監視されるこ
とを防ぐことが出来る。
【００５６】さらに本発明の第五の実施例として、６６
ＭＨｚで動作するＰＣＩ−Ｘバスと複数のＰＣＩ−Ｘス
ロットを備える場合について、図９と図１０のフローチ
ャートを用いて説明する。また、図９では、ＣＰＵ及び
フロントサイドバスは図１に示す第一の実施例と同一で
あるので省略し、システム制御部１０２以下のシステム
動作について説明する。図９において、６６ＭＨｚで動
作するＰＣＩ−Ｘバス６０１はＰＣＩ−Ｘブリッジ６０
９によって主に制御され、４本のＰＣＩ−Ｘスロット６
０６,６０７，６１２，６１３とを備える。前記ＰＣＩ
−Ｘスロットはバススイッチ１５６，１５７，１５２，
１５３を介して前記ＰＣＩ−Ｘバス６０１と接続してお
り、ＰＣＩ−Ｘデバイス接続制御部６１０が各バススイ
ッチの制御を行うことで、任意のＰＣＩ−Ｘスロットを
前記ＰＣＩ−Ｘバス６０１と電気的に絶縁または接続す
ることが出来る。前記ＰＣＩ−Ｘデバイス接続制御部６
１０は、バススイッチ１５２，１５３，１５６，１５７
の制御状態に応じてインジケータ１６１，１６２，６１
４，６１５を制御して対応する各ＰＣＩ−Ｘスロットの
前記ＰＣＩ−Ｘバス６０１への接続状況をユーザに通知
する。
【００５７】本実施例においては、いずれかのＰＣＩ−
Ｘスロットに暗号処理機能を有するＰＣＩデバイスを搭
載するＰＣＩカードが装着された場合の動作について説
明する。前記説明した本発明の第四の実施例と同様に暗
号処理機能を有するＰＣＩ−ＸデバイスをＰＣＩ−Ｘバ
スに接続した場合には、他のＰＣＩ−Ｘスロットを無効
化して空きＰＣＩ−Ｘスロットから前記ＰＣＩ−Ｘバス
６０１上のデータを監視出来ないように制御を行う。
【００５８】具体的には図１０に示すフローチャートを
用いて図９に示す実施例の動作を説明する。ステップ４
０１において、ＰＣＩ−Ｘバス６０１のデバイス初期化
作業を開始する。まず、各ＰＣＩ−Ｘスロット上のＰＣ
Ｉ−Ｘカードの装着有無を検出し（ステップ４０２）、
ＰＣＩ−Ｘデバイスが装着されていた場合には（ステッ
プ４０３）デバイスＩＤを取得する（ステップ４０
４）。取得したデバイスＩＤを用いて前記ＰＣＩ−Ｘバ
ス６０１に説即しているＰＣＩ−Ｘデバイスのデバイス
マップを作成し（ステップ４０５）、全てのＰＣＩ−Ｘ
スロットを検出するまで上記検出作業を繰り返す（ステ
ップ４０６）。続いて上記作成したデバイスマップ上の
各デバイスＩＤ情報とＢＩＯＳ１３４に格納された暗号
処理デバイスＩＤ情報４０１とを参照して（ステップ４
０７）、前記検出したＰＣＩ−Ｘデバイスが暗号処理機
能を有するＰＣＩ−Ｘデバイスであるかどうかを判定す
る（ステップ４０８）。暗号処理ＰＣＩ−Ｘデバイスを
検出した場合（ステップ４０８）には前記作成したデバ
イスマップを参照し、ＰＣＩ−Ｘデバイスの装着されて
いない空きＰＣＩスロットを前記ＰＣＩ−Ｘデバイス接
続制御部がバススイッチを制御することで前記ＰＣＩ−
Ｘバス６０１から電気的に切り離し無効化する（ステッ
プ４０９）。その後、前記ＰＣＩ−Ｘデバイス接続制御
部６１０はインジケータ１６１，１６２，６１３，６１
４のいずれかを制御し無効化したＰＣＩ−Ｘスロットを
ユーザに通知する（ステップ４１０）。
【００５９】以上述べてきた本発明の第五の実施例によ
れば、ＰＣＩ―Ｘバスの初期化作業時に暗号処理機能を
有するＰＣＩ−ＸデバイスがＰＣＩ−Ｘスロットを介し
てＰＣＩ−Ｘバスに接続されていることを検出した場合
には、前記ＰＣＩ−Ｘバス上の空きＰＣＩ−Ｘスロット
を前記ＰＣＩ−Ｘバスから電気的に切り離して無効化す
るので、前記暗号処理機能を有するＰＣＩ−Ｘデバイス
が前記ＰＣＩ−Ｘバスを使用して入出力する暗号処理関
連データをＰＣＩ−Ｘスロットから監視されることを防
ぐことが出来る。
【００６０】また、上記説明した本発明の第五の実施例
はＰＣＩ−Ｘバスシステムに限定されるものではなく、
従来のＰＣＩバスシステムにおいても同様の制御を行う
ことが可能である。その場合には、ＰＣＩバスの動作周
波数に応じて動作タイミング仕様及び電気的仕様を満足
するようにＰＣＩスロットの数を選択すればよい。
【００６１】さらに本発明の第五の実施例をＰＣＩバス
を用いて構成した場合には、ＰＣＩスロットにＰＣＩ−
Ｘカードを装着する、あるいはオンボードＰＣＩ−Ｘバ
スデバイスを接続することも物理的には可能である。そ
の場合には、ＰＣＩ−Ｘバスデバイスは従来のＰＣＩデ
バイスして動作するので、上記述べたように従来のＰＣ
Ｉバスにおける制御を行えばよい。
【００６２】
【発明の効果】本発明の効果として、任意の数のオンボ
ードＰＣＩデバイス及び任意の数のＰＣＩスロットを備
えるＰＣＩバスシステムにおいて、前記ＰＣＩバスシス
テムの動作周波数に応じて定まる電気的な負荷の最大値
を超えないように前記任意の数のオンボードＰＣＩデバ
イス及びＰＣＩスロットの前記ＰＣＩバスへの電気的な
接続本数を制御することが出来る。これにより、バスユ
ーザの要求に応じて必要なＰＣＩデバイスを柔軟に選択
し、なおかつ動作周波数に必要な電気的な制約条件を満
足することが可能となる。また、同様の効果をＰＣＩ−
Ｘバスシステムにおいても得ることが出来る。
【００６３】本発明の他の効果として、ＰＣＩバスの動
作周波数によって定まる最大負荷数を超えてオンボード
ＰＣＩデバイス及びＰＣＩスロットをシステムボード上
に実装することが可能となり、必要に応じて前記最大負
荷を超えない範囲でデバイスを選択して使用することが
出来る。これにより、例えばＰＣＩバスの動作周波数に
よる最大負荷数までオンボードＰＣＩデバイス及びＰＣ
Ｉスロットを実装し、さらにバックアップＰＣＩデバイ
スを予めＰＣＩバスと接続を遮断して実装しておき、前
記オンボードＰＣＩデバイスが故障した際には故障した
デバイスを電気的にＰＣＩバスから切断し、前記バック
アップデバイスを電気的に接続することでＰＣＩバスの
電気的な負荷制約を遵守しながらバックアップデバイス
と交代運用させることが可能になる。これによりサーバ
装置等で重要となる故障発生時の機能回復の短時間化に
寄与できる。また同様の効果をＰＣＩ−Ｘバスシステム
においても得ることが出来る。
【００６４】本発明のさらに他の効果として、暗号処理
デバイスなどデバイスの入出力するデータの機密保持性
が重要な場合に、暗号処理機能を有するＰＣＩデバイス
を装着したＰＣＩバスの使用していないＰＣＩスロット
を電気的に切断して無効化することが出来るので、前記
使用していないＰＣＩスロットから前記暗号処理機能を
有するＰＣＩデバイスが入出力する暗号処理関連のデー
タを監視されることがない。
【図面の簡単な説明】
【図１】第一の実施形態にかかるＰＣＩバスシステムを
示すブロック図。
【図２】第一の実施形態の動作を表すフローチャート。
【図３】従来技術によるＰＣＩバスシステムを示すブロ
ック図。
【図４】従来技術によるＰＣＩホットプラグ機能を示す
ブロック図。
【図５】第二の実施形態にかかるＰＣＩ−Ｘバスシステ
ムを示すブロック図。
【図６】第三の実施形態にかかるＰＣＩ−Ｘバスシステ
ムを示すブロック図。
【図７】第四の実施形態にかかるＰＣＩ−Ｘバスシステ
ムを示すブロック図。
【図８】第四の実施形態の動作を表すフローチャート。
【図９】第五の実施形態にかかるＰＣＩ−Ｘバスシステ
ムを示すブロック図。
【図１０】第五の実施形態の動作を表すフローチャー
ト。
【符号の説明】
１００…フロントサイドバス、１０１…ＣＰＵ、１０２
…システム制御部、１０３…主メモリ、１０４，１０５
…ＰＣＩバスブリッジ、１０６…オンボードＰＣＩデバ
イス、１０７…基本Ｉ／Ｏコントローラ、１１０…第一
のＰＣＩバス、１１１〜１１４…第一のＰＣＩバスのＰ
ＣＩスロット、１２０…第二のＰＣＩバス、１２１，１
２２…第二のＰＣＩバスのＰＣＩスロット、１２３，１
２４…Ｉ／Ｏシステムバス、１３１…キーボード、１３
２…マウス、１３３…ＨＤＤ、１３４…ＢＩＯＳ、１３
５…システム構成情報、１４０…ＰＣＩブリッジ（６６
ＭＨｚ）、１４１…ＰＣＩデバイス接続制御部、１４
２，１４３…オンボードＰＣＩデバイス、１４６，１４
７…ＰＣＩスロット、１５２〜１５７…バススイッチ、
１６０…ＰＣＩバス、１６１，１６２…インジケータ、
２０１…ＰＣＩバスブリッジ、２０２…ホットプラグコ
ントローラ、２０４，２０５…ＰＣＩスロット切断部、
２０６，２０７…ＰＣＩスロット、６０１…ＰＣＩ−Ｘ
バス、６０２〜６０５…オンボードＰＣＩ−Ｘデバイ
ス、６０６，６０７…ＰＣＩ−Ｘスロット、６０９…Ｐ
ＣＩ−Ｘバスブリッジ、６１０…ＰＣＩ−Ｘデバイス接
続制御部、６１２，６１３…ＰＣＩ−Ｘスロット。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 松岡 紀伸 神奈川県秦野市堀山下１番地 株式会社日 立製作所エンタープライズサーバー事業部 内 Ｆターム(参考） 5B014 EA01 GA13 GA25 GE02 HA05 HA13 5B061 FF01

Claims (33)

    【特許請求の範囲】
  1. 【請求項１】 少なくとも一つのＰＣＩバスと、任意の
    数のＰＣＩスロットと、ＰＣＩスロットを介さずに前記
    ＰＣＩバスに接続する任意の数のＰＣＩデバイスとを有
    し、前記任意の数のＰＣＩスロット及び前記任意の数の
    ＰＣＩデバイスは電気的に接続または遮断制御可能なデ
    バイスを介して前記ＰＣＩバスと接続されているＰＣＩ
    バスシステムにおいて、前記ＰＣＩスロットと前記ＰＣ
    Ｉデバイスの電気的な負荷容量の総和が常に一定値以下
    になるように前記電気的に接続または遮断制御可能なデ
    バイスを制御して前記ＰＣＩデバイス及び前記ＰＣＩス
    ロットを前記ＰＣＩバスに接続することを特徴とするＰ
    ＣＩデバイス接続制御方式。
  2. 【請求項２】 前記請求項１に記載のＰＣＩバス、ＰＣ
    Ｉデバイス及びＰＣＩスロットは、それぞれＰＣＩ−Ｘ
    バス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットであ
    ることを特徴とするＰＣＩデバイス接続制御方式。
  3. 【請求項３】 前記請求項１及び請求項２に記載の電気
    的に接続または遮断制御可能なデバイスはバススイッチ
    によって構成されるＰＣＩデバイス接続制御方式。
  4. 【請求項４】 少なくとも一つのＰＣＩバスと、任意の
    数のＰＣＩスロットと任意の数のＰＣＩスロットを介さ
    ずに前記ＰＣＩバスに接続するＰＣＩデバイスとを有
    し、前記ＰＣＩデバイス及びＰＣＩスロットは電気的に
    接続または遮断制御可能なデバイスを介して前記ＰＣＩ
    バスと接続されているＰＣＩバスシステムであって、 前記ＰＣＩバスに電気的に接続されている前記ＰＣＩス
    ロットの個数と、前記ＰＣＩデバイスの個数を２倍した
    値との和が、常に予め定めた一定値以下になるように前
    記電気的に接続または遮断制御可能なデバイスを制御し
    て前記ＰＣＩデバイス及びＰＣＩスロットを前記ＰＣＩ
    バスに接続することを特徴とするＰＣＩデバイス接続制
    御方式。
  5. 【請求項５】 少なくとも一つの６６ＭＨｚモードで動
    作するＰＣＩバスと、任意の数のＰＣＩスロットと、Ｐ
    ＣＩスロットを介さずに前記ＰＣＩバスに接続する任意
    の数のＰＣＩデバイスとを有し、前記任意の数のＰＣＩ
    デバイス及び前記任意の数のＰＣＩスロットは電気的に
    接続または遮断制御可能なデバイスを介して前記ＰＣＩ
    バスと接続されているＰＣＩバスシステムであって、 前記ＰＣＩバスに電気的に接続されている前記ＰＣＩス
    ロットの個数と、前記ＰＣＩデバイスの個数を２倍した
    値との和が、常に予め定めた一定値以下になるように前
    記電気的に接続または遮断制御可能なデバイスを制御し
    て前記ＰＣＩデバイス及びＰＣＩスロットを前記ＰＣＩ
    バスに接続することを特徴とするＰＣＩデバイス接続制
    御方式。
  6. 【請求項６】 前記請求項４に記載のＰＣＩバス、ＰＣ
    Ｉデバイス及びＰＣＩスロットは、それぞれＰＣＩ−Ｘ
    バス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットであ
    るＰＣＩデバイス接続制御方式。
  7. 【請求項７】 前記請求項５に記載のＰＣＩバス、ＰＣ
    Ｉデバイス及びＰＣＩスロットは、それぞれＰＣＩ−Ｘ
    バス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットであ
    るＰＣＩデバイス接続制御方式。
  8. 【請求項８】 前記請求項４および請求項５に記載の電
    気的に接続または遮断制御可能なデバイスはバススイッ
    チによって構成されるＰＣＩデバイス接続制御方式。
  9. 【請求項９】 前記請求項６および請求項７に記載の電
    気的に接続または遮断制御可能なデバイスはバススイッ
    チによって構成されるＰＣＩデバイス接続制御方式。
  10. 【請求項１０】 少なくとも一つのＰＣＩバスと、任意
    の数のＰＣＩスロットと任意の数のＰＣＩスロットを介
    さずに前記ＰＣＩバスに接続するＰＣＩデバイスとを有
    し、前記ＰＣＩデバイス及びＰＣＩスロットは電気的に
    接続または遮断制御可能なデバイスを介して前記ＰＣＩ
    バスと接続されており、前記ＰＣＩデバイスの個数と、
    前記ＰＣＩスロットの個数の２倍をした値の和が１０よ
    り大きいＰＣＩバスシステムであって、 前記ＰＣＩバスに電気的に接続されている前記ＰＣＩス
    ロットの個数と前記ＰＣＩデバイスの個数の２倍の値の
    和が常に１０以下になるように前記電気的に接続または
    遮断制御可能なデバイスを制御して前記ＰＣＩデバイス
    及びＰＣＩスロットを前記ＰＣＩバスに接続することを
    特徴とするＰＣＩデバイス接続制御方式。
  11. 【請求項１１】 少なくとも一つの６６ＭＨｚモードで
    動作するＰＣＩバスと、任意の数のＰＣＩスロットと任
    意の数のＰＣＩスロットを介さずに前記ＰＣＩバスに接
    続するＰＣＩデバイスとを有し、前記ＰＣＩデバイス及
    びＰＣＩスロットは電気的に接続または遮断制御可能な
    デバイスを介して前記ＰＣＩバスと接続されており、前
    記ＰＣＩデバイスの個数と、前記ＰＣＩスロットの個数
    を２倍した値との和が４より大きいＰＣＩバスシステム
    であって、 前記ＰＣＩバスに電気的に接続されている前記ＰＣＩス
    ロットの個数および前記ＰＣＩデバイスの個数を２倍し
    た値との和が常に４以下になるように前記電気的に接続
    または遮断制御可能なデバイスを制御して前記ＰＣＩデ
    バイス及びＰＣＩスロットを前記ＰＣＩバスに接続する
    ＰＣＩデバイス接続制御方式。
  12. 【請求項１２】 前記請求項１０に記載のＰＣＩバス、
    ＰＣＩデバイス及びＰＣＩスロットは、それぞれＰＣＩ
    −Ｘバス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロット
    であるＰＣＩデバイス接続制御方式。
  13. 【請求項１３】 前記請求項１１に記載のＰＣＩバス、
    ＰＣＩデバイス及びＰＣＩスロットは、それぞれＰＣＩ
    −Ｘバス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロット
    であるＰＣＩデバイス接続制御方式。
  14. 【請求項１４】 前記請求項１０および請求項１１に記
    載の電気的に接続または遮断制御可能なデバイスはバス
    スイッチによって構成されるＰＣＩデバイス接続制御方
    式。
  15. 【請求項１５】 前記請求項１２および請求項１３に記
    載の電気的に接続または遮断制御可能なデバイスはバス
    スイッチによって構成されるＰＣＩデバイス接続制御方
    式。
  16. 【請求項１６】 少なくとも一つのＰＣＩバスと、任意
    の数のＰＣＩスロットと、少なくともひとつの特定機能
    を有しかつＰＣＩスロットを介さずに前記ＰＣＩバスに
    接続するＰＣＩデバイスとを有し、前記ＰＣＩデバイス
    及び前記ＰＣＩスロットは電気的に接続または遮断制御
    可能なデバイスを介して前記ＰＣＩバスと接続されてい
    るＰＣＩバスシステムであって、 システムの起動時に前記特定機能を有するＰＣＩデバイ
    スが前記ＰＣＩバスに接続されていることを検出した場
    合には、前記電気的に接続または遮断制御可能なデバイ
    スを制御して前記ＰＣＩスロットを前記ＰＣＩバスと電
    気的に遮断することを特徴とするＰＣＩデバイス接続制
    御方式。
  17. 【請求項１７】 前記請求項１６に記載のＰＣＩバス、
    ＰＣＩデバイス及びＰＣＩスロットは、それぞれＰＣＩ
    −Ｘバス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロット
    であるＰＣＩデバイス接続制御方式。
  18. 【請求項１８】 前記請求項１６および請求項１７に記
    載の電気的に接続または遮断制御可能なデバイスはバス
    スイッチによって構成されるＰＣＩデバイス接続制御方
    式。
  19. 【請求項１９】 前記請求項１６に記載の特定機能を有
    するＰＣＩデバイスは暗号処理機能を有するＰＣＩデバ
    イスであることを特徴とするＰＣＩデバイス接続制御方
    式。
  20. 【請求項２０】 前記請求項１７に記載のＰＣＩデバイ
    スは暗号処理機能を有するＰＣＩデバイスであることを
    特徴とするＰＣＩデバイス接続制御方式。
  21. 【請求項２１】 少なくとも一つのＰＣＩバスと、電気
    的に接続または遮断制御可能なデバイスを介して前記Ｐ
    ＣＩバスと接続されている任意の数のＰＣＩスロットと
    を有するＰＣＩバスシステムであって、 システムの起動時に前記ＰＣＩスロットに特定機能を有
    するＰＣＩデバイスが装着されていることを検出した場
    合には、前記電気的に接続または遮断制御可能なデバイ
    スを制御して前記ＰＣＩスロットのうちＰＣＩデバイス
    の装着されていないＰＣＩスロットを前記ＰＣＩバスと
    電気的に遮断することを特徴とするＰＣＩデバイス接続
    制御方式。
  22. 【請求項２２】 前記請求項２１に記載のＰＣＩバス、
    ＰＣＩデバイス及びＰＣＩスロットは、それぞれＰＣＩ
    −Ｘバス、ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロット
    であるＰＣＩデバイス接続制御方式。
  23. 【請求項２３】 前記請求項２１および請求項２２に記
    載の電気的に接続または遮断制御可能なデバイスはバス
    スイッチによって構成されるＰＣＩデバイス接続制御方
    式。
  24. 【請求項２４】 前記請求項２１に記載の特定機能を有
    するＰＣＩデバイスは暗号処理機能を有するＰＣＩデバ
    イスであることを特徴とするＰＣＩデバイス接続制御方
    式。
  25. 【請求項２５】 前記請求項２２に記載のＰＣＩデバイ
    スは暗号処理機能を有するＰＣＩデバイスであることを
    特徴とするＰＣＩデバイス接続制御方式。
  26. 【請求項２６】 少なくとも一つの６６ＭＨｚモードで
    動作するＰＣＩ−Ｘバスと、任意の数のＰＣＩ−Ｘスロ
    ットと任意の数のＰＣＩ−Ｘスロットを介さずに前記Ｐ
    ＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイスとを有し、
    前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットは電気
    的に接続または遮断制御可能なデバイスを介して前記Ｐ
    ＣＩ−Ｘバスと接続されており、前記ＰＣＩ−Ｘデバイ
    スの個数と、前記ＰＣＩ−Ｘスロットの個数を２倍した
    値との和が４より大きいＰＣＩ−Ｘバスシステムであっ
    て、 前記ＰＣＩ−Ｘバスに電気的に接続されている前記ＰＣ
    Ｉ−Ｘスロットの個数および前記ＰＣＩ−Ｘデバイスの
    個数を２倍した値との和が常に４以下になるように前記
    電気的に接続または遮断制御可能なデバイスを制御して
    前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットを前記
    ＰＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイス接続制御
    方式。
  27. 【請求項２７】 前記請求項２６に記載の電気的に接続
    または遮断制御可能なデバイスはバススイッチによって
    構成されるＰＣＩ−Ｘデバイス接続制御方式。
  28. 【請求項２８】 少なくとも一つの６６ＭＨｚモードで
    動作するＰＣＩ−Ｘバスと、任意の数のＰＣＩ−Ｘスロ
    ットと任意の数のＰＣＩ−Ｘスロットを介さずに前記Ｐ
    ＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイスとを有し、
    前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットは電気
    的に接続または遮断制御可能なデバイスを介して前記Ｐ
    ＣＩ−Ｘバスと接続されており、前記ＰＣＩ−Ｘデバイ
    スの個数と、前記ＰＣＩ−Ｘスロットの個数を２倍した
    値との和が８より大きいＰＣＩ−Ｘバスシステムであっ
    て、 前記ＰＣＩ−Ｘバスに電気的に接続されている前記ＰＣ
    Ｉ−Ｘスロットの個数および前記ＰＣＩ−Ｘデバイスの
    個数を２倍した値との和が常に８以下になるように前記
    電気的に接続または遮断制御可能なデバイスを制御して
    前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットを前記
    ＰＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイス接続制御
    方式。
  29. 【請求項２９】 前記請求項２８に記載の電気的に接続
    または遮断制御可能なデバイスはバススイッチによって
    構成されるＰＣＩ−Ｘデバイス接続制御方式。
  30. 【請求項３０】 少なくとも一つの１００ＭＨｚモード
    で動作するＰＣＩ−Ｘバスと、任意の数のＰＣＩ−Ｘス
    ロットと任意の数のＰＣＩ−Ｘスロットを介さずに前記
    ＰＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイスとを有
    し、前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットは
    電気的に接続または遮断制御可能なデバイスを介して前
    記ＰＣＩ−Ｘバスと接続されており、前記ＰＣＩ−Ｘデ
    バイスの個数と、前記ＰＣＩ−Ｘスロットの個数を２倍
    した値との和が４より大きいＰＣＩ−Ｘバスシステムで
    あって、 前記ＰＣＩ−Ｘバスに電気的に接続されている前記ＰＣ
    Ｉ−Ｘスロットの個数および前記ＰＣＩ−Ｘデバイスの
    個数を２倍した値との和が常に４以下になるように前記
    電気的に接続または遮断制御可能なデバイスを制御して
    前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットを前記
    ＰＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイス接続制御
    方式。
  31. 【請求項３１】 前記請求項３０に記載の電気的に接続
    または遮断制御可能なデバイスはバススイッチによって
    構成されるＰＣＩ−Ｘデバイス接続制御方式。
  32. 【請求項３２】 少なくとも一つの１３３ＭＨｚモード
    で動作するＰＣＩ−Ｘバスと、任意の数のＰＣＩ−Ｘス
    ロットと任意の数のＰＣＩ−Ｘスロットを介さずに前記
    ＰＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイスとを有
    し、前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットは
    電気的に接続または遮断制御可能なデバイスを介して前
    記ＰＣＩ−Ｘバスと接続されており、前記ＰＣＩ−Ｘデ
    バイスの個数と、前記ＰＣＩ−Ｘスロットの個数を２倍
    した値との和が２より大きいＰＣＩ−Ｘバスシステムで
    あって、 前記ＰＣＩ−Ｘバスに電気的に接続されている前記ＰＣ
    Ｉ−Ｘスロットの個数および前記ＰＣＩ−Ｘデバイスの
    個数を２倍した値との和が常に２以下になるように前記
    電気的に接続または遮断制御可能なデバイスを制御して
    前記ＰＣＩ−Ｘデバイス及びＰＣＩ−Ｘスロットを前記
    ＰＣＩ−Ｘバスに接続するＰＣＩ−Ｘデバイス接続制御
    方式。
  33. 【請求項３３】 前記請求項３２に記載の電気的に接続
    または遮断制御可能なデバイスはバススイッチによって
    構成されるＰＣＩ−Ｘデバイス接続制御方式。
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