JP2002032355A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 端子を増設することなく動作モードを増やす
ことが可能なマイクロコンピュータを提供する。 【解決手段】 一つのチップ１に形成され、少なくとも
二つの内部回路Ｃ１〜Ｃ５と、少なくとも一つの端子Ｐ
ＩＮＡ〜ＰＩＮＥとを含むマイクロコンピュータであっ
て、外部から供給される信号ＳＭＯＤ，ＩＮＩＴに応じ
て、上記端子ＰＩＮＡ〜ＰＩＮＥに接続される上記内部
回路Ｃ１〜Ｃ５を選択する第一及び第二セレクタ７，９
を備えたことを特徴とするマイクロコンピュータを提供
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、マイクロコンピュ
ータに関するものである。

【０００２】

【従来の技術】近年、ＣＰＵを備えたマイクロコントロ
ーラにおいては、高機能かつ多機能であると共に、回路
規模の小さいことが要求されているため、チップ単体で
プログラムの実行が可能ないわゆるシングルチップマイ
コンの需要が増大している。

【０００３】ここで、上記のように該シングルチップマ
イコンは、高機能でかつ多機能であるため、必要とされ
る端子数が実際に該チップに形成し得る端子数に対し上
回ってきているという問題がある。

【０００４】すなわち、まず第一に、従来のシングルチ
ップマイコンにおいては、該マイコンが採用するモード
（動作モード）に対して１対１に対応するよう端子が形
成されるため、該モードの数に応じた分だけ多数の端子
を設ける必要がある。

【０００５】そして、十分多くの端子を設けないことと
すれば、該チップに形成された端子を外部バスに接続す
る外部バスモードにおいて、該チップに含まれた内部回
路を接続することができる空き端子が少なくなってしま
うという問題がある。

【０００６】一方、一つの端子を様々な用途において共
用することとすれば、該端子を用途別に切り替えるため
のモード数が増加するが、該モードは上記端子に外部か
ら供給される信号により決定されるため、上記のような
モード数の増加に応じて必要とされる端子数は増加し、
その結果、上記内部回路を接続し得る端子数を依然とし
て増加させることができないという問題が生じていた。

【０００７】

【発明が解決しようとする課題】本発明は、上述の問題
を解消するためになされたもので、端子を増設すること
なく動作モードを増やすことが可能なマイクロコンピュ
ータを提供することを目的とする。

【０００８】

【課題を解決するための手段】上記の目的は、一チップ
に形成され、ＣＰＵと、少なくとも二つの内部回路と、
少なくとも一つの端子とを含むマイクロコンピュータで
あって、外部から供給される信号に応じて、端子に接続
される内部回路を選択する選択手段を備えたことを特徴
とするマイクロコンピュータを提供することにより達成
される。このような手段によれば、複数の内部回路によ
る動作において容易に端子を共用することができる。ま
た、ここで複数の端子を備え、選択手段は、外部から供
給される信号によらず、所定の端子をＣＰＵに接続する
ものとすれば、ＣＰＵとＣＰＵに接続される外部装置と
の間における設定変更の必要性が回避される。

【０００９】また、選択手段は常に、それぞれの端子に
接続する内部回路として、端子毎に予め特定された内部
回路を選択するものとすれば、内部回路から出力される
データを常に同じ端子から出力することができる。

【００１０】また、第一のクロック信号により動作する
複数の第一内部回路と、第一のクロック信号に比して周
波数の高い第二のクロック信号により動作する第二内部
回路とを備え、選択手段は、第二クロック信号に応じ
て、端子に接続する内部回路として複数の第一内部回路
を順次選択するものとすれば、第一内部回路の動作周期
の間に複数の第一内部回路のデータを端子を介して順次
出力することができ、第二のクロック信号の周波数によ
っては、該動作周期において全ての第一内部回路からデ
ータを出力することもできる。

【００１１】また、選択手段は、外部から供給される信
号に応じて、端子の接続対象として、内部回路とＣＰＵ
とを所定の周期で交互に選択するものとすれば、ＣＰＵ
でプログラムの実行をしながら、内部回路のデータを端
子を介して外部へ出力することができる。

【００１２】

【発明の実施の形態】以下において、本発明の実施の形
態を図面を参照して詳しく説明する。なお、図中同一符
号は同一又は相当部分を示す。 ［実施の形態１］図１は、本発明の実施の形態１に係る
マイクロコンピュータの構成を示す図である。図１に示
されるように、本実施の形態１に係るマイクロコンピュ
ータは、一つのチップ１に形成され、モード切替回路３
と、ＣＰＵ（中央演算処理装置）５と、第一セレクタ７
と、第二セレクタ９と、クロック信号生成回路１１と、
モード端子ＭＯＤと、モード切替用端子ＭＤＣＧと、ク
ロック信号入力端子ＴＣＫと、第一端子ＰＩＮＡと、第
二端子ＰＩＮＢと、第三端子ＰＩＮＣと、第四端子ＰＩ
ＮＤと、第五端子ＰＩＮＥと、第一周辺回路Ｃ１と、第
二周辺回路Ｃ２と、第三周辺回路Ｃ３と、第四周辺回路
Ｃ４と、第五周辺回路Ｃ５とを備える。

【００１３】なお、上記第一から第五周辺回路Ｃ１〜Ｃ
５は、チップ１の内部に形成される内部回路であるが、
ＣＰＵ５に対して周辺に配設されるものであるため、本
発明の実施の形態における説明においては、「周辺回
路」と表記する。

【００１４】上記において、モード切替回路３はモード
端子ＭＯＤ及びモード切替用端子ＭＤＣＧに接続され、
ＣＰＵ５はモード切替用端子ＭＤＣＧに接続される。ま
た、第一セレクタ７及び第二セレクタ９は、モード切替
回路３と周辺回路Ｃ１〜Ｃ５及びＣＰＵ５に接続され
る。

【００１５】また、クロック信号生成回路１１はその入
力端がクロック信号入力端子ＴＣＫに接続され、出力端
が周辺回路Ｃ１〜Ｃ５及びＣＰＵ５に接続される。

【００１６】さらに、第一端子ＰＩＮＡは第一セレクタ
７に接続され、第二端子ＰＩＮＢから第五端子ＰＩＮＥ
までの４つの端子は、第二セレクタ９に接続される。

【００１７】以下において、上記のような構成を有する
図１に示されたマイクロコンピュータの動作を、図２及
び図３を参照しつつ説明する。なお、図２において１か
ら１２２の番号は、チップ１に具設される実際の各ピン
に付した連続番号であり、１番ピンはモード切替用端子
ＭＤＣＧに対応し、２番ピンはモード端子ＭＯＤに対応
する。また、一例として３番から２６番までの２４ピン
により第二端子ＰＩＮＢが構成され、順次２４ピン毎に
第三端子ＰＩＮＣから第五端子ＰＩＮＥ及び第一端子Ｐ
ＩＮＡを構成する。

【００１８】まず、本実施の形態１に係るマイクロコン
ピュータは、ユーザの意思により任意の周辺回路Ｃ１〜
Ｃ５を第一から第五の端子ＰＩＮＡ〜ＰＩＮＥに接続す
るユーザモード（ペリフェラルモード）と、外部バスを
介して第二から第五の端子ＰＩＮＢ〜ＰＩＮＥをチップ
１外部に置かれた記憶装置（図示していない）に接続
し、該記憶装置に記憶されているプログラムをＣＰＵ５
により実行する外部バスモードとを有する。

【００１９】ここで、本実施の形態１に係るマイクロコ
ンピュータは、外部からモード端子ＭＯＤへハイレベル
（論理レベルが１）の信号ＳＭＯＤが供給された場合に
は上記ユーザモードにおいて動作し、外部からモード端
子ＭＯＤへロウレベル（論理レベルが０）の信号ＳＭＯ
Ｄが供給された場合には上記外部バスモードにおいて動
作する。

【００２０】そして、上記ユーザモードにおいては、第
一セレクタ７及び第二セレクタ９による選択動作によ
り、図２（ａ）に示されるように、第二端子ＰＩＮＢが
第一周辺回路Ｃ１に接続され、第三端子ＰＩＮＣが第二
周辺回路ＰＩＮＣに接続され、第四端子ＰＩＮＤが第三
周辺回路Ｃ３に接続され、第五端子ＰＩＮＥが第四周辺
回路Ｃ４に接続され、第一端子ＰＩＮＡが第五周辺回路
Ｃ５にそれぞれ接続される。

【００２１】また、図３（ｂ）に示されるように、モー
ド切替用端子ＭＤＣＧに外部からハイレベルのパルス信
号１３が供給されると、マイクロコンピュータのモード
切り替えが可能な状態となる。そして、図３（ａ）に示
されるように、時刻Ｔ１において信号ＳＭＯＤがハイレ
ベル（Ｈ）からロウレベル（Ｌ）へ遷移すると、モード
切替回路３は予め初期設定された外部バスモードを示す
選択信号ＭＯＤＳＥＬを第一及び第二セレクタ７，９に
供給し、マイクロコンピュータは外部バスモードへ移行
する。

【００２２】ここで、上記外部バスモードとして図２
（ｂ）から図２（ｆ）に示された第一から第五外部バス
モードＢＭ１〜ＢＭ５までの五つのモードが有る場合で
あって、図２（ｆ）に示された第五外部バスモードＢＭ
５が初期設定される場合が一例として示される。

【００２３】すなわち、この第五外部バスモードＢＭ５
においては、図２（ｆ）に示されるように第一セレクタ
７が、供給された選択信号ＭＯＤＳＥＬに応じて第一端
子ＰＩＮＡを選択的に第五周辺回路Ｃ５に接続すると共
に、第二セレクタ９は供給された選択信号ＭＯＤＳＥＬ
に応じて第二端子ＰＩＮＢから第五端子ＰＩＮＥまでの
４つの端子を選択的にＣＰＵ５へ接続することにより、
ＣＰＵ５を図示していない外部記憶装置に外部バスを介
して接続する。

【００２４】そして、図３に示された時刻Ｔ１以降にお
いては、モード切替用端子ＭＤＣＧに供給される信号Ｉ
ＮＩＴがロウレベルからハイレベルに遷移するいわゆる
立ち上がりのタイミングにおいて、図３（ｃ）に示され
るように、モード切替回路３は順次新たな外部バスモー
ドＢＭ１〜ＢＭ５を指定する信号ＭＯＤＳＥＬを第一セ
レクタ７及び第二セレクタ９へ供給する。

【００２５】これにより、マイクロコンピュータは、時
刻Ｔ２において第一外部バスモードＢＭ１に切り替えら
れ、以下時刻Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７において、
順次第二外部バスモードＢＭ２、第三外部バスモードＢ
Ｍ３、第四外部バスモードＢＭ４、第五外部バスモード
ＢＭ５、第一外部バスモードＢＭ１に切り替えられる。

【００２６】ここで、第一外部バスモードＢＭ１におい
ては、図２（ｂ）に示されるように、第一セレクタ７
が、供給された選択信号ＭＯＤＳＥＬに応じて第一端子
ＰＩＮＡを選択的に第一周辺回路Ｃ１に接続すると共
に、第二セレクタ９は供給された選択信号ＭＯＤＳＥＬ
に応じて第二端子ＰＩＮＢから第五端子ＰＩＮＥまでの
４つの端子を選択的にＣＰＵ５へ接続することにより、
ＣＰＵ５を図示していない外部記憶装置に外部バスを介
して接続する。

【００２７】また、同様に第二から第四外部バスモード
ＢＭ２〜ＢＭ４においては、図２（ｃ）から図２（ｅ）
に示されるように、第二セレクタ９は、いずれのモード
においても第二端子ＰＩＮＢから第五端子ＰＩＮＥまで
の４つの端子をＣＰＵ５へ接続すると共に、第一セレク
タ７は第一端子ＰＩＮＡを順次第二周辺回路Ｃ２から第
四周辺回路Ｃ４に接続する。

【００２８】なお、図１に示されたマイクロコンピュー
タにおいては、クロック信号入力端子ＴＣＫに供給され
る外部クロック信号ＣＬＫに応じて、クロック信号生成
回路１１は、内部クロック信号ＣＬＫＡ，ＣＬＫＢを生
成し、それぞれ内部クロック信号ＣＬＫＡを第一から第
五周辺回路Ｃ１〜Ｃ５へ供給し、内部クロック信号ＣＬ
ＫＢをＣＰＵ５へ供給する。そして、第一から第五周辺
回路Ｃ１〜Ｃ５は供給された内部クロック信号ＣＬＫＡ
により動作し、ＣＰＵ５は供給された内部クロック信号
ＣＬＫＢにより動作する。

【００２９】以上より、本実施の形態１に係るマイクロ
コンピュータによれば、モード切替端子ＭＤＣＧに供給
する信号ＩＮＩＴの論理レベルを変化させることによ
り、モード切替回路３が動作モードを切り替えると共
に、第一セレクタ７は第一端子ＰＩＮＡを切り替えられ
た動作モード毎に応じて選択される周辺回路に接続する
ため、端子を増設することなく動作モードを増やすこと
ができる。

【００３０】また、図２に示されるように、本実施の形
態１に係るマイクロコンピュータによれば、外部バスモ
ードにおいてはモードの種類によらず第二端子ＰＩＮＢ
から第五端子ＰＩＮＥが外部バスに接続されるため、外
部バスモードにおいて外部記憶装置との間におけるイン
タフェースの設定を変更する必要がないという効果を得
ることができる。 ［実施の形態２］実施の形態２に係るマイクロコンピュ
ータは、図１に示された実施の形態１に係るマイクロコ
ンピュータと同様な構成を有するが、第一セレクタ７及
び第二セレクタ９の機能が相違するものである。以下に
おいては、上記実施の形態１に係るマイクロコンピュー
タと相違する点について説明する。

【００３１】図４は、実施の形態２に係るマイクロコン
ピュータの動作を説明する図である。 図４（ｂ）に示
されるように、本実施の形態２に係る第一セレクタ７
は、第一外部バスモードＢＭ１において、第一端子ＰＩ
ＮＡを選択的にＣＰＵ５へ接続することにより、ＣＰＵ
５を図示していない外部記憶装置に外部バスを介して接
続する。

【００３２】また、このとき第二セレクタ９は、第二端
子ＰＩＮＢを選択的に第一周辺回路Ｃ１に接続し、第三
端子ＰＩＮＣから第五端子ＰＩＮＥまでを上記第一端子
ＰＩＮＡと同様にＣＰＵ５へ接続する。

【００３３】さらに、第二外部バスモードＢＭ２におい
ては、図４（ｃ）に示されるように、第一セレクタ７は
第一端子ＰＩＮＡを選択的にＣＰＵ５へ接続すると共
に、第二セレクタ９は第三端子ＰＩＮＣを選択的に第二
周辺回路Ｃ２に接続し、第二端子ＰＩＮＢと第四端子Ｐ
ＩＮＤ及び第五端子ＰＩＮＥを上記第一端子ＰＩＮＡと
同様にＣＰＵ５へ接続する。

【００３４】また、第三外部バスモードＢＭ３において
は、図４（ｄ）に示されるように、第一セレクタ７は第
一端子ＰＩＮＡを選択的にＣＰＵ５へ接続すると共に、
第二セレクタ９は第四端子ＰＩＮＤを選択的に第三周辺
回路Ｃ３に接続し、第二端子ＰＩＮＢと第三端子ＰＩＮ
Ｃ及び第五端子ＰＩＮＥを上記第一端子ＰＩＮＡと同様
にＣＰＵ５へ接続する。

【００３５】そして、第四外部バスモードＢＭ４におい
ては、図４（ｅ）に示されるように、第一セレクタ７は
第一端子ＰＩＮＡを選択的にＣＰＵ５へ接続すると共
に、第二セレクタ９は第五端子ＰＩＮＥを選択的に第四
周辺回路Ｃ４に接続し、第二端子ＰＩＮＢから第五端子
ＰＩＮＥまでの４つの端子を上記第一端子ＰＩＮＡと同
様にＣＰＵ５へ接続する。

【００３６】以上より本発明の実施の形態２に係るマイ
クロコンピュータによれば、第一セレクタ７及び第二セ
レクタ９は、ユーザモード時であるか外部バスモード時
であるかにかかわらず、各端子を、該端子に対して１対
１に対応するよう予め特定された周辺回路に接続するた
め、各周辺回路におけるセットアップやホールドなどに
おける特性（ＡＣ特性）をモードによらず確保すること
ができる。 ［実施の形態３］実施の形態３に係るマイクロコンピュ
ータは、図１に示された実施の形態１に係るマイクロコ
ンピュータと同様な構成を有するが、図３（ｂ）に示さ
れた信号ＩＮＩＴの代わりに、図１に示されたクロック
信号生成回路１１において生成された内部クロック信号
ＣＬＫＢがモード切替回路３に供給される点で相違する
ものである。以下においては、上記実施の形態１に係る
マイクロコンピュータと相違する点について説明する。

【００３７】図５は、本発明の実施の形態３に係るマイ
クロコンピュータの動作を示すタイミングチャートであ
る。図５（ａ）に示されるように、クロック信号生成回
路１１により生成される内部クロック信号ＣＬＫＡは一
周期が時刻Ｔ１から時刻Ｔ６までの時間とされる周期信
号であり、図５（ｂ）に示されるように、内部クロック
信号ＣＬＫＢは一周期が時刻Ｔ１から時刻Ｔ２までの時
間とされ、内部クロック信号ＣＬＫＡに比して周期が１
／５とされる周期信号である。

【００３８】ここでモード切替回路３は、供給された内
部クロック信号ＣＬＫＢのいわゆる立ち上がりのタイミ
ング、すなわち時刻Ｔ１，Ｔ２、Ｔ３，Ｔ４，Ｔ５，Ｔ
６において、第一及び第二セレクタ７，９に供給する選
択信号ＭＯＤＳＥＬの論理レベルを切り替えることによ
り、外部バスモードを切り替える。

【００３９】そして、図５（ｃ）に示されるように、第
一セレクタ７は、供給された選択信号ＭＯＤＳＥＬに応
じて、第一端子ＰＩＮＡを時刻Ｔ１において第一周辺回
路Ｃ１に接続し、時刻Ｔ２において第二周辺回路Ｃ２に
接続し、時刻Ｔ３において第三周辺回路Ｃ３に接続し、
時刻Ｔ４において第四周辺回路Ｃ４に接続し、時刻Ｔ５
において第五周辺回路Ｃ５に接続する。

【００４０】これにより、時刻Ｔ１から時刻Ｔ２の間に
おいては図５（ｅ）に示された第一周辺回路Ｃ１のデー
タが第一端子ＰＩＮＡに供給され、同様に時刻Ｔ２から
時刻Ｔ３の間においては図５（ｆ）に示された第二周辺
回路Ｃ２のデータが、時刻Ｔ３から時刻Ｔ４の間におい
ては図５（ｇ）に示された第三周辺回路Ｃ３のデータ
が、時刻Ｔ４から時刻Ｔ５の間においては図５（ｈ）に
示された第四周辺回路Ｃ４のデータが、時刻Ｔ５から時
刻Ｔ６の間においては図５（ｉ）に示された第五周辺回
路Ｃ５のデータが、それぞれ第一端子ＰＩＮＡに供給さ
れる。

【００４１】なお上記においては、図５（ｄ）に示され
るように、第二セレクタ９は第二端子ＰＩＮＢから第五
端子ＰＩＮＥまでの４つの端子をＣＰＵ５へ接続する。

【００４２】以上より、本発明の実施の形態３に係るマ
イクロコンピュータによれば、周辺回路のイベント発生
タイミング（時刻Ｔ１及び時刻Ｔ６）間、すなわち周辺
回路の動作における一周期の間において、第一周辺回路
Ｃ１から第五周辺回路Ｃ５までのデータを順次時分割に
より第一端子ＰＩＮＡから外部へ出力することができる
ため、第一周辺回路Ｃ１から第五周辺回路Ｃ５までの５
つの回路を一つの端子を介して同時に使用することがで
きる。 ［実施の形態４］実施の形態４に係るマイクロコンピュ
ータは、図１に示された実施の形態１に係るマイクロコ
ンピュータと同様な構成を有するが、図３（ｂ）に示さ
れた信号ＩＮＩＴの代わりに外部クロック信号ＣＬＫが
モード切替用端子ＭＤＣＧに供給される点と、第一及び
第二セレクタ７，９の機能の点において相違するもので
ある。以下においては、上記実施の形態１に係るマイク
ロコンピュータと相違する点について説明する。

【００４３】図６は、本発明の実施の形態４に係るマイ
クロコンピュータの動作を示すタイミングチャートであ
る。図６（ａ）に示されるように、上記外部クロック信
号ＣＬＫは時刻Ｔ１から時刻Ｔ２までの間が一周期とさ
れる周期信号であり、この外部クロック信号ＣＬＫの立
ち上がりタイミングに応じてモード切替回路３は、時刻
Ｔ１，Ｔ２、Ｔ３，Ｔ４，Ｔ５，Ｔ６，Ｔ７においてモ
ードを切り替える。

【００４４】このとき、第一セレクタ７は、該外部クロ
ック信号ＣＬＫに応じて生成された選択信号ＭＯＤＳＥ
Ｌに応じて、図６（ｂ）に示されるように時刻Ｔ１から
時刻Ｔ２までの間においては第一端子ＰＩＮＡをＣＰＵ
５に接続し、時刻Ｔ２から時刻Ｔ３までの間においては
第一端子ＰＩＮＡを第一周辺回路Ｃ１に接続し、時刻Ｔ
３から時刻Ｔ４までの間においては再度第一端子ＰＩＮ
ＡをＣＰＵ５に接続し、時刻Ｔ４から時刻Ｔ５までの間
においては再度第一端子ＰＩＮＡを第一周辺回路Ｃ１に
接続する。

【００４５】そして、以下同様に図５（ａ）に示された
外部クロック信号ＣＬＫの一周期毎に対応して、第一端
子ＰＩＮＡを交互にＣＰＵ５、第一周辺回路Ｃ１に接続
する。

【００４６】また、図６（ｃ）に示されるように、第二
セレクタ９は、該外部クロック信号ＣＬＫに応じて生成
された選択信号ＭＯＤＳＥＬに応じて、時刻Ｔ１から時
刻Ｔ２までの間においては第二端子ＰＩＮＢをＣＰＵ５
に接続し、時刻Ｔ２から時刻Ｔ３までの間においては第
二端子ＰＩＮＢを第二周辺回路Ｃ２に接続し、時刻Ｔ３
から時刻Ｔ４までの間においては再度第二端子ＰＩＮＢ
をＣＰＵ５に接続し、時刻Ｔ４から時刻Ｔ５までの間に
おいては再度第二端子ＰＩＮＢを第二周辺回路Ｃ２に接
続する。

【００４７】そして、以下同様に図５（ａ）に示された
外部クロック信号ＣＬＫの一周期毎に対応して、第二端
子ＰＩＮＢを交互にＣＰＵ５、第二周辺回路Ｃ２に接続
する。

【００４８】さらには、図６（ｄ）から図６（ｆ）に示
されるように、第二セレクタ９は、該外部クロック信号
ＣＬＫに応じて生成された選択信号ＭＯＤＳＥＬに応じ
て、時刻Ｔ１から時刻Ｔ２までの間においては第三端子
ＰＩＮＣから第五端子ＰＩＮＥをＣＰＵ５に接続し、時
刻Ｔ２から時刻Ｔ３までの間においては第三端子ＰＩＮ
Ｃを第三周辺回路Ｃ３に、第四端子ＰＩＮＤを第四周辺
回路Ｃ４に、第五端子ＰＩＮＥを第五周辺回路Ｃ５に接
続する。また、時刻Ｔ３から時刻Ｔ４までの間において
は再度第三端子ＰＩＮＣから第五端子ＰＩＮＥをＣＰＵ
５に接続し、時刻Ｔ４から時刻Ｔ５までの間においては
再度第三端子ＰＩＮＣを第三周辺回路Ｃ３に、第四端子
ＰＩＮＤを第四周辺回路Ｃ４に、第五端子ＰＩＮＥを第
五周辺回路Ｃ５に接続する。

【００４９】そして、以下同様に図５（ａ）に示された
外部クロック信号ＣＬＫの一周期毎に対応して、第三端
子ＰＩＮＣから第五端子ＰＩＮＥを交互にＣＰＵ５、対
応する周辺回路に接続する。

【００５０】以上より、本発明の実施の形態４に係るマ
イクロコンピュータによれば、第一及び第二セレクタ
７，９がそれぞれ、図６（ａ）に示された外部クロック
信号ＣＬＫの各周期に応じて、端子をＣＰＵ５及び対応
する周辺回路に接続するため、ＣＰＵ５により外部記憶
装置に格納されたプログラムを実行しながら、周辺回路
のデータを外部出力することができる。

【００５１】従って、外部記憶装置に格納された該プロ
グラムの実行結果に応じた周辺回路の制御も容易に実現
することができる。

【００５２】また、本実施の形態４に係る第一及び第二
セレクタ７，９は、ユーザモード時であるか外部バスモ
ード時であるかにかかわらず、各端子を、該端子に対し
て１対１に対応するよう予め特定された周辺回路に接続
するため、各周辺回路におけるセットアップやホールド
などにおける特性（ＡＣ特性）をモードによらず確保す
ることができる。 ［実施の形態５］図７は、本発明の実施の形態５に係る
マイクロコンピュータシステムの構成を示す図である。
図７に示されるように、本実施の形態５に係るマイクロ
コンピュータシステム２０は、マイクロコンピュータ１
５と、セレクタ１６と、外部記憶装置１７と、端子１
８，１９と、ディスプレイ及びキーボード２１と、外部
記憶インタフェース２３と、通信コネクタ２５と、マイ
ク２７と、スピーカ２９とを備える。また、マイクロコ
ンピュータ１５には、モード端子ＭＯＤとモード切替端
子ＭＤＣＧと、第一から第五端子ＰＩＮＡ〜ＰＩＮＥが
具設される。

【００５３】ここで、端子１８はモード端子ＭＯＤに接
続され、端子１９はモード切替端子ＭＤＣＧに接続さ
れ、セレクタ１６はモード端子ＭＯＤとモード切替端子
ＭＤＣＧ及び第一から第五端子ＰＩＮＡ〜ＰＩＮＥに接
続され、外部記憶装置１７はセレクタ１６に接続され
る。

【００５４】また、ディスプレイ及びキーボード２１と
外部記憶インタフェース２３、通信コネクタ２５、マイ
ク２７及びスピーカ２９は、いずれもセレクタ１６に接
続される。

【００５５】上記のような構成を有する本発明の実施の
形態５に係るマイクロコンピュータシステム２０におい
て、セレクタ１６の動作は以下の表１のように整理され
る。

【００５６】

【表１】 なお、上記表１において「ＳＩＯ」はシリアルＩ／Ｏ
（入出力バッファ）を意味する。

【００５７】端子１８に論理レベルが１のハイレベルの
信号ＳＭＯＤが供給されるユーザモードにおいては、表
１に示されるように、セレクタ１６は供給される信号Ｓ
ＭＯＤに応じて第一端子ＰＩＮＡをディスプレイ及びキ
ーボード２１に接続し、第二端子ＰＩＮＢを外部記憶イ
ンタフェース２３に接続し、第三端子ＰＩＮＣを通信コ
ネクタ２５に接続し、第四端子ＰＩＮＤをマイク２７に
接続し、第五端子ＰＩＮＥをスピーカ２９に接続する。

【００５８】これにより、ユーザモードにおいては、デ
ィスプレイ及びキーボード２１、外部記憶インタフェー
ス２３、通信コネクタ２５、マイク２７とスピーカ２９
からなる全ての周辺機器がマイクロコンピュータ１５に
より制御し得るため、ユーザにより全ての該周辺機器の
使用ができることとなる。

【００５９】また、端子１８に論理レベルが０のロウレ
ベルの信号ＳＭＯＤが供給される外部バスモードにおい
ては表１に示されるようにいずれの場合においても、セ
レクタ１６は第二端子ＰＩＮＢから第五端子ＰＩＮＥま
での４つの端子を外部記憶装置１７に接続する。

【００６０】そして、上記実施の形態に係るマイクロコ
ンピュータと同様に、端子１９を介してモード切替用端
子ＭＤＣＧに供給される信号に応じて、セレクタ１６は
モードを切り替え、表１に示されるように、第一外部バ
スモードにおいては第一端子ＰＩＮＡをディスプレイ及
びキーボード２１に接続する。

【００６１】また、同様に第二外部バスモードにおいて
は、セレクタ１６は第一端子ＰＩＮＡを外部記憶インタ
フェース２３に接続し、第三外部バスモードにおいて
は、セレクタ１６は第一端子ＰＩＮＡを通信コネクタ２
５に接続する。また、第四外部バスモードにおいては、
セレクタ１６は第一端子ＰＩＮＡをマイク２７に接続
し、第五外部バスモードにおいては、セレクタ１６は第
一端子ＰＩＮＡをスピーカ２９に接続する。

【００６２】従って、第一から第五までの外部バスモー
ドにおいては、外部記憶装置１７に格納されたプログラ
ムが第二端子ＰＩＮＢから第五端子ＰＩＮＥまでの４つ
の端子を介してマイクロコンピュータ１５に読み出さ
れ、実行される。

【００６３】以上より、本発明の実施の形態５に係るマ
イクロコンピュータシステム２０によれば、ディスプレ
イ及びキーボード２１、外部記憶インタフェース２３、
通信コネクタ２５、マイク２７やスピーカ２９といった
周辺機器を、マイクロコンピュータ１５が外部記憶装置
１７に格納されたプログラムを実行することにより制御
することができる。 ［実施の形態６］本実施の形態６においては、上記実施
の形態１及び２に係るマイクロコンピュータを用いたチ
ップの出荷試験方法について説明する。

【００６４】図８は、従来におけるチップの出荷試験方
法を示すフローチャートである。図８に示されるよう
に、従来におけるチップの出荷試験方法においては、ま
ずステップＳ１でｎを１とし、ステップＳ２においてリ
セットシーケンスを実行する。ここで「リセットシーケ
ンス」とは、試験対象とする動作モードを確定するため
に必要な一連の所要の操作を意味する。

【００６５】次に、ステップＳ３において第ｎ周辺回路
の出荷試験を行い、ステップＳ４において、ｎが５であ
るか否か判断する。ここで、ｎが５である場合には出荷
試験を終了するが、ｎが５でない場合にはステップＳ１
０へ進み、ｎが１だけインクリメントされてステップＳ
２へ戻る。

【００６６】以上より、従来においては、該出荷試験の
対象とする全ての周辺回路毎に、上記リセットシーケン
スを実行する必要があるため、試験時間が長くなりチッ
プコストも増大するという問題があった。

【００６７】ここで、上記本発明の実施の形態１及び２
に係るマイクロコンピュータによれば、上記のようにモ
ード切替用端子ＭＤＣＧに供給する信号の論理レベルを
変化させることにより、モードを容易に変更することが
できるため、上記のようなチップを出荷試験を容易に遂
行することができる。

【００６８】以下において、本実施の形態６に係るチッ
プの出荷試験方法を図９のフローチャートを参照しつつ
説明する。

【００６９】まず図９に示されるように、ステップＳ１
において、リセットシーケンスが実行される。次に、ス
テップＳ２において、第一の周辺回路を試験する。そし
て、ステップＳ３においてｎの値を２とし、ステップＳ
４においてモード切替用端子ＭＤＣＧに供給する信号Ｉ
ＮＩＴを、図３に示されるように所定期間ハイレベルと
する。

【００７０】これにより、上記実施の形態１及び２にお
いて説明されたように、モード切替回路３は動作モード
を切り替える。そして、ステップＳ５において第ｎ周辺
回路の出荷試験を行い、ステップＳ６においてｎが５で
あるか否かを判断する。ここで、ｎが５であると判断さ
れた場合にはチップの出荷試験を終了すると共に、ｎが
５でないと判断された場合には該ｎを１だけインクリメ
ントした上でステップＳ４へ戻る。

【００７１】以上より、本発明の実施の形態６に係るチ
ップの出荷試験方法によれば、モード切替用端子ＭＤＣ
Ｇに供給する信号の論理レベルを変化させることによ
り、所望の動作モードを設定して、試験対象とする周辺
回路を容易に変更することができるため、リセットシー
ケンスの所要回数をチップの出荷試験全体において一回
とすることができ、この結果試験時間を短縮してチップ
コストを低減することができる。

【００７２】

【発明の効果】上述の如く、本発明に係るマイクロコン
ピュータによれば、複数の内部回路による動作において
容易に端子を共用することができるため、端子を増設す
ることなく、動作モードを増やすことができる。

【００７３】また、選択手段は、外部から供給される信
号によらず、所定の端子をＣＰＵに接続するものとすれ
ば、ＣＰＵとＣＰＵに接続される外部装置との間におけ
る設定変更の必要性が回避されるため、マイクロコンピ
ュータを含むシステムの構築を容易にすることができ
る。

【００７４】また、選択手段は常に、端子毎に予め特定
された内部回路を選択するものとすれば、内部回路から
出力されるデータを常に同じ端子から出力することがで
きるため内部回路の特性を保持することにより、動作の
信頼性を高めることができる。

【００７５】また、選択手段は、第一のクロック信号に
比して周波数の高い第二のクロック信号に応じて、端子
に接続する内部回路として複数の第一内部回路を順次選
択するものとすれば、第一内部回路の動作周期の間に複
数の第一内部回路のデータを端子を介して順次出力する
ことができるため、複数の第一内部回路を同時に使用す
ることができる。

【００７６】また、選択手段は、外部から供給される信
号に応じて、内部回路とＣＰＵとを所定の周期で交互に
選択するものとすれば、ＣＰＵでプログラムの実行をし
ながら、内部回路のデータを端子を介して外部へ出力す
ることができ、該プログラムの実行結果に応じた内部回
路の制御も容易に実現することができるため、マイクロ
コンピュータを高機能化することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１に係るマイクロコンピュ
ータの構成を示す図である。

【図２】図１に示されたマイクロコンピュータの動作を
説明する図である。

【図３】図１に示されたマイクロコンピュータの動作を
説明するタイミングチャートである。

【図４】本発明の実施の形態２に係るマイクロコンピュ
ータの動作を説明する図である。

【図５】本発明の実施の形態３に係るマイクロコンピュ
ータの動作を示すタイミングチャートである。

【図６】本発明の実施の形態４に係るマイクロコンピュ
ータの動作を示すタイミングチャートである。

【図７】本発明の実施の形態５に係るマイクロコンピュ
ータシステムの構成を示す図である。

【図８】従来におけるチップの出荷試験方法を示すフロ
ーチャートである。

【図９】本発明の実施の形態６に係るチップの出荷試験
方法を示すフローチャートである。

【符号の説明】

１ チップ ３ モード切替回路 ５ ＣＰＵ（中央演算処理装置） ７ 第一セレクタ ９ 第二セレクタ １１ クロック信号生成回路 １３ パルス信号 １５ マイクロコンピュータ １６ セレクタ １７ 外部記憶装置 ２１ ディスプレイ及びキーボード ２３ 外部記憶インタフェース ２５ 通信コネクタ ２７ マイク ２９ スピーカ ＭＯＤ モード端子 ＭＤＣＧ モード切替用端子 ＴＣＫ クロック信号入力端子 ＰＩＮＡ 第一端子 ＰＩＮＢ 第二端子 ＰＩＮＣ 第三端子 ＰＩＮＤ 第四端子 ＰＩＮＥ 第五端子 Ｃ１ 第一周辺回路 Ｃ２ 第二周辺回路 Ｃ３ 第三周辺回路 Ｃ４ 第四周辺回路 Ｃ５ 第五周辺回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 片野 由人 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 (72)発明者 原 章雄 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 5B062 AA02 EE10 GG06 HH01

Claims (5)

【特許請求の範囲】
1. 【請求項１】 一チップに形成され、ＣＰＵと、少なく
   とも二つの内部回路と、少なくとも一つの端子とを含む
   マイクロコンピュータであって、 外部から供給される信号に応じて、前記端子に接続され
   る前記内部回路を選択する選択手段を備えたことを特徴
   とするマイクロコンピュータ。
2. 【請求項２】 複数の前記端子を備え、 前記選択手段は、前記外部から供給される信号によら
   ず、所定の前記端子を前記ＣＰＵに接続する請求項１に
   記載のマイクロコンピュータ。
3. 【請求項３】 複数の前記端子を備え、 前記選択手段は常に、それぞれの前記端子に接続する前
   記内部回路として、前記端子毎に予め特定された前記内
   部回路を選択する請求項１に記載のマイクロコンピュー
   タ。
4. 【請求項４】 第一のクロック信号により動作する複数
   の第一内部回路と、 前記第一のクロック信号に比して周波数の高い第二のク
   ロック信号により動作する第二内部回路とを備え、 前記選択手段は、前記第二クロック信号に応じて、前記
   端子に接続する前記内部回路として前記複数の第一内部
   回路を順次選択する請求項１に記載のマイクロコンピュ
   ータ。
5. 【請求項５】 前記選択手段は、前記外部から供給され
   る信号に応じて、前記端子の接続対象として、前記内部
   回路と前記ＣＰＵとを所定の周期で交互に選択する請求
   項１に記載のマイクロコンピュータ。