JP2002009609A - 出力ポート - Google Patents
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Abstract
(57)【要約】
【課題】 必要とされる状況に応じて、レベルシフタ部
で消費される電流を変更可能とし、その消費電流を減少
できる出力ポートを得る。 【解決手段】 レベルシフタ回路２２からなるレベルシ
フタ部と、入力に応じた切り替え制御部とを有する出力
ポートにおいて、動作速度による入力種別に応じレベル
シフタ回路２２を構成するＰｃｈトランジスタ２’，
３’からなる作動用トランジスタで構成された作動素子
を制御してレベルシフタ回路２２の駆動能力を選択的に
変化させるＰｃｈトランジスタ１７，１８，１９，２０
からなる制御用トランジスタで構成された制御手段を設
けた。
で消費される電流を変更可能とし、その消費電流を減少
できる出力ポートを得る。 【解決手段】 レベルシフタ回路２２からなるレベルシ
フタ部と、入力に応じた切り替え制御部とを有する出力
ポートにおいて、動作速度による入力種別に応じレベル
シフタ回路２２を構成するＰｃｈトランジスタ２’，
３’からなる作動用トランジスタで構成された作動素子
を制御してレベルシフタ回路２２の駆動能力を選択的に
変化させるＰｃｈトランジスタ１７，１８，１９，２０
からなる制御用トランジスタで構成された制御手段を設
けた。
Description
【０００１】
【発明の属する技術分野】この発明は、出力ポートに関
し、特にレベルシフタ回路を有し複数のイベント出力が
可能な出力ポートに関するものである。
し、特にレベルシフタ回路を有し複数のイベント出力が
可能な出力ポートに関するものである。
【０００２】
【従来の技術】レベルシフタ回路を有し、複数のイベン
ト出力が可能な出力ポートを、図３に示す。図３におい
て、レベルシフタ回路８は、イベント切り替え信号７と
イベント切り替え信号７によって選択されたイベントの
信号１３がゲートに入力されるＮｃｈトランジスタ５
と、電源電圧３Ｖで動作するインバータ６と、インバー
タからの出力信号がゲートに入力されるＮｃｈトランジ
スタ４と、電源電圧５Ｖで動作する２つのＰｃｈトラン
ジスタ２，３で構成される。
ト出力が可能な出力ポートを、図３に示す。図３におい
て、レベルシフタ回路８は、イベント切り替え信号７と
イベント切り替え信号７によって選択されたイベントの
信号１３がゲートに入力されるＮｃｈトランジスタ５
と、電源電圧３Ｖで動作するインバータ６と、インバー
タからの出力信号がゲートに入力されるＮｃｈトランジ
スタ４と、電源電圧５Ｖで動作する２つのＰｃｈトラン
ジスタ２，３で構成される。
【０００３】イベント切り替え信号７において、３Ｖで
動作している内部回路からの出力ポート出力９か、ある
いはアドレス出力１０なのかを切り替え、この選択した
信号をレベルシフタ回路８で５Ｖ動作に変換する。変換
した信号がインバータ１１に入力され、信号が端子１２
に出力される構成である。ただし、アドレス出力と言っ
た周期の短い高速なイベントに対応できるように、Ｐｃ
ｈトランジスタ２，３には大きなサイズのトランジスタ
を用いている。
動作している内部回路からの出力ポート出力９か、ある
いはアドレス出力１０なのかを切り替え、この選択した
信号をレベルシフタ回路８で５Ｖ動作に変換する。変換
した信号がインバータ１１に入力され、信号が端子１２
に出力される構成である。ただし、アドレス出力と言っ
た周期の短い高速なイベントに対応できるように、Ｐｃ
ｈトランジスタ２，３には大きなサイズのトランジスタ
を用いている。
【０００４】
【発明が解決しようとする課題】上記のような回路で
は、いかなるイベントにおいても同一のレベルシフタ回
路を使用しているため、例えばポート出力などの周期の
長いレベルで、高速動作が不要な場合でも、レベルシフ
タ部で消費される電流は同一であるという問題点があ
る。
は、いかなるイベントにおいても同一のレベルシフタ回
路を使用しているため、例えばポート出力などの周期の
長いレベルで、高速動作が不要な場合でも、レベルシフ
タ部で消費される電流は同一であるという問題点があ
る。
【０００５】この発明は上記のような問題を解決するた
め、必要とされる状況に応じ、レベルシフタ部で消費さ
れる電流を変更可能とし、その消費電流を減少させるこ
とを目的とする。
め、必要とされる状況に応じ、レベルシフタ部で消費さ
れる電流を変更可能とし、その消費電流を減少させるこ
とを目的とする。
【０００６】
【課題を解決するための手段】第１の発明に係る出力ポ
ートでは、レベルシフタ回路からなるレベルシフタ部
と、入力に応じた切り替え制御部とを有する出力ポート
において、前記レベルシフタ回路を構成する作動素子を
制御してレベルシフタ回路の駆動能力を選択的に変化さ
せる制御手段を設けたものである。
ートでは、レベルシフタ回路からなるレベルシフタ部
と、入力に応じた切り替え制御部とを有する出力ポート
において、前記レベルシフタ回路を構成する作動素子を
制御してレベルシフタ回路の駆動能力を選択的に変化さ
せる制御手段を設けたものである。
【０００７】第２の発明に係る出力ポートでは、レベル
シフタ回路からなるレベルシフタ部と、入力に応じた切
り替え制御部とを有する出力ポートにおいて、入力種別
に応じ前記レベルシフタ回路を構成する作動素子を制御
してレベルシフタ回路の駆動能力を選択的に変化させる
制御手段を設けたものである。
シフタ回路からなるレベルシフタ部と、入力に応じた切
り替え制御部とを有する出力ポートにおいて、入力種別
に応じ前記レベルシフタ回路を構成する作動素子を制御
してレベルシフタ回路の駆動能力を選択的に変化させる
制御手段を設けたものである。
【０００８】第３の発明に係る出力ポートでは、レベル
シフタ回路からなるレベルシフタ部と、入力に応じた切
り替え制御部とを有する出力ポートにおいて、動作速度
による入力種別に応じ前記レベルシフタ回路を構成する
作動素子を制御してレベルシフタ回路の駆動能力を選択
的に変化させる制御手段を設けたものである。
シフタ回路からなるレベルシフタ部と、入力に応じた切
り替え制御部とを有する出力ポートにおいて、動作速度
による入力種別に応じ前記レベルシフタ回路を構成する
作動素子を制御してレベルシフタ回路の駆動能力を選択
的に変化させる制御手段を設けたものである。
【０００９】第４の発明に係る出力ポートでは、レベル
シフタ回路を、入力信号がゲートに入力される第１のＮ
ｃｈトランジスタと、入力信号がインバータを介してゲ
ートに入力される第２のＮｃｈトランジスタと、前記第
１および第２のＮｃｈトランジスタにより作動される第
１および第２のＰｃｈトランジスタとにより構成したも
のにおいて、互いに直列接続された第３および第４のＰ
ｃｈトランジスタを前記第１のＰｃｈトランジスタと並
列に接続するとともに、互いに直列接続された第５およ
び第６のＰｃｈトランジスタを前記第２のＰｃｈトラン
ジスタと並列に接続し、前記第３および第５のＰｃｈト
ランジスタへのゲート入力を入力種別に応じて制御する
ことにより前記第１および第２のＰｃｈトランジスタを
制御するようにしたものである。
シフタ回路を、入力信号がゲートに入力される第１のＮ
ｃｈトランジスタと、入力信号がインバータを介してゲ
ートに入力される第２のＮｃｈトランジスタと、前記第
１および第２のＮｃｈトランジスタにより作動される第
１および第２のＰｃｈトランジスタとにより構成したも
のにおいて、互いに直列接続された第３および第４のＰ
ｃｈトランジスタを前記第１のＰｃｈトランジスタと並
列に接続するとともに、互いに直列接続された第５およ
び第６のＰｃｈトランジスタを前記第２のＰｃｈトラン
ジスタと並列に接続し、前記第３および第５のＰｃｈト
ランジスタへのゲート入力を入力種別に応じて制御する
ことにより前記第１および第２のＰｃｈトランジスタを
制御するようにしたものである。
【００１０】第５の発明に係る出力ポートでは、レベル
シフタ回路からなるレベルシフタ部と、入力に応じた切
り替え制御部とを有する出力ポートにおいて、入力印加
によって生ずる動作状態に応じ前記レベルシフタ回路を
構成する作動素子を制御してレベルシフタ回路の駆動能
力を選択的に変化させる制御手段を設けたものである。
シフタ回路からなるレベルシフタ部と、入力に応じた切
り替え制御部とを有する出力ポートにおいて、入力印加
によって生ずる動作状態に応じ前記レベルシフタ回路を
構成する作動素子を制御してレベルシフタ回路の駆動能
力を選択的に変化させる制御手段を設けたものである。
【００１１】第６の発明に係る出力ポートでは、レベル
シフタ回路を、入力信号がゲートに入力される第１のＮ
ｃｈトランジスタと、入力信号がインバータを介してゲ
ートに入力される第２のＮｃｈトランジスタと、前記第
１および第２のＮｃｈトランジスタにより作動される第
１および第２のＰｃｈトランジスタとにより構成したも
のにおいて、互いに直列接続された第３および第４のＰ
ｃｈトランジスタを前記第１のＰｃｈトランジスタと並
列に接続するとともに、互いに直列接続された第５およ
び第６のＰｃｈトランジスタを前記第２のＰｃｈトラン
ジスタと並列に接続し、前記第３および第５のＰｃｈト
ランジスタへのゲート入力を前記入力信号の印加による
動作状態に応じて制御することにより前記第１および第
２のＰｃｈトランジスタを制御するようにしたものであ
る。
シフタ回路を、入力信号がゲートに入力される第１のＮ
ｃｈトランジスタと、入力信号がインバータを介してゲ
ートに入力される第２のＮｃｈトランジスタと、前記第
１および第２のＮｃｈトランジスタにより作動される第
１および第２のＰｃｈトランジスタとにより構成したも
のにおいて、互いに直列接続された第３および第４のＰ
ｃｈトランジスタを前記第１のＰｃｈトランジスタと並
列に接続するとともに、互いに直列接続された第５およ
び第６のＰｃｈトランジスタを前記第２のＰｃｈトラン
ジスタと並列に接続し、前記第３および第５のＰｃｈト
ランジスタへのゲート入力を前記入力信号の印加による
動作状態に応じて制御することにより前記第１および第
２のＰｃｈトランジスタを制御するようにしたものであ
る。
【００１２】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１について説明する。図１は、実施の
形態１における出力ポートの構成を示す接続図である。
図において、１は５ｖ電源端子、２’，３’はＰｃｈト
ランジスタ、４，５はＮｃｈトランジスタ、６はインバ
ータ、７はイベント切り替え信号、１４は低速イベント
入力、１５は高速イベント入力、１６は３ｖ電源端子、
１７，１８，１９，２０はＰｃｈトランジスタ、２１は
ＧＮＤ端子、２２はレベルシフタ回路である。
施の形態１を、図１について説明する。図１は、実施の
形態１における出力ポートの構成を示す接続図である。
図において、１は５ｖ電源端子、２’，３’はＰｃｈト
ランジスタ、４，５はＮｃｈトランジスタ、６はインバ
ータ、７はイベント切り替え信号、１４は低速イベント
入力、１５は高速イベント入力、１６は３ｖ電源端子、
１７，１８，１９，２０はＰｃｈトランジスタ、２１は
ＧＮＤ端子、２２はレベルシフタ回路である。
【００１３】図１では、イベント切り替え信号７によっ
て、ポート出力のように周期の長い信号１４’などの低
速イベント１４と、アドレス出力といった周期の短い信
号１５’などの高速イベント１５とのそれぞれの入力に
応じて接続される信号１３が入力される。
て、ポート出力のように周期の長い信号１４’などの低
速イベント１４と、アドレス出力といった周期の短い信
号１５’などの高速イベント１５とのそれぞれの入力に
応じて接続される信号１３が入力される。
【００１４】Ｎｃｈトランジスタ５と電源電圧３Ｖで動
作するインバータ６、インバータからの出力信号が入力
されるＮｃｈトランジスタ４、電源電圧５Ｖで動作する
２つのＰｃｈトランジスタ２’，３’、および、それぞ
れに並列に２つのＰｃｈトランジスタ１７，１８および
１９，２０が直列につながっている。この直列につなが
ったうちの、電源側のＰｃｈトランジスタ１７，１９は
イベント切り替え信号７に連動して、低速イベント時は
電源３Ｖ：１６に、高速イベント時はＧＮＤ：２１に接
続を切り替えられた信号が自動的に入力されるこれらで
構成されたのがレベルシフタ回路２２である。
作するインバータ６、インバータからの出力信号が入力
されるＮｃｈトランジスタ４、電源電圧５Ｖで動作する
２つのＰｃｈトランジスタ２’，３’、および、それぞ
れに並列に２つのＰｃｈトランジスタ１７，１８および
１９，２０が直列につながっている。この直列につなが
ったうちの、電源側のＰｃｈトランジスタ１７，１９は
イベント切り替え信号７に連動して、低速イベント時は
電源３Ｖ：１６に、高速イベント時はＧＮＤ：２１に接
続を切り替えられた信号が自動的に入力されるこれらで
構成されたのがレベルシフタ回路２２である。
【００１５】また、従来のレベルシフタ回路では高速な
イベントに対応するために、大きかったＰｃｈトランジ
スタ２，３のサイズは並列に置きかえることで小さくな
る（Ｐｃｈトランジスタ２’，３’）。
イベントに対応するために、大きかったＰｃｈトランジ
スタ２，３のサイズは並列に置きかえることで小さくな
る（Ｐｃｈトランジスタ２’，３’）。
【００１６】次に、動作について説明する。例えばイベ
ント切り替え信号７で、低速イベント１４を選択した場
合、連動して切り替え信号７は３Ｖの電源に自動的に接
続される。このため、電源側の２つのＰｃｈトランジス
タ１７，１９には電源電圧３Ｖが入力され、駆動能力が
下がり、このレベルシフタ回路で消費される電流を減少
させることができる。逆に、高速イベント１５が選択さ
れた場合には、電源側の２つのＰｃｈトランジスタ１
７，１９には自動的にＧＮＤレベルが入力され、２つの
電源側のＰｃｈトランジスタ１７，１９はＯＮ状態にな
って、従来と同様に高速動作に対応できる。
ント切り替え信号７で、低速イベント１４を選択した場
合、連動して切り替え信号７は３Ｖの電源に自動的に接
続される。このため、電源側の２つのＰｃｈトランジス
タ１７，１９には電源電圧３Ｖが入力され、駆動能力が
下がり、このレベルシフタ回路で消費される電流を減少
させることができる。逆に、高速イベント１５が選択さ
れた場合には、電源側の２つのＰｃｈトランジスタ１
７，１９には自動的にＧＮＤレベルが入力され、２つの
電源側のＰｃｈトランジスタ１７，１９はＯＮ状態にな
って、従来と同様に高速動作に対応できる。
【００１７】このように必要な動作速度が固定されてい
るイベント入力に応じ、レベルシフタ部で消費される電
流をそれぞれのイベントに連動して変更し、低速イベン
ト時の消費電流を減少させることができる。
るイベント入力に応じ、レベルシフタ部で消費される電
流をそれぞれのイベントに連動して変更し、低速イベン
ト時の消費電流を減少させることができる。
【００１８】この発明による実施の形態１によれば、レ
ベルシフタ回路２２からなるレベルシフタ部と、入力に
応じた切り替え制御部とを有する出力ポートにおいて、
動作速度による入力種別に応じ前記レベルシフタ回路２
２を構成するＰｃｈトランジスタ２’，３’からなる作
動用トランジスタで構成された作動素子を制御してレベ
ルシフタ回路２２の駆動能力を選択的に変化させるＰｃ
ｈトランジスタ１７，１８および１９，２０からなる制
御用トランジスタで構成された制御手段を設けたもので
あって、レベルシフタ回路２２を、入力信号がゲートに
入力される第１のＮｃｈトランジスタ５と、入力信号が
インバータを介してゲートに入力される第２のＮｃｈト
ランジスタ４と、第１および第２のＮｃｈトランジスタ
５，４により作動される第１および第２のＰｃｈトラン
ジスタ３’，２’とにより構成したものにおいて、互い
に直列接続された第３および第４のＰｃｈトランジスタ
１９，２０を第１のＰｃｈトランジスタ３’と並列に接
続するとともに、互いに直列接続された第５および第６
のＰｃｈトランジスタ１７，１８を第２のＰｃｈトラン
ジスタ２’と並列に接続し、第３および第５のＰｃｈト
ランジスタ１９，１７へのゲート入力を入力種別に応じ
て制御することにより第１および第２のＰｃｈトランジ
スタ３’，２’を制御するようにしたので、高速イベン
ト入力であるか低速イベント入力であるかのような動作
速度による入力種別等によって必要とされる状況に応
じ、レベルシフタ部で消費される電流を変更可能とし、
その消費電流を減少できる出力ポートを得ることができ
る。
ベルシフタ回路２２からなるレベルシフタ部と、入力に
応じた切り替え制御部とを有する出力ポートにおいて、
動作速度による入力種別に応じ前記レベルシフタ回路２
２を構成するＰｃｈトランジスタ２’，３’からなる作
動用トランジスタで構成された作動素子を制御してレベ
ルシフタ回路２２の駆動能力を選択的に変化させるＰｃ
ｈトランジスタ１７，１８および１９，２０からなる制
御用トランジスタで構成された制御手段を設けたもので
あって、レベルシフタ回路２２を、入力信号がゲートに
入力される第１のＮｃｈトランジスタ５と、入力信号が
インバータを介してゲートに入力される第２のＮｃｈト
ランジスタ４と、第１および第２のＮｃｈトランジスタ
５，４により作動される第１および第２のＰｃｈトラン
ジスタ３’，２’とにより構成したものにおいて、互い
に直列接続された第３および第４のＰｃｈトランジスタ
１９，２０を第１のＰｃｈトランジスタ３’と並列に接
続するとともに、互いに直列接続された第５および第６
のＰｃｈトランジスタ１７，１８を第２のＰｃｈトラン
ジスタ２’と並列に接続し、第３および第５のＰｃｈト
ランジスタ１９，１７へのゲート入力を入力種別に応じ
て制御することにより第１および第２のＰｃｈトランジ
スタ３’，２’を制御するようにしたので、高速イベン
ト入力であるか低速イベント入力であるかのような動作
速度による入力種別等によって必要とされる状況に応
じ、レベルシフタ部で消費される電流を変更可能とし、
その消費電流を減少できる出力ポートを得ることができ
る。
【００１９】実施の形態２．この発明による実施の形態
２を図２について説明する。図２は、実施の形態２にお
ける出力ポートの構成を示す接続図である。図におい
て、１は５ｖ電源端子、２’，３’はＰｃｈトランジス
タ、４，５はＮｃｈトランジスタ、６はインバータ、７
はイベント切り替え信号、１４は低速イベント入力、１
５は高速イベント入力、１６は３ｖ電源端子、１７，１
８，１９，２０はＰｃｈトランジスタ、２１はＧＮＤ端
子、２２はレベルシフタ回路、２３は入力レジスタ切り
替え信号、２４はイベント〔１〕入力端子、２５はイベ
ント〔２〕入力端子である。
２を図２について説明する。図２は、実施の形態２にお
ける出力ポートの構成を示す接続図である。図におい
て、１は５ｖ電源端子、２’，３’はＰｃｈトランジス
タ、４，５はＮｃｈトランジスタ、６はインバータ、７
はイベント切り替え信号、１４は低速イベント入力、１
５は高速イベント入力、１６は３ｖ電源端子、１７，１
８，１９，２０はＰｃｈトランジスタ、２１はＧＮＤ端
子、２２はレベルシフタ回路、２３は入力レジスタ切り
替え信号、２４はイベント〔１〕入力端子、２５はイベ
ント〔２〕入力端子である。
【００２０】図２では、イベント切り替え信号７によっ
て、イベント〔１〕入力端子２４とイベント〔２〕入力
端子２５からの入力に応じて接続される信号１３が入力
される。Ｎｃｈトランジスタ５と電源電圧３Ｖで動作す
るインバータ６、インバータからの出力信号が入力され
るＮｃｈトランジスタ４、電源電圧５Ｖで動作する２つ
のＰｃｈトランジスタ２’，３’、ならびに、それぞれ
に並列に２つのＰｃｈトランジスタ１７，１８および１
９，２０が直列につながっている。この直列につながっ
たうちの、電源側のＰｃｈトランジスタ１７，１９は、
入力レベル切り替え信号２３で必要に応じて、低速イベ
ント時は電源３Ｖ：１６に、高速イベント時はＧＮＤ：
２１に接続を切り替えることができる。また、従来のレ
ベルシフタ回路では高速なイベントに対応するために、
大きかったＰｃｈトランジスタ２，３のサイズは並列に
置きかえることで小さくなる（Ｐ型トランジスタ２’，
３’）。
て、イベント〔１〕入力端子２４とイベント〔２〕入力
端子２５からの入力に応じて接続される信号１３が入力
される。Ｎｃｈトランジスタ５と電源電圧３Ｖで動作す
るインバータ６、インバータからの出力信号が入力され
るＮｃｈトランジスタ４、電源電圧５Ｖで動作する２つ
のＰｃｈトランジスタ２’，３’、ならびに、それぞれ
に並列に２つのＰｃｈトランジスタ１７，１８および１
９，２０が直列につながっている。この直列につながっ
たうちの、電源側のＰｃｈトランジスタ１７，１９は、
入力レベル切り替え信号２３で必要に応じて、低速イベ
ント時は電源３Ｖ：１６に、高速イベント時はＧＮＤ：
２１に接続を切り替えることができる。また、従来のレ
ベルシフタ回路では高速なイベントに対応するために、
大きかったＰｃｈトランジスタ２，３のサイズは並列に
置きかえることで小さくなる（Ｐ型トランジスタ２’，
３’）。
【００２１】次に、動作について説明する。例えば切り
替え信号７で、イベント１（２４）を選択した場合、そ
のイベントが周期の短い信号レベルであっても、出力と
して短い周期が必要でなければ、必要に応じて入力レベ
ル切り替え信号２３を３Ｖの電源に接続することができ
る。その場合、電源側の２つのＰｃｈトランジスタ１
７，１９には、電源電圧３Ｖが入力されるため、駆動能
力が下がり、周期の短い信号レベルのイベントを出力す
る場合にも、このレベルシフタ回路で消費される電流を
減少することができる。逆にイベント〔１〕入力端子２
４への入力が出力として高速な信号レベルの変化を要す
るのであれば、入力レベル切り替え信号２３をＧＮＤ：
２１に接続し、電源側の２つのＰｃｈトランジスタ１
７，１９にはＧＮＤレベルが入力されるように設定すれ
ば、２つの電源側のＰｃｈトランジスタ１７，１９はＯ
Ｎ状態になり、従来と同様に高速動作に対応できる。イ
ベント〔２〕入力端子：２５を選択した場合にも同様の
ことが言える。
替え信号７で、イベント１（２４）を選択した場合、そ
のイベントが周期の短い信号レベルであっても、出力と
して短い周期が必要でなければ、必要に応じて入力レベ
ル切り替え信号２３を３Ｖの電源に接続することができ
る。その場合、電源側の２つのＰｃｈトランジスタ１
７，１９には、電源電圧３Ｖが入力されるため、駆動能
力が下がり、周期の短い信号レベルのイベントを出力す
る場合にも、このレベルシフタ回路で消費される電流を
減少することができる。逆にイベント〔１〕入力端子２
４への入力が出力として高速な信号レベルの変化を要す
るのであれば、入力レベル切り替え信号２３をＧＮＤ：
２１に接続し、電源側の２つのＰｃｈトランジスタ１
７，１９にはＧＮＤレベルが入力されるように設定すれ
ば、２つの電源側のＰｃｈトランジスタ１７，１９はＯ
Ｎ状態になり、従来と同様に高速動作に対応できる。イ
ベント〔２〕入力端子：２５を選択した場合にも同様の
ことが言える。
【００２２】このように個々にイベント入力が必要とす
る動作状態に応じて、自由に制御用のＰｃｈトランジス
タの入力レベルを任意に切り替えることを可能にするこ
とで、レベルシフタ部における消費電流を変更可能と
し、システムが必要とする状態に応じた制御を行うこと
ができる。
る動作状態に応じて、自由に制御用のＰｃｈトランジス
タの入力レベルを任意に切り替えることを可能にするこ
とで、レベルシフタ部における消費電流を変更可能と
し、システムが必要とする状態に応じた制御を行うこと
ができる。
【００２３】この発明による実施の形態２によれば、レ
ベルシフタ回路２２からなるレベルシフタ部と、入力に
応じた切り替え制御部とを有する出力ポートにおいて、
入力印加によって生ずる動作状態に応じレベルシフタ回
路２２を構成するＰｃｈトランジスタ２’，３’からな
る作動用トランジスタで構成された作動素子を制御して
レベルシフタ回路２２の駆動能力を選択的に変化させる
Ｐｃｈトランジスタ２’，３’からなる制御用トランジ
スタで構成された制御手段を設けたものであって、レベ
ルシフタ回路２２を、入力信号がゲートに入力される第
１のＮｃｈトランジスタ５と、入力信号がインバータを
介してゲートに入力される第２のＮｃｈトランジスタ４
と、第１および第２のＮｃｈトランジスタ５，４により
作動される第１および第２のＰｃｈトランジスタ３’，
２’とにより構成したものにおいて、互いに直列接続さ
れた第３および第４のＰｃｈトランジスタ１９，２０を
第１のＰｃｈトランジスタ３’と並列に接続するととも
に、互いに直列接続された第５および第６のＰｃｈトラ
ンジスタ１７，１８を第２のＰｃｈトランジスタ２’と
並列に接続し、第３および第５のＰｃｈトランジスタ１
９，１７へのゲート入力を前記入力信号の印加による動
作状態に応じて制御することにより第１および第２のＰ
ｃｈトランジスタ３’，２’を制御するようにしたの
で、イベント〔１〕入力端子２４またはイベント〔２〕
入力端子からの入力印加により生ずる動作状態によって
必要とされる状況に応じ、レベルシフタ部で消費される
電流を変更可能とし、その消費電流を減少できる出力ポ
ートを得ることができる。
ベルシフタ回路２２からなるレベルシフタ部と、入力に
応じた切り替え制御部とを有する出力ポートにおいて、
入力印加によって生ずる動作状態に応じレベルシフタ回
路２２を構成するＰｃｈトランジスタ２’，３’からな
る作動用トランジスタで構成された作動素子を制御して
レベルシフタ回路２２の駆動能力を選択的に変化させる
Ｐｃｈトランジスタ２’，３’からなる制御用トランジ
スタで構成された制御手段を設けたものであって、レベ
ルシフタ回路２２を、入力信号がゲートに入力される第
１のＮｃｈトランジスタ５と、入力信号がインバータを
介してゲートに入力される第２のＮｃｈトランジスタ４
と、第１および第２のＮｃｈトランジスタ５，４により
作動される第１および第２のＰｃｈトランジスタ３’，
２’とにより構成したものにおいて、互いに直列接続さ
れた第３および第４のＰｃｈトランジスタ１９，２０を
第１のＰｃｈトランジスタ３’と並列に接続するととも
に、互いに直列接続された第５および第６のＰｃｈトラ
ンジスタ１７，１８を第２のＰｃｈトランジスタ２’と
並列に接続し、第３および第５のＰｃｈトランジスタ１
９，１７へのゲート入力を前記入力信号の印加による動
作状態に応じて制御することにより第１および第２のＰ
ｃｈトランジスタ３’，２’を制御するようにしたの
で、イベント〔１〕入力端子２４またはイベント〔２〕
入力端子からの入力印加により生ずる動作状態によって
必要とされる状況に応じ、レベルシフタ部で消費される
電流を変更可能とし、その消費電流を減少できる出力ポ
ートを得ることができる。
【００２４】
【発明の効果】第１の発明によれば、レベルシフタ回路
からなるレベルシフタ部と、入力に応じた切り替え制御
部とを有する出力ポートにおいて、前記レベルシフタ回
路を構成する作動素子を制御してレベルシフタ回路の駆
動能力を選択的に変化させる制御手段を設けたので、必
要とされる状況に応じて、レベルシフタ部で消費される
電流を変更可能とし、その消費電流を減少できる出力ポ
ートを得ることができる。
からなるレベルシフタ部と、入力に応じた切り替え制御
部とを有する出力ポートにおいて、前記レベルシフタ回
路を構成する作動素子を制御してレベルシフタ回路の駆
動能力を選択的に変化させる制御手段を設けたので、必
要とされる状況に応じて、レベルシフタ部で消費される
電流を変更可能とし、その消費電流を減少できる出力ポ
ートを得ることができる。
【００２５】第２の発明によれば、レベルシフタ回路か
らなるレベルシフタ部と、入力に応じた切り替え制御部
とを有する出力ポートにおいて、入力種別に応じ前記レ
ベルシフタ回路を構成する作動素子を制御してレベルシ
フタ回路の駆動能力を選択的に変化させる制御手段を設
けたので、入力種別により必要とされる状況に応じて、
レベルシフタ部で消費される電流を変更可能とし、その
消費電流を減少できる出力ポートを得ることができる。
らなるレベルシフタ部と、入力に応じた切り替え制御部
とを有する出力ポートにおいて、入力種別に応じ前記レ
ベルシフタ回路を構成する作動素子を制御してレベルシ
フタ回路の駆動能力を選択的に変化させる制御手段を設
けたので、入力種別により必要とされる状況に応じて、
レベルシフタ部で消費される電流を変更可能とし、その
消費電流を減少できる出力ポートを得ることができる。
【００２６】第３の発明によれば、レベルシフタ回路か
らなるレベルシフタ部と、入力に応じた切り替え制御部
とを有する出力ポートにおいて、動作速度による入力種
別に応じ前記レベルシフタ回路を構成する作動素子を制
御してレベルシフタ回路の駆動能力を選択的に変化させ
る制御手段を設けたので、動作速度による入力種別によ
り必要とされる状況に応じて、レベルシフタ部で消費さ
れる電流を変更可能とし、その消費電流を減少できる出
力ポートを得ることができる。
らなるレベルシフタ部と、入力に応じた切り替え制御部
とを有する出力ポートにおいて、動作速度による入力種
別に応じ前記レベルシフタ回路を構成する作動素子を制
御してレベルシフタ回路の駆動能力を選択的に変化させ
る制御手段を設けたので、動作速度による入力種別によ
り必要とされる状況に応じて、レベルシフタ部で消費さ
れる電流を変更可能とし、その消費電流を減少できる出
力ポートを得ることができる。
【００２７】第４の発明によれば、レベルシフタ回路
を、入力信号がゲートに入力される第１のＮｃｈトラン
ジスタと、入力信号がインバータを介してゲートに入力
される第２のＮｃｈトランジスタと、前記第１および第
２のＮｃｈトランジスタにより作動される第１および第
２のＰｃｈトランジスタとにより構成したものにおい
て、互いに直列接続された第３および第４のＰｃｈトラ
ンジスタを前記第１のＰｃｈトランジスタと並列に接続
するとともに、互いに直列接続された第５および第６の
Ｐｃｈトランジスタを前記第２のＰｃｈトランジスタと
並列に接続し、前記第３および第５のＰｃｈトランジス
タへのゲート入力を入力種別に応じて制御することによ
り前記第１および第２のＰｃｈトランジスタを制御する
ようにしたので、ゲート入力を入力種別に応じて制御さ
れる第３および第５のＰｃｈトランジスタで第１および
第２のＰｃｈトランジスタを制御することにより、必要
とされる状況に応じて、レベルシフタ部で消費される電
流を変更可能とし、その消費電流を減少できる出力ポー
トを得ることができる。
を、入力信号がゲートに入力される第１のＮｃｈトラン
ジスタと、入力信号がインバータを介してゲートに入力
される第２のＮｃｈトランジスタと、前記第１および第
２のＮｃｈトランジスタにより作動される第１および第
２のＰｃｈトランジスタとにより構成したものにおい
て、互いに直列接続された第３および第４のＰｃｈトラ
ンジスタを前記第１のＰｃｈトランジスタと並列に接続
するとともに、互いに直列接続された第５および第６の
Ｐｃｈトランジスタを前記第２のＰｃｈトランジスタと
並列に接続し、前記第３および第５のＰｃｈトランジス
タへのゲート入力を入力種別に応じて制御することによ
り前記第１および第２のＰｃｈトランジスタを制御する
ようにしたので、ゲート入力を入力種別に応じて制御さ
れる第３および第５のＰｃｈトランジスタで第１および
第２のＰｃｈトランジスタを制御することにより、必要
とされる状況に応じて、レベルシフタ部で消費される電
流を変更可能とし、その消費電流を減少できる出力ポー
トを得ることができる。
【００２８】第５の発明によれば、レベルシフタ回路か
らなるレベルシフタ部と、入力に応じた切り替え制御部
とを有する出力ポートにおいて、入力印加によって生ず
る動作状態に応じ前記レベルシフタ回路を構成する作動
素子を制御してレベルシフタ回路の駆動能力を選択的に
変化させる制御手段を設けたので、入力印加によって生
ずる動作状態により必要とされる状況に応じて、レベル
シフタ部で消費される電流を変更可能とし、その消費電
流を減少できる出力ポートを得ることができる。
らなるレベルシフタ部と、入力に応じた切り替え制御部
とを有する出力ポートにおいて、入力印加によって生ず
る動作状態に応じ前記レベルシフタ回路を構成する作動
素子を制御してレベルシフタ回路の駆動能力を選択的に
変化させる制御手段を設けたので、入力印加によって生
ずる動作状態により必要とされる状況に応じて、レベル
シフタ部で消費される電流を変更可能とし、その消費電
流を減少できる出力ポートを得ることができる。
【００２９】第６の発明によれば、レベルシフタ回路
を、入力信号がゲートに入力される第１のＮｃｈトラン
ジスタと、入力信号がインバータを介してゲートに入力
される第２のＮｃｈトランジスタと、前記第１および第
２のＮｃｈトランジスタにより作動される第１および第
２のＰｃｈトランジスタとにより構成したものにおい
て、互いに直列接続された第３および第４のＰｃｈトラ
ンジスタを前記第１のＰｃｈトランジスタと並列に接続
するとともに、互いに直列接続された第５および第６の
Ｐｃｈトランジスタを前記第２のＰｃｈトランジスタと
並列に接続し、前記第３および第５のＰｃｈトランジス
タへのゲート入力を前記入力信号の印加による動作状態
に応じて制御することにより前記第１および第２のＰｃ
ｈトランジスタを制御するようにしたので、ゲート入力
を入力信号の印加による動作状態に応じて制御される第
３および第５のＰｃｈトランジスタで第１および第２の
Ｐｃｈトランジスタを制御することにより、必要とされ
る状況に応じて、レベルシフタ部で消費される電流を変
更可能とし、その消費電流を減少できる出力ポートを得
ることができる。
を、入力信号がゲートに入力される第１のＮｃｈトラン
ジスタと、入力信号がインバータを介してゲートに入力
される第２のＮｃｈトランジスタと、前記第１および第
２のＮｃｈトランジスタにより作動される第１および第
２のＰｃｈトランジスタとにより構成したものにおい
て、互いに直列接続された第３および第４のＰｃｈトラ
ンジスタを前記第１のＰｃｈトランジスタと並列に接続
するとともに、互いに直列接続された第５および第６の
Ｐｃｈトランジスタを前記第２のＰｃｈトランジスタと
並列に接続し、前記第３および第５のＰｃｈトランジス
タへのゲート入力を前記入力信号の印加による動作状態
に応じて制御することにより前記第１および第２のＰｃ
ｈトランジスタを制御するようにしたので、ゲート入力
を入力信号の印加による動作状態に応じて制御される第
３および第５のＰｃｈトランジスタで第１および第２の
Ｐｃｈトランジスタを制御することにより、必要とされ
る状況に応じて、レベルシフタ部で消費される電流を変
更可能とし、その消費電流を減少できる出力ポートを得
ることができる。
【図１】 この発明による実施の形態１における出力ポ
ートの構成を示す接続図。
ートの構成を示す接続図。
【図２】 この発明による実施の形態２における出力ポ
ートの構成を示す接続図。
ートの構成を示す接続図。
【図３】 従来のレベルシフタ回路と複数のイベント出
力が可能な出力ポートの構成を示す接続図。
力が可能な出力ポートの構成を示す接続図。
１ 電源電圧５Ｖ、２，２’，３，３’ Ｐｃｈトラン
ジスタ、４，５ Ｎｃｈトランジスタ、６ インバー
タ、７ イベント切り替え信号、８ 従来のレベルシフ
タ回路、９ ポート出力、１０ アドレス出力、１１
インバータ、１２出力端子、１３ イベント切り替え後
の信号、１４ 低速イベント入力端子、１５ 高速イベ
ント入力端子、１６ ３Ｖ電源端子、１７〜２０ Ｐｃ
ｈトランジスタ、２１ ＧＮＤ端子、２２ レベルシフ
タ回路、２３ 入力レベル切り替え信号、２４ イベン
ト〔１〕入力端子、２５ イベント〔２〕入力端子。
ジスタ、４，５ Ｎｃｈトランジスタ、６ インバー
タ、７ イベント切り替え信号、８ 従来のレベルシフ
タ回路、９ ポート出力、１０ アドレス出力、１１
インバータ、１２出力端子、１３ イベント切り替え後
の信号、１４ 低速イベント入力端子、１５ 高速イベ
ント入力端子、１６ ３Ｖ電源端子、１７〜２０ Ｐｃ
ｈトランジスタ、２１ ＧＮＤ端子、２２ レベルシフ
タ回路、２３ 入力レベル切り替え信号、２４ イベン
ト〔１〕入力端子、２５ イベント〔２〕入力端子。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川口 幸子 兵庫県伊丹市中央三丁目１番17号 三菱電 機システムエル・エス・アイ・デザイン株 式会社内 Ｆターム(参考） 5J056 AA04 AA11 BB17 CC21 DD12 DD28 EE07
Claims (6)
- 【請求項１】 レベルシフタ回路からなるレベルシフタ
部と、入力に応じた切り替え制御部とを有する出力ポー
トにおいて、前記レベルシフタ回路を構成する作動素子
を制御してレベルシフタ回路の駆動能力を選択的に変化
させる制御手段を設けたことを特徴とする出力ポート。 - 【請求項２】 レベルシフタ回路からなるレベルシフタ
部と、入力に応じた切り替え制御部とを有する出力ポー
トにおいて、入力種別に応じ前記レベルシフタ回路を構
成する作動素子を制御してレベルシフタ回路の駆動能力
を選択的に変化させる制御手段を設けたことを特徴とす
る出力ポート。 - 【請求項３】 レベルシフタ回路からなるレベルシフタ
部と、入力に応じた切り替え制御部とを有する出力ポー
トにおいて、動作速度による入力種別に応じ前記レベル
シフタ回路を構成する作動素子を制御してレベルシフタ
回路の駆動能力を選択的に変化させる制御手段を設けた
ことを特徴とする出力ポート。 - 【請求項４】 レベルシフタ回路を、入力信号がゲート
に入力される第１のＮｃｈトランジスタと、入力信号が
インバータを介してゲートに入力される第２のＮｃｈト
ランジスタと、前記第１および第２のＮｃｈトランジス
タにより作動される第１および第２のＰｃｈトランジス
タとにより構成したものにおいて、互いに直列接続され
た第３および第４のＰｃｈトランジスタを前記第１のＰ
ｃｈトランジスタと並列に接続するとともに、互いに直
列接続された第５および第６のＰｃｈトランジスタを前
記第２のＰｃｈトランジスタと並列に接続し、前記第３
および第５のＰｃｈトランジスタへのゲート入力を入力
種別に応じて制御することにより前記第１および第２の
Ｐｃｈトランジスタを制御するようにしたことを特徴と
する請求項１ないし請求項３のいずれかに記載の出力ポ
ート。 - 【請求項５】 レベルシフタ回路からなるレベルシフタ
部と、入力に応じた切り替え制御部とを有する出力ポー
トにおいて、入力印加によって生ずる動作状態に応じ前
記レベルシフタ回路を構成する作動素子を制御してレベ
ルシフタ回路の駆動能力を選択的に変化させる制御手段
を設けたことを特徴とする出力ポート。 - 【請求項６】 レベルシフタ回路を、入力信号がゲート
に入力される第１のＮｃｈトランジスタと、入力信号が
インバータを介してゲートに入力される第２のＮｃｈト
ランジスタと、前記第１および第２のＮｃｈトランジス
タにより作動される第１および第２のＰｃｈトランジス
タとにより構成したものにおいて、互いに直列接続され
た第３および第４のＰｃｈトランジスタを前記第１のＰ
ｃｈトランジスタと並列に接続するとともに、互いに直
列接続された第５および第６のＰｃｈトランジスタを前
記第２のＰｃｈトランジスタと並列に接続し、前記第３
および第５のＰｃｈトランジスタへのゲート入力を前記
入力信号の印加による動作状態に応じて制御することに
より前記第１および第２のＰｃｈトランジスタを制御す
るようにしたことを特徴とする請求項１または請求項５
に記載の出力ポート。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000188606A JP2002009609A (ja) | 2000-06-23 | 2000-06-23 | 出力ポート |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000188606A JP2002009609A (ja) | 2000-06-23 | 2000-06-23 | 出力ポート |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009609A true JP2002009609A (ja) | 2002-01-11 |
Family
ID=18688366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000188606A Pending JP2002009609A (ja) | 2000-06-23 | 2000-06-23 | 出力ポート |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002009609A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061620A (ja) * | 2009-09-11 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びレベルシフト回路 |
-
2000
- 2000-06-23 JP JP2000188606A patent/JP2002009609A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011061620A (ja) * | 2009-09-11 | 2011-03-24 | Elpida Memory Inc | 半導体装置及びレベルシフト回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060314 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060410 |