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JP2002009088A - 薄膜半導体装置とその製造方法及びシリコン膜 - Google Patents

薄膜半導体装置とその製造方法及びシリコン膜

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Publication number
JP2002009088A
JP2002009088A JP2001117187A JP2001117187A JP2002009088A JP 2002009088 A JP2002009088 A JP 2002009088A JP 2001117187 A JP2001117187 A JP 2001117187A JP 2001117187 A JP2001117187 A JP 2001117187A JP 2002009088 A JP2002009088 A JP 2002009088A
Authority
JP
Japan
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film
thin film
silicon film
silicon
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2001117187A
Other languages
English (en)
Inventor
Mitsutoshi Miyasaka
光敏 宮坂
Ritoru Tamasu
リトル タマス
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
Priority to JP2001117187A priority Critical patent/JP2002009088A/ja
Publication of JP2002009088A publication Critical patent/JP2002009088A/ja
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  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Formation Of Insulating Films (AREA)

Abstract

(57)【要約】 【課題】 良好なトランジスタ特性を有する薄膜半導体
装置の製造方法を提供する。 【解決手段】 チャネルの厚さが５００オングストロー
ム以下でありゲート絶縁膜が２層からなり、チャネルに
近いゲート絶縁膜の屈折率が電極に近いゲート絶縁膜の
屈折率よりも大きいことを特徴とする。

Description

【発明の詳細な説明】
【０００１】
【発明の即ずる技術分野】本発明はアクティブマトリッ
クス液晶ディスプレイ等に応用される薄膜トランジスタ
や三次元ＬＳＩデバイスなど、絶縁性物質上に作成され
る薄膜半導体装置と、その製造方法及びシリコン膜に関
するもので有り、詳しくは製造工程の最高温度が６００
℃程度以下の低温プロセスで形成する薄膜半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近年、液晶ディスプレイの大画面化、高
解像度化に伴い、その駆動方式は単純マトリックス方式
からアクティブマトリックス方式へ移行し、大容量の情
報を表示出来るように成りつつ有る。アクティブマトリ
ックス方式は数十万を越える画素を有する液晶ディスプ
レイが可能で有り、各画素毎にスイッチングトランジス
タを形成するもので有る。各種液晶ディスプレイの基板
としては、透過型ディスプレイを可能ならしめる溶融石
英板やガラスなどの透明絶縁基板が使用されている。
【０００３】しかしながら、表示画面の拡大化や低価格
化を進める場合には絶縁基板として安価な通常ガラスを
使用するのが必要不可欠で有る。従って、この経済性を
維持して尚、アクティブマトリックス方式の液晶ディス
プレイを動作させる薄膜トランジスタを安価なガラス基
板上に安定した性能で形成する事が可能な技術が望まれ
ていた。
【０００４】薄膜トランジスタのチャンネル部半導体層
としては、通常アモルファス・シリコンや多結晶シリコ
ンが用いられているが、駆動回路迄一体化して薄膜トラ
ンジスタで形成しようとする場合には動作速度の速い多
結晶シリコンが有利である。
【０００５】従来この様な薄膜トランジスタを作成する
場合、チャンネル部シリコン層を形成した後、ゲート絶
縁層を形成するには基板を酸素（Ｏ２）、笑気ガス（Ｎ
２Ｏ）、水蒸気（Ｈ２Ｏ）などを含む酸化性雰囲気下に
挿入し、その温度を８００℃から１１００℃程度の高温
としてチャンネル部シリコン層の一部を酸化し、ゲート
絶縁層を形成する熱酸化法が用いられていた。一方、多
結晶シリコンを用いた薄膜半導体装置を安価な通常ガラ
ス基板の使用に耐え得る６００℃程度以下の工程最高温
度で作成するのに種々の方法が試みられている。例え
ば、チャンネル部半導体層を減圧気相化学堆積法（ＬＰ
ＣＶＤ法）で形成した後、ゲート絶縁膜を電子サイクロ
トロン共鳴プラズマＣＶＤ法（ＥＣＲ−ＰＥＣＶＤ法）
に依り形成し、更に水素プラズマ照射などの水素化処理
を施す方法。或いはチャンネル部半導体層にアモルファ
ス・シリコン薄膜を堆積し、その後６００℃、２４時間
程度の熱処理を施し、次に常圧気相化学堆積法（ＡＰＣ
ＶＤ法）にてゲート絶縁膜を形成し、水素化処理を行う
方法などが有る。（Ｊａｐａｎｅｓｅ Ｊ， Ａｐｐ
ｌ，Ｐｈｙｓ，３０Ｌ ８４ '９１）
【０００６】
【発明が解決しようとする課題】しかしながら、先に述
べた従来の方法に於いては、数多くの問題が指摘されて
いる。まず第一に熱酸化法に依るＳｉＯ２膜の形成で
は、その形成に少なくとも８００℃以上の高温熱処理が
伴う為、酸化膜より下部に位置する薄膜層や基板などの
耐熱性が問題となる。例えば大面積液晶ディスプレイの
スイッチング・トランジスタを作成する場合、基板とし
ては非常に高価な溶融石英板以外はこの様な高温に耐え
得ない。又、三次元ＬＳＩ素子に於いても下層部トラン
ジスタが高温で劣化する為、この熱酸化法は事実上使用
不可能となっている。
【０００７】次にチャンネル部半導体層をＬＰＣＶＤ法
で形成し、ゲート絶縁膜をＥＣＲ−ＰＥＣＶＤ法に依り
形成し、更に水素プラズマ処理を行う方法に於いては移
動度が４〜５cm2／Ｖ．ｓｅｃと低く、薄膜半導体装置
として未だ不十分で有る。加えて薄膜半導体装置の特性
を向上させる為に行われている水素化処理に依り、薄膜
半導体装置を構成する各種薄膜の一部がエッチングされ
て沢山有る薄膜半導体装置の幾つかが破壊されて仕舞う
と言った問題が有る。又、チャンネル部半導体層にアモ
ルファス・シリコン薄膜を堆積し、その後６００℃程度
の熱処理を施し、ＡＰＣＶＤ法にてゲート絶縁膜を形成
し、更に水素プラズマ照射等の水素化処理を行う方法に
於いては、界面捕獲準位が１０12程度と大きく、又デプ
レッション型の半導体装置特性を示すなど、薄膜半導体
装置として未だ不十分で有る。又、先と同様矢張水素化
処理に伴う問題が残り、大面積に均一に且つ安定的に薄
膜半導体装置を作成する事が出来なかった。
【０００８】従って、薄膜半導体装置としては移動度が
大きく、同時に清浄ＭＯＳ界面を有して界面捕獲準位が
低く、且つデプレッションを呈さぬ物が求められて居
り、しかもこうした薄膜半導体装置を作成する工程で水
素化処理の必要が無く、先述の如き良好な薄膜半導体装
置を大面積に均一且つ安定的に作成する製造方法が求め
られていた。
【０００９】本発明は上記の事情に鑑みてなされた物
で、その目的とする所はＭＩＳ型薄膜半導体装置に於い
て、工程最高温度が６００℃程度以下と言う低温工程で
良好な半導体装置特性を有する薄膜半導体装置と、この
様な薄膜半導体装置を大面積に渡り均一且つ安定的に製
造する方法を提供する事に有る。
【００１０】
【課題を解決するための手段】上記目的は、少なくとも
表面が絶縁性物質で有る基板の一方面上にチャンネル部
シリコン膜半導体層を形成し、該半導体層上にゲート絶
縁層、ゲート電極を形成したＭＩＳ型電界効果トランジ
スタを構成する薄膜半導体装置に於いて、チャンネル部
シリコン膜半導体層を構成するシリコン膜を堆積した
後、６００℃以下の温度で熱処理する工程と、ゲート絶
縁膜をＥＣＲ−ＰＥＣＶＤ法で形成する工程を含む様な
製造方法、或いはチャンネル部シリコン膜半導体層を構
成するアモルファス・シリコン膜を堆積した後、ゲート
絶縁層を形成する前に該アモルファス・シリコン膜上に
酸素プラズマを照射し、その後６００℃以下の温度で熱
処理する様な工程を含む製造方法に依り達成される。
【００１１】
【実施例】（実施例１）以下本発明の実施例を図面を用
いて詳述するが、本発明が以下の実施例に限定されるも
のでは無い。
【００１２】図１（ａ）〜（ｅ）は本実施例１に於ける
自己非整合型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の製造工程を
断面で示した図で有る。
【００１３】本実施例１では、下地基板１０１として２
３５mm□の溶融石英ガラスを用いたが、６００℃の工程
最高温度に耐え得る基板又は下地物質で有るならば、そ
の種類や大きさは無論問われない。例えば通常ガラス基
板の他にシリコンウェハーなどの半導体基板及びそれら
を加工したＬＳＩ、三次元ＬＳＩや、或いはシリコン・
カーバイト、アルミナ、窒化アルミニウムなどのセラミ
ックス基板なども下地基板として可能で有る。
【００１４】まずアセトン又はメチル・エチル・ケト
ン，メチル・イソ・ブチル・ケトンやシクロヘキサノン
などの有機溶剤中に下地基板１０１を浸し、超音波洗浄
を行う。洗浄後窒素中又は減圧下にて乾燥を施し、更に
エタノールによる超音波洗浄を行った後窒素バブリング
されている純水にて水洗を施す。次に下地基板１０１を
沸騰している濃度６０％の硝酸中に５分間浸し、更に窒
素バブリングされている純水中で洗浄した。基板として
金属など酸に依り腐食されたり、変質して仕舞う物質を
用いる場合、この硝酸に依る洗浄は必要とされない。又
この強酸に依る洗浄では酸として硝酸の他に硫酸なども
可能で有る。
【００１５】こうして洗浄された石英基板上に常圧気相
化学堆積法（ＡＰＣＶＤ法）で下地保護膜となる二酸化
硅素膜（ＳｉＯ２膜）１０２を２０００オングストロー
ム堆積した。この下地ＳｉＯ2膜１０２は前述の如き種
々多様な物質を基板として用いる際、後に堆積されるシ
リコン薄膜の膜質、及びそれを用いて構成される薄膜ト
ランジスタの性能を安定化する為に必要で有る。と同時
に、例えば基板１０１として通常ガラスを用いた場合、
ガラス中に含まれているナトリウムなどの可動イオン
が、又基板１０１として各種セラミック板を用いた際に
は基板中に添加されている焼結助材原料などがトランジ
スタ部に拡散混入するのを防ぐ役割をも演じている。又
金属板を基板１０１として用いる場合は、絶縁性を確保
する為に下地ＳｉＯ２は必要不可欠で有る。又、三次元
ＬＳＩ素子では、トランジスタ間や配線間の層間絶縁膜
に相当している。下地ＳｉＯ２膜１０２堆積時の基板温
度は３００℃で、窒素に依り２０％に希釈されたシラン
６００SCCMを８４０SCCMの酸素と共にＡＰＣＶＤ法で堆
積した。この時のＳｉＯ２膜の堆積速度は３．９オング
ストローム／ｓｅｃで有った。
【００１６】続いてドナー又はアクセプターとなる不純
物を含んだシリコン薄膜１０３を減圧ＣＶＤ法にて堆積
した。本実施例１ではｎ型トランジスタ作成を目指し不
純物としてリンを選んだが、ｎ型ならばリン以外に５
族、６族の元素、Ｐ型ならばボロンを始めとして２族、
３族の元素が不純物元素として添加され得る。この不純
物を含んだシリコン薄膜１０３はいずれソース・ドレイ
ン領域となる部位で、本実施例１の如く不純物をＣＶＤ
法で添加する方法の他、まず最初に不純物を含まない真
性シリコン膜を形成して居き、後に気相或いは真性シリ
コン膜に接する固相より不純物を拡散させて添加する方
法や、不純物をイオン化して真性シリコン膜に打ち込む
方法などが有る。これら、真性シリコン膜を形成した後
拡散法やイオン打ち込み法で不純物を添加する手法を用
いると真性シリコン膜の所望の部位のみに不純物を添加
する事が可能となり、これにより例えばトランジスタの
ゲート電極端ととソース端又はドレイン端が自己整合し
たセルフ・アライン・トランジスタが可能となったり、
不純物添加濃度を各部位で変える事に依りシリコン膜中
の電流密度や比抵抗を変えて所望の部位のみに電流を流
す事などが可能となる。
【００１７】本実施例１では不純物としてリンを選んだ
為、ホスフィン（ＰＨ３）とシランを混合したガスを用
いて、不純物を含んだシリコン薄膜１０３を１５００オ
ングストローム堆積した。
【００１８】本実施例１では１８４．５ｌの容積を有す
る減圧ＣＶＤ炉内にモノシランを２００SCCM、ヘリウム
が９９．５％でホスフィンが０．５％のヘリウム・ホス
フィン混合ガスを６SCCM、更にヘリウム１００SCCMを流
し、堆積温度６００℃、炉内圧力１００mtorr で堆積し
た。この時の堆積速度は２９．６オングストローム／ｍ
ｉｎで、成膜直後のシート抵抗値は２，０２５Ω／□で
有った。
【００１９】次に、前記シリコン薄膜上にレジストを形
成し、四弗化炭素（ＣＦ４）と酸素（Ｏ2）の混合プラ
ズマに依り、前記薄膜をパターニングし、ソース・ドレ
イン領域１０３を形成した（図１（ａ））。続いて沸騰
硝酸中に五分間浸す洗浄で残留レジストなどの不純物を
取り除き、１．６７％弗化水素酸に２０秒浸してソース
・ドレイン領域１０３表面上の自然酸化膜を取り除き、
直ちに減圧ＣＶＤ法でチャンネル部となるシリコン薄膜
を堆積した。
【００２０】この時減圧ＣＶＤ反応炉の容積は１８４．
５ｌで、基板は反応炉中央付近に水平に置かれる。原料
ガス及びヘリウム・窒素・アルゴン・水素等の希釈ガス
は必要に応じて反応炉下部より炉内に導入され、反応炉
上部から排気される。石英ガラスで作られた反応炉の外
側には３ゾーンに分かれたヒーターが設置されて居り、
それらを独立に調整する事で反応炉内中央部付近に所望
の温度で均熱帯を形成する。この均熱帯は約３５０mmの
高さで広がり、その範囲内での温度のずれは、例えば６
００℃に設定した時０．２℃以内である。従って挿入基
板間の間隔を１０mmとすれば１バッチで３５枚の基板の
処理が可能で有る。本実施例１では２０mm間隔で１７枚
の基板を均熱帯内に設置した。
【００２１】排気はロータリーポンプとメカニカル・ブ
ースターポンプを直結して行い、反応炉内の圧力は測定
値がガスの種類に依存しない隔膜式圧力計（ＭＫＳ社バ
ラトロン・マノメーター）に依り測定した。反応炉を５
５０℃に保って、ガス導入用のバルブを閉じて両ポンプ
にて真空引きを行った場合、反応炉内圧は０ｍｔｏｒｒ
で有る為、背景真空度は悪くとも１０-4ｔｏｒｒ程度以
下で有る。
【００２２】ソース・ドレイン領域１０３が形成され、
該領域表面上の自然酸化膜を取り除かれた基板は、表側
を下向きとして直ちに減圧ＣＶＤ炉内に挿入された。挿
入時の反応炉内温度は３９５℃から４００℃程度に保た
れている。これはソース・ドレイン領域１０３上に自然
酸化膜が形成されるのを極力少なくする為で有るから、
挿入時の反応炉内温度は出来る丈低く有るのが望まし
い。例えば挿入時の反応炉内温度を室温とする事も可能
で有るが、この場合堆積温度迄反応炉内温度を昇温する
のに数時間以上費やし、又堆積後室温に戻すのに矢張り
数時間必要となる。基板挿入時に反応炉内には約４ＳＬ
Ｍ〜１０ＳＬＭの窒素を流し反応炉内を不活性雰囲気に
保っている。更に反応炉内入り口付近には約６ＳＬＭ〜
２０ＳＬＭの窒素で窒素カーテンを形成し、基板挿入時
に空気が反応炉内に流れ込む事を最小限に止めている。
反応炉内に空気中の水分や酸素が入ると、これらは反応
炉内壁のＳｉ層に吸着し、又はＳｉと反応して反応炉内
に残留し、チャンネル部となるシリコン膜堆積の際、脱
ガスとして現れ、堆積シリコン膜の膜品質を低下させる
原因となる。
【００２３】基板挿入後、真空引き、漏洩検査を施し
た。漏洩検査では反応炉に通ずる全バルブを閉じて反応
炉を完全に孤立させて、反応炉内圧力の変化を調べた。
本実施例１では反応炉内温度が４００℃で２分間の完全
孤立後、反応炉内圧力は１ｍｔｏｒｒ以下で有った。漏
洩検査にて異常が無い事を確認した後、反応炉内温度を
挿入温度の４００℃から堆積温度まで昇温する。本実施
例１では５５０℃でチャンネル部となるシリコン薄膜を
堆積した為、昇温するのに一時間費やした。炉内温度が
堆積温度の５５０℃に達するには３５分間程度で済む
が、反応炉壁からの脱ガスを充分放出する為にも、最短
一時間以上、好ましくは数時間の昇温期間が望ましい。
この昇温期間中、二つのポンプは運転状態に有り、少な
くとも純度が９９．９９５％以上の不活性又は還元性ガ
スを流し続ける。これらのガス種は水素・ヘリウム・窒
素・ネオン・アルゴン・キセノン・クリプトン等の純ガ
スの他、これらのガスの混合ガスも可能で有る。本実施
例１では純度９９．９９９９％以上のヘリウムを３５０
SCCM流し続け、反応炉内圧力は８０．７±１．２mtorr
で有った。
【００２４】堆積温度到達後、原料ガスで有る所定量の
シラン又はシランと希釈ガスの混合ガスを反応炉内に導
入し、シリコン薄膜１０４を堆積する。希釈ガスとして
は、先の昇温期間に流したガスと同種の組み合わせが可
能で有るが、望ましくは各ガスの純度はそれぞれが９
９．９９９％以上が良い。本実施例１では希釈ガスを用
いず、純度９９．９９９％以上のシランを１００SCCM流
してシリコン薄膜１０４を堆積した。この時、反応炉内
の圧力は反応炉とメカニカル・ブースターポンプの間に
設置されたコンダクタンスバルヴの開閉度を調整して、
３９８．６±１．９mtorr に保った。本実施例１ではチ
ャンネル部となるシリコン薄膜１０４は２１．２オング
ストローム／ｍｉｎの堆積速度で２４８オングストロー
ムの膜厚に堆積した（図１（ｂ））。
【００２５】本実施例１ではシリコン薄膜の堆積をＬＰ
ＣＶＤ法で行い、原料ガスもモノシランを用いたが、こ
れ以外にもプラズマＣＶＤ法やＡＰＣＶＤ法やスパッタ
ー法などで堆積する事も可能で有る。又原料ガスもモノ
シランに限らず、ジシランやトリシランなどの高次シラ
ンやジクロールシランなども可能で有る。又、無論上記
種々のＣＶＤ法と上記種々の原料の組み合わせに依って
シリコン薄膜を堆積する事も可能で有る。
【００２６】次にこうして得られた基板に熱処理を施し
て、シリコン薄膜１０４の結晶化を進め、結晶粒の増大
を行った。熱処理炉は縦型炉で通常４００℃に保持され
て居り、純度９９．９９９％以上の窒素ガスを２０ＳＬ
Ｍ流し続けて、熱処理炉内部を不活性雰囲気に保持して
いる。室温と温度平衡に達している基板は１７分間掛け
て４００℃の縦型熱処理炉に挿入した。挿入後３０分間
４００℃に保ち、基板の位置に依らず炉内が総て４００
℃の均一温度に達した後、熱処理炉の温度を６００℃に
昇温する。この４００℃でまず３０分間保持する事に依
り基板の位置にかかわらず、どこでも同じ熱履歴を得る
事が出来、シリコン薄膜の結晶化を均一に行う事が可能
となる。熱処理炉には常に２０ＳＬＭの窒素が流れ続
け、熱処理炉の容積は約１７６ｌで有るため、この４０
０℃に於ける予備加熱に依り熱処理炉内部は完全に窒素
雰囲気に置換される。４００℃から６００℃への昇温は
約１時間掛けて行われ、６００℃で温度平衡に達した
後、７時間以上の熱処理に依り、シリコン薄膜の結晶化
は進められる。本実施例１では６００℃に達した後２３
時間の熱処理を施した。
【００２７】こうして得られたシリコン薄膜は、レジス
トでパターニングされた後、四弗化炭素（ＣＦ４）と酸
素（Ｏ２）の混合プラズマに依りエッチングされ、チャ
ンネル部シリコン薄膜１０５を形成した。（図１
（Ｃ））本実施例１で形成したシリコン薄膜はＣＦ４と
Ｏ2の比が５０SCCM対１００SCCMで有る１５Ｐａの真空
プラズマ放電で、その出力が７００Ｗの時のエッチング
では２．１オングストローム／ｓｅｃのエッチング速度
を有していた。
【００２８】次にこの基板を沸騰している濃度６０％の
硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に２
０秒間浸してソース・ドレイン領域１０３とチャンネル
部シリコン薄膜１０５上の自然酸化膜を取り除いて清浄
なシリコン表面が出現した後、直ちに電子サイクロトロ
ン共鳴プラズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）
にてゲート絶縁膜となるＳｉＯ２膜１０６を堆積した。
（図１（ｄ））本実施例１で用いたＥＣＲ−ＰＥＣＶＤ
装置の概要を図２に示す。ゲート絶縁膜堆積に際して
は、２．４５ＧＨＺのマイクロ波が導波管２０１を通じ
て反応室２０２に導かれ、ガス導入管２０３より導入さ
れる１００SCCMの酸素をまずプラズマ化する。この時、
マイクロ波の出力は２２５０Ｗで有り、反応室２０２の
外側に設置された外部コイル２０４に依り反応室２０２
内の酸素プラズマに８７５Ｇａｕｓｓの磁場を掛けてプ
ラズマ中の電子にＥＣＲ条件を満足せしめている。この
酸素プラズマは前記発散磁場に依って反応室外に引き出
され、プラズマに対して垂直に置かれた基板２０５を１
０秒間照射する。基板２０５の背面にはヒーター２０６
が有り、基板全体を１００℃に保っていた。この時反応
室内の圧力は１．８５ｍｔｏｒｒで有った。酸素プラズ
マ引き出し口の直後には別のガス導入管２０７が設けら
れて居り、１０秒間で酸素プラズマが十分安定化した
後、このガス導入管２０７より純度９９．９９９％以上
のシラン６０SCCMを酸素プラズマ中に混入させる。こう
して得られた酸素シラン混合プラズマを３０秒間基板に
照射してゲート絶縁層となるＳｉＯ2膜１０６を１５０
０オングストローム堆積した（図１（ｄ））。この時反
応室の圧力は２．３５ｍｔｏｒｒで有った。
【００２９】次にクロムをスパッター法で１５００オン
グストローム堆積し、パターニングに依り、ゲート電極
１０７を形成した。この時シート抵抗値は１．３５６±
０．０４７Ω／□で有った。本実施例１ではゲート電極
材料としてクロムを用いたが、無論これ以外の導電性物
質も可能で有るし、又その形成方法もスパッター法に限
らず蒸着法やＣＶＤ法なども可能で有る。続いてＡＰＣ
ＶＤ法で層間絶縁膜１０８となるＳｉＯ2膜を５０００
オングストローム堆積した。この堆積は本実施例１で下
地ＳｉＯ２膜１０２を堆積した条件と全く同一で唯一堆
積時間のみを変えて行った。層間絶縁膜形成後、コンタ
クトホールを開け、ソース・ドレイン取り出し電極１０
９をスパッター法などで形成し、トランジスタが完成す
る（図１（ｅ））。本実施例１ではソース・ドレイン取
り出し電極材料としてアルミニウムを用いスパッター法
で８０００オングストロームの膜厚に堆積して、ソース
・ドレイン取り出し電極を形成した。この時堆積アルミ
ニウム膜のシート抵抗は４２．４８±２．０２ｍΩ／□
で有った。
【００３０】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図３の３
−ａに示した。ここでソース・ドレイン電流Ｉｄｓはソ
ース・ドレイン間電圧Ｖｄｓ＝４Ｖ、温度２５℃で測定
した。トランジスタサイズはチャンネル部の長さＬ＝１
０μｍ、幅Ｗ＝１０μｍで有った。Ｖｄｓ＝４Ｖ、Ｖｇ
ｓ＝１０Ｖでトランジスタをオンさせた時のオン電流は
２３５mm□の基板の中央と四角の５ヶのトランジスタを
測定した所、ＩON＝４．６５±０．３９μＡと良好なト
ランジスタ特性を有する薄膜半導体装置が得られた。
又、トランジスタの飽和電流領域より求めた電界効果移
動μｏと捕獲密度Ｎｔ（Ｊ．Ｌｅｖｉｎｓｏｎ ｅｔ
ａｌ． Ｊ．Ａｐｐｌ．Ｐｈｙｓ ５３．１１９３．１
９８２）はそれぞれμｏ＝２５．８５±０．９６cm2／
ｖ．ｓｅｃ、Ｎｔ＝（６．８１±０．１５）×１０11１
／cm2で有った。図３の３−ｂには比較の為に従来技術
の一例に依って作成した薄膜半導体装置のトランジスタ
特性を図示した。即ち、チャンネル部シリコン薄膜を減
圧ＣＶＤ法にて６００℃で堆積し、２４時間の熱処理を
施さぬ他は総て本実施例１の本発明と同一の工程で薄膜
半導体装置を作成したもので有る。この時、減圧ＣＶＤ
法でチャンネル部シリコン薄膜を堆積する装置は本実施
例１の本発明で用いた装置と同一で有り、原料ガスのモ
ノシランは１２．５SCCM流し、反応炉内圧力は９．０ｍ
ｔｏｒｒ、堆積速度は１１．７５オングストローム／ｍ
ｉｎで２５６オングストロームの膜厚に堆積した。この
従来技術の一例のＴＦＴのオン電流はＩｄｓ＝０．９１
±０．１２μＡで電界効果移動度はμｏ＝４．７５±
０．２０cm2／ｖ．ｓｅｃ、捕獲密度Ｎｔ＝（５．１８
±０．１３）×１０11１／cm2で有った。この他に、チ
ャンネル部シリコン薄膜を同様に減圧ＣＶＤ法にて６０
０℃モノシラン流量１２．５SCCMにて堆積し、本実施例
１の本発明と同一の工程でゲート絶縁膜を堆積した後、
ＥＣＲ−ＰＥＣＶＤ装置にて水素プラズマ処理を施し、
それ以外は本実施例１の本発明と同一工程で薄膜半導体
装置を作成した。これも水素化処理を行う従来技術の一
例で有る。水素化処理は図２に示したＥＣＲ−ＰＥＣＶ
Ｄ装置にてゲート絶縁膜堆積後、真空引きを行い、更に
ヒーター２０６により基板２０５の温度を３００℃に１
時間掛けて昇温した後に行った。純度９９．９９９９％
以上の水素ガス１２５SCCMはガス導入管２０３より反応
室２０２に導かれ、水素プラズマを立てた。マイクロ波
出力は２０００Ｗで、反応室の圧力は２．６３ｍｔｏｒ
ｒで有った。水素プラズマ照射は３０分間行った。こう
して作成した薄膜半導体装置のＴＦＴ特性を測定した
所、オン電流Ｉｄｓ＝０．９６±０．１３μＡ、電界効
果移動度μｏ＝４．６８±０．２２cm2／ｖ．ｓｅｃ、
捕獲密度Ｎｔ＝（５．１２±０．１３）×１０11１／cm
2で有った。即ち、水素プラズマ処理の有無にかかわら
ずチャンネル部シリコン膜を６００℃にて減圧ＣＶＤ法
で堆積する従来技術に比べると、本発明では例えば電界
効果移動度を５倍程度に高めるとのトランジスタ特性の
大幅な向上をもたらす。
【００３１】次に従来技術の別な一例と本発明との比較
を行う。即ち従来技術の別な一例として、チャンネル部
シリコン薄膜の形成は本実施例１の本発明と同様に行う
ものの、ゲート絶縁膜をＡＰＣＶＤ法で堆積する従来技
術及びゲート絶縁膜をＡＰＣＶＤ法で堆積した後、水素
プラズマ処理を行う従来技術に対する本発明の多大なる
優位性を見る。従来技術で有るゲート絶縁膜をＡＰＣＶ
Ｄ法で堆積して薄膜半導体装置を作成する工程では、ゲ
ート絶縁膜をＡＰＣＶＤ法で１５００オングストローム
に堆積した以外、本実施例１の本発明と同一の工程で薄
膜半導体装置を作成した。ＡＰＣＶＤ法では基板温度を
３００℃に保ち、窒素中に２０％シランを含んだ窒素、
シラン混合ガスを３００SCCM、酸素を４２０SCCM流し、
約１４０ＳＬＭの希釈用窒素をこれらの原料ガスと共に
流してＳｉＯ２膜を堆積した。堆積速度は１．８５オン
グストローム／ｓｅｃで有った。この様にして作成した
従来技術による薄膜半導体装置のトランジスタ特性を図
３の３−Ｃに示した。このトランジスタのオン電流はＩ
ON＝１．４９±０．０５μＡ、電界効果移動度μｏ＝２
４．６０±０．７２cm2／ｖ・ｓｅｃ、捕獲密度Ｎｔ＝
（９．２０±０．１５）×１０11１／cm2で有った。こ
の従来技術と本発明を比較すると、本発明は捕獲準位を
大幅に低減し、ゲート電圧Ｏｖ付近で急激に立ち上がる
極めて優良な薄膜半導体装置を作成した事が明瞭とな
る。ＡＰＣＶＤ法でゲート絶縁膜を堆積する従来技術で
は、移動度丈は本発明並に高める事が出来たが、その
実、ソース・ドレイン電流の最小値が−１１ｖ付近に有
り捕獲密度も高い為、立ち上がりの傾斜もゆるやかで薄
膜半導体装置として実用的ではなかった。一方更に別な
る従来技術の一例を図３の３−ｄに示す。ここではチャ
ンネル部シリコン薄膜の形成は本実施例１の本発明と同
様に行うものの、ゲート絶縁膜はＡＰＣＶＤ法で堆積
し、その後水素プラズマ処理を施す技術で有る。ゲート
絶縁膜を前述と同一の条件で堆積し、その後直ちにＥＣ
Ｒ−ＰＥＣＶＤ装置により前述と同一の条件で水素プラ
ズマ照射を施した他は本実施例１の本発明と同一の工程
を経て薄膜半導体装置を作成した。こうして得られたＴ
ＦＴの特性を図３の３−ｄに示した。オン電流はＩｄｓ
＝２．９１±０．３０μＡ、電界効果移動度μｏ＝２
４．５１±０．６７cm2／ｖ・ｓｅｃ、捕獲密度Ｎｔ＝
（７．９４±０．１５）×１０11１／cm2で有った。こ
のプラズマ処理を用いた従来技術に比較しても本発明は
あらゆるパラメーターで良好な特性を示している事が分
かる。又水素プラズマ処理を施した従来技術で作成した
トランジスタでは測定した５つのトランジスタの内１つ
が＋２Ｖ程度しきい値電圧Ｖｔｈがずれており、前述の
各パラメーターの平均値と標準偏差の値にこのトランジ
スタの値を含ませていない。即ち水素プラズマ処理を用
いた従来技術では水素プラズマ処理を行わない従来技術
に対してトランジスタ特性は改善されるが、大面積に均
一に同質なトランジスタを作成する事は困難で有った。
加えて水素プラズマ処理を施した試料はロット間の変動
が大きく、安定的な生産が困難で有る。とりわけ、しき
い値電圧のずれとソース・ドレイン電流が最小となるゲ
ート電圧値の変動がロット間で非常に大きい。これに対
して本発明に依り、ばらつきの原因となる水素化処理を
排除して尚、従来よりも優良なトランジスタを大面積上
に均一に作成し得た事が分かる。
【００３２】（実施例２）チャンネル部となるシリコン
薄膜（図１．１０４）の堆積時間を変えてシリコン薄膜
１０４の堆積膜厚を変えた他は総て実施例１の本発明と
同じ工程に依り薄膜半導体装置を作成した。本実施例２
ではシリコン薄膜１０４を１９０オングストローム、２
８０オングストローム、５１５オングストローム、１０
００オングストローム、１１００オングストローム、１
６４５オングストロームと六種の異なった膜厚とし、そ
れぞれ薄膜半導体装置を作成した。こうして得られた薄
膜半導体装置のオン電流とオフ電流の比をチャンネル部
シリコン膜の膜厚に対して図示した結果が図４で有る。
この図から分かる様にチャンネル部シリコン膜半導体層
の膜厚が５００オングストローム以下となる薄膜半導体
装置ではオン・オフ比が急激に改善されて７桁以上を示
す良好な特性が得られた。
【００３３】（実施例３）ソース領域或いはドレイン領
域の少なくともどちらか一方の領域がゲート絶縁膜を介
してゲート電極と重なり合っていない構造を有する薄膜
半導体装置（オフ・セット型薄膜半導体装置）を実施例
１の本発明と同一の製造方法にて作成した。本実施例３
ではオフ・セット型薄膜半導体装置として図５（ａ）に
示すスタガード型薄膜半導体装置をアラインメントを高
精度に行う事に依り作成したが、オフ・セット型薄膜半
導体装置としては無論これ以外の構造の物も可能で有
る。例えば図５（ｂ）に示すようにソース・ドレイン領
域５０３を真性シリコン薄膜にゲート電極５０４をマス
クとして不純物イオンを打ち込んで作成する方法や図５
（ｃ）に示すゲート電極５０５が下側に有る逆スタガー
ド型薄膜半導体装置でソース・ドレイン領域５０７をマ
スク材５０６を用いて作成した物なども可能で有る。
【００３４】本実施例３では下地基板として直径７５mm
の溶融石英ガラスを用いた他は実施例１の本発明と同じ
製造方法でオフ・セット型薄膜半導体装置を作成した。
即ち、まず基板洗浄を施し、下地ＳｉＯ２膜をＡＰＣＶ
Ｄ法などで堆積した後、リン添加されたシリコン膜をＬ
ＰＣＶＤ法で堆積し、更にパターニングする事に依りソ
ース・ドレイン領域５０１を形成した。ここで後にチャ
ンネル長Ｌとなるソース・ドレイン領域間距離は１０．
５μｍで有った。次に実施例１の本発明と同様にしてチ
ャンネル部となるシリコン薄膜を２１．２オングストロ
ーム／ｍｉｎの堆積速度で２４８オングストロームの膜
厚に堆積した。但し、実施例１の本発明では基板の表側
を下向きとして基板を反応炉に挿入したが、本実施例３
では２３５mm□のダミー石英板上に直径７５mmの基板を
表側を上向きに乗せて、反応炉に挿入した。以下実施例
１の本発明と全く同じ製造方法で熱処理を施し、ゲート
絶縁層を堆積し、更にゲート電極５０２を形成した。こ
のゲート電極５０２の幅は１０．０μｍで、ソース・ド
レイン間距離１０．５μｍの中心とゲート電極幅１０．
０μｍの中心が一致するように高精度アラインメントを
行った。この結果、チャンネル領域に於けるゲート電極
端位置とソース領域端との距離（オフセット距離）はそ
れぞれ０．２５μｍとなる。その後実施例１の本発明と
同様の製造方法で層間絶縁膜を堆積し、コンタクト・ホ
ール開口後アルミニウムを用いて配線し、薄膜半導体装
置が完成した。
【００３５】この様にして作成した薄膜半導体装置のト
ランジスタ特性の一例Ｖｇｓ−Ｉｄｓ曲線を図６の６−
ａに示した。図６の３−ａは実施例１の本発明で試作し
た自己非整合型スタガード構造薄膜半導体装置のトラン
ジスタ特性で有る。図からも明確に分かる様に本実施例
３の本発明ではゲート電圧が負の時に生じるリーク電流
を大幅に低下させる事が可能で有る。実際本実施例３の
本発明に於いてはゲート電圧が−２．５Ｖ以下ではソー
ス・ドレイン電流を０．１ｐＡ程度に押さえている。図
６の６−ｂは実施例１の従来技術に依りオフセット型薄
膜半導体装置を作成した時に得られるトランジスタ特性
を比較の為に示している。即ち、チャンネル部シリコン
薄膜は６００℃の減圧ＣＶＤ法で堆積され、ソース・ド
レイン間距離１０．５μｍの中心とゲート電極幅１０．
０μｍの中心を高精度アラインメントで位置合わせしオ
フセット型薄膜半導体装置を作成した時に得られるトラ
ンジスタ特性で有る。これ故図６の６−ｂは従来技術の
自己非整合型スタガード構造薄膜半導体装置のトランジ
スタ特性図６の３−ｂと直接比較し得る。従来技術に依
るオフ・セット型薄膜半導体装置に於いてもリーク電流
を０．１ｐＡ程度以下に低く保つ事は可能で有るが、従
来技術に於いてオフセット型薄膜半導体装置を作成する
とオン電流や移動度などトランジスタの正特性も低下し
て仕舞い、実用的では無かった。例えば従来技術に依る
オフセット型薄膜半導体装置のオン電流はＩｄｓ＝０．
０９０±０．０１μＡと自己非整合型薄膜半導体装置に
比べてオン電流は一桁以上低下して仕舞う。又この時の
移動度もμｏ＝３．３３±０．１５cm2／ｖ・ｓｅｃと
同様に約３割劣化している。この理由に依り、従来技術
に依るオフセット型薄膜半導体装置の製造はその価値が
無かった。これに対し、本実施例３の本発明は図６の６
−ａに示されている通り、リーク電流は低く押さえ、且
つオン電流も高く維持している。本実施例３の本発明で
はオン電流としてＩｄｓ＝３．７１±０．４３μＡが得
られ、自己非整合型薄膜半導体装置のオン電流に比べて
も殆ど遜色は見られない。又本実施例３の本発明では移
動度もμｏ＝２２．００±０．９５cm2／ｖ・ｓｅｃと
良好な値を示した。
【００３６】（実施例４）実施例３では高精度アライン
メントを行う事に依りオフセット型薄膜半導体装置を作
成したが、無論これ以外にも本発明は有効で有る。図５
（ｂ）では真性シリコン膜を堆積し、ゲート電極をパタ
ーニングした後、不純物イオンを添加する事でオフセッ
ト型薄膜半導体装置を作成した。この方法について詳述
する。
【００３７】図７（ａ）〜（ｄ）は本実施例４に於ける
オフセット型スタガード構造のＭＩＳ型電界効果トラン
ジスタを構成するシリコン薄膜半導体装置の構造工程を
断面で示した図で有る。まず実施例１と同様基板７０１
を洗浄した後、下地保護膜７０２としてＳｉＯ２膜を２
０００オングストローム程度堆積する。続いて第一のシ
リコン膜を３００オングストローム程度以上堆積し、パ
ターニングを行う事でパッドとなるシリコン膜７０３を
形成する。この第一のシリコン膜として本実施例では実
施例１でチャンネル部シリコン膜を堆積したＬＰＣＶＤ
装置を用いて堆積温度６００℃シラン流量１２．５SCCM
で１２５０オングストロームに堆積したが、これ以外に
も同じＬＰＣＶＤ装置を用いて堆積温度５５０℃程度で
シリコン膜を堆積する事も、原料ガスとしてジシラン
（Ｓｉ2Ｈ6）を用いて堆積温度４５０℃程度で堆積する
事も、ＰＥＣＶＤ法にて２５０℃程度でシリコン膜を堆
積する事も可能で有る。工程最高温度６００℃を越えぬ
膜形成温度で有るならば、如何なる方法であっても構わ
ない。次に第二のシリコン膜７０４を堆積するが、この
第二のシリコン膜の膜厚が３００オングストローム程度
以上有り、不純物注入後のソース・ドレイン領域の抵抗
値がトランジスタを動作させた時のチャンネル領域の抵
抗値に比べて充分低ければ、第一のシリコン膜又はパッ
ドとなるシリコン膜７０３は必要とされない。本実施例
４では第二のシリコン膜７０４を実施例１の本発明でチ
ャンネル部となるシリコン薄膜と同じ方法で堆積した。
即ちＬＰＣＶＤ法にてモノシランを原料ガスとし、堆積
温度５５０℃、シラン流量１００SCCM堆積速度２１．２
オングストローム／ｍｉｎで２５０オングストロームの
膜厚に堆積した。しかし、第二のシリコン膜形成方法は
第一のシリコン膜と同様、工程最高温度６００℃を越え
ぬ膜形成温度で有るならば、如何なる方法でも可能で有
る。例えば、第二のシリコン膜も堆積温度６００℃、シ
ラン流量１２．５SCCM、反応炉内圧力９．０mtorrで堆
積しても構わぬし、又、原料ガスにジシランやトリシラ
ンなどの高次シランを用いて更に低温で膜形成する事も
可能で有る。この様に何らかの方法で第二のシリコン膜
７０４を形成し（図７（ｂ））、パターニングを行った
後、実施例１の本発明と同様の方法でゲート絶縁層７０
５を形成した。即ち、ＥＣＲ−ＰＥＣＶＤ法でＳｉＯ２
膜を１５００オングストローム堆積した。ゲート絶縁層
７０５の形成手段としては第二のシリコン膜７０４が多
結晶シリコン膜である場合、ＡＰＣＶＤ法で形成する事
も出来る。次にゲート電極となる金属膜などを形成す
る。本実施例４ではゲート電極材料として燐を高濃度に
添加したシリコン膜を用いた。ここではＬＰＣＶＤ法で
堆積温度６００℃、モノシラン２００SCCM、ヘリウムが
９９．５％でホスフィンが０．５％のヘリウム・ホスフ
ィン混合ガスを６SCCM更にヘリウム１００SCCMを流し、
炉内圧力１００mtorr で３０００オングストロームの膜
厚に堆積した。成膜直後のシート抵抗値は７４４Ω／□
で有った。引き続いてレジストを塗布し、レジストのパ
ターニングを行った後、ＣＦ４とＯ２の混合プラズマに
依り燐添加シリコン膜のパターニングを行った。ＣＦ４
とＯ２の比がそれぞれ２００SCCMと２００SCCMで入射波
出力７００Ｗでパターニングを行った。この時の燐添加
シリコン膜のエッチング速度は１５．４オングストロー
ム／ｓｅｃで５分５７秒間エッチングを行い、ゲート電
極７０６を作成した。燐添加シリコン膜の膜厚は３００
０オングストロームで有ったので、このプラズマエッチ
ングに依り、ゲート電極幅はレジスト７０７に比べて左
右それぞれ２５００オングストローム程度細められてい
る（図７（ｃ））。次にゲート電極７０６作成に用いた
レジスト７０７を剥離せずに残したまま、不純物イオン
を添加する。本実施例４では不純物として燐を選びｎ型
薄膜半導体装置を目指したが、無論他元素もその目的に
応じて可能で有る。本実施例４では質量分析装置が付い
ていないイオン打ち込み装置を用いて不純物イオン添加
を施した。原料ガスとして水素中に希釈された濃度５％
のホスフィンを用い、加速電圧１１０ｋＶで３×１０15
１／cm 2の濃度に打ち込んだ。この様にして、第一のシ
リコン膜と第二のシリコン膜の一部はソース・ドレイン
領域７０８となり、又ゲート電極作成に用いたレジスト
７０７は膜厚がおよそ２μｍ程度有るため、この下に位
置する第二のシリコン膜はイオン添加されず、チャンネ
ル部７０９を構成するに至る（図７（ｃ））。又、この
方法に依り、オフセット型薄膜半導体装置が作成され
る。次にゲート電極作成用レジスト７０７を剥離した
後、該基板に６００℃で７時間以上の熱処理を施し、添
加不純物イオンの活性化及び、チャンネル部シリコン膜
７０９の結晶性が不充分な場合の結晶化を促進する。本
実施例４では実施例１の本発明で行った熱処理と同様窒
素雰囲気下６００℃にて２３時間の熱処理を施した。続
いて層間絶縁膜としてＳｉＯ2７１０をＡＰＣＶＤ法な
どで５０００オングストローム堆積し、更に質量分析装
置の付いていないイオン打ち込み装置にて、水素を加速
電圧８０ｋＶで５×１０15１／cm2 打ち込んだ後、コン
タクト・ホールを開口し、アルミニウムなどで配線７１
１をし、オフセット型薄膜半導体装置が完成する。
【００３８】こうして作成したオフセット型薄膜半導体
装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝１０μ
ｍ、Ｖｄｓ＝４Ｖでオン電流は３．４μＡ、ソース・ド
レイン電流の最小値はＶｇｓ＝−３．５Ｖの時０．０９
ｐＡ、又Ｖｇｓ＝−１０Ｖで定義したオフ電流は０．２
８ｐＡと、トランジスタ・オフ時のリーク電流を低く押
さえ、且つ良好なオン電流を得る事が出来た。
【００３９】実施例３及び実施例４で述べた様にオフセ
ット型薄膜半導体装置でソース領域・ドレイン領域が形
成された後、熱処理を加える事でオン電流は高く、リー
ク電流の小さい薄膜半導体装置を作成可能で有るが、本
発明が実施例３及び実施例４で詳述したオフセット型薄
膜半導体装置の製造方法だけに限定される物では決して
無い。例えば実施例４でオフセット型薄膜半導体装置を
作成する方法としてゲート電極幅よりも広い幅を持つレ
ジストを打ち込みのマスクとしたが、他にも様々な方法
が有る。例えば金属をゲート電極として用い、この表面
及び側面を酸化してゲート電極を細めた後に不純物イオ
ンを打ち込む事などでもオフセット型薄膜半導体装置を
作成出来る。又、図５（ｃ）に示したように逆スタガー
ド構造に於いてもマスク材５０６の幅をゲート電極５０
５よりも広げる事などでオフセット型薄膜半導体装置と
なる。本発明はこれらあらゆる製造方法で作成されたオ
フセット型薄膜半導体装置に有効で有る。
【００４０】（実施例５）図８（ａ）〜（ｆ）はＭＩＳ
型電界効果トランジスタを形成するシリコン薄膜半導体
装置の製造工程を断面で示した図で有る。
【００４１】本実施例５では絶縁性基板８０１として２
３５mm□の石英ガラスを用いたが、６００℃の温度に耐
え得る基板又は下地物質で有るならば、その種類や大き
さは無論問われない。例えばシリコン・ウェハー上に形
成された三次元ＬＳＩなども下地基板として可能で有
る。まず有機洗浄及び酸洗浄した石英ガラス基板８０１
上面に下地ＳｉＯ2膜８０２を常圧化学気相堆積法（Ａ
ＰＣＶＤ法）で堆積した。下地ＳｉＯ2膜８０２の形成
は基板温度３００℃、シラン流量１２０SCCM、酸素８４
０SCCM、窒素約１４０ＳＬＭで堆積した。この時の堆積
速度は３．９オングストローム／ｓｅｃで、堆積時間は
８分３３秒で有った。次にドナー又はアクセプターとな
る不純物を含んだシリコン薄膜８０３を減圧気相化学堆
積法（ＬＰＣＶＤ法）にて堆積した（図８（ａ））。本
実施例５では不純物としてリンを選び、フォスフィン
（ＰＨ３）０．０３SCCM、シラン（ＳｉＨ４）２００SC
CMを原料ガスとして堆積温度６００℃で１５００オング
ストローム堆積した。この時の堆積速度は３０オングス
トローム／ｍｉｎで成膜直後のシート抵抗値は１９５１
Ω／□で有った。次に前記シリコン薄膜８０３上にレジ
ストを形成し、四弗化炭素（ＣＦ４）、酸素（Ｏ２）、
窒素（Ｎ２）等の混合プラズマでパターニングを行い、
ソース・ドレイン領域８０４を形成した。続いて該領域
８０４表面上の汚物・自然酸化膜を取り除いた後、直ち
にアモルファス・シリコン薄膜８０５を減圧ＣＶＤ法で
堆積した。（図８（ｂ））本実施例５に於ける減圧ＣＶ
Ｄ装置は１８４．５ｌで反応室は石英ガラスに依り作成
されている。反応室の外側には３ゾーンに分かれたヒー
ターが設置されており、それら３つのヒーターを独立に
調整する事で反応室内中央部付近に所望の温度で等温領
域を形成する。基板はこの等温領域内に水平に設置し
て、アモルファス・シリコン薄膜８０５を堆積した。ア
モルファス・シリコン薄膜８０５は原料ガスとしてジシ
ラン（Ｓｉ２Ｈ６）１００SCCMを用い、希釈ガスとして
ヘリウム（Ｈｅ）１００SCCMを使用した。堆積温度は４
５０℃であった。本実施例５のアモルファス・シリコン
薄膜８０５を堆積する為に用いた減圧ＣＶＤ炉の排気は
メカニカル・ブースター・ポンプとロータリー・ポンプ
を直結して行っている。メカニカル・ブースター・ポン
プと反応炉の間にはコンダクタンス・バルブが取り付け
て有り、このバルブの開閉量を調整する事で、反応室内
の圧力を所望の値に調整・維持可能となる。本実施例５
ではアモルファス・シリコン薄膜８０５を堆積中、反応
室内の圧力を３０６mtorr に保った。堆積速度は１８．
０７オングストローム／ｍｉｎで、３０７オングストロ
ームの膜厚にアモルファス・シリコン薄膜８０５を堆積
した。次にこの様にして作成されたアモルファス・シリ
コン薄膜８０５上にレジストを形成し、四弗化炭素、酸
素、窒素等の混合プラズマでパターニングを行い、いず
れチャンネル部となる位置に丈アモルファス・シリコン
薄膜８０６を残した。
【００４２】次に、この基板を沸騰している濃度６０％
の硝酸にて洗浄し、更に１．６７％弗化水素酸水溶液に
２０秒間浸してソース・ドレイン領域８０４といずれチ
ャンネル部となる位置に残されたアモルファス・シリコ
ン薄膜８０６上の自然酸化膜を取り除いて清浄なシリコ
ン膜が出現した後、直ちに電子サイクロトロン共鳴プラ
ズマＣＶＤ装置（ＥＣＲ−ＰＥＣＶＤ装置）にて酸素プ
ラズマ８０７を照射した。（図８（ｃ））本実施例５で
用いたＥＣＲーＰＥＣＶＤ装置の概要を図２に示す。酸
素プラズマは２．４５ＧＨｚのマイクロ波を導波間２０
１を通じて反応室２０２に導き、１００SCCMの酸素をガ
ス導入管２０３から導入して酸素プラズマを立てた。こ
の時反応室内の圧力は１．８４mtorr で、マイクロ波の
出力は２５００Ｗで有った。反応室の外側には外部コイ
ル２０４が設けられて居り、酸素プラズマに８７５Ｇａ
ｕｓｓの磁場を掛けてプラズマ中の電子にＥＣＲ条件を
満足せしめている。基板２０５はプラズマに対して垂直
に置かれ、ヒーター２０６に依り基板温度が３００℃と
なる様保たれている。この条件で酸素プラズマ８０７を
８分２０秒間照射して、いずれチャンネル部となる位置
に残されたアモルファス・シリコン薄膜８０６の酸化を
行い、ゲート絶縁層の一部位となるＳｉＯ2膜８０８を
得た。この時、ゲート絶縁層の一部位となるＳｉＯ2膜
８０８の下部には、いずれチャンネル部となるアモルフ
ァスシリコン薄膜８０９が残留している。（図８
（ｄ））更に真空を破る事なく連続してゲート絶縁層と
なるＳｉＯ２膜８１０を堆積した。このＳｉＯ2膜８１
０はマイクロ波出力が２２５０Ｗ、シラン流量６０SCC
M、酸素流量１００SCCM、基板温度３００℃で、１８．
７５秒間堆積した。堆積中に於ける反応室内圧力は２．
６２mtorrで有った。こうして形成した多層膜を多波長
分散型偏光解析法（多波長分光エリプソメトリー：ソー
プラ社ＭＯＳＳ−ＥＳ４Ｇ）を用いて、いずれチャンネ
ル部となる残留しているアモルファス・シリコン膜８０
９の膜厚と、アモルファス・シリコン膜を酸化して形成
したＳｉＯ２膜８０８の膜厚、及びＥＣＲ−ＰＥＣＶＤ
法で堆積したＳｉＯ２膜８１０の膜厚を測定した所、ア
モルファス・シリコン薄膜８０９が２０５オングストロ
ーム、ＳｉＯ2膜８０８が１２０オングストローム、Ｓ
ｉＯ２膜８１０が１５００オングストロームで有った。
又この時、波長が６３２．８ｎｍに於けるＳｉＯ２膜の
屈折率は、ＳｉＯ２膜８０８が１．４２、ＳｉＯ２膜８
１０が１．４０で有った。
【００４３】次にこうして得られた基板を６００℃に保
持された電熱炉に挿入し、４８時間の熱処理を施した。
この時電熱炉には純度９９．９９９％以上の窒素ガスを
２０ｌ／ｍｉｎ流し続け、不活性雰囲気を保持し続け
た。この不活性雰囲気６００℃の熱処理に依り、チャン
ネル部に残留していたアモルファス・シリコン薄膜は結
晶化し、チャンネル部を構成するシリコン薄膜８１１へ
と改変される。（図８（ｅ））続いてこの基板を再びＥ
ＣＲ−ＰＥＣＶＤ装置に入れ、該装置を用いて熱処理が
施された基板に水素プラズマを照射した。この時、基板
温度は３００℃、マイクロ波出力２０００Ｗで水素を１
００SCCM流して水素プラズマを立てた。この状態で反応
室内の圧力は１．９７mtorr で有った。水素プラズマ照
射は４５分間行った。
【００４４】次にクロムをスパッター法で１５００オン
グストローム堆積し、パターニングに依りゲート電極８
１２を形成した。この時シート抵抗値は１．３６Ω／□
で有った。その後、ゲート絶縁膜にコンタクトホールを
開け、ソース・ドレイン取り出し電極８１３をスパッタ
ー法などで形成し、パターニングを行う事でトランジス
タは完成する。（図８（ｆ））本実施例５ではソース・
ドレイン取り出し電極材料として、膜厚８０００オング
ストロームのアルミニウムを用いた。この時のアルミニ
ウムのシート抵抗値は４２ｍΩ／□で有った。
【００４５】この様にして試作した薄膜トランジスタ
（ＴＦＴ）の特性の一例Ｖｇｓ−Ｉｄｓ曲線を図９の９
−ａに示した。ここでＩｄｓはソース・ドレイン電圧、
Ｖｄｓ＝４Ｖ、温度２５℃で測定した。トランジスタ・
サイズはチャンネル部の長さＬ＝１０μｍ、幅Ｗ＝１０
０μｍで有った。Ｖｄｓ＝４Ｖ，Ｖｇｓ＝１０Ｖでトラ
ンジスタをオンさせた時のオン電流はＩｄｓ＝３４．５
μＡと良好なトランジスタ特性を有する薄膜半導体装置
が得られた。又、このトランジスタの飽和電流領域より
求めた電界効果移動度は１２．５２cm2 ／ｖ・ｓｅｃで
有った。図９の９−ｂには比較の為に従来技術に依って
作成した薄膜半導体装置のトランジスタ特性を図示し
た。即ち、従来技術では、チャンネル部シリコン薄膜を
減圧ＣＶＤ法にて６００℃で堆積し、酸素プラズマ照射
を施さぬ他は総て本実施例５と同一の工程で薄膜半導体
装置を作成したもので有る。この時、減圧ＣＶＤ法でチ
ャンネル部シリコン薄膜を堆積する装置は本実施例５で
アモルファス・シリコン薄膜を堆積した装置と同一で有
り、原料ガスのモノシランは２４SCCM流し、反応炉内圧
力は１３．８mtorr、堆積速度は１９．００オングスト
ローム／ｍｉｎで２５２オングストロームの膜厚に堆積
した。この従来のＴＦＴのオン電流はＩｄｓ＝４．６μ
Ａで電界効果移動度は４．４０cm／ｖ・ｓｅｃで有っ
た。この他に、チャンネル部シリコン薄膜を同様に減圧
ＣＶＤ法で６００℃にて堆積した後、ゲート絶縁膜堆積
前に酸素プラズマ照射を施し、それ以外の工程は総て本
実施例５と同一の工程で薄膜半導体装置を作成し、ＴＦ
Ｔ特性を測定した所、ＴＦＴ特性は酸素プラズマ照射の
有無でほとんど変化せず、酸素プラズマ照射を施したＴ
ＦＴのＶｇｓ−Ｉｄｓ曲線は図９の９−ｂと一致した。
この時ＴＦＴのオン電流はＩｄｓ＝４．７μＡで、電界
効果移動度は４．４４cm2／ｖ・ｓｅｃで有った。即
ち、チャンネル部シリコン薄膜を６００℃にて減圧ＣＶ
Ｄ法で堆積する従来技術では、酸素プラズマ照射の効果
は非常に小さい。図９の９−ｃには別の従来技術に依り
作成された薄膜半導体装置のＴＦＴ特性を図示した。こ
の従来技術では、本実施例５で酸素プラズマ照射を施さ
ぬ他は総て本実施例と同一の工程で薄膜半導体装置を作
成した物で有る。即ち、チャンネル部シリコン層とし
て、まずアモルファス・シリコン薄膜を堆積し、その後
６００℃の熱処理をおこなうものの、ゲート絶縁層形成
前に酸素プラズマ照射を施さなかった工程で有る。この
従来技術に依り、作成されたＴＦＴは−１０Ｖのデプレ
ッションを呈しており、立ち上がり特性も良くない。こ
の薄膜半導体装置のオン電流はＶｄｓ＝４Ｖ、Ｖｇｓ＝
１０Ｖで１２．１μＡで有り、電界効果移動度は９．９
４cm2／ｖ・ｓｅｃで有った。
【００４６】こうした結果から本実施例５が示した通
り、いずれチャンネル部となるアモルファス・シリコン
薄膜に酸素プラズマを照射し、その後熱処理を施してチ
ャンネル部シリコン薄膜の結晶化を進めた時のみ、薄膜
半導体装置のトランジスタ特性が大幅に向上する事が分
かる。これはまずアモルファス・シリコン薄膜の表面が
酸素プラズマで酸化される為、清浄なＭＩＳ界面が形成
され、その後、結晶化が進められた為で有る。これによ
り従来技術で作成した薄膜半導体装置に比べ、本発明の
実施例が著しく良好な半導体特性を有する理由が分か
る。
【００４７】（実施例６）絶縁性物質上にシリコン膜及
び酸化硅素膜を形成した後、ドナー又はアクセプターと
なる不純物をシリコン膜に添加して、シリコン膜に依る
導電層を作成した。
【００４８】本実施例６では基板として直径７５mmの溶
融石英基板を用いた。しかし、無論６００℃程度の熱処
理に耐え得る基板であるならば何で有っても構わない。
例えば加工されたシリコン基板なども可能で有る。まず
有機洗浄及び酸洗浄した基板上面に下地ＳｉＯ2膜をＡ
ＰＣＶＤ法で堆積した。下地ＳｉＯ２膜の形成は基板温
度３００℃、シラン流量１２０SCCM、酸素８４０SCCM、
窒素約１４０SLMで堆積した。この時の堆積速度は３．
９オングストローム／ｓｅｃで堆積時間は１２分４９秒
で有った。次に実施例１にてチャンネル部シリコン膜を
堆積するのに用いたＬＰＣＶＤ装置を用いて実施例１と
同様な方法でシリコン膜を堆積した。即ち堆積温度５５
０℃、シラン流量１００SCCM、反応室内圧力を４００ｍ
ｔｏｒｒにて１１分２０秒間シリコン膜を堆積した。こ
うして得られたシリコン膜の膜厚は２５２オングストロ
ームで有った。
【００４９】次にこうして得られた基板に熱処理を施し
て、シリコン膜の結晶性を高めた。この熱処理方法は実
施例１でシリコン膜１０４の結晶性を高める為に施した
熱処理と同一で有る。即ち、窒素雰囲気下６００℃で２
３時間の熱処理を行った。熱処理終了後、このシリコン
膜はレジストでパターニングされ、さらにＣＦ４とＯ ２
の混合プラズマに依りエッチングされ、シリコン膜の配
線パターンが作成された。
【００５０】続いてこの基板を濃度６０％の沸騰硝酸に
て洗浄し、更に１．６７％弗化水素酸水溶液に２０秒間
浸して、シリコン膜上の自然酸化膜を取り除き、清浄シ
リコン表面を出現させた後、直ちにＥＣＲーＰＥＣＶＤ
装置にて酸化硅素膜を１５００オングストロームの厚さ
に堆積した。ここで酸化硅素膜の堆積は実施例１の本発
明にてゲート絶縁膜を形成する方法と全く同一の方法で
行った。次にイオン打ち込み装置を用いてドナー又はア
クセプターとなる不純物をシリコン膜で作成した配線に
添加した。本実施例６では不純物として燐を選びｎ型導
電層の作成を目指したが、無論他元素もその目的に応じ
て可能で有る。本実施例６ではバケットタイプの質量非
分離型のイオン注入装置を用いて不純物イオンの添加を
施した。原料ガスとして水素中に希釈された濃度５％の
ホスフィンを用い、加速電圧１１０ＫＶで３×１０15１
／cm2 の濃度に酸化硅素膜を通じて打ち込んだ。次にこ
の基板を窒素雰囲気下で３００℃に保たれている炉に挿
入して熱処理を施した。熱処理時間は丁度一時間で有っ
た。３００℃、一時間の熱処理終了後、酸化硅素膜にコ
ンタクトホールを開穴し、アルミニウムで取り出し電極
を作成した。こうして作成された不純物添加シリコン膜
配線の抵抗を測定した所、シート抵抗値として、９５％
の信頼係数で（７１±１５）ｋΩ／□が測定された。一
般に数百オングストロームの膜厚しか持たぬ薄膜に不純
物イオンを添加して、３００℃程度の低温で添加イオン
を活性化して導電層を得る事は不可能と信じられてい
た。しかるに、本発明では熱処理を施されたシリコン膜
の膜質を、シリコン膜上をＥＣＲ−ＰＥＣＶＤ法で堆積
した酸化硅素膜で被覆する事に依り、シリコン膜表面の
捕獲密度を低減させる等のシリコン膜質改善に成功した
為、電子散乱密度を低下させ、薄膜導電層の作成が初め
て可能となった。この事を従来技術に依るシリコン膜と
比較し、本発明の優位性を明らかにする。
【００５１】まず第一にシリコン膜をＬＰＣＶＤ法にて
６００℃で堆積した後、ＥＣＲーＰＥＣＶＤ法で酸化硅
素膜を形成した従来技術のシリコン膜に不純物を添加
し、３００℃の低温活性化でシリコン膜導電層の作成を
試みた。ここではシリコン膜を６００℃で、モノシラン
を１２．５０SCCM流し、反応室内圧力を９．２ｍｔｏｒ
ｒで２６３オングストロームの膜厚に堆積した他は、本
実施例６の本発明と全く同一の工程で不純物添加シリコ
ン膜配線を作成した。こうして得られた従来技術のシリ
コン膜のシート抵抗は基板内５ヶ所を測定して総て１Ｇ
Ω／□以上で事実上電流は全く流れなかった。
【００５２】第二にシリコン膜は本実施例６の本発明と
全く同様に６００℃の熱処理を施して作成し、その後Ａ
ＰＣＶＤ法で酸化硅素膜を形成した従来技術のシリコン
膜に不純物を添加し、３００℃の低温活性化でシリコン
膜導電層の作成を試みた。ここで酸化硅素膜はＡＰＣＶ
Ｄ法で基板温度を３００℃に保ち、窒素中に２０％シラ
ンを含んだ窒素・シラン混合ガスを３００SCCM、酸素を
４２０SCCM流し、約１４０SLMの希釈用窒素をこれらの
原料ガスと共に流して、１５００オングストロームの膜
厚に堆積した。これ以外は総て、本実施例６の本発明と
全く同一の工程で不純物添加シリコン膜配線を作成し
た。こうして得られた従来技術のシリコン膜のシート抵
抗値は９５％の信頼係数で（１７５±５６）ｋΩ／□で
有った。その後この基板を再度ＥＣＲ−ＰＥＣＶＤ装置
に装着し、水素プラズマ処理を施した。水素プラズマ処
理は基板温度３００℃で水素を１２５SCCM流し、マイク
ロ波出力２０００Ｗで３０分間行った。水素プラズマ処
理後、基板内５ヶ所の抵抗値を測定した所、２ヶ所のシ
ート抵抗は１ＧΩ／□で以上で有り、残りの３ヶ所の平
均値は１５８ｋΩ／□で標準偏差値は６８ｋΩ／□で有
った。
【００５３】この様に６００℃以下で熱処理されたシリ
コン膜上をＥＣＲーＰＥＣＶＤ装置で形成された酸化硅
素膜で被覆する事に依り、高膜質なシリコン膜が得られ
る事が分かる。この為、実施例１で示した様に本発明の
シリコン膜を薄膜半導体装置のチャンネル部に用い、Ｅ
ＣＲーＰＥＣＶＤ装置で形成された酸化硅素膜をゲート
絶縁層に用いると特性の良い薄膜半導体装置が得られ、
又本実施例６で示した様に本発明のシリコン膜に不純物
イオンを添加すると、低温で低抵抗のシリコン膜導電層
を得る事が可能となる。従って本発明のシリコン膜は単
に薄膜半導体装置に有効のみならず、電荷結合装置（Ｃ
ＣＤ）のゲート電極や配線など、あらゆる電子装置に使
用される非単結晶シリコン膜に取って極めて有効に利用
し得る。
【００５４】（実施例７）実施例６の本発明でバケット
型質量非分離型のイオン注入装置を用いて不純物イオン
をシリコン膜に添加した工程を、質量分離型イオン注入
装置に変えて質量数３１の燐の一価イオンを打ち込む事
に変更した他は、総て実施例６の本発明と全く同一工程
で、不純物添加シリコン膜導電層の作成を試みた。本実
施例７では燐イオンを９０KVで３×１０15１／cm2打ち
込んだ。こうして得られた不純物添加シリコン膜の抵抗
を測定した所、基板内５ヶ所で総て１ＧΩ／□で実質的
には全く電流は流れなかった。これは実施例６の本発明
では、不純物の添加を質量非分離型のイオン注入装置を
用い、原料ガスとして水素・ホスフィン混合ガスを使用
した為、シリコン膜に燐元素添加時には必然的に水素イ
オンの添加が同時に行われ、イオン添加の際生じた欠陥
が水素イオンで修復される為、本発明の良質なシリコン
膜に限って、低温で低抵抗シリコン導電層が作成された
ので有る。
【００５５】（実施例８）図１０（ａ）〜（ｄ）は本実
施例８に於けるセルフ・アライン型スタガード構造のＭ
ＩＳ型電界効果トランジスタを構成するシリコン薄膜半
導体装置の製造工程を断面で示した図で有る。まず実施
例１と同様基板１００１を洗浄した後、下地保護膜１０
０２としてＳｉＯ2膜を２０００オングストローム程度
堆積する。続いて第一のシリコン膜を１５００オングス
トローム程度堆積し、パターニングを行う事でパッドと
なるシリコン膜１００３を形成する（図１０（ａ））。
この第一のシリコン膜として本実施例８では実施例１で
チャンネル部シリコン膜を堆積したＬＰＣＶＤ装置を用
いて堆積温度６００℃シラン流量１２．５SCCMで１５０
０オングストロームに堆積したが、これ以外にも同じＬ
ＰＣＶＤ装置を用いて堆積温度５５０℃程度でシリコン
膜を堆積する事も、原料ガスとしてジシラン（Ｓｉ２Ｈ
６）を用いて堆積温度４５０℃程度で堆積する事も、Ｐ
ＥＣＶＤ法にて２５０℃程度でシリコン膜を堆積する事
も可能で有る。工程最高温度６００℃を越えぬ膜形成温
度で有るならば、如何なる方法であっても構わない。次
に第二のシリコン膜１００４を堆積するが、この第二の
シリコン膜の膜厚が３００オングストローム程度以上有
り、不純物注入後のソース・ドレイン領域の抵抗値がト
ランジスタを動作させた時のチャンネル領域の抵抗値に
比べて充分低ければ、第一のシリコン膜又はパッドとな
るシリコン膜１００３は必要とされない。本実施例８で
は第二のシリコン膜１００４を実施例１の本発明でチャ
ンネル部となるシリコン薄膜と同じ方法で堆積した。即
ちＬＰＣＶＤ法にてモノシランを原料ガスとし、堆積温
度５５０℃、シラン流量１００SCCM堆積速度２１．２オ
ングストローム／ｍｉｎで２５０オングストロームの膜
厚に堆積した。その後実施例１の本発明でシリコン膜の
結晶性を高める為に行ったのと全く同一の熱処理を施し
た。即ち窒素雰囲気下６００℃で２３時間の熱処理を行
った。（図１０（ｂ））。次に第二のシリコン膜のパタ
ーニングを行った後、実施例１の本発明と同様の方法で
ゲート絶縁層１００５を形成した。即ち、ＥＣＲ−ＰＥ
ＣＶＤ法でＳｉＯ２膜を１５００オングストローム堆積
した。次にゲート電極となる金属膜などを形成する。本
実施例８ではゲート電極材料として、２０００オングス
トロームの膜厚を有するクロム膜を用いた。クロム膜は
基板温度１８０℃でスパッター法に依り形成された。成
膜直後のクロムのシート抵抗値は９９４ｍΩ／□で有っ
た。引き続いてＡＰＣＶＤ法でクロム上に３００℃の基
板温度でＳｉＯ２膜を３０００オングストローム堆積し
た。その後レジストでパターニングを行い、ゲート電極
１００６とＳｉＯ２膜に依る保護キャップ層１００７を
形成し、不純物イオンを添加した。本実施例８では不純
物として燐を選びｎ型薄膜半導体装置の作成を目指した
が、無論他元素もその目的に応じて可能で有る。本実施
例８では質量分析装置が付いていないイオン打ち込み装
置を用いて不純物イオン添加を施した。原料ガスとして
水素中に希釈された濃度５％のホスフィンを用い、加速
電圧１１０ｋＶで５×１０15１／cm2の濃度に打ち込ん
だ。この様にして、第一のシリコン膜と第二のシリコン
膜の一部はソース・ドレイン領域１００８となり、又Ｓ
ｉＯ２膜に依る保護キャップ層１００７が有るため、こ
の下に位置する第二のシリコン膜はイオン添加されず、
チャンネル部１００９を構成するに至る（図１０
（ｃ））。次に該基板を窒素雰囲気下３５０℃で２時間
の熱処理を施し、添加不純物イオンの活性化を行った。
その後層間絶縁膜としてＳｉＯ２膜１０１０を５０００
オングストローム堆積し、続いてコンタクト・ホールを
開穴し、アルミニウムなどで配線１０１１をし、セルフ
・アライン型薄膜半導体装置が完成する（図１０
（ｄ））。
【００５６】こうして作成したセルフ・アライン型薄膜
半導体装置のトランジスタ特性を測定した所、Ｌ＝Ｗ＝
１０μｍ、Ｖｄｓ＝４Ｖ、Ｖｇｓ＝１０Ｖでオン電流は
４．８９μＡ、ソース・ドレイン電流の最小値はＶｇｓ
＝−３．５Ｖの時０．２１ｐＡ、又Ｖｇｓ＝−１０Ｖで
定義したオフ電流は２．６５ｐＡ、電界効果移動度μｏ
＝２６．１cm2／ｖ・ｓｅｃと極めて良好なセルフ・ア
ライン型薄膜半導体装置が出来上がった。
【００５７】比較の為にチャンネル部シリコン膜をＬＰ
ＣＶＤ法で６００℃で作成した他は本実施例８の本発明
と全く同一の工程でセルフ・アライン型薄膜半導体装置
を作成した。しかしながら実施例６で詳述した様に、従
来のシリコン膜では薄膜部の添加不純物元素の活性化が
なされず、薄膜部の不純物添加シリコン膜の抵抗が高過
ぎ、それ故トランジスタのオン電流は４７．９ｐＡと非
実用的となった。これに対し、本実施例８の本発明では
特性変動の主因となる水素化プラズマ処理を排除し、且
つ低温工程で窮めて良好なセルフ・アライン型薄膜半導
体装置の作成に成功した。これは実施例２で示した如く
チャンネル部シリコン膜半導体層の膜厚を５００オング
ストローム以下の薄膜化をして、基本的な半導体特性を
向上せしめても尚実施例６の本発明に依る薄膜導伝性シ
リコン膜の作成に依り、薄膜部のソース・ドレイン領域
の形成が低温で容易になされた賜物で有る。即ち、ドナ
ー又はアクセプターとなる不純物の活性化は従来膜厚が
１０００オングストローム程度以上有るシリコン膜に５
５０℃程度以上の熱処理を加えねば達成し得なかった。
この為、セルフ・アライン型薄膜半導体装置ではチャン
ネル部の膜厚も必然的に１０００オングストローム程度
以上となり、特性も悪かった。その上、ゲート絶縁層と
ゲート電極が出来上がった後、添加不純物イオン活性化
の目的で５５０℃程度以上の熱処理が施される為、ゲー
ト絶縁膜の膜質劣化が生じ、水素化処理が必要不可欠で
有った。又、ゲート電極として金属材の使用が困難であ
った為、ゲート線の抵抗が高かったり、ゲート電極とゲ
ート線を別々に作成する必要が有った。ところが本発明
に依り、金属材料をゲート電極として使用出来、同時に
ばらつきの主因で有る水素処理を排除し、より簡昜な製
造方法で高特性の薄膜半導体装置を安定的に製造し得る
事に成功した。
【００５８】
【発明の効果】以上述べて来た様に、本発明に依れば、
表面が絶縁性物質で有る基板上にシリコン膜を堆積し、
該シリコン膜を６００℃程度の熱処理を施した後、ＥＣ
Ｒ−ＰＥＣＶＤ法に依る酸化硅素膜を堆積する事でシリ
コン膜の膜質を高め得る。例えばこれに依り、表面が絶
縁性物質で有る基板上へ薄膜半導体装置の形成に於い
て、チャンネル部シリコン膜を堆積した後、６００℃以
下の温度で熱処理する工程と、ゲート絶縁膜をＥＣＲ−
ＰＥＣＶＤ法で形成する工程を含む薄膜半導体装置の製
造方法、或いはチャンネル部シリコン膜半導体層を構成
するアモルファス・シリコン膜を堆積した後、ゲート絶
縁層を形成する前に該アモルファス・シリコン膜上に酸
素プラズマを照射し、その後、６００℃以下の温度で熱
処理する様な工程を含む製造方法等に依りトランジスタ
特性を大幅に改善し、こうした優良なトランジスタ特性
を有する薄膜半導体装置を大面積に均一に簡便な手法に
て形成する事が可能となり、ＬＳＩの多層化や薄膜トラ
ンジスタを用いたアクティブマトリックス液晶ディスプ
レイの高性能化や低価格化を実現すると言う多大な効果
を有する。
【図面の簡単な説明】
【図１】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
【図２】 本発明の実施例で用いた電子サイクロトロン
共鳴プラズマＣＶＤ装置の概要を示す図。
【図３】 本発明の効果を示す図。
【図４】 本発明の効果を示す図。
【図５】 本発明の一実施例を示すシリコン薄膜半導体
装置の素子断面図。
【図６】 本発明の効果を示す図。
【図７】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
【図８】 本発明の一実施例を示すシリコン薄膜半導体
装置製造の各工程に於ける素子断面図。
【図９】 本発明の効果を示す図。
【図１０】 本発明の一実施例を示すシリコン薄膜半導
体装置製造の各工程に於ける素子断面図。
【符号の説明】
１０１・・・下地基板 １０２・・・下地保護膜 １０３・・・ソース・ドレイン領域 １０４・・・シリコン薄膜 １０５・・・チャンネル部シリコン薄膜 １０６・・・ゲート絶縁膜 １０７・・・ゲート電極 １０８・・・層間絶縁膜 １０９・・・ソース・ドレイン取り出し電極 ２０１・・・導波管 ２０２・・・反応室 ２０３・・・ガス導入管 ２０４・・・外部コイル ２０５・・・基板 ２０６・・・ヒータ ２０７・・・ガス導入管 ５０１・・・ソース・ドレイン領域 ５０２・・・ゲート電極 ５０３・・・ソース・ドレイン領域 ５０４・・・ゲート電極 ５０５・・・ゲート電極 ５０６・・・マスク材 ５０７・・・ソース・ドレイン領域 ７０１・・・基板 ７０２・・・下地保護膜 ７０３・・・パッドとなるシリコン膜 ７０４・・・第二のシリコン膜 ７０５・・・ゲート絶縁層 ７０６・・・ゲート電極 ７０７・・・レジスト ７０８・・・ソース・ドレイン領域 ７０９・・・チャンネル部シリコン膜 ７１０・・・層間絶縁膜 ７１１・・・配線 ８０１・・・絶縁基板 ８０２・・・下地ＳｉＯ2膜 ８０３・・・不純物を含んだシリコン薄膜 ８０４・・・ソース・ドレイン領域 ８０５・・・アモルファス・シリコン薄膜 ８０６・・・いずれチャンネル部になる位置に丈残され
たアモルファス・シリコン薄膜 ８０７・・・酸素プラズマ ８０８・・・アモルファス・シリコン薄膜を酸化して形
成したＳｉＯ2膜 ８０９・・・いずれチャンネル部となる残留しているア
モルファス・シリコン薄膜 ８１０・・・ＥＣＲ−ＰＥＣＶＤ法で堆積したＳｉＯ2
膜 ８１１・・・チャンネル部を構成するシリコン薄膜 ８１２・・・ゲート電極 ８１３・・・ソース・ドレイン取り出し電極 １００１・・・基板 １００２・・・下地保護膜 １００３・・・パッドとなるシリコン膜 １００４・・・第二のシリコン膜 １００５・・・ゲート絶縁層 １００６・・・ゲート電極 １００７・・・保護キャップ層 １００８・・・ソース・ドレイン領域 １００９・・・チャンネル部シリコン膜 １０１０・・・層間絶縁膜 １０１１・・・配線
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１３年４月２６日（２００１．４．２
６）
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】
【課題を解決するための手段】本発明の薄膜半導体装置
の製造方法は、基板上にシリコン酸化膜を形成し、前記
シリコン酸化膜上にアモルファス・シリコン薄膜を形成
し、前記アモルファス・シリコン薄膜上にゲート絶縁膜
を形成し、しかる後に前記アモルファス・シリコン薄膜
を結晶化する工程を有することを特徴とする。本発明の
薄膜半導体装置の製造方法は、前記ゲート絶縁膜は前記
アモルファス・シリコン薄膜を酸化させて形成した第１
シリコン酸化膜とＥＣＲ−ＰＥＣＶＤ法で堆積した第２
シリコン酸化膜の２層からなることを特徴とする。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】
【発明の効果】以上述べたように、本発明によればアモ
ルファス・シリコン薄膜はアモルファス・シリコン薄膜
の下側に形成されたシリコン酸化膜と上側に形成された
シリコン酸化膜との２層により挟まれた状態で結晶化す
るため、良質なシリコン薄膜を得られ、半導体装置の特
性を向上させることができる。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/78 ６２７Ｇ Ｆターム(参考） 4M104 BB02 BB13 CC05 DD34 DD37 DD43 EE03 EE11 5F052 AA17 DA02 DB01 DB02 DB03 DB07 JA01 5F058 BA20 BC02 BF03 BF09 BF23 BF29 BH20 5F110 AA16 AA17 AA28 AA30 BB01 BB11 CC05 CC06 DD01 DD02 DD03 DD05 DD13 EE04 EE09 EE43 EE44 EE45 FF02 FF05 FF09 FF25 FF31 FF35 GG02 GG13 GG25 GG28 GG43 GG45 GG47 GG57 HJ01 HJ04 HJ13 HJ23 HK09 HK25 HK35 HK37 HL03 HL23 HM14 NN02 NN04 NN23 NN35 PP01 PP10 PP13 QQ11 QQ25

Claims (9)

    【特許請求の範囲】
  1. 【請求項１】少なくとも表面が絶縁性物質で有る基板の
    一方面上にチャンネル部シリコン膜半導体層を形成し、
    該半導体層上にゲート絶縁層、ゲート電極を形成したＭ
    ＩＳ型電界効果トランジスタを構成する薄膜半導体装置
    に於いて、絶縁性物質上にチャンネル部シリコン膜半導
    体層を構成するシリコン膜を堆積する工程と、 前記シリコン膜が形成された基板を６００℃以下の温度
    で熱処理する工程と、チャンネル部シリコン膜半導体層
    上に形成されるゲート絶縁層を電子サイクロトロン共鳴
    プラズマＣＶＤ法に依り形成する工程を含む事を特徴と
    する薄膜半導体装置の製造方法。
  2. 【請求項２】チャンネル部シリコン膜半導体層の膜厚が
    ５００オングストローム以下である請求項１記載の薄膜
    半導体装置及びその製造方法。
  3. 【請求項３】少なくとも表面が絶縁性物質で有る基板の
    一方面上に形成されたチャンネル領域とソース領域及び
    ドレイン領域とゲート絶縁層を介して該チャンネル領域
    に対向する様に形成されたゲート電極から成るＭＩＳ型
    電界効果トランジスタにて、ソース領域或いはドレイン
    領域の少なくともどちらか一方の領域がゲート絶縁膜を
    介してゲート電極と重なり合っていない構造を有する薄
    膜半導体装置に於いて、 チャンネル部シリコン膜半導体層を構成するシリコン膜
    を堆積する工程と、ソース領域及びドレイン領域を形成
    する工程と、 前記チャンネル領域及びソース領域・ドレイン領域が形
    成された基板を６００℃以下の温度で熱処理する工程を
    含む事を特徴とする薄膜半導体装置の製造方法。
  4. 【請求項４】少なくとも表面が絶縁性物質である基板の
    一方面上にチャンネル部シリコン膜半導体層を形成し、
    該半導体層上にゲート絶縁膜、ゲート電極を形成したＭ
    ＩＳ型電界効果トランジスタを構成する薄膜半導体装置
    に於いて、 絶縁性物質上にチャンネル部シリコン膜半導体層を構成
    するアモルファス・シリコン膜を堆積した後、該アモル
    ファス・シリコン膜上にゲート絶縁層を形成する前に、
    該アモルファス・シリコン膜上に酸素プラズマを照射す
    る工程と、 前記酸素プラズマ照射された基板を６００℃以下の温度
    で熱処理する工程を含む事を特徴とする薄膜半導体装置
    の製造方法。
  5. 【請求項５】少なくとも表面が絶縁性物質で有る基板上
    に形成されたシリコン膜に於いて、該シリコン膜は６０
    ０℃以下の熱処理を施されて居り、かつ該シリコン膜の
    一部は電子サイクロトロン共鳴プラズマＣＶＤ法に依り
    形成された酸化硅素膜で被覆されている事を特徴とする
    シリコン膜。
  6. 【請求項６】下記工程を含む事を特徴としたドナー又は
    アクセプターとなる不純物を含んでいることを特徴とす
    るシリコン膜。 （１）シリコン膜を堆積する工程と、前記シリコン膜が
    形成された基板を６００℃以下の温度で熱処理する工
    程。 （２）上記工程を経た後、酸化硅素膜を形成する工程。 （３）上記工程を経た後、ドナー又はアクセプターとな
    る不純物を、該不純物元素の水素化物と水素の混合物を
    原料ガスとして、バケットタイプの質量非分離型のイオ
    ン注入装置を用いて、前記シリコン膜に打ち込む工程。
  7. 【請求項７】酸化硅素膜を電子サイクロトロン共鳴プラ
    ズマＣＶＤ法に依り形成する事を特徴とする請求項６記
    載のシリコン膜。
  8. 【請求項８】少なくとも表面が絶縁性物質で有る基板の
    一方面上にチャンネル部シリコン膜半導体層を形成し、
    該半導体層上にゲート絶縁層、ゲート電極を形成したＭ
    ＩＳ型電界効果トランジスタを構成する薄膜半導体装置
    に於いて、下記工程を含む事を特徴とした薄膜半導体装
    置の製造方法。 （１）絶縁性物質上にシリコン膜を堆積する工程と、前
    記シリコン膜が形成された基板を６００℃以下の温度で
    熱処理する工程。 （２）上記工程を経た後、ゲート絶縁層を形成する工
    程。 （３）上記工程を経た後、後にチャンネル領域と化す部
    位を覆うようにゲート電極を該ゲート絶縁膜上に形成す
    る工程。 （４）上記工程を経た後、ゲート電極をマスクとしてド
    ナー又はアクセプターとなる不純物を、該不純物元素の
    水素化物と水素の混合物を原料ガスとして、バケットタ
    イプの質量非分離型のイオン注入装置を用いて打ち込む
    事に依り、ソース領域及びドレイン領域を形成する工
    程。
  9. 【請求項９】ゲート絶縁層を電子サイクロトロン共鳴プ
    ラズマＣＶＤ法に依り形成する事を特徴とする請求項８
    記載の薄膜半導体装置の製造方法。
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JP2007311745A (ja) * 2006-05-17 2007-11-29 Taiwan Semiconductor Manufacturing Co Ltd クラスタ処理装置
JP2008277839A (ja) * 2008-05-26 2008-11-13 Seiko Epson Corp 半導体装置の製造方法及び半導体製造装置

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