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JP2002008394A - 集積メモリのメモリセルの機能をテストする方法および集積メモリ - Google Patents

集積メモリのメモリセルの機能をテストする方法および集積メモリ

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JP2002008394A
JP2002008394A JP2001106112A JP2001106112A JP2002008394A JP 2002008394 A JP2002008394 A JP 2002008394A JP 2001106112 A JP2001106112 A JP 2001106112A JP 2001106112 A JP2001106112 A JP 2001106112A JP 2002008394 A JP2002008394 A JP 2002008394A
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column
memory
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デーン ヴィルフリート
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ヘルファー ヴォルフガング
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Infineon Technologies AG
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  • Tests Of Electronic Circuits (AREA)
  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)

Abstract

(57)【要約】 【課題】 エラーを有するメモリセルのアドレスを大幅
にコンパクト化する。 【解決手段】 第１のアドレス部分を形成するカウンタ
と第２のアドレス部分を形成する別のカウンタとがそれ
ぞれ制御入力側を有しており、かつアドレシングユニッ
トの出力側に接続されており、テストすべきメモリセル
の各アドレス部分は各カウンタの出力側で取り出し可能
であり、アドレシングユニットにより、テストすべきメ
モリセルをアドレシングするカウンタが駆動されて、１
つの列線路グループおよび１つの行線路グループの交差
領域のメモリセルが順次にアドレシングされ、続いて別
の行線路グループのメモリセルまたは別の列線路グルー
プのメモリセルがアドレシングされる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、アドレシング可能
なメモリセルがマトリクス状のメモリセルフィールドと
して列線路および行線路に沿って配置されており、メモ
リセルは列線路および行線路のグループを成すようにま
とめられており、それぞれ列アドレスおよび行アドレス
によってアドレシング可能であり、メモリセルの列アド
レスおよび行アドレスはそれぞれ第１のアドレス部分を
有しており、この第１のアドレス部分によって列線路お
よび行線路にアドレシング可能である、集積メモリのメ
モリセルの機能をテストする方法に関する。本発明はま
た、メモリセルの機能およびエラーを検出するためにメ
モリセルテストにかけられる集積メモリに関する。
【０００２】
【従来の技術】集積メモリのメモリセルの機能を検査す
るために、メモリセルは一般にメモリセルテストにかけ
られる。この種のメモリセルの検査のためのテスト動作
中、例えばテストデータは各個々のメモリセルに書き込
まれ、再び読み出される。書き込まれるデータと再び読
み出されるデータとを比較することにより、検査された
メモリセルに機能エラーが発生しているか否かがわか
る。
【０００３】通常、集積メモリはマトリクス状のメモリ
セルフィールドとして列線路および行線路に沿って配置
されたメモリセルを有している。これらのメモリセルは
例えば列線路グループおよび行線路グループを形成する
ようにまとめられている。通常は半導体メモリを修復す
るための冗長性のコンセプトによって、メモリセルまた
はメモリセルのグループに含まれるメモリワードに欠陥
がある場合には、常にメモリセルフィールドの列線路グ
ループまたは行線路グループが交換される。選択される
修復行または修復列は行線路グループおよび列線路グル
ープの交差領域に存在するメモリワードと等価である。
すなわちこれらのメモリセルの修復は冗長列線路のグル
ープまたは冗長行線路のグループごとに行われる。
【０００４】修復は、交差領域内の１つまたは複数の任
意のメモリセルないしメモリワードが故障した際にトリ
ガされる。修復情報を導出するために、例えばエラーを
有するメモリセルのアドレスまたはエラーを有するメモ
リワードのアドレス（これらを以下エラーアドレスと称
する）が記憶され、評価のために更に処理される。
【０００５】外部のテスト装置または自己テストユニッ
トは、所定のアドレスシーケンスで選択的にデータをモ
ジュールのメモリセル内へ書き込むかまたはメモリセル
から読み出し、予測されるデータと比較することにより
メモリモジュールを検査する。この場合アドレスジェネ
レータには書き込み演算または読み出し演算のためのア
ドレスを形成するタスクが割り当てられている。続いて
行われる比較演算で発生するエラー情報は簡単に累積で
きる。例えばエラーが発生するとただちにいわゆるエラ
ーフラグがセットされ、このフラグが欠陥のあるモジュ
ールを表す。モジュールを修復する際には、欠陥を有す
るメモリセルに関する情報はモジュールの冗長性解析ユ
ニットまたは外部のこの種のユニットへ送出される。こ
れらのエラーデータから修復情報が導出される。このた
めに必要な伝送時間、チャネル容量ないし伝送すべき信
号の信号幅を小さく維持するために、有利にはエラーデ
ータを例えばエラーアドレスのかたちで予めメモリモジ
ュールの冗長性コンセプトを考慮して圧縮することがで
きる。
【０００６】
【発明が解決しようとする課題】本発明の課題は、冒頭
に言及した形式のメモリセルの機能テスト方法におい
て、エラーを有するメモリセルのアドレスを大幅にコン
パクト化することである。
【０００７】また本発明の課題は、冒頭に言及した形式
の集積メモリにおいて、メモリセルの機能をテストする
方法を実施する際にエラーを有するメモリセルのアドレ
スを大幅にコンパクト化できるようにすることである。
【０００８】
【課題を解決するための手段】この課題は、冒頭で言及
したアドレシング可能なメモリセルがマトリクス状のメ
モリセルフィールドとして列線路および行線路に沿って
配置されており、メモリセルは列線路および行線路のグ
ループを成すようにまとめられており、それぞれ列アド
レスおよび行アドレスによってアドレシング可能であ
り、メモリセルの列アドレスおよび行アドレスはそれぞ
れ第１のアドレス部分を有しており、この第１のアドレ
ス部分によって列線路および行線路にアドレシング可能
である集積メモリのメモリセルの機能をテストする方法
において、１つの列線路グループおよび１つの行線路グ
ループの交差領域のメモリセルについて順次にエラーが
ないかをテストし、続いて別の列線路グループまたは別
の行線路グループのメモリセルについてもテストし、エ
ラーを有すると識別されたメモリセルのそれぞれの第１
のアドレス部分を比較し、エラーを有するメモリセルの
それぞれ第１のアドレス部分が一致する場合には、エラ
ーを有する少なくとも１つのメモリセルのアドレスを機
能テストの結果として評価のために更に処理し、エラー
を有する他のメモリセルのアドレスには更なる処理を行
わないことを特徴とする方法により解決される。
【０００９】課題はまた、冒頭で言及したメモリセルの
機能およびエラーを検出するためにメモリセルテストに
かけられる集積メモリにおいて、アドレシング可能なメ
モリセルがマトリクス状のメモリセルフィールドとして
列線路および行線路に沿って配置されており、メモリセ
ルは列線路および行線路のグループを成すようにまとめ
られており、それぞれ列アドレスおよび行アドレスによ
ってアドレシング可能であり、列アドレスおよび行アド
レスはそれぞれ第１のアドレス部分および第２のアドレ
ス部分を有しており、第１のアドレス部分により列線路
グループおよび行線路グループにアドレシング可能であ
り、第２のアドレス部分によりそれぞれのグループ内部
のメモリセルにアドレシング可能であり、第１のアドレ
ス部分を形成するカウンタと第２のアドレス部分を形成
する別のカウンタとがそれぞれ制御入力側を有してお
り、かつアドレシングユニットの出力側に接続されてお
り、テストすべきメモリセルの各アドレス部分は各カウ
ンタの出力側で取り出し可能であり、アドレシングユニ
ットにより、テストすべきメモリセルをアドレシングす
るカウンタが駆動されて、１つの列線路グループおよび
１つの行線路グループの交差領域のメモリセルが順次に
アドレシングされ、続いて別の行線路グループのメモリ
セルまたは別の列線路グループのメモリセルがアドレシ
ングされることを特徴とする集積メモリにより解決され
る。
【００１０】
【発明の実施の形態】同じ交差領域のメモリセルないし
メモリワード（メモリセルグループ）はそれぞれのグル
ープ内部の位置を定めている低い値の行アドレスビット
および列アドレスビット（第２のアドレス部分）を除い
て同一の行アドレスおよび列アドレス（第１のアドレス
部分）を有することによって特徴付けられている。エラ
ーを有するメモリセルないしメモリワードのアドレス
（エラーアドレス）はここで圧縮される。これは連続す
るエラーアドレスないし第１のアドレス部分を相互に比
較することにより行われる。第２の別のエラーアドレス
が先にエラーアドレスの発生したグループの列線路およ
び行線路と同じ交差領域に属する場合には、例えばこの
エラーアドレスはもはや冗長性解析ユニットへ送出され
ない。
【００１１】エラーアドレスはここでは機能テストの結
果として評価のために更に処理される。この結果は例え
ばいわゆるパスフェイル情報（Pass-Fail-Informatio
n）として重みづけされる。さらにどのメモリセルがエ
ラーを有するかを検出することができる。これはメモリ
を後に修復するための情報として利用される。
【００１２】この場合には機能テストの後に冗長性コン
セプトが適用され、１つのメモリセルまたは１つのメモ
リワードに欠陥がある場合つねに列線路グループまたは
行線路グループを単位として交換が行われる。修復は関
連する交差領域の１つまたは複数の任意のメモリセルに
欠陥がある場合にトリガされる。これは後の修復に対し
てテストされる交差領域の別の欠陥メモリセルに関する
情報は必要ないことを意味している。なぜなら修復をト
リガするには欠陥メモリセルが１つあれば充分だからで
ある。
【００１３】本発明の方法の１つの実施形態では、所定
の列線路グループおよび所定の行線路グループの交差領
域の内部のメモリセルが順次に列線路または行線路に沿
って検査される。
【００１４】本発明の方法の別の実施形態では、メモリ
セルを検査するために交差領域内部ではまず列アドレス
の第２のアドレス部分がインクリメント（増分）され、
関連する行線路のテストが完全に終了した後、行アドレ
スの第２のアドレス部分がインクリメントされる。テス
トすべき次のグループを検出するために列アドレスの第
１のアドレス部分がインクリメントされる。これは交差
領域内で局所的に行線路に沿ってテストが行われ、その
際に交差領域内の複数の行線路が順次に処理されること
を意味する。その後次の列線路グループが掃引的に処理
される。
【００１５】アドレスシーケンスが変化することによ
り、メモリセルのテスト方法の別の実施形態に相応し
て、交差領域内でまず列アドレスの第２のアドレス部分
がインクリメントされ、関連する行線路のテストが完全
に終了した後、行アドレスの第２のアドレス部分がイン
クリメントされる。その際、次にテストすべきグループ
を検出するために行アドレスの第１のアドレス部分がイ
ンクリメントされる。すなわち交差領域内で局所的に前
述の方法の実施形態と同じシーケンスでアドレシングさ
れ、次にテストされるグループとして次のグループの行
線路がアドレシングされる。
【００１６】本発明の方法の別の実施形態では、メモリ
セルをテストするために交差領域内でまず行アドレスの
第２のアドレス部分がインクリメントされ、関連する列
線路のテストが完全に終了した後、列アドレスの第２の
アドレス部分がインクリメントされる。次に検査すべき
グループを検出するために列アドレスの第１のアドレス
部分がインクリメントされる。
【００１７】本発明の方法の別の実施形態では、メモリ
セルをテストするために交差領域内でまず行アドレスの
第２のアドレス部分がインクリメントされ、関連する列
線路のテストが完全に終了した後、列アドレスの第２の
アドレス部分がインクリメントされる。次に検査すべき
グループを検出するために行アドレスの第１のアドレス
部分がインクリメントされる。
【００１８】本発明のメモリのアドレシングユニットは
メモリセルのアドレス形成が前述のシーケンスで行われ
るように構成されている。メモリセルのアドレスはそれ
ぞれ第１のアドレス部分および第２のアドレス部分に分
割されており、これらのアドレス部分は分離した状態で
共働するカウンタによって形成される。各カウンタはこ
の場合アドレシングユニットにより適切に駆動される。
メモリセルの各アドレス部分は各カウンタの出力側で取
り出される。
【００１９】有利な実施形態では、メモリは行アドレス
の第１のアドレス部分を形成する第１のカウンタと、行
アドレスの第２のアドレス部分を形成する第２のカウン
タと、列アドレスの第１のアドレス部分を形成する第３
のカウンタと、列アドレスの第２のアドレス部分を形成
する第４のカウンタとを有する。この装置によれば、そ
れぞれ列アドレスおよび行アドレスのアドレス部分をア
ドレシングユニットによって制御しながら相互に独立に
形成できる。
【００２０】別の実施形態では、集積メモリは行アドレ
スおよび列アドレスの第１のアドレス部分を形成する第
１のカウンタと、行アドレスおよび列アドレスの第２の
アドレス部分を形成する第２のカウンタとを有する。
【００２１】使用されるカウンタに対しては、有限オー
トマトンが全ての可能なステータス、ひいては全ての部
分アドレスを経て実行されることが保証されるかぎり、
オートマトンの各構成（Auspraegung）を使用すること
ができる。このために特にリニアカウンタ、グレイコー
ドカウンタまたはフィードバック結合されたシフトレジ
スタ、または専用の形式のセルラオートマトンなどが用
いられる。
【００２２】本発明の方法の前述の種々の実施形態を実
施するために、アドレシングユニットは有利にはそれぞ
れ複数の調整可能な駆動モードで駆動可能である。駆動
モードはテストすべきメモリセルのアドレシングシーケ
ンスによって異なる。
【００２３】他の有利な実施形態および実施態様は従属
請求項の対象となっている。
【００２４】
【実施例】本発明を以下に実施例を示す図に則して詳細
に説明する。
【００２５】図１にはマトリクス状に編成された例えば
ＤＲＡＭのメモリセルフィールド１が示されている。こ
のＤＲＡＭは行線路またはワード線ＷＬと、列線路また
はビット線ＢＬとを有しており、これらの線の交点にメ
モリセルＭＣが配置されている。ここに図示されている
メモリのメモリセルＭＣはそれぞれ選択トランジスタお
よびメモリキャパシタを含んでいる。ここで選択トラン
ジスタの制御入力側はワード線ＷＬに接続されており、
選択トランジスタの主電流路は各メモリセルＭＣのメモ
リキャパシタとビット線ＢＬとの間に配置されている。
行線路ＷＬ、列線路ＢＬはここでは行線路グループＲ、
列線路グループＣを形成するようにまとめられている。
行線路グループＲすなわち行グループと列線路グループ
すなわち列グループは交差領域Ｋで交差する。
【００２６】メモリセルＭＣはそれぞれ列アドレスＣＡ
ＤＲおよび行アドレスＲＡＤＲを介してアドレシング可
能である。メモリセルＭＣの列アドレスＣＡＤＲは第１
のアドレス部分ＣＡＤＲ１を有しており、このアドレス
部分を介して各列グループＣにアドレシング可能であ
り、行アドレスＲＡＤＲは第１のアドレス部分ＲＡＤＲ
１を有しており、このアドレス部分を介して行グループ
Ｒをアドレシング可能である。アドレスにはさらに第２
のアドレス部分ＣＡＤＲ２、ＲＡＤＲ２が含まれてお
り、これらのアドレス部分を介して各グループＣ、Ｒの
内部のメモリセルをアドレシング可能である。
【００２７】交差領域Ｋ内のメモリセルＭＣの機能テス
トに続いて、メモリセルＭＣのエラーの有無が順次にテ
ストされる。その際に交差領域Ｋ内では、種々の位置に
よって列方向でも行方向でも表すことのできるエラーが
発生することがある。こうしたエラーがエラー位置Ｆと
して図２に示されている。交差領域Ｋ内のメモリセルＭ
Ｃは第１のアドレス部分ＲＡＤＲ１、ＣＡＤＲ１による
アドレスが一致することが特徴である。メモリセルＭＣ
のアドレスを第１のアドレス部分と第２のアドレス部分
とに分割することにより、メモリセルＭＣのアドレスは
それぞれいわゆるグローバルな部分アドレスとローカル
な部分アドレスとに分割される。グローバルな行アドレ
スＲＡＤＲ１はメモリセルフィールド１の置換可能な行
グループＲであり、グローバルな列アドレスＣＡＤＲ１
は置換可能な列グループＣのアドレスである。ローカル
な行アドレスＲＡＤＲ２およびローカルな列アドレスＣ
ＡＤＲ２は、アドレシングされたメモリセルの位置また
はアドレシングされたメモリワードの位置を各行グルー
プＲまたは各列グループＣの内部で定める。これによ
り、次のグループの行方向または列方向でグローバルな
行アドレスまたは列アドレスを掃引的に変更する前に、
まず１つの行グループおよび列グループの交差領域Ｋ内
の全てのセルをテストできる。
【００２８】ここでまず行グループＲおよび列グループ
Ｃの交差領域Ｋの全てのメモリセルＭＣまたはメモリワ
ードをテストする。この場合交差領域Ｋ内でエラーを有
するメモリセルＭＣのアドレスは、連続するエラーアド
レスのグローバルな行アドレスＲＡＤＲ１と列アドレス
ＣＡＤＲ１とを比較することにより圧縮される。複数の
連続するエラーアドレスが同じグローバルな行アドレス
ＲＡＤＲ１および列アドレスＣＡＤＲ１を有する場合、
例えば第１のエラーアドレスのみを集積メモリ外部に存
在する冗長性解析ユニットへ送出する。エラーを有する
別のメモリセルのアドレスに対しては評価のための更な
る処理を行わない。同じグローバルの行アドレスＲＡＤ
Ｒ１および列アドレスＣＡＤＲ１を有する全てのメモリ
セルＭＣが直接に順次にテストされるので、行アドレス
および列アドレスの交差領域のエラーアドレス全てにわ
たるコンパクト化が達成される。種々の行アドレスおよ
び列アドレスを有するエラーが圧縮されるため、このコ
ンパクト化は２次元で行われ、１次元のコンパクト化と
は異なって同じアドレスの列アドレスまたは行アドレス
を有するエラーアドレスのみが圧縮される。
【００２９】図３のａの実施例に則して、機能テスト中
のアドレシングフローを説明する。グループＲ１、Ｃ１
の交差領域のメモリセルがテストされる。まずローカル
の列アドレスＣＡＤＲ２が高められ、関連する行のテス
トが完全に終了した後、ローカルの行アドレスＲＡＤＲ
２が高められ、これは交差領域の全てのメモリセルのテ
ストが終了するまで行われる。次にテストすべきグルー
プとしてグループＲ１、Ｃ２の交差領域がテストされ
る。すなわち、グローバルな列アドレスＣＡＤＲ１が高
められている。
【００３０】アドレシングシーケンスの方向の優位性は
ここではローカルとグローバルとで独立に定めることが
できる。異なるアドレシングシーケンスが図３のａ〜ｄ
に概略的に示されている。ここでは種々の優先順が部分
アドレス形成時に設けられている。部分アドレス形成時
の種々の優先順は図３のａ〜ｄに相応して次の表に示さ
れている。
【００３１】
【表１】
【００３２】集積メモリの修復に使用される冗長性コン
セプトは、１つのメモリセルＭＣの欠陥であってもつね
にメモリセルフィールド１の１つの列グループＣまたは
１つの行グループＲが交換されるように構成されてい
る。ここで修復は交差領域Ｋの１つ又は複数の任意のメ
モリセルＭＣが故障した場合にトリガされる。これによ
り後の修復と、エラーを有する所定のメモリセルの検出
後に別のエラーメモリセルのアドレスを冗長性解析ユニ
ットへ送出することとは、これらが同じ交差領域Ｋに属
するかぎりもはや相関しない。
【００３３】比較的大きなデータ量の伝送を必要とする
機能テストの際にデータ伝送レートを使用可能なメモリ
の端子数で制限しないようにするために、通常は機能テ
ストを行う自己テストユニットを当該のメモリの存在す
る集積回路そのものに設ける。この種の実現形態を“ビ
ルトインセルフテスト”ＢＩＳＴと称する。
【００３４】図４〜図７には本発明のメモリの実施例が
示されている。実施例ではそれぞれ１つずつのアドレシ
ングユニット２が設けられており、これはテストすべき
メモリセルＭＣのアドレシングに用いられる。各アドレ
シングユニット２にはカウンタ１１〜１８が接続されて
いる。これらのカウンタはそれぞれ制御入力側Ｌ１〜Ｌ
４を有しており、制御入力側はそれぞれアドレシングユ
ニット２の出力側Ａ１〜Ａ４に接続されている。さらに
各カウンタ１１〜１８はステータス信号ＳＴを有してお
り、この信号はアドレシングユニット２へ戻される。テ
ストすべきメモリセルＭＣのアドレスＲＡＤＲ、ＣＡＤ
Ｒの各アドレス部分は各カウンタ１１〜１８の出力側で
取り出される。
【００３５】アドレシングユニット２はさらに自己テス
トユニット３に接続されており、このユニットはアドレ
シング過程を制御するための制御端子Ｓ０〜Ｓ４を有し
ている。制御端子Ｓ０で例えば図３のａ〜ｄのアドレシ
ングシーケンスを制御する信号が印加される。アドレシ
ングユニット２はそれぞれ複数の調整可能な駆動モード
で駆動可能であり、これらの駆動モードはテストされる
メモリセルＭＣのアドレシングシーケンスによって異な
る。制御端子Ｓ１にはホールド信号が印加され、この信
号は各カウンタに対して所定の値を保持しなければなら
ないことを示す。制御端子Ｓ２を介して各カウンタがカ
ウントアップのシーケンスで計数するか、またはカウン
トダウンのシーケンスで計数するかが調整される。制御
端子Ｓ３、Ｓ４はセット信号用の端子とリセット信号用
の端子である。制御端子Ｓ１〜Ｓ４に印加される各信号
はアドレシングユニット２によって制御され、アドレシ
ングユニット２の各出力側Ａ１〜Ａ４へ送出される。
【００３６】アドレシングユニット２によりさらにカウ
ンタ１１〜１８が駆動される。これにより１つの列グル
ープＣおよび行グループＲの交差領域ＫのメモリセルＭ
Ｃが順次にアドレシングされ、続いて別の列グループＣ
または行グループＲのメモリセルＭＣがアドレシングさ
れる。
【００３７】図４では、集積メモリは行アドレスの第１
のアドレス部分ＲＡＤＲ１を形成する第１のカウンタ１
１と、行アドレスの第２のアドレス部分ＲＡＤＲ２を形
成する第２のカウンタ１２と、列アドレスの第１のアド
レス部分ＣＡＤＲ１を形成する第３のカウンタ１３と、
列アドレスの第２のアドレス部分ＣＡＤＲ２を形成する
第４のカウンタ１４とを有している。
【００３８】図３のｃ、ｄのアドレシングモードが排除
される場合、図４の装置は図５の装置のように簡単化さ
れる。ここでは行アドレスカウンタ１１、１２が共通の
行アドレスカウンタ１７にまとめられている。行アドレ
スカウンタ１７ではそれぞれ行アドレスの第１のアドレ
ス部分ＲＡＤＲ１および第２のアドレス部分ＲＡＤＲ２
が取り出される。
【００３９】図３のａ、ｂのアドレシングモードが排除
される場合、図４の装置は図６の装置のように簡単化さ
れる。ここでは列アドレスカウンタ１３、１４が共通の
列アドレスカウンタ１８にまとめられている。列アドレ
スカウンタ１８ではそれぞれ列アドレスの第１のアドレ
ス部分ＣＡＤＲ１および第２のアドレス部分ＣＡＤＲ２
が取り出される。
【００４０】図７の装置によれば、集積メモリは行アド
レスおよび列アドレスの第１のアドレス部分ＲＡＤＲ
１、ＣＡＤＲ１を形成する第１のカウンタ１５と、行ア
ドレスおよび列アドレスの第２のアドレスＲＡＤＲ２、
ＣＡＤＲ２を形成する第２のカウンタ１６とを有する。
カウンタ１５、１６はいわゆるグローバルアドレスカウ
ンタ１５およびローカルアドレスカウンタ１６であり、
これらのカウンタでそれぞれの行アドレスおよび列アド
レスが取り出される。
【００４１】本発明の前述のメモリセルの機能テスト方
法は前述の本発明の集積メモリまたは図示の実施例の集
積メモリについて行われる。アドレシングユニット２の
制御入力側は例えば集積メモリのマイクロコントローラ
に接続されており、このマイクロコントローラにより、
機能テストが例えば外部から制御されて行われる。他の
実施例として、アドレシングユニット２の制御入力側を
集積メモリの自己テストユニット３に接続する手法も上
述した通りである。また本発明の方法によりテストされ
るメモリセルを直接に例えばマイクロコントローラから
アドレシングしてテストすることもできる。この手法で
は機能テストを実行する際のアドレシングシーケンスを
制御するアドレシングユニット２は必要ない。
【図面の簡単な説明】
【図１】集積メモリのマトリクス状のメモリセルフィー
ルドの概略図である。
【図２】列線路および行線路のグループを有するメモリ
セルフィールドの別の概略図である。
【図３】本発明の方法の実施例によるアドレシングシー
ケンスを概略的に示した図である。
【図４】本発明のメモリの実施例を示す図である。
【図５】本発明のメモリの別の実施例を示す図である。
【図６】本発明のメモリの別の実施例を示す図である。
【図７】本発明のメモリの別の実施例を示す図である。
【符号の説明】
１ メモリセルフィールド ２ アドレシングユニット ３ 自己テストユニット １１〜１８ カウンタ ＭＣ メモリセル ＷＬ ワード線 ＢＬ ビット線 Ｒ 行線路グループ Ｃ 列線路グループ Ｋ 交差領域 ＲＡＤＲ 行アドレス ＣＡＤＲ 列アドレス Ｆ エラー位置
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 2G132 AA08 AB01 AK07 AK29 5L106 DD23 DD24 DD25 EE02

Claims (14)

    【特許請求の範囲】
  1. 【請求項１】 アドレシング可能なメモリセル（ＭＣ）
    がマトリクス状のメモリセルフィールド（１）として列
    線路（ＢＬ）および行線路（ＷＬ）に沿って配置されて
    おり、 メモリセル（ＭＣ）は列線路（Ｃ）および行線路（Ｒ）
    のグループを成すようにまとめられており、それぞれ列
    アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）に
    よってアドレシング可能であり、 メモリセルの列アドレス（ＣＡＤＲ）および行アドレス
    （ＲＡＤＲ）はそれぞれ第１のアドレス部分（ＣＲＡＤ
    Ｒ１、ＲＡＤＲ１）を有しており、該第１のアドレス部
    分によって列線路（Ｃ）および行線路（Ｒ）にアドレシ
    ング可能である、集積メモリのメモリセルの機能をテス
    トする方法において、 １つの列線路（Ｃ）グループおよび１つの行線路（Ｒ）
    グループの交差領域（Ｋ）のメモリセル（ＭＣ）につい
    て順次にエラーがないかをテストし、 続いて別の列線路グループ（Ｃ）または別の行線路グル
    ープ（Ｒ）のメモリセル（ＭＣ）についてもテストし、 エラーを有すると識別されたメモリセルのそれぞれの第
    １のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ１）を比較
    し、 エラーを有するメモリセルのそれぞれ第１のアドレス部
    分（ＣＡＤＲ１、ＲＡＤＲ１）が一致する場合には、エ
    ラーを有する少なくとも１つのメモリセルのアドレスを
    機能テストの結果として評価のために更に処理し、エラ
    ーを有する他のメモリセルのアドレスには更なる処理を
    行わない、ことを特徴とする集積メモリのメモリセルの
    機能をテストする方法。
  2. 【請求項２】 交差領域（Ｋ）内部でメモリセル（Ｍ
    Ｃ）を順次に列線路（ＢＬ）または行線路（ＷＬ）に沿
    って検査する、請求項１記載の方法。
  3. 【請求項３】 メモリセルの列アドレス（ＣＡＤＲ）お
    よび行アドレス（ＲＡＤＲ）はそれぞれ第２のアドレス
    部分（ＣＡＤＲ２、ＲＡＤＲ２）を有しており、該第２
    のアドレス部分によりそれぞれのグループ（Ｃ、Ｒ）内
    部のメモリセル（ＭＣ）をアドレシング可能である、請
    求項１または２記載の方法。
  4. 【請求項４】 交差領域（Ｋ）内のメモリセル（ＭＣ）
    をテストするために、まず列アドレスの第２のアドレス
    部分（ＣＡＤＲ２）をインクリメントし、関連する行線
    路のテストが完全に終了した後、行アドレスの第２のア
    ドレス部分（ＲＡＤＲ２）をインクリメントし、次に検
    査すべきグループを検出するために列アドレスの第１の
    アドレス部分（ＣＡＤＲ１）をインクリメントする、請
    求項３記載の方法。
  5. 【請求項５】 交差領域（Ｋ）内のメモリセル（ＭＣ）
    をテストするために、まず列アドレスの第２のアドレス
    部分（ＣＡＤＲ２）をインクリメントし、関連する行線
    路のテストが完全に終了した後、行アドレスの第２のア
    ドレス部分（ＲＡＤＲ２）をインクリメントし、次に検
    査すべきグループを検出するために行アドレスの第１の
    アドレス部分（ＲＡＤＲ１）をインクリメントする、請
    求項３記載の方法。
  6. 【請求項６】 交差領域（Ｋ）内のメモリセル（ＭＣ）
    をテストするために、まず行アドレスの第２のアドレス
    部分（ＲＡＤＲ２）をインクリメントし、関連する列線
    路のテストが完全に終了した後、列アドレスの第２のア
    ドレス部分（ＣＡＤＲ２）をインクリメントし、次に検
    査すべきグループを検出するために列アドレスの第１の
    アドレス部分（ＣＡＤＲ１）をインクリメントする、請
    求項３記載の方法。
  7. 【請求項７】 交差領域（Ｋ）内のメモリセル（ＭＣ）
    をテストするために、まず行アドレスの第２のアドレス
    部分（ＲＡＤＲ２）をインクリメントし、関連する列線
    路のテストが完全に終了した後、列アドレスの第２のア
    ドレス部分（ＣＡＤＲ２）をインクリメントし、次に検
    査すべきグループを求めるために行アドレスの第１のア
    ドレス部分（ＲＡＤＲ１）をインクリメントする、請求
    項３記載の方法。
  8. 【請求項８】 メモリセル（ＭＣ）をそれぞれメモリセ
    ルグループを成すようにまとめ、該メモリセルグループ
    について順次にエラーがないかテストする、請求項１か
    ら７までのいずれか１項記載の方法。
  9. 【請求項９】 メモリセルの機能およびエラーを検出す
    るためにメモリセルテストにかけられる集積メモリにお
    いて、 アドレシング可能なメモリセル（ＭＣ）がマトリクス状
    のメモリセルフィールド（１）として列線路（ＢＬ）お
    よび行線路（ＷＬ）に沿って配置されており、 メモリセル（ＭＣ）は列線路（Ｃ）および行線路（Ｒ）
    のグループを成すようにまとめられており、それぞれ列
    アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）に
    よってアドレシング可能であり、 列アドレス（ＣＡＤＲ）および行アドレス（ＲＡＤＲ）
    はそれぞれ第１のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ
    １）および第２のアドレス部分（ＣＡＤＲ２、ＲＡＤＲ
    ２）を有しており、前記第１のアドレス部分により列線
    路グループ（Ｃ）および行線路グループ（Ｒ）にアドレ
    シング可能であり、前記第２のアドレス部分によりそれ
    ぞれのグループ（Ｃ、Ｒ）内部のメモリセル（ＭＣ）に
    アドレシング可能であり、 第１のアドレス部分（ＣＡＤＲ１、ＲＡＤＲ１）を形成
    するカウンタ（１１、１３）と第２のアドレス部分（Ｃ
    ＡＤＲ２、ＲＡＤＲ２）を形成する別のカウンタ（１
    ２、１４）とがそれぞれ制御入力側（Ｌ１；Ｌ４）を有
    しており、かつアドレシングユニット（２）の出力側
    （Ａ１；Ａ４）に接続されており、 テストすべきメモリセルの各アドレス部分（ＣＡＤＲ
    １、ＲＡＤＲ１、ＣＡＤＲ２、ＲＡＤＲ２）は各カウン
    タ（１１、１３、１２、１４）の出力側で取り出し可能
    であり、 アドレシングユニット（２）により、テストすべきメモ
    リセルをアドレシングするカウンタが駆動されて、１つ
    の列線路グループ（Ｃ）および１つの行線路グループ
    （Ｒ）の交差領域（Ｋ）のメモリセルが順次にアドレシ
    ングされ、続いて別の行線路グループ（Ｃ）のメモリセ
    ルまたは別の列線路グループ（Ｒ）のメモリセルがアド
    レシングされる、ことを特徴とする集積メモリ。
  10. 【請求項１０】 集積メモリは行アドレスの第１のアド
    レス部分（ＲＡＤＲ１）を形成する第１のカウンタ（１
    １）と、行アドレスの第２のアドレス部分（ＲＡＤＲ
    ２）を形成する第２のカウンタ（１２）と、列アドレス
    の第１のアドレス部分（ＣＡＤＲ１）を形成する第３の
    カウンタ（１３）と、列アドレスの第２のアドレス部分
    （ＣＡＤＲ２）を形成する第４のカウンタ（１４）とを
    有する、請求項９記載の集積メモリ。
  11. 【請求項１１】 集積メモリは行アドレスおよび列アド
    レスの第１のアドレス部分（ＲＡＤＲ１、ＣＡＤＲ１）
    を形成する第１のカウンタ（１５）と、行アドレスおよ
    び列アドレスの第２のアドレス部分（ＲＡＤＲ２、ＣＡ
    ＤＲ２）を形成する第２のカウンタ（１６）とを有す
    る、請求項９記載の集積メモリ。
  12. 【請求項１２】 カウンタ（１１；１８）はリニアカウ
    ンタ、グレイコードカウンタまたはフィードバック結合
    されたシフトレジスタとして構成されている、請求項９
    から１１までのいずれか１項記載の集積メモリ。
  13. 【請求項１３】 アドレシングユニット（２）はそれぞ
    れ複数の調整可能な駆動モードで駆動可能であり、該駆
    動モードはテストすべきメモリセルのアドレシングシー
    ケンスによって異なる、請求項９から１２までのいずれ
    か１項記載の集積メモリ。
  14. 【請求項１４】 アドレシングユニット（２）はアドレ
    シング過程を制御するための制御入力側を有しており、
    該アドレシングユニット（２）の制御入力側は自己テス
    トユニット（３）に接続されている、請求項９から１３
    までのいずれか１項記載の集積メモリ。
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