JP2002064140A

JP2002064140A - 半導体装置およびその製造方法

Info

Publication number: JP2002064140A
Application number: JP2000250873A
Authority: JP
Inventors: Masayuki Hiroi; 政幸廣井
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 2000-08-22
Filing date: 2000-08-22
Publication date: 2002-02-28

Abstract

(57)【要約】【課題】微細な多層配線において、上下層との接続抵抗
を低減して遅延を抑制し、高いＥＭ耐性を保持しつつ、
パターニングにおける位置ずれが生じても配線材の周囲
に対する拡散の防止が保証される信頼性の高い半導体装
置及びその製造方法の提供。【解決手段】あらかじめ下層の配線材１以外の絶縁膜２
上面にバリア膜９を形成し、その上に全表面を覆うバリ
ア膜４を成膜する。その後、絶縁膜５、バリア膜１０を
順次成膜、加工して溝又は孔を形成し、溝もしくは孔を
被覆するようにバリア膜６を成膜後、異方性エッチング
によって溝もしくは孔の側壁以外のバリア膜６を除去し
て下層との接続口を形成し、配線材７を成膜する。その
後、配線材の余剰部分をＣＭＰで除去し、表面を覆うバ
リア膜８を成膜する。その結果、上下層との電気的接続
部にバリア膜を介さず、電気的接続部を除いた当該配線
層の配線材の周囲が全てバリア膜で覆われることによっ
て配線材の外部への拡散が防止された配線構造をもつ半
導体装置が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の製造
における多層配線構造及びその製造方法に関し、特に、
低抵抗で微細な信頼性の高い銅配線構造及びその製造方
法に関する。

【０００２】

【従来の技術】従来、集積回路の配線にはアルミニウム
（Ａｌ）もしくはＡｌ合金が、配線間および配線層間に
はシリコン酸化膜（ＳｉＯ₂）が広く用いられてきた。
しかし、微細化の進行に伴い、配線における信号伝送の
遅延を抑制低減するにあたり、配線抵抗の低減のために
配線材には銅（Ｃｕ）が、配線間容量の低減のために配
線間および配線層間における絶縁膜には有機物や空孔を
含んだ、シリコン酸化膜より誘電率の低い膜が使用され
るようになってきた。

【０００３】Ｃｕを主成分とする配線においては、シリ
コン（Ｓｉ）やＳｉＯ₂をはじめとする絶縁膜中におけ
るＣｕの拡散がＡｌよりも速いため、トランジスタをは
じめとするシリコンデバイス部への侵入、配線間の絶縁
耐圧劣化等を防いで信頼性を確保するために、Ｃｕの周
囲に拡散を防止するバリア膜を設ける必要がある。現
在、一般に用いられているのは、図１６に示すような、
Ｃｕ部の下面および側面をＣｕの拡散防止（バリア）層
となる導体膜で、上面をＣｕの拡散防止層となる絶縁膜
で覆う構造と製造方法である。以下に、図１６乃至図１
９を用いてその詳細を説明する。図１６乃至図１９は、
従来の多層配線構造の製造方法を示す工程断面図であ
る。

【０００４】まず、図１６（ａ）に示すように、側面を
ここでは導体であるバリア膜３で、上面を絶縁物である
バリア膜４で覆われたＣｕ等の配線材１と絶縁膜２とで
構成される下層配線部が用意される。この部分は、下記
に説明される工程によって形成される上層と同様の構造
である。この上に、絶縁膜５を成膜し（図１６
（ｂ））、リソグラフィーによるパターニングの後、異
方性エッチングによって絶縁膜５の一部を除去し（図１
６（ｃ））、次いで、バリア膜４の一部を除去すること
により、配線溝もしくは配線孔を形成する（図１６
（ｄ））。

【０００５】この全表面に、ここでは導体からなるバリ
ア膜６を成膜後（図１６（ｅ））、Ｃｕを成膜する（図
１６（ｆ））。次に、化学機械研磨（Ｃｈｅｍｉｃａｌ
ＭｅｃｈａｎｉｃａｌＰｏｌｉｓｈｉｎｇ：ＣＭＰ）
によって配線溝もしくは配線孔以外の余剰なＣｕを除去
し（図１６（ｇ））、同様に余剰なバリア膜６を除去後
（図１６（ｈ））、絶縁物であるバリア膜８を成膜する
ことで、下面および側面を導体であるバリア膜６で、上
面を絶縁膜であるバリア膜で８覆われたＣｕ配線構造が
形成される。この導体バリア膜６には、Ｃｕの拡散防止
能力が高いこと、下地となる絶縁物およびＣｕ配線部と
の密着性、プロセス上の熱的安定性等の理由から、比較
的高融点であるチタン（Ｔｉ）、タンタル（Ｔａ）、タ
ングステン（Ｗ）などの金属およびその窒化物、または
それらにＳｉなどを添加した３元系もしくは４元系の窒
化物、もしくはそれらを積層したものが用いられる。

【０００６】この構造においては、下層の配線材１と上
層の配線材７との接合は、必然的に間に抵抗の高い導体
バリア膜６を挟み込む構成となるため、配線抵抗を低く
抑えることが困難となる。また、導体バリア膜６がＣｕ
をブロックするという本質に加えて、高抵抗であること
が手伝って、エレクトロマイグレーション（Ｅｌｅｃｔ
ｒｏ−ｍｉｇｒａｔｉｏｎ：ＥＭ）に対する耐性が低く
なるという問題が生じる。

【０００７】ＥＭは、金属配線に電流が流れるとき、電
子の移動に影響されて配線を構成する金属原子が移動し
てしまう現象であるが、その金属の移動速度は、一般に
電流密度が高いほど、温度が高いほど速い。ここで、上
層の配線材７と下層の配線材１との間に電流が流れると
き、接合部である導体バリア膜６が最も高抵抗である。
また、エッチング時に生ずるテーパーや立体的な配置の
制約のために通常の多層配線構造においては、配線層間
を結ぶ接続孔底部の断面積は同一配線層中における配線
に比べて小さく形成されるので、上記の導体バリア膜６
部分における電流密度は高くなる。したがって、導体バ
リア膜６近傍は、他のＣｕ配線部と比べて高温かつ電流
密度が高く、ＣｕのＥＭが起きやすい。例えば、上層か
ら下層へ電流が流れる場合、導体バリア膜６直下の配線
材１がＥＭによって消失して断線の要因となる。また、
下層から上層に電流が流れる場合は、逆に導体バリア膜
６直上の配線材７がＥＭによって消失することが断線の
要因となる。

【０００８】上記の導体バリア膜を挟み込む構造に起因
する高抵抗と低ＥＭ耐性を低減、解消するためには、上
層と下層のＣｕとの接合部から高抵抗となるバリア膜を
除去し、Ｃｕのみの接合とすればよい。具体的には、バ
リア膜６を成膜後、異方性エッチングによって側面のバ
リア膜のみを残して底面のバリア膜を除去してからＣｕ
を成膜することで実現できる。この場合、バリア膜６を
介しての電気的接合は必要無くなるので、バリア膜は導
体でなくても良い。例えば、特開平１０−９２９２４号
公報には金属であるバリア膜をエッチバックする手法
が、特開平０９−３２６４３３号公報および特開平１１
−１４５１３８号公報には導体と特定しないバリア膜を
エッチバックする手法が提案されている。また、特開平
１１−２３８７９４号公報には、バリア膜形成前に密着
層を形成することで、バリア膜エッチバック後に成膜さ
れるＣｕと下地との密着性を確保して、ＣＭＰにおける
剥がれを抑制する手法が提案されている。

【０００９】以下に、従来のバリア膜エッチバックによ
るＣｕ配線構造の形成方法について、図１７を用いて説
明する。図１７（ａ）において、側面をここでは導体と
限らないバリア膜３で、上面を絶縁物であるバリア膜４
で覆われたＣｕ等の配線材１と絶縁膜２とで構成される
下層配線部が用意される。図１６と同様に、この部分は
下記に説明される工程によって形成される上層と同様の
構造である。上述した図１６（ａ）〜（ｄ）と同様の工
程によって、絶縁膜５に配線溝もしくは配線孔を形成す
る（図１７（ｂ）〜（ｄ）参照）。この全表面に、ここ
では導体と限らないバリア膜６を成膜し（図１７
（ｅ））、異方性エッチングによってエッチバックする
ことにより、配線溝もしくは配線孔の側面以外、すなわ
ち配線溝もしくは配線孔の底面と最表面に存在するバリ
ア膜６を除去する（図１７（ｆ））。この後、全面にＣ
ｕを成膜し（図１７（ｇ））、ＣＭＰによって配線溝も
しくは配線孔以外の余剰なＣｕを除去後（図１７
（ｈ））、絶縁物であるバリア膜８を成膜することで、
側面を導体と限らないバリア膜６で、上面を絶縁膜であ
るバリア膜８で覆われ、かつ上層−下層の接合にバリア
膜を介さないＣｕ配線構造が形成される（図１７
（ｉ））。

【００１０】

【発明が解決しようとする課題】これらの従来提案され
ているバリア膜をエッチバックする手法は、図１７に示
されるような、下層の配線材１が接続される上層の配線
材７より十分に大きい場合には有効であるが、上層と下
層とを同一の面積、形状で接続するボーダーレス配線を
はじめとする微細な配線構造形成においては、多層配線
のパターン形成における層間の位置ずれが考慮されてお
らず、高い信頼性を確保することが困難であった。

【００１１】以下に、この位置ずれの影響について図１
８を用いて説明する。図１８は、図１６と同様の、バリ
ア膜６のエッチバックを用いずに配線材７の下面および
側面をＣｕの拡散防止（バリア）層となる導体膜で覆う
手法において、上層と下層の位置ずれが生じた場合の配
線構造を示したものである。なお、下層の配線材１と全
く接しない、もしくは下層の目的とする配線部以外の隣
接する配線部に接触する、といった極端な位置ずれは本
質的な不良となるため、ここでは対象としない。図１８
（ｉ）は、パターニングの形状と位置を除き、図１６と
全て同じ工程を経て得られる最終的な構造である。

【００１２】上層の配線材７は、上面を絶縁膜のバリア
膜８で、下面および側面を導体であるバリア膜６で覆わ
れている。すなわち、この構造においてＣｕは全面をバ
リア膜で覆われており、位置ずれによってもＣｕ配線部
から外部へのＣｕ拡散の影響は抑制されることが保証さ
れている。この位置ずれに関する保証が、現在この手法
が広く用いられている大きな要因である。しかし、図１
９に示されるように、図１７と同様の工程において位置
ずれが生じた場合の最終的に得られる構造（図１９
（ｉ））では上層Ｃｕの下面の一部にバリア膜で覆われ
ない領域ができる。したがって、配線材７からＣｕ拡散
の抑制が保証されず、高い信頼性を得るための障害とな
っていた。

【００１３】さらに、従来は配線の幅に比べてバリア膜
の厚さが相対的に小さかったため、Ｃｕおよびバリア膜
を埋め込むべき配線溝の幅は配線間隔の半分として形成
し、バリア膜の厚さは薄い程よいという以外の指標は無
かった。しかし、より微細で集積度の高いデバイスを作
製するためには、配線材とバリア膜と絶縁膜で構成され
る配線間隔をより狭くしていく必要があるが、配線間隔
によらずバリア膜はＣｕの拡散を防止するに足る厚さが
必要である。したがって、配線間隔の低減に伴って配線
間隔に占めるバリア膜の厚さの割合が増大するため、バ
リア膜の厚さを考慮に入れた配線構造の設計が必要とな
っている。

【００１４】本発明は、上記問題点に鑑みてなされたも
のであって、その主たる目的は、多層配線間の接続抵抗
を低く保ち、ＥＭに対する高い耐性を持ちつつ、異層間
のパターニングにおける位置ずれが生じても配線部から
外部への配線材の拡散を抑制することができる多層配線
構造の半導体装置及びその製造方法を提供することにあ
る。

【００１５】

【課題を解決するための手段】上記目的を達成するた
め、本発明は、半導体素子が形成された基板上に、絶縁
体膜を堆積した後、前記絶縁体膜に溝又は孔を形成し、
前記溝又は孔の内部に配線材となる導体を充填して配線
層を形成する工程を繰り返し、前記配線層を積層する半
導体装置の製造方法において、所定の配線層下層に形成
される配線層の前記導体を除く前記絶縁体膜上面に、配
線材の拡散を防止する第１のバリア膜を形成する工程を
具備するものである。

【００１６】また、本発明は、半導体素子が形成された
基板上に、絶縁体膜を堆積した後、前記絶縁体膜に溝又
は孔を形成し、前記溝又は孔の内部に配線材となる導体
を充填して配線層を形成する工程を繰り返し、前記配線
層を積層する半導体装置の製造方法において、所定の配
線層の前記絶縁体膜上面に、配線材の拡散を防止する第
２のバリア膜を形成する工程を具備するものである。

【００１７】本発明においては、前記所定の配線層の前
記絶縁体膜に形成した前記溝又は孔に前記導体を充填す
る工程の前に、配線材の拡散を防止する第３のバリア膜
を前記溝又は孔を被覆するように成膜する工程と、異方
性エッチングによって前記絶縁体膜上面及び前記溝又は
孔の底面の前記第３のバリア膜を除去し、前記溝又は孔
の側壁のみに前記第３のバリア膜を配設する工程とを具
備する構成とすることができる。

【００１８】また、本発明においては、前記所定の配線
層の前記絶縁体膜成膜前に、前記基板全面に配線材の拡
散を防止する第４のバリア膜を成膜する工程と、該第４
のバリア膜の一部を除去して下層の配線層の前記導体を
露出させる工程とを具備する構成とすることもできる。

【００１９】また、本発明においては、前記所定の配線
層の前記導体充填後、前記基板全面に配線材の拡散を防
止する第５のバリア膜を成膜する工程と、該第５のバリ
ア膜の一部を除去して上層の配線層の導体と電気的に接
合される導体を充填すべき開口部を形成する工程とを具
備する構成とすることもできる。

【００２０】また、本発明は、半導体素子が形成された
基板上に、絶縁体膜中の溝又は孔に配線材となる導体が
充填されてなる配線層が積層された半導体装置におい
て、所定の配線層の上層又は下層の配線層の導体部分と
電気的に接合する部分を除く前記導体の上面、下面及び
側面のいずれもがバリア膜で覆われ、かつ、前記所定の
配線層の前記絶縁膜の上面及び下面にバリア膜が配置さ
れているものである。

【００２１】このように、本発明は、配線材の成膜時に
おいては、パターニングにおける位置ずれが生じても、
上層の配線溝もしくは配線孔の底部は、下層の配線とそ
の側壁となるバリア膜、およびあらかじめ配線部以外の
上面に形成しておいたバリア膜とで構成されため、上層
−下層配線間の接合にバリア膜を挟むこと無く、かつ配
線の周囲は全てバリア膜で覆われた構造を形成できる。
すなわち、配線材のみによる低抵抗で高ＥＭ耐性を持
ち、かつ外部への配線材拡散の抑制を保証した信頼性の
高い配線構造が実現できる。

【００２２】

【発明の実施の形態】本発明に係る半導体装置の製造方
法は、その好ましい一実施の形態において、上層の配線
層を形成する前に、下層の配線部以外の上面に、配線材
の拡散を抑制するバリア膜を形成しておく。この上に絶
縁膜を成膜、加工して配線溝もしくは配線孔を形成し、
全表面にバリア膜を成膜後異方性エッチングによってエ
ッチバックしてから、配線材を成膜する。その後、上層
の配線材の余剰部分をＣＭＰで除去し、上層配線上部を
覆うバリア膜を成膜するものであり、以下に図１乃至図
１１を参照して説明する。図１乃至図９は、本発明の一
実施の形態に係る半導体装置の製造方法を模式的に示す
工程断面図である。また、図１０は、本実施の形態にお
ける配線構造断面の模式図であり、図１１は、本実施の
形態における配線構造断面の拡大断面図である。

【００２３】図１（ａ）において、側面がバリア膜３で
覆われたＣｕ等の配線材１と、上面をバリア膜９で覆わ
れた絶縁膜２と、それらの上部を覆うバリア膜４とで構
成される下層配線部が用意される。図１６に示す目ずれ
がない場合の従来例及び図１８に示す目ずれがある場合
の従来例と同様に、この部分は下記に説明される工程に
よって形成される上層と同様の構造である。

【００２４】この上に絶縁膜５を成膜し（図１
（ｂ））、さらにバリア膜１０を成膜する（図１
（ｃ））。次に、リソグラフィーによるパターニングの
後、異方性エッチングによってバリア膜１０の一部を除
去し（図１（ｄ））、さらに絶縁膜５の一部を除去する
（図１（ｅ））。次いで、バリア膜４の一部を除去する
ことで配線溝もしくは配線孔を形成する（図１
（ｆ））。この全表面にバリア膜６を成膜後（図１
（ｇ））、異方性エッチングによってエッチバックする
ことにより、配線溝もしくは配線孔の側面以外、すなわ
ち配線溝もしくは配線孔の底面と最表面に存在するバリ
ア膜６を除去する（図１（ｈ））。この後、全面にＣｕ
を成膜し（図１（ｉ））、ＣＭＰによって配線溝もしく
は配線孔以外の余剰なＣｕを除去後（図１（ｊ））、絶
縁物であるバリア膜８を成膜することにより、側面がバ
リア膜６で、上面が絶縁膜であるバリア膜８で覆われ、
下面がバリア膜を介さない接合部とバリア膜９で覆われ
た部分とで構成されるＣｕ配線構造が形成される（図１
（ｋ））。

【００２５】なお、下層の配線材１の上層の絶縁膜５に
対する拡散が問題とならない場合、例えば、下層の配線
材１がＷなどの比較的拡散しにくい高融点金属であるプ
ラグ部分などの場合には、下層の配線材１の上層への拡
散を防止するバリア膜４は必ずしも必要でない。この場
合に、バリア膜４が無くとも上層の配線材７の下層への
拡散はバリア膜９によって防止されることは図から明ら
かである。

【００２６】ここで、上記の下層配線を覆うバリア膜４
のエッチングを、配線側部を被覆するバリア膜６のエッ
チバック後に行ってもよい。その方法について、図２を
参照して説明する。図２（ａ）〜（ｅ）において、図１
（ａ）〜（ｅ）と同様の工程を経た後、まず、バリア膜
６を成膜し（図２（ｆ））、エッチバックしてから（図
２（ｇ））、バリア膜４をエッチングする（図２
（ｈ））。この後、図１（ｉ）〜（ｋ）と同様の工程に
よって、図１（ｋ）とほぼ同様の構造を得ることができ
る（図２（ｋ））。この場合、上層の配線材７側面の下
方が一部バリア膜６ではなくバリア膜４によって被覆さ
れる。

【００２７】この方法では、バリア膜６のエッチバック
前にバリア膜４をエッチングする手法に比べ、上層の配
線材７の成膜直前まで下層の配線材１を露出させずにす
むため、下層の配線材１表面の汚染や酸化などの影響を
受け難く、各プロセス間における許容時間などの自由度
が大きい。しかし、バリア膜４のエッチング時には最表
層のバリア膜１０もエッチング条件にさらされるため、
バリア膜１０とバリア膜４のエッチングにおける選択比
と膜厚に関する考慮が必要である。

【００２８】なお、バリア膜４のエッチングにおいてバ
リア膜１０がエッチングされる厚さが無視できない場合
には、バリア膜１０はＣｕの拡散を防止するに必要な膜
厚に加えて、バリア膜４のエッチング時に消失する厚さ
を見込んで成膜する必要がある。一方で、上述のバリア
膜６のエッチバック前にバリア膜４をエッチングする手
法においては、バリア膜１０および絶縁膜５、もしくは
その両者をエッチングするために用いたマスク（図示せ
ず）を最表層に残存させたままバリア膜４をエッチング
することができ、バリア膜１０の必要部分の損傷を抑え
て接続部を形成しやすいというメリットがある。

【００２９】また、エッチバックする対象であるバリア
膜に関して、エッチバック時の異方性が成膜時の被覆性
よりも高い場合には、上層の配線下面をカバーするバリ
ア膜と下層の側面をカバーするバリア膜を同一として工
程を単純化することができる。この方法について、図３
を参照して説明する。図３（ａ）において、配線材１と
絶縁膜２と、および両者の間と絶縁膜２の上部を覆うバ
リア膜３、さらにそれらの上部を覆うバリア膜４とで構
成される下層配線部が用意される。図１及び図２と同様
に、この部分は下記に説明される工程によって形成され
る上層と同様の構造である。

【００３０】この上に絶縁膜５を成膜し（図３
（ｂ））、リソグラフィーによるパターニングの後、異
方性エッチングによって絶縁膜５の一部を除去し（図３
（ｃ））、次いでバリア膜４の一部を除去することで配
線溝もしくは配線孔を形成する（図３（ｄ））。この
後、全表面にバリア膜６を成膜し（図３（ｅ））、異方
性エッチングによってエッチバックすることにより、配
線溝もしくは配線孔の側面以外、すなわち配線溝もしく
は配線孔の底面と最表面に存在するバリア膜６を除去す
る（図３（ｆ））。

【００３１】ここで、バリア膜６の成膜時における被覆
性がエッチバック時の異方性より高い場合には、エッチ
バック時に最表層のバリア膜６が消失してしまうため、
既に説明した図１と同様にバリア膜６の成膜前に、更に
上層に形成される配線層の下面をカバーすべきバリア膜
をあらかじめ成膜しておく必要がある。しかし、バリア
膜６に関して、成膜における（最表層の膜厚）／（接続
部底面の膜厚）の比が、エッチバック時の（最表層のエ
ッチング速度）／（接続部底面のエッチング膜厚）とい
う条件が満たされれば、エッチバックによって接続部底
面のバリア膜６を除去しつつ、絶縁膜５の上面にバリア
膜６を残存させることが可能である（図３では、最表層
にバリア膜６が残存している場合を示している）。

【００３２】このような構造が達成された後は、全面に
Ｃｕを成膜し（図３（ｇ））、ＣＭＰによって配線溝も
しくは配線孔以外の余剰なＣｕを除去後（図３
（ｈ））、絶縁物であるバリア膜８を成膜することで、
上面が絶縁膜であるバリア膜８で、側面がバリア膜６で
覆われ、かつ下面がバリア膜を介さない接合部とバリア
膜３で覆われた部分とで構成されるＣｕ配線構造が形成
される（図３（ｉ））。

【００３３】以上の記載は、下層の配線層上に埋め込み
と研磨によって単層の上層配線を形成する、いわゆるシ
ングルダマシン（ＳｉｎｇｌｅＤａｍａｓｃｅｎｅ）
と呼ばれる手法に適用した場合について説明したが、上
層の配線層および下層と接続する配線孔層を形成した
後、両者に配線材を埋め込んで研磨を行う、デュアルダ
マシン（ＤｕａｌＤａｍａｓｃｅｎｅ）法に関して本発
明を適用することもできる。以下に図面を参照して詳細
に説明する。

【００３４】図４は、図１と同様の手法をデュアルダマ
シンに適用したものである。図４（ａ）において、側面
がバリア膜３で覆われたＣｕ等の配線材１と、上面をバ
リア膜９で覆われた絶縁膜２と、それらの上部を覆うバ
リア膜４とで構成される下層配線部が用意される。その
上に、上層配線と下層配線を接続する接続孔層となる部
分の絶縁膜５を成膜し（図４（ｂ））、さらに上層の配
線底部を被覆することになるバリア膜１１を成膜する
（図４（ｃ））。その上に上層配線層となる絶縁膜１２
を成膜した後（図４（ｄ））、バリア膜１０を成膜する
（図４（ｅ））。

【００３５】次に、リソグラフィーによるパターニング
と異方性エッチングによって、バリア膜１０と絶縁膜１
２、およびバリア膜１１と絶縁膜５の一部を除去して上
層配線溝と上層−下層間を接続する接続孔を形成し（図
４（ｆ））、さらに下層Ｃｕ配線上面を覆うバリア膜４
の接続孔露出部分を除去する（図４（ｇ））。この全表
面にバリア膜６を成膜後（図４（ｈ））、異方性エッチ
ングによってエッチバックすることにより、配線溝と配
線孔の側面以外、すなわち配線溝と配線孔の底面とおよ
び最表面に存在するバリア膜６を除去する（図４
（ｉ））。

【００３６】この後、全面にＣｕ等の配線材７を成膜し
（図４（ｊ））、ＣＭＰによって配線溝もしくは配線孔
以外の余剰なＣｕを除去後（図４（ｋ））、絶縁物であ
るバリア膜８を成膜することで、接続部にバリア膜を介
さず、かつ周囲をすべてバリア膜で覆われたＣｕ配線構
造が形成される（図４（ｌ））。ここで、リソグラフィ
ーにおけるパターニングの位置ずれによって、接続孔の
底面が下層の配線材１の外側に形成された場合でも、接
続孔底面はバリア膜９によって保護されるため、Ｃｕに
関するバリア性が保証される。

【００３７】また、図５は、図２と同様の手法をデュア
ルダマシンに適用したものである。図４の場合と同じ
く、図４（ａ）〜（ｆ）と同様の工程の後（図５（ａ）
〜（ｆ））、まずバリア膜６を成膜し（図５（ｇ））、
エッチバックしてから（図５（ｈ））、バリア膜４をエ
ッチングする（図５（ｉ））。この後、図４（ｊ）〜
（ｌ）と同様の工程によって、図４（ｌ）とほぼ同様の
構造を得ることができる（図５（ｌ））。

【００３８】この方法によれば、図１に対する図２の関
係と同様に、上層の配線材７側面の下方が一部バリア膜
６ではなくバリア膜４によって被覆される。また、バリ
ア膜６のエッチバック前にバリア膜４をエッチングする
手法に比べ、上層の配線材７の成膜直前まで下層の配線
材１を露出させずにすむため、下層の配線材１表面の汚
染や酸化などの影響を受け難く、各プロセス間における
許容時間などの自由度を大きくすることができる。しか
し、バリア膜４のエッチング時には最表層のバリア膜１
０に加えて、バリア膜１１もエッチング条件にさらされ
るため、バリア膜１０およびバリア膜１１と、バリア膜
４とのエッチングにおける選択比と膜厚に関する考慮が
必要である。バリア膜４のエッチングにおいてバリア膜
１０およびバリア膜１１がエッチングされる厚さが無視
できない場合には、バリア膜１０およびバリア膜１１は
Ｃｕの拡散を防止するに必要な膜厚に加えて、バリア膜
４のエッチング時に消失する厚さを見込んで成膜する必
要がある。

【００３９】ここで、本実施の形態においては、上層が
形成される、すなわちバリア膜４もしくはバリア膜８が
成膜される前に、絶縁膜２もしくは絶縁膜１２の配線部
分以外の上面にバリア膜９もしくはバリア膜１０が存在
することと、Ｃｕ成膜前に配線部分の底面にバリア膜１
１が、配線溝および接続孔側面にバリア膜６が存在する
ことが重要であり、配線溝と接続孔の形成の加工におけ
る工程手順は必ずしも特定する必要はない。例えば、図
４（ｅ）から図４（ｇ）に至るまでのリソグラフィーと
エッチングにおいても、配線溝の形成と接続孔の形成の
順序は必ずしも特定する必要はなく、またバリア膜１０
の上層にレジストやレジスト以外の他の膜を積層してパ
ターン形成に用いることも可能である。

【００４０】例えば、図６は、図４に示される工程にお
いて、位置ずれ時に上層の配線材７下面のバリア性を保
証するバリア膜に引き続き、エッチングのマスクもしく
はＣＭＰ前のＣｕとの密着層となる部分を連続的に成膜
し、上層形成前にＣＭＰで除去する場合の例を示したも
のである。図４（ａ）〜（ｅ）と同様の工程の後（図６
（ａ）〜（ｅ））、ダミー膜１３を全面に成膜し（図６
（ｆ））、リソグラフィーによるパターニングと異方性
エッチングによって、ダミー膜１３とバリア膜１０と絶
縁膜１２、およびバリア膜１１と絶縁膜５の一部を除去
して上層配線溝と上層−下層間を接続する接続孔を形成
し、さらに下層Ｃｕ配線上面を覆うバリア膜４の接続孔
露出部分を除去する（図６（ｇ））。

【００４１】この全表面にバリア膜６を成膜後（図６
（ｈ））、異方性エッチングによってエッチバックする
ことにより、配線溝と配線孔の側面以外、すなわち配線
溝と配線孔の底面とおよび最表面に存在するバリア膜６
を除去する（図６（ｉ））。この後は全面にＣｕ等の配
線材７を成膜し（図６（ｊ））、ＣＭＰによって配線溝
もしくは配線孔以外の余剰なＣｕを除去後（図６
（ｋ））、さらにＣＭＰを行うことによって残存するダ
ミー膜１３を除去する（図６（ｌ））。その上に絶縁物
であるバリア膜８を成膜することで、図４（ｌ）と同様
の構造が形成される（図６（ｍ））。

【００４２】また、図７、図８は、ダミー膜１３とバリ
ア膜１０をマスクとして、図６（ｅ）〜（ｇ）における
配線溝と接続孔を形成する過程として、配線溝と接続孔
のリソグラフィー順序を変えた場合の例を示したもので
ある。図７は、接続孔の露光を先に行った場合の一例で
ある。図６（ｅ）の構造が用意された後（図７
（ａ））、レジスト１４を塗布し（図７（ｂ））、露
光、現像によって配線溝のパターンをレジスト１４に形
成する（図７（ｃ））。その後、異方性エッチングによ
ってダミー膜１３に配線溝パターンを形成し（図７
（ｄ））、レジスト１３を剥離、除去する（図７
（ｅ））。

【００４３】同様にして、レジスト１５を塗布（図７
（ｆ））、露光、現像によって接続孔のパターンをレジ
スト１５に形成する（図７（ｇ））。その後、異方性エ
ッチングによってバリア膜１０、絶縁膜１２、バリア膜
１１、絶縁膜５の一部を除去して接続孔を形成するとと
もにレジスト１５を除去する（図７（ｈ））。さらに、
あらかじめ配線溝パターンが転写されたダミー膜１３を
マスクとして、バリア膜１０および絶縁膜１２に異方性
エッチングを施すことで、図６（ｇ）の構造を得る（図
７（ｉ）、（ｊ））。

【００４４】一方、図８は、配線溝の露光を先に行った
場合の一例である。上記と同様に、図６（ｅ）の構造が
用意された後（図８（ａ））、レジスト１４を塗布し
（図８（ｂ））、露光、現像によって接続孔のパターン
をレジスト１４に形成する（図８（ｃ））。その後、異
方性エッチングによってダミー膜１３に配線溝パターン
を形成し（図８（ｄ））、レジスト１３を剥離、除去す
る（図８（ｅ））。同様にして、レジスト１５を塗布
（図８（ｆ））、露光、現像によって配線溝のパターン
をレジスト１５に形成した後（図８（ｇ））、既に接続
孔パターンが転写されたバリア膜１０をマスクとして、
バリア膜１０、絶縁膜１２、バリア膜１１、絶縁膜５に
異方性エッチングを施し、接続孔を形成するとともにレ
ジスト１５を除去する（図８（ｈ）、（ｉ））。さらに
あらかじめ配線溝パターンが転写されたダミー膜１３を
マスクとして、バリア膜１０および絶縁膜１２に異方性
エッチングを施すことで、図６（ｇ）の構造を得る（図
８（ｊ））。

【００４５】このような構成を取った場合、リソグラフ
ィー中に最表面に現れるのは、バリア膜１０およびダミ
ー膜１３のみであり、絶縁膜１２、絶縁膜５は表面に現
れない。したがって、例えば絶縁膜１２、絶縁膜５がレ
ジストに近い有機物を含有するような組成である場合で
も、絶縁膜１２、絶縁膜５を損傷すること無くレジスト
の剥離等の作業を行うことができる。また、ダミー膜１
３が、配線溝形成後のバリア膜４のエッチング等におい
て、Ｃｕ成膜前に消失してしまう場合には、図６（ｋ）
〜（ｌ）に至るＣＭＰによるダミー膜１３の除去が必要
ないのは明らかである。

【００４６】なお、マスクとなるダミー膜１３を複数層
使用することで、必ずしもバリア膜を直接マスクに使用
しなくても、上記のように絶縁膜１２や絶縁膜５をリソ
グラフィー時に表面に露出せずに同様の加工を実現でき
ることは明らかである。また、必ずしもバリア膜上にダ
ミー膜１３を成膜する構成を取る必要も無く、ダミー膜
１３上にバリア膜１０を形成してもよい。この場合、上
層形成前に最表面にバリア膜を残存させるため、バリア
膜１０およびダミー膜１３はＣＭＰによって除去しな
い。

【００４７】当然ながら、絶縁膜１２や絶縁膜５がリソ
グラフィーにおいて損傷されにくい場合には上記のよう
な構成を取る必要はなく、例えば、図９に示すような、
リソグラフィーとエッチングを順次行うことで配線溝と
接続孔を形成することができる。図９（ａ）において図
６（ｅ）の構造が用意された後、レジスト１４を塗布し
（図９（ｂ））、露光、現像によって配線溝のパターン
をレジスト１４に形成する（図９（ｃ））。その後、異
方性エッチングによってバリア膜１０と絶縁膜１２の一
部を除去して配線溝パターンを形成し、レジスト１４を
剥離、除去する（図９（ｄ））。同様にして、レジスト
１５を塗布後、露光、現像によって接続孔のパターンを
レジスト１５に形成した後（図９（ｅ））、バリア膜１
１、絶縁膜５、バリア膜４に異方性エッチングを施し、
接続孔を形成するとともにレジスト１５を除去すること
で、図６（ｇ）の構造を得る（図９（ｆ））。図示しな
いが、配線溝と接続孔の加工順序が逆の場合でも同様の
加工ができることは明らかである。

【００４８】ここで、上述したように、配線溝もしくは
接続孔の側面を覆うバリア膜は、下層との接続部底面を
エッチバックによって除去するため、導体である必要は
なく絶縁体でも良いが、遅延をできるだけ低減するため
には、これらの材質と厚さを考慮して、これらを成膜す
べき配線溝の幅を設計、加工することが重要である。

【００４９】従来、リソグラフィーとエッチングによっ
て加工される配線溝の幅は、配線間隔の半分という値が
用いられてきた。これは、配線溝および配線材の幅に比
べて、バリア膜が無視できるほどの薄さであったためで
ある。しかしながら、配線が微細で密になるにしたがっ
て配線間隔は減少するのに対し、バリア膜の厚さは後工
程における熱処理やデバイス動作時の電界の効果を考慮
した上で、そのバリア性が保証される厚さが必要であ
り、その厚さは配線間隔によらない。

【００５０】したがって、配線間隔の低減に伴ってバリ
ア膜の厚さが無視できなくなるため、バリア膜の厚さを
考慮した、より正確な設計と加工が必要である。上下層
間に関しては、配線材の埋め込みが難しくなることを除
けば、必ずしも横方向の配線間隔にしたがって間隔を狭
める必要が無く、したがって最も問題となるのは横方向
の配線間隔に対する配線溝の設計、加工の最適化であ
る。本発明においては、配線溝の側面を覆うべきバリア
膜は、必ずしも導体である必要が無いが、このバリア膜
が導体である場合と絶縁体である場合とでは、バリア膜
成膜前にリソグラフィーとエッチングによって形成して
おく配線溝幅の最適値が異なる。

【００５１】図１０は、本発明における配線構造断面の
模式図である。この図では、上記の配線溝もしくは接続
孔の側面を覆うバリア膜を、便宜的に絶縁体と導体の積
層とした構造として示してある。配線間隔をｐ、配線材
Ｍ０の幅、比抵抗をそれぞれＷ_M0、ρ_M0、導体バリア膜
ＢＭの厚さ、比抵抗をそれぞれをＷ_BM、ρ_BM、層間絶縁
膜Ｉ０の幅、膜厚、誘電率をそれぞれＷ_I0、Ｈ_I0、
Ｋ_I0、側面の絶縁体バリア膜Ｉ１の厚さ、誘電率をそれ
ぞれＷ_BI、Ｋ_BI1、層間絶縁膜上面の絶縁体バリア膜Ｉ
２の厚さ、誘電率をそれぞれＨ_BI、Ｋ_BI2とする。

【００５２】導体配線部分の単位長さあたりの抵抗Ｒ
は、Ｍ０およびＢＭの抵抗Ｒ_M0、Ｒ_BMを用いると、のように表わされる。この右辺は上記のパラメータを用
いて、すなわち、と表わされる。一方で、隣接する配線間の容量Ｃは、Ｉ
０、Ｉ１、Ｉ２、の容量Ｃ_I0、Ｃ_BI1、Ｃ_BI2を用いて、と表わされる。この右辺は上記のパラメータを用いて、すなわち、と表わされる。ここで、とおくと、式６は、すなわち、と変形できる。式７におけるＫ_I02は、Ｉ１以外の部
分、すなわちＩ０とＩ２で構成される部分の平均誘電率
と捉えることができる。

【００５３】配線における遅延時間ｔは、上記の抵抗Ｒ
と容量Ｃの積に比例するため、その逆数１／ｔは、すなわち、に比例する。ここで、横方向の長さに関する、という関係を用いて、上式をＷ_I0について解いて整理す
ると、となる。したがって、バリア膜の厚さが規定されたと
き、遅延を最小にする、すなわち式１３を最大とするＷ
_I0は、であり、このとき式１３は、となる。

【００５４】いま、エッチバックするバリア膜が導体の
み、すなわちＢＭのみでＩ１が存在しないとした場合
に、遅延を最小にするＷ_I0は、である。このとき、Ｗ_M0は、となり、ＢＭ成膜前にリソグラフィーとエッチングで用
意される溝の幅Ｗ_Tは、となる。したがって、遅延を抑制するためにはこの寸法
でＢＭ成膜前の溝を加工することが望ましい。しかしな
がら、マスク作製や露光などの条件によって、厳密にこ
の寸法に加工することが困難である場合が多いため、適
正な加工が行われているかどうかを簡便に判断する基準
が必要である。ここで、比抵抗は正の値であり、かつ配
線材とバリア膜の比抵抗はその材質の使用目的から明ら
かにρ_M0＜ρ_BMであるので、という関係が成立し、これを用いると、Ｗ_Tの最適値に
関して、が成立する。したがって、すなわちＷ_Tは配線間隔の半
分より大きく、かつ側面片側分のバリア膜厚と配線間隔
の半分を加えた値よりも小さいことが望ましい。

【００５５】一方、エッチバックするバリア膜が絶縁体
のみ、すなわちＩ１のみでＢＭが存在しないとした場合
に、遅延を最小にするＷ_I0は、である。このとき、Ｗ_M0は、となり、Ｉ１成膜前にリソグラフィーとエッチングで用
意される溝の幅Ｗ_Tは、となる。したがって、遅延を抑制するためにはこの寸法
でＢＭ成膜前の溝を加工することが望ましい。また、上
記の導体バリア膜を用いた場合と同様に、適正な加工が
行われているかどうかを簡便に判断する基準を考えると
以下のようになる。まず、誘電率は正の値であり、かつ
Ｋ_I02＜Ｋ_BI1である。なぜなら、Ｋ_I02＜Ｋ_BI1が成立し
ない場合にはＩ０およびＩ２の代わりにＩ１で配線間の
全てを構成したほうが全体の誘電率を下げることができ
ることになってしまうからである。したがって、という関係が成立し、これを用いると、Ｗ_Tの最適値に
関して、が成立する。したがって、すなわちＷ_Tは配線間隔の半
分に側面片側分のバリア膜厚を加えた値より大きく、か
つ配線間隔の半分に側面両側分のバリア膜厚を加えた値
よりも小さいことが望ましい。

【００５６】同様にして、バリア膜が導体と絶縁体の積
層である場合には、式１４の最適値となるＷ_Tは式１９
と式２４から、で表わされる範囲にあることが分かる。

【００５７】また、バリア膜の選択も遅延を抑制する上
で重要である。バリア膜の種類によって、必要な膜厚は
異なるが、当然ながら、導体バリア膜を用いる場合に
は、バリア性が保証される膜厚Ｗ_BMが一定ならば比抵抗
ρ_BMができるだけ低いことが望ましく、絶縁体バリア膜
を用いる場合には、バリア性が保証される膜厚Ｗ_BIが一
定ならば誘電率Ｋ_BIができるだけ低いことが望ましい。
導体と絶縁体とを比較する場合にも同様に、式１５中の
導体バリア膜、絶縁体バリア膜のそれぞれに関する項で
ある、を比較基準として適性を判断できる。例えば、配線材を
Ｃｕ、層間絶縁膜をＳｉＯ₂とした場合を考える。導体
バリア膜をＴａＮとした場合は、ρ_M0／ρ_BMは、ほぼ
０．０１という値になるので、式２７の値はほぼＷ_BMと
なる。一方で、絶縁体バリア膜をＳｉＮとした場合に
は、Ｋ_I0＞２Ｋ_BI1であり、これにＫ_I02＞ＫＩ０という
前提を考慮すると、Ｋ_I02／Ｋ_BI1＞０．５であるので、
式２８の値は２Ｗ_BIより大きい。したがって、同一の遅
延を達成する際にＳｉＮに許容される膜厚は、ＴａＮの
許容される膜厚の倍以上であることになる。もし、使用
するＴａＮとＳｉＮのバリア性が保証されるＷ_BM、Ｗ_BI
がほぼ同じであれば、ＴａＮを使用せず、ＳｉＮを使用
したほうが遅延を低減できることになる。

【００５８】この側面を覆うべきバリア膜に関しても、
総体としてのバリア性が保証されれば必ずしもその材質
を全てバリア性の高い材料で構成する必要はなく、例え
ばバリア性の高い絶縁体とバリア性の低い絶縁体、バリ
ア性の高い絶縁体と密着性は高いがバリア性の低い導
体、といったような複数の膜で構成することもできる。
その場合の配線溝幅の見積もりなどは、ＢＭに関する部
分を導体の平均値、ＢＩに関する部分を絶縁体の平均値
を用いて上記の検討を行えば良い。

【００５９】上記の検討は、配線溝の側壁が底面に対し
てほぼ垂直であることを前提としていたが、配線溝の断
面形状を上面が下面より広くすることで、遅延を低減す
ることも可能である。上記の検討においては、配線溝側
方に存在するＩ１以外の絶縁膜Ｉ２およびＩ０に関し
て、その平均的なＫ_I02を用いていたが、Ｋ_BI2＞ＫＩ０
であることから、Ｉ２部分をＩ０部分より小さくする構
造の方が、総体的な遅延が低減できる。このとき配線溝
の上面開口部の幅Ｗ_Ttopと下面底部の幅Ｗ_Tbotto _mとＷ_T
その関係は、となる。

【００６０】また、配線材であるＣｕのＣＭＰ時におけ
る過剰研磨、もしくはその後の配線上面を覆うバリア膜
成膜前に溶液処理等でＣｕを若干エッチングすることに
よって、誘電率の高いバリア膜Ｉ１部分の寄与を減らす
ことで、同一配線層内における隣接配線間容量を低減
し、遅延を削減することができる。図１１は、単一の配
線についての例を示したものである。Ｉ２に対応するバ
リア膜９上のＣｕを除去できた時点でＣＭＰを止め、そ
のまま上面をカバーするバリア膜４、絶縁膜５を堆積し
た場合には、図１１（ａ）に示されるように、Ｉ２に対
応するバリア膜９が隣接する配線間に存在する。しか
し、Ｃｕ配線部を過剰なＣＭＰもしくはエッチングなど
によって窪ませてから、上面をカバーするバリア膜４、
絶縁膜５を堆積することで、図１１（ｂ）のようにバリ
ア膜４の隣接配線間に存在率を低減、削除することがで
きる。ただし、この場合には配線材の厚さの減少分を見
込んで、配線溝を深めに形成しておく必要がある。

【００６１】その構成から明らかなように、本発明の実
施の形態はその全てにおいて、配線部側面を覆うべきバ
リア膜６およびバリア膜３は、上層−下層間の接続に直
接寄与する必要が無いため、導体である必要はなく絶縁
体でも良い。材料としては、ＣＭＰや熱処理を含めた加
工や使用時における界面付近のＥＭ耐性等の信頼性を高
めるうえで、絶縁膜５との密着性および配線材となるＣ
ｕとの密着性の両者がよいことが望ましい。また、当該
部分のバリア性が保証される限り、必ずしも単一の膜で
ある必要はなく、異なる材質の複数の膜を積層したもの
を使用できる。例えば窒化チタンとシリコン窒化膜とい
ったように、導体と絶縁体を組み合わせることも可能で
ある。

【００６２】配線上面を覆うべきバリア膜８およびバリ
ア膜４と配線下面を覆うバリア膜１１、接続部下面の位
置ずれ時のバリア性を保証すべきバリア膜９とバリア膜
１０のそれぞれは、基板表面の全面に成膜して接続部分
以外を除去しないという形の最も簡便なパターニングを
行う場合には、隣接する配線間の電気的結合を遮断する
ために絶縁体である必要がある。Ｃｕと接する部分のバ
リア性が保証される絶縁物であれば、必ずしも単一の膜
である必要はなく、異なる材質の複数の膜を積層したも
のを使用できる。

【００６３】また、上記の配線部側面を覆うバリア膜、
および接続部の下面の位置ずれ時のバリア性を保証すべ
く下層配線部以外の上面を覆うバリア膜は、良好な電気
的接続を得るために上層の配線材を成膜する前に下層の
配線材上面の清浄化を行う際に、絶縁膜を保護する役割
も併せ持つ。上層電気的接続部の導体成膜前には、一般
にＡｒイオン等を用いて下層のＣｕ上面を僅かにエッチ
ングすることによって、成膜前に生じた銅酸化物や付着
した汚染物を除去し、清浄なＣｕ表面を保持するために
真空中を搬送して上層の接続部導体を成膜する。

【００６４】ここで、低誘電率が要求される層間絶縁
膜、特に有機系の組成の高いものは一般に上記のような
Ａｒイオン照射に対する耐性が低く、容易に変質してし
まうために上部に成膜された膜との密着性低下による剥
がれ等の故障要因となる。したがって、これらのバリア
膜はＡｒイオン照射やエッチング後の洗浄に対して変質
しないことが望ましい。一般にバリア膜として使用され
ているＴｉＮ等の導体やＳｉＮ、ＳｉＣ等の絶縁体は、
低誘電率層間絶縁膜に比べてこれらの清浄化工程におけ
る耐性が高く、有用である。なお、本発明のような構成
と異なる、図１６、図１８に示されるようなバリアメタ
ルをエッチバックせずにそのままＣｕを成膜する従来の
手法においては、バリアメタル成膜前の低誘電率膜が配
線溝等の上面に露出した状態でに上記の清浄化を行う必
要が有るため、清浄化工程に対する耐性が低い低誘電率
絶縁膜の使用が困難である。

【００６５】

【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の具体的な材料構成を含めた
実施例について図面を用いて説明する。

【００６６】［実施例１］まず、本発明の第１の実施例
に係る半導体装置の製造方法について、図１２及び図１
３を参照して説明する。図１２及び図１３は、第１の実
施例に係る半導体装置の製造方法を模式的に示す工程断
面図であり、作図の都合上、分図したものである。図１
２（ａ）に示すように、素子を形成した半導体基板上
に、ＳｉＯ₂膜１６、ＳｉＯＮ膜１７を順次成膜し、リ
ソグラフィーと異方性エッチングによって半導体素子と
の接合部となる接続孔を開口して、表面全面にＴｉＮ膜
１８、Ｗ膜１９を成膜した後、接続孔以外の余剰なＷ膜
１９およびＴｉＮ膜１８をＣＭＰによって除去すること
によって、半導体素子と上部多層配線とを接続するＷプ
ラグ層を形成する。

【００６７】その上に、米国ＤｏｗＣｈｅｍｉｃａｌ
社のＳｉｌｋ＆ｒｅｇ膜２０を塗布法によって成膜した
後、プラズマＣＶＤ法によってＳｉＮ膜２１を成膜し、
リソグラフィーと異方性エッチングによって第１の配線
層の配線溝を形成する（図１２（ｂ））。Ｓｉｌｋ＆ｒ
ｅｇ膜２０のような有機物を多量に含有する膜は、通常
有機物であるレジストの剥離における耐性が低いが、こ
のリソグラフィー時にＳｉｌｋ＆ｒｅｇ膜２０は表面に
現れない。すなわち、ＳｉＮ膜２１上でレジストの塗
布、現像が行われるため、例えば基板上の半導体素子と
の位置ずれが激しい場合に一旦レジストを剥離してから
再度のリソグラフィーを行うことができる。また、Ｓｉ
ＯＮ膜１７は、異方性エッチングにおける配線溝底面で
のエッチストッパの役割を持つ。

【００６８】次に、真空装置内でＡｒイオンによって表
面を僅かにエッチングすることによって、Ｗプラグ１９
表面の清浄化を行い、真空を保ったまま、Ｔａ／ＴａＮ
という構成のバリアメタル膜２２、Ｃｕ膜をスパッタ法
によって配線溝を被覆する形で表面全面に成膜する。こ
のスパッタ法によって成膜したＣｕを電極にして、電解
めっき法によって配線溝を埋め込むように、表面全面に
Ｃｕを成膜する。この後にＣＭＰによって配線溝内以外
の余剰なＣｕおよびバリアメタル膜２２を除去し、第１
配線層を形成する（図１２（ｃ））。このとき、ＳｉＮ
膜２１はＣＭＰにおけるストッパとして機能する。

【００６９】次に、全表面にプラズマＣＶＤ法によって
ＳｉＣ膜２４を成膜する（図１２（ｄ））。ＳｉＣ膜２
４は、第１配線層のＣｕ２３の上面を被覆する役割を持
つ。

【００７０】次に、Ｓｉｌｋ＆ｒｅｇ膜２５、ＳｉＣ膜
２６、Ｓｉｌｋ＆ｒｅｇ膜２７、ＳｉＮ膜２８、ＴｉＮ
膜２９を順次、Ｓｉｌｋ＆ｒｅｇ膜は塗布法によって、
ＳｉＣ膜、ＳｉＮ膜はプラズマＣＶＤ法によって、Ｔｉ
Ｎ膜はスパッタ法によってそれぞれ成膜する（図１２
（ｅ））。

【００７１】次に、リソグラフィーと異方性エッチング
によってＴｉＮ膜２９を第２配線層の配線溝のパターン
に加工する（図１２（ｆ））。このＴｉＮ膜２９の異方
性エッチングにおいて、ＳｉＮ膜２８はエッチストッパ
として機能する。例えば、ＨＢｒとＣｌ₂系を用いるこ
とによって、ＳｉＮがエッチングされにくい条件でＴｉ
Ｎをエッチングすることが可能である。

【００７２】次に、リソグラフィーによってレジスト３
０を第１−２配線層間の接続孔のパターンに加工する
（図１２（ｇ））。このリソグラフィーにおいても表面
はＳｉＮ膜２８またはＴｉＮ膜２９で覆われているた
め、Ｓｉｌｋ＆ｒｅｇ膜は損傷を受けない。

【００７３】次に、異方性エッチングによって、ＳｉＮ
２８膜、Ｓｉｌｋ＆ｒｅｇ膜２７、ＳｉＣ膜２６、Ｓｉ
ｌｋ＆ｒｅｇ膜２５の一部を順次除去して、第１−２配
線層間の接続孔の主部を形成する（図１２（ｈ））。こ
の異方性エッチングにおいては、最上層のＴｉＮ膜２９
がエッチングされにくい条件で行われる。例えばフルオ
ロカーボン系のガスを用いることで、ＴｉＮがエッチン
グされにくい、Ｓｉ組成比の高い膜のエッチングが可能
である。ＳｉＣ膜２６のエッチングが十分終了し、かつ
Ｓｉｌｋ＆ｒｅｇ膜２５のエッチングが終了する以前に
ＳｉＣ膜がエッチングされにくい条件を用いることによ
って、ＳｉＣ膜２４をエッチングストッパとして用いる
ことができる。Ｓｉｌｋ＆ｒｅｇ膜のような低誘電率膜
は、例えばＨ₂系のガスを用いたエッチング速度が非常
に大きいため、比較的容易にバリア膜との選択比を得る
ことができる。ここで、Ｓｉｌｋ＆ｒｅｇ膜２５は完全
に底部までエッチングされなくて良い。後に行う第２配
線層配線溝の形成におけるＳｉｌｋ＆ｒｅｇ膜２７のエ
ッチングにおいても、同時にエッチング条件にさらされ
るからである。なお、レジスト３０の膜厚は、Ｓｉｌｋ
＆ｒｅｇ膜２７、Ｓｉｌｋ＆ｒｅｇ膜２５のエッチング
中に消失するように設定される。Ｓｉｌｋ＆ｒｅｇ膜の
エッチングされやすい条件においては、有機物であるレ
ジストは比較的エッチングされやすい。ＳｉＮ膜２８が
レジスト３０のパターンを引き継いだ後は、ＳｉＮ膜が
エッチングされにくい条件を用いることによって、レジ
スト３０が消失後もＳｉＮ膜２８がマスクとなって異方
性エッチングを進行できる。

【００７４】次に、ＴｉＮ膜２９をマスクとして、Ｓｉ
Ｎ膜２８を第２配線層の配線溝のパターンに加工し、継
続してＴｉＮ膜２９とＳｉＮ膜２８の両者をマスクとし
てＳｉｌｋ＆ｒｅｇ膜２７をエッチングして、第２配線
層の配線溝を形成する。（図１２（ｉ））このエッチン
グにおいて、ＳｉＣ膜２６はエッチングストッパとして
機能する。同時に、第１−２配線層間の接続孔となるＳ
ｉｌｋ＆ｒｅｇ膜２５のエッチングは、この工程におい
て十分終了させる。この場合ＳｉＣ膜２４がエッチスト
ッパとして機能する。

【００７５】次に、ＴｉＮからなるバリア膜３１を、第
２配線層の配線溝および第１−２層間接続孔の内面を被
覆するように成膜した後、異方性エッチングによって第
２配線層の配線溝および第１−２層間接続孔の側壁部に
ＴｉＮバリア膜３１を残存させつつ、第１−２層間接続
孔底面のＴｉＮバリア膜３１を除去する（図１２
（ｊ））。

【００７６】次に、第１−２層間接続孔の底面のＳｉＣ
膜２４を異方性エッチングによって除去して、第１配線
層の上部接続面を露出させる（図１３（ｋ））。このと
き、ＳｉＮ膜２１はストッパとして機能する。

【００７７】次に、真空装置内でＡｒイオンによって表
面を僅かにエッチングすることによって、第１配線層の
Ｃｕ配線２３における第２配線層への接続部表面の清浄
化を行い、真空を保ったまま、第２配線層の配線溝およ
び第１−２層間接続孔の内面を被覆するように、スパッ
タ法によってＣｕを成膜する。この後、電解めっき法に
よって第２配線層の配線溝および第１−２層間接続孔を
埋め込むようにＣｕ３２を成膜し、第２配線層の配線溝
および第１−２層間接続孔の内部以外の余剰なＣｕおよ
びＴｉＮ膜２９をＣＭＰによって除去する（図１３
（ｌ））。このＣＭＰにおいて、ＳｉＮ膜２８はストッ
パとして機能する。

【００７８】次に、表面にプラズマＣＶＤ法によってＳ
ｉＣ膜３３を成膜する（図１３（ｍ））。ＳｉＣ膜３３
は、第２配線層のＣｕ部３２の上面を被覆する役割を持
つ。

【００７９】以下、図１２（ｅ）〜図１３（ｌ）までと
同様の工程を繰り返すことによって、第２配線層と接続
する第３配線層を形成する（図１３（ｎ））。さらに同
様の工程を繰り返すことで、より上層の配線層を形成で
きる。

【００８０】［実施例２］次に、本発明の第２の実施例
に係る半導体装置の製造方法について、図１４及び図１
５を参照して説明する。図１４及び図１５は、第２の実
施例に係る半導体装置の製造方法を模式的に示す工程断
面図であり、作図の都合上、分図したものである。図１
４（ａ）に示すように、素子を形成した半導体基板上
に、ＳｉＯ２膜３４、ＳｉＣ膜３５を順次成膜し、リソ
グラフィーと異方性エッチングによって半導体素子との
接合部となる接続孔を開口して、表面全面にＴｉＮ膜３
６、Ｗ膜３７を成膜した後、接続孔以外の余剰なＷ膜３
７およびＴｉＮ膜３６をＣＭＰによって除去することに
よって、半導体素子と上部多層配線とを接続するＷプラ
グ層を形成する。

【００８１】その上に、プラズマＣＶＤ法によってベン
ゾシクロブテン（Ｂｅｎｚｏｃｙｃｌｏｂｕｔｅｎｅ：
ＢＣＢ）膜３８を成膜した後、プラズマＣＶＤ法によっ
てＳｉＣ膜３９を成膜し、リソグラフィーと異方性エッ
チングによって第１の配線層の配線溝を形成するととも
にＷプラグ３７の上面を露出させる（図１４（ｂ））。
ＢＣＢ膜もＳｉｌｋ＆ｒｅｇ;膜と同様に有機物を多量
に含有するが、このリソグラフィー時にはＳｉＣ膜３５
が上部に有るのでＢＣＢ膜３８は表面に現れず、例えば
基板上の半導体素子との位置ずれが激しい場合に一旦レ
ジストを剥離してから再度のリソグラフィーを行うこと
ができる。ここではＳｉＣ膜３５は、異方性エッチング
における、配線溝底面でのエッチストッパの役割を持
つ。

【００８２】次に、配線溝を被覆する形でＳｉＣ膜４０
を表面全面に成膜し、異方性エッチングによって配線溝
側壁にＳｉＣ膜４０を残存させつつ、Ｗプラグ３７上
の、すなわち配線溝底部のＳｉＣ膜４０を除去する。こ
のエッチングの際には、配線溝底部のＳｉＣ膜４０消失
後はＳｉＣ膜３５が、最表層のＳｉＣ膜４０消失後はＳ
ｉＣ膜３９が、エッチング条件にさらされる。したがっ
て、Ｗプラグ３７の上面が確実に露出されるようにＳｉ
Ｃ膜４０のエッチングはある程度過剰に行う必要がある
が、この過剰分によっても十分残存するように、かつ配
線間容量を低減するためにできるだけ小さい値にＳｉＣ
膜３５およびＳｉＣ膜３９の厚さは設定される必要があ
る。

【００８３】次に、真空装置内でＡｒイオンによって表
面を僅かにエッチングすることによって、Ｗプラグ３７
表面の清浄化を行い、真空を保ったままＣｕ４１を有機
金属化学気相成長法（Ｍｅｔａｌ−ｏｒｇａｎｉｃＣ
ｈｅｍｉｃａｌＶａｐｏｒＤｅｐｏｓｉｔｉｏｎ：Ｍ
ＯＣＶＤ）によって、配線溝を埋め込むように表面全面
に成膜する。この後にＣＭＰによって配線溝内以外の余
剰なＣｕ除去し、第１配線層を形成する（図１４
（ｃ））。このとき、ＳｉＣ膜３９はＣＭＰにおけるス
トッパとして機能する。

【００８４】次に、全表面にプラズマＣＶＤ法によって
ＳｉＣ膜４２を成膜する（図１４（ｄ））。ＳｉＣ膜４
２は、第１配線層のＣｕ部４１の上面を被覆する役割を
持つ。

【００８５】次に、プラズマＣＶＤ法によってＢＣＢ膜
４３、ＳｉＣ膜４４、ＢＣＢ膜４５、ＳｉＣ膜４６、Ｓ
ｉＯ₂膜４７を順次成膜する（図１４（ｅ））。

【００８６】次に、リソグラフィーと異方性エッチング
によってＳｉＯ₂膜４７を第２配線層の配線溝のパター
ンに加工しする（図１４（ｆ））。このＳｉＯ₂膜４７
の異方性エッチングにおいて、ＳｉＣ膜４６はエッチス
トッパとして機能する。また、最表面にはＳｉＣ膜４
６、ＳｉＯ₂膜４７しか露出しないので、レジストの剥
離等の工程においてＢＣＢ膜が損傷されない。

【００８７】次に、リソグラフィーによってレジストを
第１−２配線層間の接続孔のパターンに加工する（図１
４（ｇ））。このリソグラフィーにおいても表面はＳｉ
Ｃ膜４６またはＳｉＯ₂膜４７で覆われているため、Ｂ
ＣＢ膜は損傷を受けない。

【００８８】次に、異方性エッチングによって、ＳｉＣ
膜４６、ＢＣＢ膜４５、ＳｉＣ膜４４、ＢＣＢ膜４３の
一部を順次除去して、第１−２配線層間の接続孔の主部
を形成する（図１４（ｈ））。この異方性エッチングに
おいては、最上層のＳｉＯ₂膜４７がエッチングされに
くい条件で行われる。なお、レジスト４８の膜厚は、Ｓ
ｉＣ膜４４のエッチング終了後、ＢＣＢ膜４３のエッチ
ング中に消失するように設定される。ＳｉＣ４６膜がレ
ジスト４８のパターンを引き継いだ後、ＳｉＣ膜がエッ
チングされにくい条件を用いることで、レジスト４８が
消失後もＳｉＣ膜４６がマスクとなって異方性エッチン
グを進行できる。

【００８９】次に、ＳｉＯ₂膜４７をマスクとして、Ｓ
ｉＣ膜４６を第２配線層の配線溝のパターンに加工す
る。このとき、第１−２配線層間の接続孔底部のＳｉＣ
膜４２も同時にエッチングされ、第１配線層のＣｕ配線
４１の第２配線層へ接続する上面が露出される。この
後、継続してＳｉＯ₂膜４７とＳｉＣ膜４６の両者をマ
スクとしてＢＣＢ膜４７をエッチングして、第２配線層
の配線溝を形成する。（図１４（ｉ））このＢＣＢ膜４
７のエッチングにおいて、ＳｉＣ膜４４はエッチングス
トッパとして機能する。このエッチングにおいて、Ｓｉ
Ｃ膜４６が第２配線層の配線溝のパターンに加工された
後は、ＳｉＯ₂膜４７は減少、消失しても構わない。

【００９０】次に、ＳｉＣ膜４９を、第２配線層の配線
溝および第１−２層間接続孔の内面を被覆するように成
膜した後（図１４（ｊ））、異方性エッチングを施し、
第２配線層の配線溝および第１−２層間接続孔の側壁部
にＳｉＣ膜４９を残存させつつ、第１−２層間接続孔底
面のＳｉＣバリア膜４９を除去する（図１５（ｋ））。

【００９１】次に、第２配線層の配線溝および第１−２
層間接続孔の内面を埋め込むように、ＭＯＣＶＤによっ
てＣｕ５０を成膜し、表面の余剰なＣｕ、および残存す
るＳｉＯ₂膜４７をＣＭＰによって除去する（図１５
（ｌ））。ＣｕのＭＯＣＶＤにおいて、ヘキサフルオロ
アセチルアセトン（Ｈｅｘａｆｌｕｏｒｏａｃｅｔｙｌ
ａｃｅｔｏｎｅ：Ｈｈｆａｃ）および水が添加された原
料を用いた場合には、下地Ｃｕの酸化表面がこれらの添
加剤によって還元されるため、過剰な清浄化を用いずに
良好な電気的接続を得やすい。もちろん、Ａｒイオン照
射や、例えば１９９７ＳｙｍｐｏｓｉｕｍｏｎＶＬ
ＳＩＴｅｃｈｎｏｌｏｇｙＤｉｇｅｓｔｏｆＴｅｃ
ｈｎｉｃａｌＰａｐｅｒｓ５９〜５０頁に記述のよう
な、Ｃｕ表面清浄化を施すことで、より確実により純度
の高いＣｕ同士の接続が可能である。

【００９２】次に、表面にプラズマＣＶＤ法によってＳ
ｉＣ膜５１を成膜する（図１５（ｍ））。ＳｉＣ膜５１
は、第２配線層のＣｕ５０の上面を被覆する役割を持
つ。

【００９３】以下、図１４（ｅ）〜図１５（ｌ）までと
同様の工程を繰り返すことによって、第２配線層と接続
する第３配線層を形成する（図１５（ｎ））。さらに同
様の工程を繰り返すことで、より上層の配線層を形成で
きる。

【００９４】なお、本発明は、上記実施例に限定される
ものではない。例えば配線間を隔てる絶縁膜はＳｉｌｋ
＆ｒｅｇやＢＣＢである必要はなく、空隙を含んだナノ
ガラス等でもよい。誘電率が低く、かつ接すべきバリア
膜との密着性が強固なものが望ましい。なお、本発明に
よれば、配線溝もしくは接続孔における電気的接続を担
う部の導体の埋め込み成膜前に行うＡｒイオン照射など
における耐性は、従来ほど必要としない。また、配線溝
もしくは接続孔の側壁バリア膜としても、導体に関して
はＴｉＮである必要はなくＷやＴａもしくはその窒化物
などでもよい。配線材であるＣｕに対するバリア性が高
く、かつ下地となる絶縁膜もしくはバリア膜との、およ
びＣｕとの密着性が高く、かつ比抵抗の低いものが望ま
しい。同様に、当該部の絶縁体に関してもＳｉＣでなく
てもよく、ＳｉＮやＳｉＣＮ等の材料でも良い。配線材
であるＣｕに対するバリア性が高く、かつ下地となる絶
縁膜もしくはバリア膜との、およびＣｕとの密着性が高
く、かつ誘電率の低いものが望ましい。他のバリア膜に
関しても全く同様であり、実施例の各部位に用いた材料
で無くても良く、配線材であるＣｕに対するバリア性が
高く、かつ下地となる絶縁膜もしくはバリア膜との、お
よびＣｕとの密着性が高く、かつ誘電率の低いものが望
ましい。また、成膜やエッチングの手法も同様に、実施
例に限定されない。例えばＣｕの成膜に関して、ＭＯＣ
ＶＤにめっきを組み合わせる、もしくはスパッタとＭＯ
ＣＶＤとメッキを組み合わせてもよい。他の成膜に関し
ても同様であり、上述のような各部位の膜に必要な特質
を選られるものであれば、スパッタ法や熱ＣＶＤ法、プ
ラズマＣＶＤ法、塗布法等、適宜対象によって使用でき
る。

【００９５】

【発明の効果】以上説明したように、本発明によれば、
多層配線間でのバリア膜を介しない接続によって接続抵
抗を低く保ちつつ、ＥＭに対する高い耐性を保持でき
る。また、異層間のパターニングにおける位置ずれが生
じても、上層配線部下面と接する可能性のある下層配線
以外の部分はあらかじめ下層に用意されたバリア膜で覆
われているので、配線部から外部への配線材の拡散が抑
制されることを保証する配線構造を形成できる。したが
って、信頼性の高い多層配線を形成できるため、高集積
回路となる半導体装置とその製造方法を提供することが
可能である。

【図面の簡単な説明】

【図１】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図２】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図３】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図４】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図５】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図６】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図７】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図８】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図９】本発明の一実施の形態における半導体装置の製
造方法を示す工程断面図である。

【図１０】本発明の一実施の形態における配線接続構造
の模式図である。

【図１１】本発明の一実施の形態における配線構造の拡
大断面図である。

【図１２】本発明の第１の実施例における半導体装置の
製造方法を示す工程断面図である。

【図１３】本発明の第１の実施例における半導体装置の
製造方法を示す工程断面図である。

【図１４】本発明の第２の実施例における半導体装置の
製造方法を示す工程断面図である。

【図１５】本発明の第２の実施例における半導体装置の
製造方法を示す工程断面図である。

【図１６】従来の半導体装置の製造方法を示す工程断面
図である。

【図１７】従来の半導体装置の製造方法を示す工程断面
図である。

【図１８】従来の半導体装置の製造方法を示す工程断面
図である。

【図１９】従来の半導体装置の製造方法を示す工程断面
図である。

【符号の説明】

１配線材２絶縁膜３バリア膜４バリア膜５絶縁膜６バリア膜７配線材８バリア膜９バリア膜１０バリア膜１１バリア膜１２絶縁膜１３ダミー膜１４レジスト１５レジスト１６ＳｉＯ₂ １７ＳｉＯＮ１８ＴｉＮ１９Ｗ２０Ｓｉｌｋ＆ｒｅｇ２１ＳｉＮ２２Ｔａ／ＴａＮ２３Ｃｕ２４ＳｉＣ２５Ｓｉｌｋ＆ｒｅｇ２６ＳｉＣ２７Ｓｉｌｋ＆ｒｅｇ２８ＳｉＮ２９ＴｉＮ３０レジスト３１ＴｉＮ３２Ｃｕ３３ＳｉＣ３４ＳｉＯ₂ ３５ＳｉＣ３６ＴｉＮ３７Ｗ３８ＢＣＢ３９ＳｉＣ４０ＳｉＣ４１Ｃｕ４２ＳｉＣ４３ＢＣＢ４４ＳｉＣ４５ＢＣＢ４６ＳｉＣ４７ＳｉＯ₂ ４８レジスト４９ＳｉＣ５０Ｃｕ５１ＳｉＣＭ０配線材ＢＭ導体バリア膜Ｉ０絶縁膜Ｉ１絶縁体バリア膜Ｉ２絶縁体バリア膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F033 HH11 HH19 HH21 HH32 HH33 HH34 JJ11 JJ19 JJ21 JJ32 JJ33 JJ34 KK01 KK11 KK21 KK32 MM01 MM02 MM10 MM13 NN06 NN07 PP02 PP06 PP11 PP12 PP15 PP26 PP27 PP33 QQ08 QQ09 QQ16 QQ25 QQ27 QQ28 QQ37 QQ48 QQ49 QQ92 QQ98 RR01 RR04 RR05 RR06 RR08 RR21 RR29 SS15 SS21 TT07 TT08 XX05 XX09 XX28

Claims

【特許請求の範囲】

【請求項１】半導体素子が形成された基板上に、絶縁体
膜を堆積した後、前記絶縁体膜に溝又は孔を形成し、前
記溝又は孔の内部に配線材となる導体を充填して配線層
を形成する工程を繰り返し、前記配線層を積層する半導
体装置の製造方法において、所定の配線層下層に形成される配線層の前記導体を除く
前記絶縁体膜上面に、配線材の拡散を防止する第１のバ
リア膜を形成する工程を具備することを特徴とする半導
体装置の製造方法。
【請求項２】半導体素子が形成された基板上に、絶縁体
膜を堆積した後、前記絶縁体膜に溝又は孔を形成し、前
記溝又は孔の内部に配線材となる導体を充填して配線層
を形成する工程を繰り返し、前記配線層を積層する半導
体装置の製造方法において、所定の配線層の前記絶縁体膜上面に、配線材の拡散を防
止する第２のバリア膜を形成する工程を具備することを
特徴とする半導体装置の製造方法。
【請求項３】前記所定の配線層の前記絶縁体膜に形成し
た前記溝又は孔に前記導体を充填する工程の前に、配線
材の拡散を防止する第３のバリア膜を前記溝又は孔を被
覆するように成膜する工程と、異方性エッチングによっ
て前記絶縁体膜上面及び前記溝又は孔の底面の前記第３
のバリア膜を除去し、前記溝又は孔の側壁のみに前記第
３のバリア膜を配設する工程とを具備することを特徴と
する請求項１又は２に記載の半導体装置の製造方法。
【請求項４】前記所定の配線層の前記絶縁体膜成膜前
に、前記基板全面に配線材の拡散を防止する第４のバリ
ア膜を成膜する工程と、該第４のバリア膜の一部を除去
して下層の配線層の前記導体を露出させる工程とを具備
することを特徴とする請求項１乃至３のいずれか一に記
載の半導体装置の製造方法。
【請求項５】前記所定の配線層の前記導体充填後、前記
基板全面に配線材の拡散を防止する第５のバリア膜を成
膜する工程と、該第５のバリア膜の一部を除去して上層
の配線層の導体と電気的に接合される導体を充填すべき
開口部を形成する工程とを具備することを特徴とする請
求項２又は３に記載の半導体装置の製造方法。
【請求項６】前記第３のバリア膜を異方性エッチングに
よって前記絶縁体膜の前記溝又は孔の側壁に配設した後
に、前記溝または孔の底部の前記第４のバリア膜を除去
して下層の配線層の前記導体を露出させる工程を行うこ
とを特徴とする請求項４記載の半導体装置の製造方法。
【請求項７】前記第３のバリア膜形成前に、前記溝また
は孔の底部の前記第４のバリア膜を除去して下層の配線
層の前記導体を露出させる工程を行うことを特徴とする
請求項４記載の半導体装置の製造方法。
【請求項８】前記第５のバリア膜に前記開口部を形成し
た後に、前記絶縁体膜に溝又は孔を形成する工程を行う
ことを特徴とする請求項５記載の半導体装置の製造方
法。
【請求項９】前記第５のバリア膜に前記開口部を形成す
る工程と、前記絶縁体膜に溝もしくは孔を形成する工程
とを、同一のマスクを用いて連続的に行うことを特徴と
する請求項８記載の半導体装置の製造方法。
【請求項１０】前記開口部が形成された前記第５のバリ
ア膜をマスクの一部として、前記絶縁体膜に前記溝又は
孔を形成する工程を行うことを特徴とする請求項８記載
の半導体装置の製造方法。
【請求項１１】前記第５のバリア膜上に第１のダミー膜
を成膜する工程と、該第１のダミー膜の一部を除去して
上層の配線層の導体と電気的に接合される導体を充填す
べき開口部を形成する工程と、前記絶縁体膜に形成され
た前記溝又は孔に前記導体を充填後、該第１のダミー膜
を除去する工程とを具備することを特徴とする請求項
５、８、９及び１０のいずれか一に記載の半導体装置の
製造方法。
【請求項１２】前記第１のダミー膜をマスクの一部とし
て、前記絶縁体膜に前記溝又は孔を形成する工程を行う
ことを特徴とする請求項１１記載の半導体装置の製造方
法。
【請求項１３】前記第５のバリア膜下層に第２のダミー
膜を成膜する工程を具備し、該第２のダミー膜をマスク
の一部として、前記絶縁体膜に前記溝もしくは孔を形成
する工程を行うことを特徴とする請求項５、８、９及び
１０のいずれか一に記載の半導体装置の製造方法。
【請求項１４】前記導体を充填させる部分が、溝と前記
溝の底部に形成された孔とで形成されることを特徴とす
る請求項１乃至１３のいずれか一に記載の半導体装置の
製造方法。
【請求項１５】前記溝及び孔を、所定のバリア膜を挟ん
で形成される複数の絶縁膜層に形成することを特徴とす
る請求項１４記載の半導体装置の製造方法。
【請求項１６】前記第３のバリア膜が導体であることを
特徴とする請求項３乃至１５のいずれか一に記載の半導
体装置の製造方法。
【請求項１７】前記溝の幅を、隣接する溝と溝との間隔
の半分より大きく加工することを特徴とする請求項１６
記載の半導体装置の製造方法。
【請求項１８】前記溝の幅を、隣接する溝と溝との間隔
の半分に前記第３のバリア膜の前記溝側壁片側における
厚さを加えた値より小さく加工することを特徴とする請
求項１６記載の半導体装置の製造方法。
【請求項１９】前記溝の上面の幅を底面より広く、か
つ、上面から底面までの平均幅を、隣接する溝と溝との
間隔の半分より大きく、隣接する溝と溝との間隔の半分
に前記第３のバリア膜の前記溝側壁片側における厚さを
加えた値より小さく形成することを特徴とする請求項１
６記載の半導体装置の製造方法。
【請求項２０】前記第３のバリア膜が絶縁体であること
を特徴とする請求項３乃至１５のいずれか一に記載の半
導体装置の製造方法。
【請求項２１】前記溝の幅を、隣接する溝と溝との間隔
の半分に前記第３のバリア膜の前記溝側壁片側における
厚さを加えた値より大きく加工することを特徴とする請
求項２０記載の半導体装置の製造方法。
【請求項２２】前記溝の幅を、隣接する溝と溝との間隔
の半分に前記第３のバリア膜の前記溝側壁両側における
厚さより小さく加工することを特徴とする請求項２０記
載の半導体装置の製造方法。
【請求項２３】前記溝の上面の幅を底面より広く、か
つ、上面から底面までの平均幅を、隣接する溝と溝との
間隔の半分に前記第３のバリア膜の前記溝側壁片側にお
ける厚さより大きく、隣接する溝と溝との間隔の半分に
前記第３のバリア膜の前記溝側壁両側における厚さより
小さく形成することを特徴とする請求項２０記載の半導
体装置の製造方法。
【請求項２４】前記第３のバリア膜が導体及び絶縁体の
積層膜であることを特徴とする請求項３乃至１５のいず
れか一に記載の半導体装置の製造方法。
【請求項２５】前記溝の幅を、隣接する溝と溝との間隔
の半分に前記第３のバリア膜の前記溝側壁片側における
厚さより大きく加工することを特徴とする請求項２４記
載の半導体装置の製造方法。
【請求項２６】前記溝の幅を、隣接する溝と溝との間隔
の半分に、前記第３のバリア膜の前記溝側壁両側におけ
る前記絶縁体の厚さと前記溝側壁片側における前記導体
の厚さとを加えた値より小さく加工することを特徴とす
る請求項２４記載の半導体装置の製造方法。
【請求項２７】前記溝の上面の幅を底面より広く、か
つ、上面から底面までの平均幅を、隣接する溝と溝との
間隔の半分に前記第３のバリア膜の前記溝側壁片側にお
ける前記絶縁体の厚さを加えた値より大きく、隣接する
溝と溝との間隔の半分に前記第３のバリア膜の前記溝側
壁両側における前記絶縁体の厚さと前記溝側壁片側にお
ける前記導体の厚さとを加えた値より小さく形成するこ
とを特徴とする請求項２４に記載の半導体装置の製造方
法。
【請求項２８】半導体素子が形成された基板上に、絶縁
体膜中の溝又は孔に配線材となる導体が充填されてなる
配線層が積層された半導体装置において、所定の配線層の上層又は下層の配線層の導体部分と電気
的に接合する部分を除く前記導体の上面、下面及び側面
のいずれもがバリア膜で覆われ、かつ、前記所定の配線
層の前記絶縁膜の上面及び下面にバリア膜が配置されて
いることを特徴とする半導体装置。
【請求項２９】前記導体側面を覆う前記バリア膜が導体
で構成されることを特徴とする請求項２８記載の半導体
装置。
【請求項３０】前記配線材の幅が、隣接する溝と溝との
間隔の半分から前記導体の側面両側を覆う前記バリア膜
の厚さを引いた値より大きいことを特徴とする請求項２
９記載の半導体装置。
【請求項３１】前記配線材の幅が、隣接する溝と溝との
間隔の半分から前記導体の側面片側を覆う前記バリア膜
の厚さを引いた値より小さいことを特徴とする請求項２
９記載の半導体装置。
【請求項３２】前記配線材側面を覆うバリア膜が絶縁体
で構成されることを特徴とする請求項２８記載の半導体
装置。
【請求項３３】前記配線材の幅が、隣接する溝と溝との
間隔の半分から前記導体の側面片側を覆う前記バリア膜
の厚さを引いた値より大きいことを特徴とする請求項３
２記載の半導体装置。
【請求項３４】前記配線材の幅が、隣接する溝と溝との
間隔より小さいことを特徴とする請求項３２記載の半導
体装置。
【請求項３５】前記導体の側面を覆う前記バリア膜が導
体及び絶縁体の積層膜で構成されることを特徴とする請
求項２８記載の半導体装置。
【請求項３６】前記配線材の幅が、隣接する溝と溝との
間隔の半分から前記導体の側面片側を覆う前記バリア膜
の前記絶縁体の厚さの２倍と前記導体の厚さを引いた値
より大きいことを特徴とする請求項３５記載の半導体装
置。
【請求項３７】前記配線材の幅が、隣接する溝と溝との
間隔の半分から前記導体の側面片側を覆う前記バリア膜
の前記導体の厚さを引いた値より小さいことを特徴とす
る請求項３５記載の半導体装置。