JP2001320040A - 光電変換装置及びその製造方法 - Google Patents
光電変換装置及びその製造方法Info
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- JP2001320040A JP2001320040A JP2000139127A JP2000139127A JP2001320040A JP 2001320040 A JP2001320040 A JP 2001320040A JP 2000139127 A JP2000139127 A JP 2000139127A JP 2000139127 A JP2000139127 A JP 2000139127A JP 2001320040 A JP2001320040 A JP 2001320040A
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Abstract
(57)【要約】
【課題】 光電変換素子とＴＦＴとを同時に形成する光
電変換装置において、光電変換素子の受光感度を低下さ
せず、且つＴＦＴによる電気信号の転送スピード遅くさ
せなないようにする。 【解決手段】 光信号を電気信号に変換する光電変換素
子と、変換された前記電気信号を読み出すスイッチ素子
とを同じプロセスにより形成した光電変換装置におい
て、前記スイッチ素子に備える半導体層の厚さを、前記
光電変換素子に備える半導体層の厚さよりも薄くする。
電変換装置において、光電変換素子の受光感度を低下さ
せず、且つＴＦＴによる電気信号の転送スピード遅くさ
せなないようにする。 【解決手段】 光信号を電気信号に変換する光電変換素
子と、変換された前記電気信号を読み出すスイッチ素子
とを同じプロセスにより形成した光電変換装置におい
て、前記スイッチ素子に備える半導体層の厚さを、前記
光電変換素子に備える半導体層の厚さよりも薄くする。
Description
【０００１】
【発明の属する技術分野】本発明は、光信号を電気信号
に変換する光電変換素子と、変換された前記電気信号を
読み出すスイッチ素子とを同じ層構成により形成した光
電変換装置及びその製造方法に関する。
に変換する光電変換素子と、変換された前記電気信号を
読み出すスイッチ素子とを同じ層構成により形成した光
電変換装置及びその製造方法に関する。
【０００２】
【従来の技術】近年、水素化アモルファスシリコン（ａ
−Ｓｉ）に代表される半導体材料を用いて、スキャナー
やデジタル複写機、Ｘ線撮像装置などの読み取り素子、
及び前記半導体装置のスイッチＴＦＴを大面積の基板に
１次元もしくは２次元に形成する半導体装置が実用化さ
れている。
−Ｓｉ）に代表される半導体材料を用いて、スキャナー
やデジタル複写機、Ｘ線撮像装置などの読み取り素子、
及び前記半導体装置のスイッチＴＦＴを大面積の基板に
１次元もしくは２次元に形成する半導体装置が実用化さ
れている。
【０００３】特にａ−Ｓｉは大面積基板に均一に、且つ
低温で形成できるため安価なガラス基板などを使用でき
る利点があり、しかも薄膜電界効果トランジスタ（ＴＦ
Ｔ）の半導体材料としてだけではなく、光電変換材料と
しても用いることができるため、光電変換素子とＴＦＴ
とを同時に形成できるという利点もある。
低温で形成できるため安価なガラス基板などを使用でき
る利点があり、しかも薄膜電界効果トランジスタ（ＴＦ
Ｔ）の半導体材料としてだけではなく、光電変換材料と
しても用いることができるため、光電変換素子とＴＦＴ
とを同時に形成できるという利点もある。
【０００４】従来、この種の半導体装置に代表される光
電変換装置は、光電変換素子としてＰＩＮ型フォトダイ
オード、スイッチ素子としてＴＦＴより構成されている
のが一般的であるが、ａ−Ｓｉを用いることにより光電
変換素子とＴＦＴとを同時に形成できることから、光電
変換素子として、ＭＩＳ型フォトダイオードを用いたも
のも実用化されている。
電変換装置は、光電変換素子としてＰＩＮ型フォトダイ
オード、スイッチ素子としてＴＦＴより構成されている
のが一般的であるが、ａ−Ｓｉを用いることにより光電
変換素子とＴＦＴとを同時に形成できることから、光電
変換素子として、ＭＩＳ型フォトダイオードを用いたも
のも実用化されている。
【０００５】図５は、ＴＦＴ７と光電変換素子８とを有
する画素を複数備えた光電変換装置の基本的な等価回路
図である。図５において、各ＴＦＴ７のゲート電極は共
通のゲート配線１に接続されており、ゲート配線１はＴ
ＦＴ７のＯＮ、ＯＦＦを制御するゲートドライバー２に
接続されている。さらに各ＴＦＴ７のソース又はドレイ
ン電極は、共通の信号配線３に接続されており、信号配
線３はアンプＩＣ４に接続されている。
する画素を複数備えた光電変換装置の基本的な等価回路
図である。図５において、各ＴＦＴ７のゲート電極は共
通のゲート配線１に接続されており、ゲート配線１はＴ
ＦＴ７のＯＮ、ＯＦＦを制御するゲートドライバー２に
接続されている。さらに各ＴＦＴ７のソース又はドレイ
ン電極は、共通の信号配線３に接続されており、信号配
線３はアンプＩＣ４に接続されている。
【０００６】また、信号配線３は、ＴＦＴ７及びゲート
配線１のクロス部により信号線容量（Ｃ２）９を形成し
ている。さらに、各光電変換素子８を駆動する駆動配線
５は共通電極ドライバ６に接続されている。
配線１のクロス部により信号線容量（Ｃ２）９を形成し
ている。さらに、各光電変換素子８を駆動する駆動配線
５は共通電極ドライバ６に接続されている。
【０００７】図６は、図５に示すＴＦＴ７と光電変換素
子８とを有する画素の断面図である。図６において、１
０１は絶縁基板、１０２はゲート電極及びゲート配線１
を構成する第１の導電層であり、１０３，１０４，１０
５はそれぞれ層間絶縁層、真性半導体層、オーミックコ
ンタクト層である。また、１０６はＴＦＴ７のソース電
極、ドレイン電極、信号配線３及び駆動配線５を構成す
る第２の導電層である。
子８とを有する画素の断面図である。図６において、１
０１は絶縁基板、１０２はゲート電極及びゲート配線１
を構成する第１の導電層であり、１０３，１０４，１０
５はそれぞれ層間絶縁層、真性半導体層、オーミックコ
ンタクト層である。また、１０６はＴＦＴ７のソース電
極、ドレイン電極、信号配線３及び駆動配線５を構成す
る第２の導電層である。
【０００８】信号配線３は、ＴＦＴ７及びゲート配線１
のクロス部により信号線容量Ｃ２を形成し、光電変換装
置においては信号配線３出力は光電変換素子８の容量Ｃ
１と信号配線３との容量Ｃ２により決定される。すなわ
ち、入射光より光電変換素子８に発生、蓄積した電荷
は、ＴＦＴ７により、容量Ｃ１及び容量Ｃ２に分配さ
れ、信号配線３電位をアンプＩＣ４により読み出すこと
により画像情報としている。
のクロス部により信号線容量Ｃ２を形成し、光電変換装
置においては信号配線３出力は光電変換素子８の容量Ｃ
１と信号配線３との容量Ｃ２により決定される。すなわ
ち、入射光より光電変換素子８に発生、蓄積した電荷
は、ＴＦＴ７により、容量Ｃ１及び容量Ｃ２に分配さ
れ、信号配線３電位をアンプＩＣ４により読み出すこと
により画像情報としている。
【０００９】ここで、図６に示す光電変換装置の製造工
程について説明する。まず、絶縁基板１０１上に、Ｃｒ
膜を、たとえば１０００Åの厚さでスパッターにより成
膜する。 つづいて、たとえばウェットエッチングによ
り、ゲート電極１０２及びゲート配線を形成する。その
後、ＳｉＮ／ａ−Ｓｉ／ａ−Ｓｉ（ｎ+ ）膜を、それぞ
れたとえば３０００Å、６０００Å、７５０Åの厚さに
なるように、ＣＶＤ法により連続成膜して、層間絶縁層
１０３及び真性半導体層（ｉ層）１０４、オーミックコ
ンタクト層１０５を形成する。
程について説明する。まず、絶縁基板１０１上に、Ｃｒ
膜を、たとえば１０００Åの厚さでスパッターにより成
膜する。 つづいて、たとえばウェットエッチングによ
り、ゲート電極１０２及びゲート配線を形成する。その
後、ＳｉＮ／ａ−Ｓｉ／ａ−Ｓｉ（ｎ+ ）膜を、それぞ
れたとえば３０００Å、６０００Å、７５０Åの厚さに
なるように、ＣＶＤ法により連続成膜して、層間絶縁層
１０３及び真性半導体層（ｉ層）１０４、オーミックコ
ンタクト層１０５を形成する。
【００１０】つぎに、たとえばドライエッチングにより
コンタクトホールを形成する。そして、Ａｌ膜をたとえ
ば１μｍの厚さでスパッターにより成膜して、ソース電
極、ドレイン電極及び、信号配線３、Ｖｓ配線１０６を
形成する。引き続き、たとえばドライエッチングによ
り、ＴＦＴチャネル部のｎ+ 層を除去する。その後、図
示しない保護層を積層する。
コンタクトホールを形成する。そして、Ａｌ膜をたとえ
ば１μｍの厚さでスパッターにより成膜して、ソース電
極、ドレイン電極及び、信号配線３、Ｖｓ配線１０６を
形成する。引き続き、たとえばドライエッチングによ
り、ＴＦＴチャネル部のｎ+ 層を除去する。その後、図
示しない保護層を積層する。
【００１１】
【発明が解決しようとする課題】ここで、近年、画素の
微細化が要求されているが、図４に示すような光電変換
装置では、画素を微細化すると、受光感度の低下やＴＦ
Ｔの能力が低減するなどの問題がある。この問題は光電
変換素子の真性半導体層及びＴＦＴの真性半導体層の厚
さを最適化することで解決できる。
微細化が要求されているが、図４に示すような光電変換
装置では、画素を微細化すると、受光感度の低下やＴＦ
Ｔの能力が低減するなどの問題がある。この問題は光電
変換素子の真性半導体層及びＴＦＴの真性半導体層の厚
さを最適化することで解決できる。
【００１２】しかし、従来のようなＴＦＴと光電変換素
子とを同一のレイヤーで光電変換装置を形成すると、図
６に示したＴＦＴを形成する真性半導体層１０４の厚さ
と光電変換素子を形成する真性半導体層１０４の厚さと
が同じとなるため、ＴＦＴと光電変換素子との真性半導
体層１０４の厚さを最適にすることが困難となる。
子とを同一のレイヤーで光電変換装置を形成すると、図
６に示したＴＦＴを形成する真性半導体層１０４の厚さ
と光電変換素子を形成する真性半導体層１０４の厚さと
が同じとなるため、ＴＦＴと光電変換素子との真性半導
体層１０４の厚さを最適にすることが困難となる。
【００１３】ここで、真性半導体層１０４の厚さは、受
光感度を良好なものとするため、光電変換素子にとって
最適なものとされているが、こうすると、ＴＦＴにとっ
ては、厚すぎて、電気信号の転送スピードが遅くなると
いう問題があった。
光感度を良好なものとするため、光電変換素子にとって
最適なものとされているが、こうすると、ＴＦＴにとっ
ては、厚すぎて、電気信号の転送スピードが遅くなると
いう問題があった。
【００１４】そこで、本発明は、光電変換素子とＴＦＴ
とを同時に形成する光電変換装置において、光電変換素
子の受光感度を低下させず、且つＴＦＴによる電気信号
の転送スピード遅くさせなないようにすることを課題と
する。
とを同時に形成する光電変換装置において、光電変換素
子の受光感度を低下させず、且つＴＦＴによる電気信号
の転送スピード遅くさせなないようにすることを課題と
する。
【００１５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は、光信号を電気信号に変換する光電変換素
子と、変換された前記電気信号を読み出すスイッチ素子
とを同じプロセスにより形成した光電変換装置におい
て、前記スイッチ素子に備える半導体層の厚さを、前記
光電変換素子に備える半導体層の厚さよりも薄くする。
に、本発明は、光信号を電気信号に変換する光電変換素
子と、変換された前記電気信号を読み出すスイッチ素子
とを同じプロセスにより形成した光電変換装置におい
て、前記スイッチ素子に備える半導体層の厚さを、前記
光電変換素子に備える半導体層の厚さよりも薄くする。
【００１６】また、本発明は、光信号を電気信号に変換
する光電変換素子と、変換された前記電気信号を読み出
すスイッチ素子とを同じプロセスにより形成した光電変
換装置の製造方法において、半導体層を形成するステッ
プと、形成した前記半導体層のうち、前記スイッチ素子
の半導体層を薄くするステップとを備える。
する光電変換素子と、変換された前記電気信号を読み出
すスイッチ素子とを同じプロセスにより形成した光電変
換装置の製造方法において、半導体層を形成するステッ
プと、形成した前記半導体層のうち、前記スイッチ素子
の半導体層を薄くするステップとを備える。
【００１７】すなわち、本発明は、ＴＦＴの半導体層を
光電変換素子の半導体層よりも薄くする。
光電変換素子の半導体層よりも薄くする。
【００１８】
【発明の実施の形態】以下、図面を参照して、本発明の
実施形態について説明する。
実施形態について説明する。
【００１９】［実施形態１］図１は、本発明の実施形態
１の光電変換装置の製造工程図である。図２は、図１に
示す各層を形成するためのフォトマスクを示す図であ
る。本実施形態では、ＭＩＳ型＋ＴＦＴの光電変換装置
を例に、ＴＦＴの真性半導体層を薄くした後に、Ｈ２プ
ラズマなどによって表面トリートメント処理を行い、そ
の後、オーミックコンタクト層をＣＶＤ法により形成す
る場合を説明する。
１の光電変換装置の製造工程図である。図２は、図１に
示す各層を形成するためのフォトマスクを示す図であ
る。本実施形態では、ＭＩＳ型＋ＴＦＴの光電変換装置
を例に、ＴＦＴの真性半導体層を薄くした後に、Ｈ２プ
ラズマなどによって表面トリートメント処理を行い、そ
の後、オーミックコンタクト層をＣＶＤ法により形成す
る場合を説明する。
【００２０】まず、絶縁基板１０１上に、図２（ａ）に
示すようなフォトマスクによりＣｒ膜を、たとえば１０
００Åの厚さでスパッターにより成膜する。こうして、
絶縁基板１０１上にゲート電極１０２を形成する（図１
（ａ））。
示すようなフォトマスクによりＣｒ膜を、たとえば１０
００Åの厚さでスパッターにより成膜する。こうして、
絶縁基板１０１上にゲート電極１０２を形成する（図１
（ａ））。
【００２１】つづいて、図２（ｂ）に示すようなフォト
マスクによりＳｉＮ／ａ−Ｓｉ膜を、それぞれたとえば
３０００／６０００Åの厚さになるように、ＣＶＤ法に
より成膜して、層間絶縁層１０３及び真性半導体層（ｉ
層）１０４を形成する。そして、たとえばドライエッチ
ングにより真性半導体層（ｉ層）１０４の表面を除去し
て、たとえば３０００Å以下となるように薄くする（図
１（ｂ））。
マスクによりＳｉＮ／ａ−Ｓｉ膜を、それぞれたとえば
３０００／６０００Åの厚さになるように、ＣＶＤ法に
より成膜して、層間絶縁層１０３及び真性半導体層（ｉ
層）１０４を形成する。そして、たとえばドライエッチ
ングにより真性半導体層（ｉ層）１０４の表面を除去し
て、たとえば３０００Å以下となるように薄くする（図
１（ｂ））。
【００２２】つぎに、図２（ｃ）に示すようなフォトマ
スクを用いて、たとえばドライエッチングにより層間絶
縁層１０３、真性半導体層（ｉ層）１０４を素子間分離
する（図１（ｃ））。そして、Ｈ２プラズマ処理など施
し、その後、ＳｉＮをたとえば２０００Åの厚さでＣＶ
Ｄ法により成膜して保護膜１０７を形成する。つづい
て、図２（ｄ）に示すようなフォトマスクを用いて、Ｔ
ＦＴ７となる部分のチャネル部及び光電変換素子８とな
る部分の受光面部分を残すようにパターニングする（図
１（ｄ））。
スクを用いて、たとえばドライエッチングにより層間絶
縁層１０３、真性半導体層（ｉ層）１０４を素子間分離
する（図１（ｃ））。そして、Ｈ２プラズマ処理など施
し、その後、ＳｉＮをたとえば２０００Åの厚さでＣＶ
Ｄ法により成膜して保護膜１０７を形成する。つづい
て、図２（ｄ）に示すようなフォトマスクを用いて、Ｔ
ＦＴ７となる部分のチャネル部及び光電変換素子８とな
る部分の受光面部分を残すようにパターニングする（図
１（ｄ））。
【００２３】つぎに、ａ−Ｓｉ（ｎ+ ）膜を、ＣＶＤ法
により、たとえば７５０Åの厚さで成膜して、オーミッ
クコンタクト層１０５を形成する。そして、図２（ｅ）
に示すようなフォトマスクを用いて、たとえばドライエ
ッチングによりコンタクトホールを形成する（図１
（ｅ））。そして、図２（ｆ）に示すようなフォトマス
クを用いて、Ａｌ膜をたとえば１μｍの厚さでスパッタ
ーにより成膜して、ソース電極、ドレイン電極及び、Ｓ
ｉｇ配線、Ｖｓ配線１０６を形成する（図１（ｆ））。
により、たとえば７５０Åの厚さで成膜して、オーミッ
クコンタクト層１０５を形成する。そして、図２（ｅ）
に示すようなフォトマスクを用いて、たとえばドライエ
ッチングによりコンタクトホールを形成する（図１
（ｅ））。そして、図２（ｆ）に示すようなフォトマス
クを用いて、Ａｌ膜をたとえば１μｍの厚さでスパッタ
ーにより成膜して、ソース電極、ドレイン電極及び、Ｓ
ｉｇ配線、Ｖｓ配線１０６を形成する（図１（ｆ））。
【００２４】引き続き、図２（ｇ）に示すようなフォト
マスクを用いて、たとえばドライエッチングにより、Ｔ
ＦＴチャネル部を形成することを目的として光電変換部
以外のｎ+ 層（オーミックコンタクト層１０５）を除去
する。その後、図示しない保護層を形成する。こうし
て、ＴＦＴ７と光電変換素子８及び信号線容量部９との
各真性半導体層１０４の厚さを最適にする。
マスクを用いて、たとえばドライエッチングにより、Ｔ
ＦＴチャネル部を形成することを目的として光電変換部
以外のｎ+ 層（オーミックコンタクト層１０５）を除去
する。その後、図示しない保護層を形成する。こうし
て、ＴＦＴ７と光電変換素子８及び信号線容量部９との
各真性半導体層１０４の厚さを最適にする。
【００２５】［実施形態２］図３は、本発明の実施形態
２の光電変換装置の製造工程図である。図４は、図３に
示す各層を形成するためのフォトマスクを示す図であ
る。本実施形態では、ＭＩＳ型＋ＴＦＴ７の光電変換装
置を例に、ＴＦＴ７の真性半導体層１０４を薄くした後
に、ＰＨ3プラズマなどによるドーピングを行い、表面
のトリートメント処理とオーミックコンタクト層の形成
とを同時に行う場合を説明する。
２の光電変換装置の製造工程図である。図４は、図３に
示す各層を形成するためのフォトマスクを示す図であ
る。本実施形態では、ＭＩＳ型＋ＴＦＴ７の光電変換装
置を例に、ＴＦＴ７の真性半導体層１０４を薄くした後
に、ＰＨ3プラズマなどによるドーピングを行い、表面
のトリートメント処理とオーミックコンタクト層の形成
とを同時に行う場合を説明する。
【００２６】まず、絶縁基板１０１上に、図４（ａ）に
示すようなフォトマスクによりＣｒ膜を、たとえば１０
００Åの厚さでスパッターにより成膜する。こうして、
絶縁基板１０１上にゲート電極１０２を形成する（図３
（ａ））。
示すようなフォトマスクによりＣｒ膜を、たとえば１０
００Åの厚さでスパッターにより成膜する。こうして、
絶縁基板１０１上にゲート電極１０２を形成する（図３
（ａ））。
【００２７】つづいて、図４（ｂ）に示すようなフォト
マスクによりＳｉＮ／ａ−Ｓｉ膜を、それぞれたとえば
３０００Å、６０００Åの厚さになるように、ＣＶＤ法
により成膜して、層間絶縁層１０３及び真性半導体層
（ｉ層）１０４を形成する。そして、たとえばドライエ
ッチングにより真性半導体層（ｉ層）１０４の表面を除
去して、たとえば３０００Å以下となるように薄くする
（図３（ｂ））。
マスクによりＳｉＮ／ａ−Ｓｉ膜を、それぞれたとえば
３０００Å、６０００Åの厚さになるように、ＣＶＤ法
により成膜して、層間絶縁層１０３及び真性半導体層
（ｉ層）１０４を形成する。そして、たとえばドライエ
ッチングにより真性半導体層（ｉ層）１０４の表面を除
去して、たとえば３０００Å以下となるように薄くする
（図３（ｂ））。
【００２８】つぎに、図４（ｃ）に示すようなフォトマ
スクを用いて、たとえばドライエッチングにより層間絶
縁層１０３、真性半導体層（ｉ層）１０４を素子間分離
する（図３（ｃ））。そして、ＳｉＮをたとえば２００
０Åの厚さでＣＶＤ法により成膜して、保護膜１０７を
形成する。つづいて、図４（ｄ）に示すようなフォトマ
スクを用いて、ＴＦＴチャネル部及び光電変換素子の受
光面部分を除去するようにパターニングする（図３
（ｄ））。
スクを用いて、たとえばドライエッチングにより層間絶
縁層１０３、真性半導体層（ｉ層）１０４を素子間分離
する（図３（ｃ））。そして、ＳｉＮをたとえば２００
０Åの厚さでＣＶＤ法により成膜して、保護膜１０７を
形成する。つづいて、図４（ｄ）に示すようなフォトマ
スクを用いて、ＴＦＴチャネル部及び光電変換素子の受
光面部分を除去するようにパターニングする（図３
（ｄ））。
【００２９】つぎに、ＰＨ3プラズマドーピングなどに
より真性半導体層（ｉ層）１０４の表面のトリートメン
ト処理及びオーミックコンタクト層１０５をたとえば７
５０Åの厚さで形成する。そして、図４（ｅ）に示すよ
うなフォトマスクを用いて、たとえばドライエッチング
によりコンタクトホールを形成する（図３（ｅ））。そ
して、図４（ｆ）に示すようなフォトマスクを用いて、
Ａｌ膜をたとえば１μｍの厚さでスパッターにより成膜
して、ソース電極、ドレイン電極及び、Ｓｉｇ配線、Ｖ
ｓ配線１０６を形成する（図３（ｆ））。
より真性半導体層（ｉ層）１０４の表面のトリートメン
ト処理及びオーミックコンタクト層１０５をたとえば７
５０Åの厚さで形成する。そして、図４（ｅ）に示すよ
うなフォトマスクを用いて、たとえばドライエッチング
によりコンタクトホールを形成する（図３（ｅ））。そ
して、図４（ｆ）に示すようなフォトマスクを用いて、
Ａｌ膜をたとえば１μｍの厚さでスパッターにより成膜
して、ソース電極、ドレイン電極及び、Ｓｉｇ配線、Ｖ
ｓ配線１０６を形成する（図３（ｆ））。
【００３０】
【発明の効果】以上説明したように、本発明は、光信号
を電気信号に変換する光電変換素子と、変換された電気
信号を読み出すスイッチ素子とを同じプロセスにより形
成した変換装置において、形成した半導体層のうち、ス
イッチ素子の半導体層を薄くするため、光電変換素子の
受光感度を低下させず、ＴＦＴの転送ノイズを増加させ
ず、さらにＴＦＴにおける電気信号の転送スピード遅く
させないようにすることことができる。
を電気信号に変換する光電変換素子と、変換された電気
信号を読み出すスイッチ素子とを同じプロセスにより形
成した変換装置において、形成した半導体層のうち、ス
イッチ素子の半導体層を薄くするため、光電変換素子の
受光感度を低下させず、ＴＦＴの転送ノイズを増加させ
ず、さらにＴＦＴにおける電気信号の転送スピード遅く
させないようにすることことができる。
【図１】本発明の実施形態１の光電変換装置の模式的断
面図である。
面図である。
【図２】図１の光電変換装置を形成するためのフォトマ
スク図である。
スク図である。
【図３】本発明の実施形態２の光電変換装置の模式的断
面図である。
面図である。
【図４】図３の光電変換装置を形成するためのフォトマ
スク図である。
スク図である。
【図５】従来技術の光電変換装置の等価回路図である。
【図６】従来技術の光電変換装置の模式的断面図であ
る。
る。
１ Ｖｇ線 ２ ゲートドライバー ３ Ｓｉｇ線 ４ アンプＩＣ ５ 駆動配線 ６ 共通電極ドライバ ７ ＴＦＴ ８ 光電変換素子 ９ 信号線容量部 １０１ 絶縁基板 １０２ ゲート電極及びゲート配線 １０３ 層間絶縁層 １０４ 真性半導体層 １０５ オーミックコンタクト層 １０６ スイッチＴＦＴのソース又はドレイン電極及び
Ｓｉｇ線 １０７ 保護膜
Ｓｉｇ線 １０７ 保護膜
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M118 AA01 AB01 AB10 CA40 CB06 5C024 CX41 CY47 GX03 GY31 5F049 MA15 MB05 MB12 NA03 NA08 NB03 NB05 PA04 PA07 PA14 RA04 RA08 SS01 SZ12 WA07 5F110 AA01 BB10 CC07 DD01 EE04 EE44 FF03 FF29 GG02 GG15 GG24 GG35 GG44 HK09 HK34 HL03 HL23 NN02 NN12 NN24 NN35 QQ04
Claims (9)
- 【請求項１】 光信号を電気信号に変換する光電変換素
子と、変換された前記電気信号を読み出すスイッチ素子
とを同じプロセスにより形成した光電変換装置におい
て、 前記スイッチ素子に備える半導体層の厚さを、前記光電
変換素子に備える半導体層の厚さよりも薄くすることを
特徴とする光電変換装置。 - 【請求項２】 前記半導体層は、アモルファスシリコン
により形成することを特徴とする請求項１に記載の光電
変換装置。 - 【請求項３】 前記スイッチ素子に備える半導体層の厚
さは、１０００オングストローム以上３０００オングス
トローム以下であることを特徴とする請求項１又は２に
記載の光電変換装置。 - 【請求項４】 光信号を電気信号に変換する光電変換素
子と、変換された前記電気信号を読み出すスイッチ素子
とを同じプロセスにより形成した光電変換装置の製造方
法において、 半導体層を形成するステップと、 形成した前記半導体層のうち、前記スイッチ素子の半導
体層を薄くするステップとを備えることを特徴とする光
電変換装置の製造方法。 - 【請求項５】 前記半導体層は、アモルファスシリコン
により形成することを特徴とする請求項４に記載の光電
変換装置の製造方法。 - 【請求項６】 前記スイッチ素子部分の半導体層は、エ
ッチングにより薄くすることを特徴とする請求項４又は
５に記載の光電変換装置の製造方法。 - 【請求項７】 前記エッチングの後に、薄くした前記半
導体層の表面をトリートメント処理することを特徴とす
る請求項６に記載の光電変換装置の製造方法。 - 【請求項８】 前記トリートメント処理は、プラズマ処
理又はフッ酸処理であることを特徴とする請求項７に記
載の光電変換装置の製造方法。 - 【請求項９】 前記スイッチ素子によって読み出された
前記電気信号を転送する第１信号線と、前記スイッチ素
子のオン／オフを切り替える信号を転送する第２信号線
との間に半導体層が形成されており、 該半導体層の厚さは、前記光電変換素子に備える前記半
導体層の厚さと同じであることを特徴とする請求項１か
ら３のいずれか１項に記載の光電変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139127A JP2001320040A (ja) | 2000-05-11 | 2000-05-11 | 光電変換装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000139127A JP2001320040A (ja) | 2000-05-11 | 2000-05-11 | 光電変換装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001320040A true JP2001320040A (ja) | 2001-11-16 |
Family
ID=18646628
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000139127A Pending JP2001320040A (ja) | 2000-05-11 | 2000-05-11 | 光電変換装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001320040A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100643038B1 (ko) * | 2000-08-31 | 2006-11-10 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터형 광센서 어레이 기판 |
-
2000
- 2000-05-11 JP JP2000139127A patent/JP2001320040A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100643038B1 (ko) * | 2000-08-31 | 2006-11-10 | 엘지.필립스 엘시디 주식회사 | 박막트랜지스터형 광센서 어레이 기판 |
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