JP2001308267A - 半導体デバイス - Google Patents
半導体デバイスInfo
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- JP2001308267A JP2001308267A JP2000127394A JP2000127394A JP2001308267A JP 2001308267 A JP2001308267 A JP 2001308267A JP 2000127394 A JP2000127394 A JP 2000127394A JP 2000127394 A JP2000127394 A JP 2000127394A JP 2001308267 A JP2001308267 A JP 2001308267A
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- JP
- Japan
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- chip
- semiconductor chip
- pad
- accelerator
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000000034 method Methods 0.000 claims abstract description 6
- 238000001816 cooling Methods 0.000 claims description 6
- 239000000758 substrate Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 5
- 239000003990 capacitor Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Landscapes
- Dram (AREA)
Abstract
(57)【要約】
【課題】 実装面積を少なくするとともに、処理速度の
向上を図ることのできるグラフィックアクセラレータを
提供する 【解決手段】 外部基板（グラフィックボード）１３上
には、アクセラレータチップ１１が実装されており、さ
らにその上にはパッド１４，１６を介してＶＲＡＭチッ
プ１２が実装されている。パッド１４は、内部配線１５
を介してアクセラレータチップ１１内部のチップダイ１
７に接続されており、パッド１６は、内部配線を１８を
介してリード１９に接続され、リード１９は、ボンディ
ングパッド２０に接続されている。
向上を図ることのできるグラフィックアクセラレータを
提供する 【解決手段】 外部基板（グラフィックボード）１３上
には、アクセラレータチップ１１が実装されており、さ
らにその上にはパッド１４，１６を介してＶＲＡＭチッ
プ１２が実装されている。パッド１４は、内部配線１５
を介してアクセラレータチップ１１内部のチップダイ１
７に接続されており、パッド１６は、内部配線を１８を
介してリード１９に接続され、リード１９は、ボンディ
ングパッド２０に接続されている。
Description
【０００１】
【発明の属する技術分野】この発明は、実装面積を少な
くすることのできる半導体デバイスに関する。
くすることのできる半導体デバイスに関する。
【０００２】
【従来の技術】コンピュータ等における表示装置を駆動
するためのグラフィックアクセラレータにはＶＲＡＭが
必要である。従来のグラフィックアクセラレータでは、
ＶＲＡＭチップをアクセラレータチップの外部に接続す
る必要があり、グラフィックボード上にアクセラレータ
チップとＶＲＡＭチップを並べて実装していた。
するためのグラフィックアクセラレータにはＶＲＡＭが
必要である。従来のグラフィックアクセラレータでは、
ＶＲＡＭチップをアクセラレータチップの外部に接続す
る必要があり、グラフィックボード上にアクセラレータ
チップとＶＲＡＭチップを並べて実装していた。
【０００３】
【発明が解決しようとする課題】しかしながら、近年、
電子装置の小型化に伴う基板面積の減少により実装面積
が厳しくなってきており、グラフィックボード上にアク
セラレータチップとＶＲＡＭチップを並べて実装するこ
とが困難になってきている。
電子装置の小型化に伴う基板面積の減少により実装面積
が厳しくなってきており、グラフィックボード上にアク
セラレータチップとＶＲＡＭチップを並べて実装するこ
とが困難になってきている。
【０００４】このような実装面積の縮小に対応するため
に、特開平１１−３９６９号公報に記載の発明では、チ
ップ上にチップを積層して実装する技術を開示してい
る。しかし、この公報に記載の発明では、上部に実装す
るチップと下部に実装するチップは、電気的に繋がって
おらず、実装面積の縮小以外に特に重ねたことによる効
果を有していない。
に、特開平１１−３９６９号公報に記載の発明では、チ
ップ上にチップを積層して実装する技術を開示してい
る。しかし、この公報に記載の発明では、上部に実装す
るチップと下部に実装するチップは、電気的に繋がって
おらず、実装面積の縮小以外に特に重ねたことによる効
果を有していない。
【０００５】この発明の目的は、実装面積を少なくする
とともに、処理速度の向上を図ることのできる半導体デ
バイスを提供することにある。
とともに、処理速度の向上を図ることのできる半導体デ
バイスを提供することにある。
【０００６】
【課題を解決するための手段】この発明は、第１のチッ
プ上にパッドを介して少なくとも１個の第２のチップを
実装し、前記パッドを介して第１のチップの内部と第２
のチップの内部が電気的に接続されていることを特徴と
する。
プ上にパッドを介して少なくとも１個の第２のチップを
実装し、前記パッドを介して第１のチップの内部と第２
のチップの内部が電気的に接続されていることを特徴と
する。
【０００７】また、前記第１のチップが、グラフィック
アクセラレータチップであり、前記第２のチップが、Ｖ
ＲＡＭチップであることを特徴とする。
アクセラレータチップであり、前記第２のチップが、Ｖ
ＲＡＭチップであることを特徴とする。
【０００８】
【発明の実施の形態】次に、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【０００９】図１は、グラフィックアクセラレータ上面
にＶＲＡＭ用のパッドを設けてＶＲＡＭチップを実装し
た状態を示す図である。図１では、ＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）構造のアクセラレータチッ
プ１１上にＢＧＡ（ＢａｌｌＧｒｉｄ Ａｒｒａｙ）構
造のＶＲＡＭチップ１２が実装されており、上部のＶＲ
ＡＭチップ１２は、アクセラレータチップ１１の上面に
形成された図示しないパッドを介して、下部のアクセラ
レータチップ１１の内部配線へ直接、電気的に接続さ
れ、または、さらにアクセラレータチップ１１をスルー
してその下の基板に電気的に接続されている。また、Ｖ
ＲＡＭチップ１２は、電気的に外部基板に実装したとき
と同等の動作をする。
にＶＲＡＭ用のパッドを設けてＶＲＡＭチップを実装し
た状態を示す図である。図１では、ＱＦＰ（Ｑｕａｄ
Ｆｌａｔ Ｐａｃｋａｇｅ）構造のアクセラレータチッ
プ１１上にＢＧＡ（ＢａｌｌＧｒｉｄ Ａｒｒａｙ）構
造のＶＲＡＭチップ１２が実装されており、上部のＶＲ
ＡＭチップ１２は、アクセラレータチップ１１の上面に
形成された図示しないパッドを介して、下部のアクセラ
レータチップ１１の内部配線へ直接、電気的に接続さ
れ、または、さらにアクセラレータチップ１１をスルー
してその下の基板に電気的に接続されている。また、Ｖ
ＲＡＭチップ１２は、電気的に外部基板に実装したとき
と同等の動作をする。
【００１０】図２は、アクセラレータチップ上に実装さ
れたＶＲＡＭチップがアクセラレータチップの内部と電
気的に接続されている状態を示す概念図である。
れたＶＲＡＭチップがアクセラレータチップの内部と電
気的に接続されている状態を示す概念図である。
【００１１】外部基板（グラフィックボード）１３上に
は、アクセラレータチップ１１が実装されており、さら
にその上にはパッド１４，１６を介してＶＲＡＭチップ
１２が実装されている。パッド１４は、内部配線１５を
介してアクセラレータチップ１１内部のチップダイ１７
に接続されており、パッド１６は、内部配線を１８を介
してリード１９に接続され、リード１９は、ボンディン
グパッド２０に接続されている。
は、アクセラレータチップ１１が実装されており、さら
にその上にはパッド１４，１６を介してＶＲＡＭチップ
１２が実装されている。パッド１４は、内部配線１５を
介してアクセラレータチップ１１内部のチップダイ１７
に接続されており、パッド１６は、内部配線を１８を介
してリード１９に接続され、リード１９は、ボンディン
グパッド２０に接続されている。
【００１２】なお、図１では、アクセラレータチップ上
にパッドを介してＶＲＡＭチップを１つ実装している
が、アクセラレータチップ上の実装面積に余裕があれば
ＶＲＡＭチップを２つ以上実装してもよい。
にパッドを介してＶＲＡＭチップを１つ実装している
が、アクセラレータチップ上の実装面積に余裕があれば
ＶＲＡＭチップを２つ以上実装してもよい。
【００１３】また、この発明は、パッドに規格を設定す
ることによって、多種多様に対応でき、メモリ（ＲＡ
Ｍ、ＲＯＭ）を直接実装する方法の他に、電子部品（抵
抗、キャパシタ等）、コネクタ（メモリ増設用）、ソケ
ット（例ＲＯＭ用）を実装してさらにユーザビリティを
向上させる方法などさまざまな方法が考えられる。
ることによって、多種多様に対応でき、メモリ（ＲＡ
Ｍ、ＲＯＭ）を直接実装する方法の他に、電子部品（抵
抗、キャパシタ等）、コネクタ（メモリ増設用）、ソケ
ット（例ＲＯＭ用）を実装してさらにユーザビリティを
向上させる方法などさまざまな方法が考えられる。
【００１４】また、アクセラレータチップに限らず、他
の外部ＲＡＭを必要とするデバイスや、あるいはＲＯＭ
を必要とするデバイスなど、チップ同士が密接な関係に
あり、２チップ以上で一つの構成をなすデバイス全てを
対象とすることができる。
の外部ＲＡＭを必要とするデバイスや、あるいはＲＯＭ
を必要とするデバイスなど、チップ同士が密接な関係に
あり、２チップ以上で一つの構成をなすデバイス全てを
対象とすることができる。
【００１５】また、この発明は、パッドに電源と冷却フ
ァン固定用パッドをアサインし、冷却ファンを実装して
もよい。図３は、デバイス上の固定用パッドに冷却ファ
ンを実装した状態を示す図である。冷却ファンは、チッ
プ内部の電源配線に接続されたパッドを介してチップ上
に実装されており、ファンを駆動するための電力を、パ
ッドから供給している。
ァン固定用パッドをアサインし、冷却ファンを実装して
もよい。図３は、デバイス上の固定用パッドに冷却ファ
ンを実装した状態を示す図である。冷却ファンは、チッ
プ内部の電源配線に接続されたパッドを介してチップ上
に実装されており、ファンを駆動するための電力を、パ
ッドから供給している。
【００１６】
【発明の効果】以上説明したように、この発明は、グラ
フィックアクセラレータ上にＶＲＡＭチップを実装する
ことにより、実装面積を少なくすることができる。ま
た、メモリチップをアクセラレータに内蔵するより安価
である。
フィックアクセラレータ上にＶＲＡＭチップを実装する
ことにより、実装面積を少なくすることができる。ま
た、メモリチップをアクセラレータに内蔵するより安価
である。
【００１７】また、現在主流になりつつあるメインメモ
リをＶＲＡＭとして利用する方法に比べて処理速度の向
上を図ることができる。
リをＶＲＡＭとして利用する方法に比べて処理速度の向
上を図ることができる。
【００１８】さらに、ユーザにおいては、メモリ容量を
変更すること、メモリベンダを交換することが容易とな
る。
変更すること、メモリベンダを交換することが容易とな
る。
【図１】グラフィックアクセラレータ上面にＶＲＡＭ用
のパッドを設けてＶＲＡＭチップを実装した状態を示す
図である。
のパッドを設けてＶＲＡＭチップを実装した状態を示す
図である。
【図２】アクセラレータチップ上に実装されたＶＲＡＭ
チップがアクセラレータチップの内部と電気的に接続さ
れている状態を示す概念図である。
チップがアクセラレータチップの内部と電気的に接続さ
れている状態を示す概念図である。
【図３】デバイス上の固定用パッドに冷却ファンを実装
した状態を示す図である。
した状態を示す図である。
１１ アクセラレータチップ １２ ＶＲＡＭチップ １３ 外部基板 １４，１６ パッド １５，１８ 内部配線 １７ チップダイ １９ リード ２０ ボンディングパッド
Claims (6)
- 【請求項１】第１の半導体チップ上にパッドを介して少
なくとも１個の第２の半導体チップを実装し、前記パッ
ドを介して第１の半導体チップの内部と第２の半導体チ
ップの内部が電気的に接続されていることを特徴とする
半導体デバイス。 - 【請求項２】前記第１の半導体チップが、グラフィック
アクセラレータチップであり、前記第２の半導体チップ
が、ＶＲＡＭチップであることを特徴とする請求項１に
記載の半導体デバイス。 - 【請求項３】半導体チップ上に、半導体チップ内部に電
気的に接続されたパッドを介して電子部品を実装したこ
とを特徴とする半導体デバイス。 - 【請求項４】半導体チップ上に、半導体チップ内部の電
源配線に接続されたパッドを介して冷却用のファンを実
装したことを特徴とする半導体デバイス。 - 【請求項５】第１の半導体チップ上にパッドを介して少
なくとも１個の第２の半導体チップを実装し、前記パッ
ドを介して第１の半導体チップの内部と第２の半導体チ
ップの内部を電気的に接続することを特徴とする半導体
チップの実装方法。 - 【請求項６】前記第１の半導体チップが、グラフィック
アクセラレータチップであり、前記第２の半導体チップ
が、ＶＲＡＭチップであることを特徴とする請求項５に
記載の半導体チップの実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127394A JP2001308267A (ja) | 2000-04-27 | 2000-04-27 | 半導体デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000127394A JP2001308267A (ja) | 2000-04-27 | 2000-04-27 | 半導体デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001308267A true JP2001308267A (ja) | 2001-11-02 |
Family
ID=18636993
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000127394A Pending JP2001308267A (ja) | 2000-04-27 | 2000-04-27 | 半導体デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001308267A (ja) |
-
2000
- 2000-04-27 JP JP2000127394A patent/JP2001308267A/ja active Pending
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