JP2001308140A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
ターポーザ等に実装可能にすること、実装構造簡素化、
実装の容易化、実装工数の削減、歩留まりの向上を図
り、半導体装置を安価に提供すること、実装後の交換の
容易化等。 【解決手段】半導体装置3は、半導体チップ11と、チ
ップ電極12上にスタッドバンプ法で付設されたAuボ
ールバンプ21と、半導体チップのチップ電極12が形
成された面上に敷設された熱可塑性の接着剤層22とを
備え、Auボールバンプ21が接着剤層22の表面上に
その先端部を突出して構成される。半導体チップ上に電
気的接合をするためのバンプと接着機能を有する接着樹
脂を形成することで信頼性の高い接合を実現する。その
他、半導体ウエハに銅箔を貼り合わせ配線パターンを形
成する方法、接着剤層を介して貼り合わせたバンプで電
気的に接続したマルチチップモジュールなど。
Description
の製造方法に関し、特に、フリップチップ方式の高密度
型半導体装置(HDP:high density package)、これ
をインターポーザに実装した半導体装置(特に、CS
P:Chip Size(Scale) Packagee)及び前記HDPを
複数組み合わせたマルチチップモジュール(MCM:mu
lti chip module、stackedMCP:multi chip packag
e)並びにそれらの製造方法に関するものである。
して盛んに研究開発がなされてきており、パッケージの
形態や実装方法についても多くの構造や方法が提案され
た。その形態は多ピン化、軽薄短小化の要請の下、従来
の半導体パッケージの代表とされたQFP(Quad Flat
Package)からエリアアレイ状のBGA(Ball Grid Arr
ay)パッケージへと推移し、CSPと称されるパッケー
ジサイズをチップサイズとほぼ同等なサイズに小型化し
た高密度型半導体パッケージが、小型電子機器に数多く
採用されてきている。現在、これらBGA、CSPに使
用されるインターポーザとしては、ポリイミド等からな
る配線テープ、ガラスエポキシ等からなるプリント配線
板タイプのプリント基板、セラミック基板の3種が主流
となっている。このインターポーザは半導体チップと実
装基板を電気的機械的に繋ぐ役割を有するものである。
実装する理想的な技術としてフリップチップ技術があ
る。図11(a)に従来のフリップチップ技術を用いた
フリップチップBGAの断面図を示す。フリップチップ
技術では、半導体チップ11の電極12上にバンプ(突
起状電極)13を形成した半導体装置1を用いる。この
バンプ13は、Au,Cu,Pb−Sn等の材料からな
りフォトリソグラフィー技術及びメッキ法を用いて形成
されている。この半導体装置1をインターポーザ14に
フェイスダウンボンディングする。その際、バンプ13
はインターポーザ14の表面上の配線パターン15の各
端部に形成されたボンディングパッド16に、金属接合
によって電気的接続する。このフリップチップ技術によ
れば、多ピン化、実装面積の狭小化、信号処理の高速化
が実現できる。
半導体装置1をインターポーザ14に実装した際、半導
体チップ11とインターポーザ14との熱膨張差によ
り、半導体装置1とインターポーザ14との接合部に応
力集中が生じ、接続不良が発生することがある。したが
って、十分な信頼性を確保しがたい。そのため、実装信
頼性を確保する努力と、実装後の不良品を個別単位で交
換可能にすることが必須である。かかる実装の信頼性を
確保するために、保護樹脂を半導体チップ11とインタ
ーポーザ14の間に充填するアンダーフィル技術が開発
されている。図11(b)に従来のフリップチップ技術
及びアンダーフィル技術を用いたフリップチップBGA
の断面図を示す。このアンダーフィル技術は、半導体装
置1をインターポーザ14に実装した後、半導体チップ
11とインターポーザ14の間にエポキシ樹脂等のアン
ダーフィル樹脂17を充填し、半導体チップ11の表面
を保護するとともに、バンプ13の周辺を補強して接続
信頼性を高めるものである。
インピッチ)化と、それに伴うバンプ13の微細化、半
導体チップ11とインターポーザ14との間の狭ギャッ
プ化が進んだ結果、アンダーフィル樹脂17を半導体チ
ップ11とインターポーザ14間に完全に充填すること
が難しく、また、実装後、未充填部(ボイド)の有無を
確認することも容易でないという問題がある。かかる問
題を解決可能な方法として例えば、特開平5−3183
に開示された方法がある。特開平5−3183に開示さ
れた方法では、図12に示すように、まず、半導体ウエ
ハ20上に多数割り付けられる半導体チップ11の電極
12上にバンプ13を付設する(図12(b))。次い
で樹脂を半導体ウエハ20(半導体チップ11)の表面
に塗布し保護膜18を形成し、その後、保護膜18を硬
化させる(図12(c))。次に、半導体ウエハ20
(半導体チップ11)の裏面を研削し、チップの薄型化
を図る(図12(d))。また、保護膜18を研削し、
バンプ13の表面を露出させ、半導体装置2を完成させ
る。半導体装置2をインターポーザに実装する際には、
インターポーザ側にもバンプをを設け、バンプ13と接
合させる。この方法では半導体チップ11の表面が確実
に被服保護される。電気選別を行って良品のみをインタ
ーポーザに搭載することができ、かつ、保護樹脂18を
形成後に半導体ウエハ20(半導体チップ11)を研削
するためチップ厚を50μm程度まで薄くでき、薄型化
に適している。また、インターポーザに搭載後に不良が
発生した場合、エポキシ樹脂などでインターポーザに完
全固定するわけではないので、個別単位で容易に交換が
できる。
ンプ80を有する半導体装置70と、通孔102を有す
る接着剤シート98と、接続孔96を有するインタポー
ザ72Bとをそれぞれ別個に作製し、その後これらを組
み立てる方法が開示されている。この方法によれば、バ
ンプ80と接続孔96との位置決めを行なった上で、半
導体装置本体70とインタポーザ72Bとの間に接着剤
シート98を介装して、対向するバンプ80と接続孔9
6との間に通孔102を介在させ、半導体装置70をイ
ンタポーザ72Bに押圧し、バンプ80を通孔102に
通して接続孔96に接続させ、接着固定する(図13参
照)。また、同公報においては、接着剤シート98の代
わりに異方性導電膜を使用する方法が開示されている。
体チップの電極が形成された主面上に接着剤を敷設後、
電極上の接着剤を取り除き接着剤層に孔を形成して電極
を露出させ、さらにその後、その孔にバンプを充填する
方法が開示されている。かかる公報によると、半導体ウ
ェハーの一面全域にポリイミドやエポキシ等の感光性樹
脂による接着層を形成し、電極パッドを露出させるため
に、これに対応する接着層に孔をケミカルエッチングに
より形成するとされている。その後、その孔にメッキ法
等でAu等の金属を充填するとされている。
術にあってはさらに次のような問題があった。特開平5
−3183に開示された方法では、バンプ13と半導体
チップ11は保護膜18で固定されているため、半導体
チップ11とバンプ13との接合面の基板実装時の信頼
性はあるが、種々のインターポーザに実装する際には、
インターポーザとの接合面の信頼性が十分に確保できな
い。また、半導体チップ11を薄くすることで、接合界
面より半導体チップ11に熱ストレス、反りストレスが
かかり、半導体チップ11自体が破壊される場合があっ
た。これは、種々のインターポーザに実装する際に接続
端子(バンプ)のみでインターポーザとの熱及び機械的
ストレスを受けているため、端子配置やピン数、チップ
(パッケージ)サイズ、チップ厚等に対する依存性が大
きいためである。この接合信頼性を確保するためには、
やはりアンダーフィル樹脂を注入する必要が生じるが、
その場合、実装構造の複雑化及び実装工数の増加を招き
コスト増となるという問題がある。また上述したよう
に、アンダーフィル樹脂を半導体チップとインターポー
ザ間に注入することが難しく、特に1000ピン以上の
多ピンになるとボイドの発生が多発し、高価な基板を廃
材へと変えてしまうなどの問題がある。
法によって実装が成功すれば、接着剤シート98が半導
体装置70とインタポーザ72Bの双方に接着するとと
もに、バンプ80の周辺も補強されて接合の信頼性が確
保できる。しかし、接着剤シート98の位置を制御し
て、対向するバンプ80と接続孔96との間に通孔10
2を精度良く配置することが困難である。特に、電極の
狭ピッチ化、バンプの微細化が進んだ細密な半導体装置
になる程、困難になるので、半導体装置の微細化に支障
を来す。また、実装前からバンプ80の周囲を補強する
部材があればよいが、そのような補強部材はないので、
押圧時にバンプ80に負荷がかかり、接続不良が生じや
すい。異方性導電膜を使用する場合は、シートの位置決
めは不要となるものの、やはり、押圧時にバンプにかか
る負荷によって接続不良が生じやすい。また、一般に異
方性導電膜はあまり安価ではない。したがって、特開平
11−26642号に開示された方法によっては、たと
えば10mm角に1000ピンの電極が形成された電極
密度の高い半導体装置を信頼性高く低コストで実装する
ことは難しかった。
た方法では、半導体チップの電極か形成された主面上の
接着剤層に孔を形成した後に、その孔にバンプを充填す
るので、ワイヤボンディング技術を応用したスタッドバ
ンプ法を使用することができない。ワイヤボンディング
技術を適用できないと、個別対応力を持てず、多品種少
量生産を行うことを困難にするという問題がある。
リイミド、BTレジン、セラミックスなどは高価であ
り、製品価格に対するコスト比重が懸念され、安価な代
替え手段又は手法が望まれる。また、従来のフリップチ
ップ方式のBGA型半導体パッケージでは、半導体チッ
プの200μという非常に狭いパッドピッチに対応する
ため、インターポーザとしてビルドアップBT基板を用
いていた。しかし、ビルドアップBT基板は高価であ
り、製品価格に対するコスト比重が懸念され、安価な代
替え手段又は手法が望まれる。
みてなされたものであって、半導体チップの電極(ボン
ディングパッド)とリードの間に金属バンプを形成して
接続するフリップチップボンディングの採用の下、狭ピ
ッチ化されたベアチップと同等の高密度型半導体装置を
高い信頼性をもってインターポーザ又は実装基板(以
下、インターポーザ等いう。)に実装可能にすること、
及び、実装構造簡素化、実装の容易化、実装工数の削
減、歩留まりの向上を図り、半導体装置を安価に提供す
ることを課題とする。また、実装後の交換の容易化を図
ることを課題とする。さらに、インターポーザの製造方
法を工夫することにより、その工数及び材料費の削減を
図り、半導体装置を安価に提供することを課題とする。
また、ベアチップと同等の高密度型半導体装置を複数用
いて組み立てたマルチチップモジュールを高い信頼性を
もって安価に提供することを課題とする。
願第1の発明は、半導体チップと、前記半導体チップの
電極上に付設されたスタッドバンプと、前記半導体チッ
プの前記電極の形成面上に敷設された接着剤層とを備
え、前記スタッドバンプが前記接着剤層の表面上に突出
してなることを特徴とする半導体装置である。
によれば、スタッドバンプを選択しているので、ワイヤ
ボンディング技術を適用することができる。そのため、
個別対応力があり、多品種少量生産に容易に対応するこ
とができるという利点がある。また、スタッドバンプが
接着剤層の表面上に突出しているので、インターポーザ
等のリード上にそのまま(リード上にバンプを設けず
に)熱圧着接合することができる。さらに、接着剤層が
スタッドバンプをその周囲から補強し、実装時スタッド
バンプに負担がかからない。また、インターポーザ等に
接着すると、接着剤層によって半導体チップとインター
ポーザ等との間が完全に封止される。したがって、アン
ダーフィルを用いずに、十分な信頼性を確保し、簡素な
構造、工程で、狭ピッチ化されたベアチップと同等の高
密度型半導体装置をインターポーザ等に容易に実装する
ことができ、歩留まりの向上が図られ、安価に製造する
ことができるという利点がある。
明の半導体装置を熱圧着によりインターポーザにボンデ
ィングした半導体装置である。
によれば、本出願第1の発明の半導体装置を使用するの
で、上述したように信頼性が高く、安価であるという利
点がある。また、2以上ボンディングした場合、高密度
実装のMCMとなる。
と、前記半導体チップの電極の形成面上に敷設された保
護樹脂層と、前記半導体チップの電極上に付設され、前
記保護樹脂層の表面上に露出するバンプと、前記保護樹
脂層の表面に硬化したフラックスを介して接着され、前
記バンプに電気的に接続するインターポーザとを備えて
なることを特徴とする半導体装置である。
によれば、保護樹脂層とインターポーザとの間にその双
方に接合して硬化したフラックスを備えているので、半
導体チップがインターポーザに強固に固定され、高い接
合信頼性が確保されるという利点がある。バンプとイン
ターポーザの接続の際に熱硬化性フラックスを使用して
おれば、工程増とならず、アンダーフィルを使用する必
要もない。
明又は本出願第3の発明の半導体装置において、前記イ
ンターポーザにデバイスホールが設けられてなることを
特徴とする半導体装置である。
ーザの半導体チップが搭載される面に設けられた孔をい
う。但し、チップ電極の搭載領域は除く。したがって本
出願第4の発明の半導体装置によれば、インターポーザ
にデバイスホールが設けられているので、ポップコーン
現象によるインターポーザと接着剤層との界面の破壊が
防がれるとともに、デバイスホールにより露出する半導
体チップ表面が接着剤層により樹脂封止されているの
で、半導体チップをインターポーザに搭載後、改めてア
ンダーフィル等の保護樹脂を充填、付設等する必要はな
いという利点がある。
と、前記半導体チップの電極の形成面上に敷設された接
着剤層と、前記半導体チップの電極上に付設され、前記
接着剤層の表面上に露出するバンプと、前記接着剤層の
表面に接着され、一部を前記バンプに接合する配線パタ
ーンと、前記配線パターンを絶縁被覆するとともに選択
的に開口し外部接続部を形成する絶縁被覆層とを備えて
なることを特徴とする半導体装置である。
によれば、インターポーザに該当する部分が、配線パタ
ーンと絶縁被覆層のみであるため、インターポーザのベ
ース材として使用されるポリイミド、BTレジン、セラ
ミックスなどの高価な材料を使用せずに、かつ、インタ
ーポーザの機能、すなわち、半導体チップと実装基板と
の間に介在してチップ電極のピッチより広いピッチの端
子を配列させて実装基板に実装可能にする機能を持つこ
とができる。その結果、既存のインターポーザを使用せ
ずに済み、安価に製造することができるという利点があ
る。また、配線パターンは接着剤層によって固定され高
い接合信頼性が確保されるという利点がある。
と、前記半導体チップの電極の形成面上に敷設された保
護樹脂層と、前記半導体チップの電極上に付設され、前
記保護樹脂層の表面上に露出するバンプと、前記保護樹
脂層の表面に硬化したフラックスを介して接着され、一
部を前記バンプに接合する配線パターンと、前記配線パ
ターンを絶縁被覆するとともに選択的に開口し外部接続
部を形成する絶縁被覆層とを備えてなることを特徴とす
る半導体装置である。
によれば、インターポーザに該当する部分が、配線パタ
ーンと絶縁被覆層のみであるため、インターポーザのベ
ース材として使用されるポリイミド、BTレジン、セラ
ミックスなどの高価な材料を使用せずに、かつ、インタ
ーポーザの機能、すなわち、半導体チップと失踪基板と
の間に介在してチップ電極のピッチより広いピッチの端
子を配列させて実装基板に実装可能にする機能を持つこ
とができる。その結果、既存のインターポーザを使用せ
ずに済み、安価に製造することができるという利点があ
る。また、配線パターンは硬化したフラックスによって
固定され高い接合信頼性が確保されるという利点があ
る。バンプと配線パターンの接続の際に熱硬化性フラッ
クスを使用しておれば、工程増とならず、アンダーフィ
ルを使用する必要もない。
と、前記半導体チップの電極形成面上に敷設された接着
剤層と、前記半導体チップの電極上に付設され、前記接
着剤層の表面上に露出するバンプとからなる半導体装置
を2以上備え、一の前記半導体装置の前記接着剤層が敷
設された面の一部と、他の一の前記半導体装置の前記接
着剤層が敷設された面の一部又は全部とが貼り合わさ
れ、かつ、その貼り合わせ面で互いの前記バンプにより
電気的に接続されてなることを特徴とする半導体装置
(マルチチップモジュール)である。
形成面が向き合わせに貼り合わされたマルチチップモジ
ュールであり、実装密度が高く、接着剤層により信頼性
の高い接合が確保されているという利点がある。なお、
半導体チップどうしの接着面から外れた範囲の接着剤層
が敷設された面に、インターポーザ等を接着し、その範
囲でバンプをインターポーザ等のリードに接合させて実
装することができる。
成された半導体チップと、前記半導体チップの表面又は
裏面上に敷設された接着剤層と、前記半導体チップの電
極上に付設され、前記接着剤層の表面上に露出するバン
プとからなる半導体装置が2以上積み重なり、上下の前
記半導体装置は前記接着剤層により貼り合わされるとと
もに、互いの電極が前記バンプを介して接続されてなる
ことを特徴とする半導体装置(マルチチップモジュー
ル)である。
半導体チップを貼り合わせながら積み重ね、バンプによ
り導通をとったマルチチップモジュールであり、実装密
度が高く、接着剤層により高い信頼性が確保できている
という利点がある。
明、本出願第2の発明、本出願第5の発明、本出願第7
の発明又は本出願第8の発明の半導体装置において、前
記接着剤層を接着性を有する熱可塑性樹脂とすることを
特徴とする。
によれば、接着剤層を接着性を有する熱可塑性樹脂とす
るので、接着剤層に熱をあたえれば、半導体チップを母
材から離脱することができるので、接着後、不良が発生
した半導体チップを個別に交換することができるという
利点がある。特に、一枚の配線基材に多数の半導体チッ
プを接着した後にも、不良品を交換できるので、配線基
材を無駄にせずに済むという利点がある。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に接
着剤層を敷設し、前記接着剤層の全面を前記バンプが突
出するまでエッチングし、前記半導体ウエハを切断し前
記半導体チップを個片に分離することを特徴とする半導
体装置の製造方法である。
置の製造方法によれば、インターポーザ等との接着と電
気的接続を得るとともに接合部が封止される信頼性の高
い実装を容易に実現できる半導体装置を簡便なプロセス
によって製造することができる。バンプ付設後に接着剤
層を形成するので、接着剤層に孔を空け加工を施す必要
がない。そのため、リソグラフィ技術によるマスク設
計、レジスト塗布、露光、現像、エッチングと、多くの
プロセスを経て接着剤層を形成する必要がなく、ワイヤ
ボンディング技術によりバンプ付設後、接着剤を敷設
し、エッチングすれば完成する。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に接
着剤層を敷設し、前記接着剤層の全面を前記バンプが突
出するまでエッチングし、前記半導体ウエハを切断し前
記半導体チップを個片に分離し、前記半導体チップを1
個又は2個以上、一枚の配線基材に搭載して、加熱、押
圧することにより前記接着剤層による前記配線基材との
接着及び前記バンプによる前記配線基材上の配線との電
気接続を行うことを特徴とする半導体装置の製造方法で
ある。
置の製造方法によれば、本出願第10の発明と同様の利
点があるとともに、インターポーザへの接着と電気的接
続を同時に行うので、半導体チップ上のすべての電極の
インナーリードボンディングと、半導体チップと配線基
材の接着及びその接合面の封止が一度に成され、半導体
パッケージ製造の工程数が大幅に削減されるとともに、
工程所要時間が大幅に削減されるという利点がある。例
えば、一枚の配線基材に電極が1000ピン設けられて
いる半導体装置を30個搭載する場合、従来のシングル
ポイントボンディング法では、一つの電極のボンディン
グにつき0.1秒かかるとして、のべ3000秒かかっ
てしまう。しかし、本出願第11の発明によれば、10
〜20秒程度ですべてのボンディングが完了し、しかも
接着も完了するので、大きな時間的・経済的利益をもた
らす。また接着剤層により信頼性の高い接合が得られ、
アンダーフィルを使用する必要もない。なお、配線基材
には、配線テープや、プラスチック基板、セラミック基
板、リードフレーム等が該当する。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に保
護樹脂層を敷設し、前記保護樹脂層の全面を前記バンプ
が突出するまでエッチングし、前記半導体ウエハを切断
し前記半導体チップを個片に分離し、前記半導体チップ
の1個又は2個以上につき、前記バンプ及び前記保護樹
脂層又はそれらに対応する配線基材上に熱硬化性フラッ
クスを塗布し、前記バンプを前記配線基材の配線上に配
置し、加熱して前記バンプを前記配線に半田付けすると
ともに前記熱硬化性フラックスを硬化させることを特徴
とする半導体装置の製造方法である。
置の製造方法によれば、一括リフローによりバンプと配
線基板上の配線とが接合するとともに、保護樹脂層と配
線基材との間に介在するフラックスが硬化して半導体チ
ップと配線基材とを接合させるので、インターポーザへ
の接着と電気的接続が同時に行われ、本出願第11の発
明と同様に半導体パッケージ製造の工程数が大幅に削減
されるとともに、工程所要時間が大幅に削減されるとい
う利点がある。また硬化したフラックスにより信頼性の
高い接合が得られ、アンダーフィルを使用する必要もな
い。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に接
着剤層を敷設し、前記接着剤層の全面を前記バンプが突
出するまでエッチングし、前記半導体ウエハと配線基材
とを前記接着剤層を介して貼り合わせ、前記半導体チッ
プの外周に沿って切断し個片に分離することを特徴とす
る半導体装置の製造方法である。
置の製造方法によれば、半導体チップと、配線基材を貼
り合わて切断するので、半導体ウエハのダイシングと、
配線基材のダイシングとで2回必要であったダイシング
工程が1回となるという利点がある。本出願第13の発
明の半導体装置の製造方法によれば、半導体チップの面
積とインターポーザの面積が等しく完全に重なり合った
CSPを簡単に製造することができる。インターポーザ
の面積を半導体チップの面積より大きくとったフランジ
型の半導体パッケージを製造する場合には、上記本出願
第11の発明のように前記半導体チップを個片に分離し
た後に、配線基材上に搭載すると良い。また接着剤層に
より信頼性の高い接合が得られ、アンダーフィルを使用
する必要もない。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に接
着剤層を敷設し、前記接着剤層の全面を前記バンプが突
出するまでエッチングし、前記半導体ウエハと配線基材
とを前記接着剤層を介して合わせて、加熱、押圧するこ
とにより前記接着剤層による前記配線基材への接着及び
前記バンプによる前記配線基材上の配線への電気接続を
行い、前記半導体チップの外周に沿って切断し個片に分
離することを特徴とする半導体装置の製造方法である。
置の製造方法によれば、本出願第13の発明と同様の利
点があるとともに、インターポーザへの接着と電気的接
続を同時に行うので、半導体チップ上のすべての電極の
インナーリードボンディングと、半導体チップと配線基
材の接着及びその接合面の封止が一度に成され、半導体
パッケージ製造の工程数が大幅に削減されるとともに、
工程所要時間が大幅に削減されるという利点がある。接
着剤層により信頼性の高い接合が得られ、アンダーフィ
ルを使用する必要もない。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に保
護樹脂層を敷設し、前記保護樹脂層の全面を前記バンプ
が突出するまでエッチングし、前記バンプ及び前記保護
樹脂層又はそれらに対応する配線基材上に熱硬化性フラ
ックスを塗布し、前記バンプを前記配線基材の配線上に
配置し、加熱して前記バンプを前記配線に半田付けする
とともに前記熱硬化性フラックスを硬化させ、前記半導
体チップの外周に沿って切断し個片に分離することを特
徴とする半導体装置の製造方法である。
置の製造方法によれば、本出願第13の発明と同様の利
点があるとともに、一括リフローによりバンプと配線基
板上の配線とが接合するとともに、保護樹脂層と配線基
材との間に介在するフラックスが硬化して半導体チップ
と配線基材を接合させるので、インターポーザへの接着
と電気的接続が同時に行われ、本出願第11の発明と同
様に半導体パッケージ製造の工程数が大幅に削減される
とともに、工程所要時間が大幅に削減されるという利点
がある。また硬化したフラックスにより信頼性の高い接
合が得られ、アンダーフィルを使用する必要もない。
の電極上にバンプを付設し、前記バンプが付設された面
に接着剤層を敷設し、前記接着剤層の全面を前記バンプ
が突出するまでエッチングし、前記半導体チップと金属
箔とを前記接着剤層を介して貼り合わせ、前記金属箔を
配線パターンに形成することを特徴とする半導体装置の
製造方法である。
置の製造方法によれば、半導体チップをベースにして、
半導体チップと実装基板との間を繋ぐ配線パターンを形
成するので、他にインターポーザを用いる必要がなくな
り、その分の材料とプロセスが削減され、低コスト化が
図られるという利点があり、また、半導体パッケージの
薄型化が図られるという利点がある。接着剤層により信
頼性の高い接合が得られ、アンダーフィルを使用する必
要もない。
の電極上にバンプを付設し、前記バンプが付設された面
に接着剤層を敷設し、前記接着剤層の全面を前記バンプ
が突出するまでエッチングし、前記半導体チップと金属
箔とを前記接着剤層を介して合わせて、加熱、押圧する
ことにより前記接着剤層による前記金属箔への接着及び
前記バンプによる前記金属箔への電気接続を行い、前記
金属箔を配線パターンに形成することを特徴とする半導
体装置の製造方法である。
置の製造方法によれば、本出願第16の発明の利点が得
られるとともに、金属箔への接着と電気的接続を同時に
行うので、半導体チップ上のすべての電極のインナーリ
ードボンディングと、半導体チップと金属箔の接着及び
その接合面の封止が一度に成され、半導体パッケージ製
造の工程数が大幅に削減されるとともに、工程所要時間
が大幅に削減されるという利点がある。
の電極上にバンプを付設し、前記バンプが付設された面
に保護樹脂層を敷設し、前記保護樹脂層の全面を前記バ
ンプが突出するまでエッチングし、前記半導体チップと
金属箔とを前記保護樹脂層を介して合わせ、加熱して前
記バンプを前記金属箔に半田付けするとともに前記熱硬
化性フラックスを硬化させ、前記金属箔を配線パターン
に形成することを特徴とする半導体装置の製造方法であ
る。
置の製造方法によれば、本出願第16の発明と同様の利
点が得られるとともに、一括リフローによりバンプと配
線基板上の配線とが接合するとともに、保護樹脂層と配
線基材との間に介在するフラックスが硬化して半導体チ
ップと配線基材を接合させるので、インターポーザへの
接着と電気的接続が同時に行われ、半導体パッケージ製
造の工程数が大幅に削減されるとともに、工程所要時間
が大幅に削減されるという利点がある。また硬化したフ
ラックスにより信頼性の高い接合が得られ、アンダーフ
ィルを使用する必要もない。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に接
着剤層を敷設し、前記接着剤層の全面を前記バンプが突
出するまでエッチングし、前記半導体ウエハと金属箔と
を前記接着剤層を介して貼り合わせ、前記金属箔を配線
パターンに形成し、その後に、前記半導体チップの外周
に沿って切断し個片に分離することを特徴とする半導体
装置の製造方法である。
置によれば、半導体ウエハ上に施すプロセスにおいて、
半導体チップと実装基板との間を繋ぐ配線パターンが半
導体チップに付設されるので、他にインターポーザを用
いる必要がなくなり、その分の材料とプロセスが削減さ
れ、低コスト化が図られるという利点があり、また、半
導体パッケージの薄型化が図られるという利点がある。
接着剤層により信頼性の高い接合が得られ、アンダーフ
ィルを使用する必要もない。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に接
着剤層を敷設し、前記接着剤層の全面を前記バンプが突
出するまでエッチングし、前記半導体ウエハと金属箔と
を前記接着剤層を介して合わせて、加熱、押圧すること
により前記接着剤層による前記金属箔への接着及び前記
バンプによる前記金属箔への電気接続を行い、前記金属
箔を配線パターンに形成し、その後に、前記半導体チッ
プの外周に沿って切断し個片に分離することを特徴とす
る半導体装置の製造方法である。
置の製造方法によれば、本出願第19の発明の利点が得
られるとともに、金属箔への接着と電気的接続を同時に
行うので、半導体チップ上のすべての電極のインナーリ
ードボンディングと、半導体チップと金属箔の接着及び
その接合面の封止が一度に成され、半導体パッケージ製
造の工程数が大幅に削減されるとともに、工程所要時間
が大幅に削減されるという利点がある。
上に半導体チップを所定数形成し、各半導体チップの電
極上にバンプを付設し、前記バンプが付設された面に保
護樹脂層を敷設し、前記保護樹脂層の全面を前記バンプ
が突出するまでエッチングし、前記半導体ウエハと金属
箔とを前記保護樹脂層を介して合わせ、加熱して前記バ
ンプを前記金属箔に半田付けするとともに前記熱硬化性
フラックスを硬化させ、前記金属箔を配線パターンに形
成し、その後に、前記半導体チップの外周に沿って切断
し個片に分離することを特徴とする半導体装置の製造方
法である。
置の製造方法によれば、本出願第19の発明の利点が得
られるとともに、一括リフローによりバンプと配線基板
上の配線とが接合するとともに、保護樹脂層と配線基材
との間に介在するフラックスが硬化して半導体チップと
配線基材を接合させるので、インターポーザへの接着と
電気的接続が同時に行われ、半導体パッケージ製造の工
程数が大幅に削減されるとともに、工程所要時間が大幅
に削減されるという利点がある。また硬化したフラック
スにより信頼性の高い接合が得られ、アンダーフィルを
使用する必要もない。
の発明から本出願第21の発明のうちいずれか一の発明
の半導体装置の製造方法において、前記金属箔を配線パ
ターンに形成した後、前記配線パターン上に絶縁被覆層
を選択的に形成することを特徴とする。
法によれば、配線パターン上に絶縁被覆層を選択的に形
成することにより、配線パターンが絶縁被覆され、絶縁
被覆層の開口部によって配線パターンの一部が露出し、
外部と電気的接続をするための電極(ランド部)が形成
される。これをLGA型パッケージとしても使用しても
良い。
の発明の半導体装置の製造方法において、前記配線パタ
ーン上に絶縁被覆層を選択的に形成した後、前記絶縁被
覆層の開口部により露出した配線パターンのランド部に
半田ボールを付設することを特徴とする。
ッケージが得られる。
の発明、本出願第11の発明、本出願第13の発明、本
出願第14の発明、本出願第16の発明、 本出願第1
7の発明、本出願第19の発明又は本出願第20の発明
の半導体装置の製造方法において、前記接着剤層を接着
性を有する熱可塑性樹脂とすることを特徴とする。
置の製造方法によれば、接着剤層を接着性を有する熱可
塑性樹脂とするので、接着剤層に熱をあたえれば、半導
体チップを母材から離脱することができるので、接着
後、不良が発生した半導体チップを個別に交換すること
ができるという利点がある。特に、一枚の配線基材に多
数の半導体チップを接着した後にも、不良品を交換でき
るので、配線基材を無駄にせずに済むという利点があ
る。
と、前記半導体チップの電極の形成面上に敷設された接
着剤層と、前記半導体チップの電極上に付設され、前記
接着剤層の表面上に露出するバンプと、テープ基板と、
インターポーザとを備え、前記テープ基板の表面に前記
半導体チップが前記接着剤層によって接着されるととも
に前記バンプによって電気的に接続し、前記テープ基板
の裏面側に前記インターポーザを導通可能に接続してな
ることを特徴とする半導体装置である。
導体装置及びその製造方法につき図面を参照して説明す
る。以下は本発明の一実施形態であって本発明を限定す
るものではない。
方法につき、図1を参照して説明する。図1は本発明の
実施の形態1の半導体装置及びその製造方法を説明する
ための工程断面図である。
半導体装置3(HDP:high density package)は、半
導体チップ11と、チップ電極12上にスタッドバンプ
法で付設されたAuボールバンプ21と、半導体チップ
のチップ電極12が形成された面上に敷設された熱可塑
性の接着剤層22とを備え、Auボールバンプ21が接
着剤層22の表面上にその先端部を突出して構成され
る。接着後の不良品の交換を考慮して接着剤層22を熱
可塑性の接着剤としたが、交換が不要の場合は、熱可塑
性の接着剤とせず、熱硬化性の接着剤としても良い。
る。図1の(a)以下に、半導体ウエハ20に構成され
る1つの半導体チップ11を取り出して拡大した図を示
した。まず、半導体ウエハ20上に半導体チップ11を
所定数形成した後、各半導体チップ11のチップ電極1
2上にAuボールバンプ21を付設する。このAuボー
ルバンプ21は、ワイヤボンディング技術を応用したス
タッドバンプ法により形成されるスタッドバンプであ
る。すなわち、ワイヤボンディング装置を用い、キャピ
ラリから延出した金線の先端部に金ボールを形成し、こ
の金ボールをチップ電極12上に押圧する。続いてキャ
ピラリを超音波振動させて金ボールをチップ電極12に
超音波溶接し、金線を切断する。以上のようにして、A
uボールバンプ21をチップ電極12上に形成する(図
1(b))。次に、Auボールバンプ21が付設された
面に、例えば、熱可塑系PI樹脂を50μm程度塗布
し、流動性がない程度に仮硬化することにより、接着剤
層22を敷設する(図1(c))。次に、接着剤層22
の全面をKOH、又はN2H4(ヒドラジン)等のエッ
チング溶液に浸し、Auボールバンプ21が突出するま
でエッチングする(図1(d))。
構成される。この後、半導体ウエハ20を切断し半導体
装置3を分離して、次のプロセスに用いるか、又はその
まま、次のプロセスに用いる。これについては以下に説
明する。
方法につき図2(a)を参照して説明する。図2(a)
は本発明の実施の形態2の半導体装置を示す断面図であ
る。
置3を熱圧着によりインターポーザとしての配線テープ
23にボンディングし、樹脂モールドした半導体装置
(BGA型半導体パッケージ)である。製造に当たって
は、まず、上記半導体ウエハ20(図1参照)を切断し
半導体装置3を個片に分離する。次に、半導体装置3を
1個又は2個以上、一枚の配線テープ23に搭載して、
加熱、押圧することにより接着剤層22による配線テー
プ23との接着及びAuボールバンプ21による配線テ
ープ23上の銅配線24との電気接続を行う。それには
以下のように行うと良い。
に対応する範囲で銅配線24が、絶縁フィルム25に支
持されているもの、すなわち、絶縁フィルム25のチッ
プ電極12に対応する範囲にボンディングツールを当て
るための孔部が設けられていないものを用いる。本実施
形態ではボンディングツールによるシングルポイントボ
ンディング法を採用しないからである。まず、配線テー
プ23を0.2〜1.0mm厚程度のシリコンシート
(図示せず)上に設置し、半導体装置3を銅配線24上
のAuメッキパッド26上に位置決めし搭載する。その
後、これらの雰囲気を真空にする。その真空雰囲気内
で、一のヒータプレート(図示せず)を上方から降ろ
し、多数の半導体チップ11の裏面(電極形成面の反対
側)に押しつけることにより、配線テープ23を各半導
体チップ11のチップ電極12が形成された面のほぼ全
範囲に押圧しつつ、接着剤層22及びAuボールバンプ
21を含むインナーリード接続部に熱を加える。このと
き、チップ電極12に対応する範囲で銅配線24が、絶
縁フィルム25に支持されているので、ヒータプレート
の押圧力をインナーリード接続部に確実に伝えることが
できる。この押圧は、真空中で行われるので、半導体チ
ップ11と接着剤層22の間に空気が溜まることがなく
なり接着も良好に行える。なお、予め、接着剤層22の
最適な接着を得るための加熱値及び加圧値と、Auボー
ルバンプ21による最適な金属接合を得るための加熱値
及び加圧値とがほぼ同一の値なるように両者を選定して
おくと良い。そのようにすれば、接着剤層22及びイン
ナーリード接続部の双方に過不足なく熱及び押圧力を加
えることができ、そのため、良好な接着状態及び金属接
合状態を得ることができるからである。
を溶融させるとともに接着剤層22を硬化させ、Auメ
ッキパッド26とAuボールバンプ21との金属接合
と、接着剤層22による半導体チップ11と配線テープ
4との接着とを完了させる。その結果、良好な接着状態
及び金属接合状態を得ることができる。真空雰囲気内で
行ったため、半導体チップ11のチップ電極12が形成
された面と接着剤層22との間にボイドを発生させるこ
とがない。チップサイズが大きいほど、ボイドの発生が
懸念される。そのような場合には、本実施の形態のよう
に真空雰囲気内で貼り合わせることが有効である。例え
ば、Auメッキパッド26とAuボールバンプ21とは
270℃、10秒、980mN/バンプ程度の条件で容
易に導通がとれる接合ができる。この場合、270℃、
10秒、980mN/バンプ程度の条件で接着剤層22
による半導体チップ11と配線テープ4との接着が好適
に完了するように接着剤層22に使用する接着剤の組
成、接着剤層22の層厚等を選定すると良い。
ープを樹脂モールド装置に移送し、金型に収め、配線テ
ープ23の半導体装置3が接合された面を樹脂封止す
る。さらに、封止樹脂27を硬化させ、カバーレジスト
50を形成し、半田ボール31を付設し、個々のパッケ
ージにダイシングする。以上により図2(a)に示した
半導体装置(BGA型半導体パッケージ)が得られる。
ジが示されるが、一パッケージ内に複数の半導体装置3
を、並設し、マルチチップパッケージとしても良い。
置3を個片に分離する前に、半導体ウエハ20と配線テ
ープ23とを接着剤層22を介して貼り合わせ、その後
に、半導体チップ11の外周に沿って切断し個片に分離
して製造することも有効である。この場合、半導体チッ
プ11の各端面と、配線テープ23の各端面とがそれぞ
れ同一切断面として同一平面で構成される半導体パッケ
ージが得られる。
方法につき図2(b)を参照して説明する。図2(b)
は本発明の実施の形態3の半導体装置を示す断面図であ
る。
ップ11と、チップ電極12の形成面上に敷設された保
護樹脂層としての接着剤層22と、チップ電極12上に
付設され、接着剤層22の表面上に露出するAuボール
バンプ21と、接着剤層22の表面に硬化したフラック
ス28を介して接着され、Auボールバンプ21に電気
的に接続するインターポーザとしての配線テープ23と
を備えて構成される。半導体装置3を熱圧着により配線
テープ23にボンディングし、樹脂モールドした半導体
装置(BGA型半導体パッケージ)である。
0(図1参照)を切断し半導体チップ11を個片に分離
する。半導体チップ11の1個又は2個以上につき、A
uボールバンプ21及び接着剤層22に熱硬化性フラッ
クス28を塗布するか、又は、それらに対応する配線テ
ープ23上に熱硬化性フラックス28を塗布する。次
に、Auボールバンプ21を配線テープ23の銅配線2
4の一部を半田メッキして形成される半田メッキパッド
29上に配置する。次に赤外線加熱法や熱風加熱法等に
より加熱し、一括リフロー処理をする。これにより、A
uボールバンプ21を半田メッキパッド29に半田付け
するとともに熱硬化性フラックス28を硬化させる。熱
硬化性フラックス28を用いるのは、熱硬化性フラック
ス28硬化により、接着剤層22と配線テープ23を接
合させるためである。したがって、接着剤層22は接着
性のない保護樹脂層に代替えしても良い。
ープ23を樹脂モールド装置に移送し、金型に収め、配
線テープ23の半導体装置3が接合された面を樹脂封止
する。さらに、封止樹脂27を硬化させ、カバーレジス
ト50を形成し、半田ボール31を付設し、個々のパッ
ケージにダイシングする。以上により図2(b)に示し
た半導体装置(BGA型半導体パッケージ)が得られ
る。
ジが示されるが、一パッケージ内に複数の半導体装置3
を、並設し、マルチチップパッケージとしても良い。
ロセスを行うのも有効である。すなわち、半導体ウエハ
を切断する前に、半導体ウエハ20上のAuボールバン
プ21及び接着剤層22に熱硬化性フラックス28を塗
布するか、又は、それらに対応する配線テープ23上に
熱硬化性フラックス28を塗布する。次に、Auボール
バンプ21を半田メッキパッド29上に配置し、加熱し
てAuボールバンプ21を半田メッキパッド29に半田
付けするとともに熱硬化性フラックス28を硬化させ
る。次に、半導体チップ11の外周に沿って切断し個片
に分離する。この場合、半導体チップ11の各端面と、
配線テープ23の各端面とがそれぞれ同一切断面として
同一平面で構成される半導体パッケージが得られる。
方法につき図3を参照して説明する。図3は本発明の実
施の形態4の半導体装置を示す断面図である。
体装置3を、インターポーザ14に実施の形態2と同様
にして実装し、半導体装置3の裏面に放熱ペースト30
を介してヒートスプレッダー32を接合したマルチチッ
プモジュールである。このような構成とすることにより
放熱性の優れたマルチチップモジュールが得られる。ま
た実施の形態3のように、熱硬化性フラックスを使用し
た一括リフローにより実装しても良い。その場合は、半
田メッキパッドによりAuボールバンプ21を受けるよ
うにし、熱硬化性フラックスによって保護樹脂層たる接
着剤層22と銅箔41とを接合する。
方法につき図4を参照して説明する。図4は本発明の実
施の形態5の半導体装置を示す断面図である。
装置は、インターポーザとしてデバイスホール34が設
けられた配線テープ33に半導体装置3を、実施の形態
2と同様にして実装した一実施形態である。また実施の
形態3のように、熱硬化性フラックスを使用した一括リ
フローにより実装しても良い。その場合は、半田メッキ
パッドによりAuボールバンプ21を受けるようにし、
熱硬化性フラックスによって保護樹脂層たる接着剤層2
2と銅箔41とを接合する。図4に示すように、半導体
装置3の周辺部では接着剤層22が配線テープ33に接
着し、Auボールバンプ21が銅配線35上のAuメッ
キパッド36に接合し電気的接続をとっている。半導体
装置3の中央部は、デバイスホール34によって露出し
ている。実施の形態5の半導体装置によれば、配線テー
プ33にデバイスホール34が設けられているので、ポ
ップコーン現象による配線テープ33と接着剤層22と
の界面の破壊が防がれる。デバイスホール34の範囲の
半導体チップ11の表面は接着剤層22により樹脂封止
されているので、半導体チップを配線テープに搭載後、
改めてアンダーフィル等の保護樹脂を充填、付設等する
必要はない。
方法につき図5を参照して説明する。図5は本発明の実
施の形態6の半導体装置及びその製造方法を説明するた
めの工程断面図である。
半導体装置は、半導体チップ11と、チップ電極12の
形成面上に敷設された接着剤層22と、チップ電極12
上に付設され、接着剤層22の表面上に露出するAuボ
ールバンプ21とからなる半導体装置3と、接着剤層2
2の表面に接着され、一部をAuボールバンプ21に接
合する銅配線42と、銅配線42を絶縁被覆するととも
に選択的に開口し外部接続部を形成する絶縁被覆層たる
カバーレジスト43とを備えて構成されている。外部端
子として半田ボール31を配設したBGAが型半導体パ
ッケージである。なお、Auボールバンプ21は、銅配
線42上のAuメッキパッド44と、Au−Auの金属
接合を成している。
にして製造する。図5(a)に示すように、まず、銅箔
41を用意する。例えば50μm厚の銅箔である。この
銅箔41と半導体装置3とを接着剤層22を介して合わ
せ、実施の形態2と同様にして、ヒータプレートにより
真空雰囲気内で加熱、押圧する。それにより接着剤層2
2によって半導体装置3と銅箔41を接着し、Auボー
ルバンプ21をAuメッキパッド44を介して銅箔41
に接合させ電気接続を得る。このように、半導体チップ
11と銅箔41とを接着剤層22を介して貼り合わせた
後、銅箔41をリソグラフィ技術によって所定のパター
ンに形成し、銅配線42を得る。次に、銅配線42上に
絶縁被覆層としてカバーレジスト43を塗布し、それを
露光、現像によって開口し、半田ボール31を付設する
ための銅配線42のランド部を露出させる。最後に、そ
のランド部に半田ボール31を搭載し、リフローして付
設する。以上の工程により実施の形態6の半導体装置
(BGAが型半導体パッケージ)が完成する。
半導体ウエハ20(図1参照)と銅箔41とを接着剤層
22を介して合わせて、加熱、押圧することにより接着
剤層22による銅箔41への接着及びAuボールバンプ
21による銅箔41への電気接続を行い、その後、銅箔
41を配線パターンに形成し、さらにその後、半導体チ
ップ11の外周に沿って半導体ウエハを切断し個片に分
離するという方法も有効である。この場合、パッケージ
外形サイズか半導体チップ11の外形サイズと等しいB
GA型半導体パッケージが得られる。
ックスを使用した一括リフローにより半導体装置3又は
半導体装置3が多数構成された半導体ウエハ20を銅箔
41に貼り合わせても良い。その場合は、半田メッキパ
ッドによりAuボールバンプ21を受けるようにし、熱
硬化性フラックスによって保護樹脂層たる接着剤層22
と銅箔41とを接合する。
ルドし、封止樹脂27によって半導体装置3を封止して
も良い。これにより半導体チップ11が保護される。
周壁部を有するヒートスプレッダー45の天井部の内面
を半導体チップ11の裏面に放熱ペースト45を介して
貼り合わせ、周壁部の下端をヒートスプレッダー固定用
接着剤46により銅配線42及び銅配線42間に充填さ
れたカバーレジスト43に接着する構成を採用しても良
い。これにより、放熱性を高めることができる。
なる半導体チップ11a、11bを備える半導体装置3
a、3bを同一銅箔上に貼り付けて作製するマルチチッ
プモジュールや、さらに、そのマルチチップモジュール
を樹脂モールドし封止樹脂47によって半導体装置3
a、3bを封止しても良い。これにより半導体チップ1
1が保護される。
方法につき図8(a)を参照して説明する。図8(a)
は本発明の実施の形態7の半導体装置を示す断面図であ
る。
体装置3c、3d、3eを備え、半導体装置3cの接着
剤層22cが敷設された面の一部と、半導体装置3dの
接着剤層22dが敷設された面の一部とが貼り合わさ
れ、かつ、その貼り合わせ面で互いのAuボールバンプ
21により電気的に接続され、同様に、半導体装置3e
の接着剤層22eが敷設された面の一部と、半導体装置
3dの接着剤層22dが敷設された面の一部とが貼り合
わされ、かつ、その貼り合わせ面で互いのAuボールバ
ンプ21により電気的に接続されて構成されるマルチチ
ップモジュールである。半導体装置3cの接着剤層22
cが敷設された面のうち、半導体装置3dとの接着面か
ら外れた範囲及び、半導体装置3eの接着剤層22eが
敷設された面のうち、半導体装置3dとの接着面から外
れた範囲のそれぞれに、インターポーザ48を接着し、
その範囲でそれぞれAuボールバンプ21をインターポ
ーザ48のリードに接合させて実装される。半導体装置
3dは、インターポーザ48に設けられた孔部51に挿
入させる。また、図示する構造を樹脂封止して保護して
も良い。
方法につき図8(b)(c)を参照して説明する。図8
(b)は本発明の実施の形態8の半導体装置を示す斜視
図、(c)は(b)におけるA面の断面図である。
体装置3f、3gを備え、半導体装置3gの接着剤層2
2gが敷設された面の一部と、半導体装置3fの接着剤
層22fが敷設された面の全部とが貼り合わされ、か
つ、図8(c)に示すように、その貼り合わせ面で互い
のAuボールバンプ21により電気的に接続されて構成
されるマルチチップモジュールである。半導体装置3g
の接着剤層22gが敷設された面のうち、半導体装置3
fとの接着面から外れた範囲(図の場合半導体装置3f
の両側に存在する)に、インターポーザ(図示せず)を
接着し、その範囲でAuボールバンプ21aをインター
ポーザのリードに接合させて実装させる。実施の形態7
と同様の要領で、半導体装置3fは、そのインターポー
ザに設けられた孔部に挿入させる。さらに、樹脂封止し
て保護しても良い。
方法につき図9を参照して説明する。図9は本発明の実
施の形態9の半導体装置を示す断面図である。
半導体装置4をボンディングする。しかし、この半導体
装置4は、実施の形態2に使用した半導体装置3と異な
り、表裏にチップ電極が形成された半導体チップ5を備
えて構成される。表のチップ電極12aと裏のチップ電
極12bとは、アルミ配線49により互いに導通がとら
れている。実施の形態9の半導体装置は、このような半
導体装置4を接着剤層22により貼り合わせながら4段
積み重ね、かつ、上段の半導体装置4のAuボールバン
プ21を下段の半導体装置4の裏面のチップ電極12b
に接合し電気的接合をとったマルチチップモジュールで
ある。実装密度が高く、接着剤層22により接合信頼性
が高い。さらに、樹脂封止して保護しても良い。
製造方法では、ワイヤボンディング技術を応用したスタ
ッドバンプ法によりバンプを形成したが、メッキ法を使
用しても良い。その場合メッキバンプは、つぎの要領で
形成される。すなわち、半導体ウエハ20上にレジスト
を塗布し、露光、現像して、チップ電極12上に開口部
を有するレジストパターンを形成する。次に、メッキ法
により、前記開口部内に金属を堆積させて、バンプを形
成する。その後、レジストを除去する。このメッキ法は
大量生産に向いている。スタッドバンプ法は多品種少量
生産に向いている。スタッドバンプ法を使用するか、メ
ッキ法を使用するかは生産量に応じて決めることとな
る。また、チップ上に形成されるバンプの材料は、Au
に限らず、Cu,Pb−Sn等の材料としても良い。
造方法につき図10を参照して説明する。図10は本発
明の実施の形態10の半導体装置を示す断面図である。
体装置は、半導体装置3と、テープ基板52と、インタ
ーポーザ14とを備え、半導体装置3がテープ基板52
を介してインターポーザ14に実装された半導体装置で
ある。
る絶縁フィルム53の表裏に所定パターンの銅配線54
をリソグラフィ技術により形成したテープキャリア状配
線テープである。絶縁フィルム53にはスルーホールが
設けられ表裏の銅配線54の導通を可能にしている。テ
ープ基板52の表面に形成された銅配線54上の一部に
Auメッキパッド55が設けられている。テープ基板5
2の裏面に形成された銅配線54はそのランド部を除き
カバーレジスト56で絶縁被覆されている。
が接着剤層22によって接着されるとともにAuボール
バンプ21によって電気的に接続する。Auボールバン
プ21は、半導体チップ11のチップ電極12に付設さ
れたもので、一端をチップ電極12に接合し、他端をA
uメッキパッド55に接合している。接着剤層22は、
半導体チップ11とテープ基板52の間を封止し、Au
ボールバンプ21をも封止して信頼性の高い実装を確保
している。接着剤層22は、半導体チップ11の表面を
保護する機能をも有する。テープ基板52の裏面の銅配
線54のランド部には、半田ボール57が付設されてい
る。この半田ボール57は、一端を銅配線54のランド
部に接合し、他端をインターポーザ14上の半田メッキ
が施されてなる半田メッキパッド59に接合し、テープ
基板52とインターポーザ14とを電気的に接続する。
半田ボール57周囲のテープ基板52とインターポーザ
14間には、硬化した熱硬化性フラックス58が充たさ
れており、テープ基板52とインターポーザ14との接
合を補強し、実装の信頼性を確保している。一方、半導
体チップ11の裏面には放熱ペースト30が塗布され、
これを介してヒートスプレッダー32が接着されてい
る。
っては、以下のようにする。まず、実施の形態1におい
て説明したように半導体装置3を作製する。次に、実施
の形態2のようにして半導体装置3をテープ基板52の
表面に熱圧着する。ここで、実施の形態3のように熱硬
化性フラックスを使用した一括リフロー処理で実装して
も良い。次に、テープ基板52の裏面のランド部に半田
ボール57を付設する。次に、テープ基板52の裏面又
はインターポーザ14のボンディング領域に熱硬化性フ
ラックス58を塗布する。その後、半導体装置3が接着
されたテープ基板52をインターポーザ14に搭載し、
赤外線加熱法や熱風加熱法等により加熱し、一括リフロ
ー処理をする。これにより、半田ボール57を半田メッ
キパッド59に半田付けするとともに熱硬化性フラック
ス58を硬化させる。その後、半導体装置11の裏面及
び、その周囲の半導体チップの裏面に放熱ペースト30
を塗布しヒートスプレッダーを接着して実施の形態10
の半導体装置をマルチチップパッケージとして完成させ
る。
体パッケージでは、半導体チップの200μという非常
に狭いパッドピッチに対応するため、インターポーザと
して高価なビルドアップBT基板を用いていた。しか
し、実施の形態10の半導体装置によれば、安価にファ
インピッチを形成できるテープ基板52が半導体チップ
11とインターポーザ14間に介在し、半導体チップ1
1のパッドピッチ(例えば200μm)より広いピッチ
(例えば500μm)に拡大した外部端子たる半田ボー
ル57を裏面に配設しているので、インターポーザ14
にファインピッチへの対応が要求されず、インターポー
ザ14としては安価な配線基板を使用することができ
る。テープ基板52自体安価であるため、トータルとし
てもビルドアップBT基板を用いるより安価に半導体パ
ッケージを構成することができる。
に電気的接合をするためのバンプと接着機能を有する接
着樹脂を形成することで信頼性の高い接合を実現する高
密度型半導体装置(以下HDP:high density packag
e)を安価に製造することができるという効果がある。
また、HDPを他のBGA基板等に装着し、半導体チッ
プより大きいサイズのパッケージを製作する際、接着剤
層がBGA基板等に接着し半導体チップと基板間を封止
するため、樹脂を半導体チップと基板間に注入するアン
ダーフィル工程は不要となる。そのため、狭ピッチ化さ
れたHDPを高い信頼性をもってインターポーザ等に実
装可能になり、実装構造簡素化、実装の容易化、実装工
数の削減、歩留まりの向上が図られ、実装信頼性の高い
CSP等の半導体パッケージを製造することができると
いう効果がある。また、半導体チップ上に電気的接合を
するためのバンプと接着機能を有する接着樹脂を形成す
ることで信頼性の高い接合を実現することことにによ
り、実装後の交換が容易なり、高価な配線基板を無駄に
せずに済むようになるという効果がある。さらに、半導
体ウエハ上にインターポーザを直に形成することによ
り、インターポーザ製造の工数及びインターポーザの材
料費の削減が図られ、各種半導体パッケージを安価に提
供することができるという効果がある。また、HDPを
複数用いて、部分的に貼り合わせたり、積層して貼り合
わせることにより、高密度実装のマルチチップモジュー
ルを高い信頼性をもって安価に提供することができると
いう効果がある。
形成、接着樹脂形成が行えるため、効率よく生産できる
という効果がある。BGA基板等に装着する際、予め接
着樹脂が形成されているため、熱圧着法又は熱硬化性フ
ラックスと使用した一括リフロー処理により、電気的接
合及びBGA基板等との接着が同時に実施でき、生産効
率が良好であるという効果がある。また、バンプ形成に
ワイヤボンディング技術を適用することができるため、
多品種少量生産に容易に対応することができるという効
果がある。
製造方法を説明するための工程断面図である。
を示す断面図である。(b)は本発明の実施の形態3の
半導体装置を示す断面図である。
面図である。
面図である。
製造方法を説明するための工程断面図である。
を示した断面図である。
用例を示した断面図である。
を示す断面図である。(b)は本発明の実施の形態8の
半導体装置を示す斜視図、(c)は(b)におけるA面
の断面図である。
面図である。
断面図である。
る。
説明するための工程断面図である。
説明するための断面図である。
Claims (25)
- 【請求項1】 半導体チップと、前記半導体チップの電
極上に付設されたスタッドバンプと、前記半導体チップ
の前記電極の形成面上に敷設された接着剤層とを備え、
前記スタッドバンプが前記接着剤層の表面上に突出して
なることを特徴とする半導体装置。 - 【請求項2】 請求項1に記載の半導体装置を熱圧着に
よりインターポーザにボンディングした半導体装置。 - 【請求項3】 半導体チップと、前記半導体チップの電
極の形成面上に敷設された保護樹脂層と、前記半導体チ
ップの電極上に付設され、前記保護樹脂層の表面上に露
出するバンプと、前記保護樹脂層の表面に硬化したフラ
ックスを介して接着され、前記バンプに電気的に接続す
るインターポーザとを備えてなることを特徴とする半導
体装置。 - 【請求項4】 前記インターポーザにデバイスホールが
設けられてなることを特徴とする請求項2又は請求項3
に記載の半導体装置。 - 【請求項5】 半導体チップと、前記半導体チップの電
極の形成面上に敷設された接着剤層と、前記半導体チッ
プの電極上に付設され、前記接着剤層の表面上に露出す
るバンプと、前記接着剤層の表面に接着され、一部を前
記バンプに接合する配線パターンと、前記配線パターン
を絶縁被覆するとともに選択的に開口し外部接続部を形
成する絶縁被覆層とを備えてなることを特徴とする半導
体装置。 - 【請求項6】 半導体チップと、前記半導体チップの電
極の形成面上に敷設された保護樹脂層と、前記半導体チ
ップの電極上に付設され、前記保護樹脂層の表面上に露
出するバンプと、前記保護樹脂層の表面に硬化したフラ
ックスを介して接着され、一部を前記バンプに接合する
配線パターンと、前記配線パターンを絶縁被覆するとと
もに選択的に開口し外部接続部を形成する絶縁被覆層と
を備えてなることを特徴とする半導体装置。 - 【請求項7】 半導体チップと、前記半導体チップの電
極形成面上に敷設された接着剤層と、前記半導体チップ
の電極上に付設され、前記接着剤層の表面上に露出する
バンプとからなる半導体装置を2以上備え、一の前記半
導体装置の前記接着剤層が敷設された面の一部と、他の
一の前記半導体装置の前記接着剤層が敷設された面の一
部又は全部とが貼り合わされ、かつ、その貼り合わせ面
で互いの前記バンプにより電気的に接続されてなること
を特徴とする半導体装置。 - 【請求項8】 表裏に電極が形成された半導体チップ
と、前記半導体チップの表面又は裏面上に敷設された接
着剤層と、前記半導体チップの電極上に付設され、前記
接着剤層の表面上に露出するバンプとからなる半導体装
置が2以上積み重なり、上下の前記半導体装置は前記接
着剤層により貼り合わされるとともに、互いの電極が前
記バンプを介して接続されてなることを特徴とする半導
体装置。 - 【請求項9】 前記接着剤層を接着性を有する熱可塑性
樹脂とすることを特徴とする請求項1、請求項2、請求
項5、請求項7又は請求項8半導体装置。 - 【請求項10】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に接着剤層を敷設し、前記接
着剤層の全面を前記バンプが突出するまでエッチング
し、前記半導体ウエハを切断し前記半導体チップを個片
に分離することを特徴とする半導体装置の製造方法。 - 【請求項11】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に接着剤層を敷設し、前記接
着剤層の全面を前記バンプが突出するまでエッチング
し、前記半導体ウエハを切断し前記半導体チップを個片
に分離し、前記半導体チップを1個又は2個以上、一枚
の配線基材に搭載して、加熱、押圧することにより前記
接着剤層による前記配線基材との接着及び前記バンプに
よる前記配線基材上の配線との電気接続を行うことを特
徴とする半導体装置の製造方法。 - 【請求項12】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に保護樹脂層を敷設し、前記
保護樹脂層の全面を前記バンプが突出するまでエッチン
グし、前記半導体ウエハを切断し前記半導体チップを個
片に分離し、前記半導体チップの1個又は2個以上につ
き、前記バンプ及び前記保護樹脂層又はそれらに対応す
る配線基材上に熱硬化性フラックスを塗布し、前記バン
プを前記配線基材の配線上に配置し、加熱して前記バン
プを前記配線に半田付けするとともに前記熱硬化性フラ
ックスを硬化させることを特徴とする半導体装置の製造
方法。 - 【請求項13】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に接着剤層を敷設し、前記接
着剤層の全面を前記バンプが突出するまでエッチング
し、前記半導体ウエハと配線基材とを前記接着剤層を介
して貼り合わせ、前記半導体チップの外周に沿って切断
し個片に分離することを特徴とする半導体装置の製造方
法。 - 【請求項14】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に接着剤層を敷設し、前記接
着剤層の全面を前記バンプが突出するまでエッチング
し、前記半導体ウエハと配線基材とを前記接着剤層を介
して合わせて、加熱、押圧することにより前記接着剤層
による前記配線基材への接着及び前記バンプによる前記
配線基材上の配線への電気接続を行い、前記半導体チッ
プの外周に沿って切断し個片に分離することを特徴とす
る半導体装置の製造方法。 - 【請求項15】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に保護樹脂層を敷設し、前記
保護樹脂層の全面を前記バンプが突出するまでエッチン
グし、前記バンプ及び前記保護樹脂層又はそれらに対応
する配線基材上に熱硬化性フラックスを塗布し、前記バ
ンプを前記配線基材の配線上に配置し、加熱して前記バ
ンプを前記配線に半田付けするとともに前記熱硬化性フ
ラックスを硬化させ、前記半導体チップの外周に沿って
切断し個片に分離することを特徴とする半導体装置の製
造方法。 - 【請求項16】 半導体チップの電極上にバンプを付設
し、前記バンプが付設された面に接着剤層を敷設し、前
記接着剤層の全面を前記バンプが突出するまでエッチン
グし、前記半導体チップと金属箔とを前記接着剤層を介
して貼り合わせ、前記金属箔を配線パターンに形成する
ことを特徴とする半導体装置の製造方法。 - 【請求項17】 半導体チップの電極上にバンプを付設
し、前記バンプが付設された面に接着剤層を敷設し、前
記接着剤層の全面を前記バンプが突出するまでエッチン
グし、前記半導体チップと金属箔とを前記接着剤層を介
して合わせて、加熱、押圧することにより前記接着剤層
による前記金属箔への接着及び前記バンプによる前記金
属箔への電気接続を行い、前記金属箔を配線パターンに
形成することを特徴とする半導体装置の製造方法。 - 【請求項18】 半導体チップの電極上にバンプを付設
し、前記バンプが付設された面に保護樹脂層を敷設し、
前記保護樹脂層の全面を前記バンプが突出するまでエッ
チングし、前記半導体チップと金属箔とを前記保護樹脂
層を介して合わせ、加熱して前記バンプを前記金属箔に
半田付けするとともに前記熱硬化性フラックスを硬化さ
せ、前記金属箔を配線パターンに形成することを特徴と
する半導体装置の製造方法。 - 【請求項19】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に接着剤層を敷設し、前記接
着剤層の全面を前記バンプが突出するまでエッチング
し、前記半導体ウエハと金属箔とを前記接着剤層を介し
て貼り合わせ、前記金属箔を配線パターンに形成し、そ
の後に、前記半導体チップの外周に沿って切断し個片に
分離することを特徴とする半導体装置の製造方法。 - 【請求項20】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に接着剤層を敷設し、前記接
着剤層の全面を前記バンプが突出するまでエッチング
し、前記半導体ウエハと金属箔とを前記接着剤層を介し
て合わせて、加熱、押圧することにより前記接着剤層に
よる前記金属箔への接着及び前記バンプによる前記金属
箔への電気接続を行い、前記金属箔を配線パターンに形
成し、その後に、前記半導体チップの外周に沿って切断
し個片に分離することを特徴とする半導体装置の製造方
法。 - 【請求項21】 半導体ウエハ上に半導体チップを所定
数形成し、各半導体チップの電極上にバンプを付設し、
前記バンプが付設された面に保護樹脂層を敷設し、前記
保護樹脂層の全面を前記バンプが突出するまでエッチン
グし、前記半導体ウエハと金属箔とを前記保護樹脂層を
介して合わせ、加熱して前記バンプを前記金属箔に半田
付けするとともに前記熱硬化性フラックスを硬化させ、
前記金属箔を配線パターンに形成し、その後に、前記半
導体チップの外周に沿って切断し個片に分離することを
特徴とする半導体装置の製造方法。 - 【請求項22】 前記金属箔を配線パターンに形成した
後、前記配線パターン上に絶縁被覆層を選択的に形成す
ることを特徴とする請求項16から請求項21のうちい
ずれか一に記載の半導体装置の製造方法。 - 【請求項23】 前記配線パターン上に絶縁被覆層を選
択的に形成した後、前記絶縁被覆層の開口部により露出
した配線パターンのランド部に半田ボールを付設するこ
とを特徴とする請求項22に記載の半導体装置の製造方
法。 - 【請求項24】 前記接着剤層を接着性を有する熱可塑
性樹脂とすることを特徴とする請求項10、請求項1
1、請求項13、請求項14、請求項16、請求項1
7、請求項19又は請求項20に記載の半導体装置の製
造方法。 - 【請求項25】 半導体チップと、前記半導体チップの
電極の形成面上に敷設された接着剤層と、前記半導体チ
ップの電極上に付設され、前記接着剤層の表面上に露出
するバンプと、テープ基板と、インターポーザとを備
え、前記テープ基板の表面に前記半導体チップが前記接
着剤層によって接着されるとともに前記バンプによって
電気的に接続し、前記テープ基板の裏面側に前記インタ
ーポーザを導通可能に接続してなることを特徴とする半
導体装置。
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Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6507107B2 (en) | 2001-03-15 | 2003-01-14 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly |
| US6975036B2 (en) | 2002-04-01 | 2005-12-13 | Nec Electronics Corporation | Flip-chip semiconductor device utilizing an elongated tip bump |
| US7008823B2 (en) | 2001-03-30 | 2006-03-07 | Micron Technology, Inc. | Die stacking scheme |
| KR100621438B1 (ko) | 2005-08-31 | 2006-09-08 | 삼성전자주식회사 | 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 |
| US7217597B2 (en) | 2004-06-22 | 2007-05-15 | Micron Technology, Inc. | Die stacking scheme |
| KR100748558B1 (ko) | 2006-06-19 | 2007-08-10 | 삼성전자주식회사 | 칩 사이즈 패키지 및 그 제조 방법 |
| JP2008252132A (ja) * | 2004-09-15 | 2008-10-16 | Seiko Epson Corp | 半導体装置の実装方法 |
| JP2008294367A (ja) * | 2007-05-28 | 2008-12-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| JP2010010368A (ja) * | 2008-06-26 | 2010-01-14 | Sumitomo Bakelite Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2011119717A (ja) * | 2009-11-04 | 2011-06-16 | Bondtech Inc | 接合システムおよび接合方法 |
| JP2012028457A (ja) * | 2010-07-21 | 2012-02-09 | Murata Mfg Co Ltd | セラミック電子部品及び配線基板 |
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| US8759957B2 (en) | 2008-02-07 | 2014-06-24 | Sumitomo Bakelite Company Limited | Film for use in manufacturing semiconductor device, method for producing semiconductor device and semiconductor device |
| JP2016046406A (ja) * | 2014-08-25 | 2016-04-04 | 日亜化学工業株式会社 | 発光装置及びその製造方法 |
| JP2017163059A (ja) * | 2016-03-11 | 2017-09-14 | パナソニックIpマネジメント株式会社 | 電極接合方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FI112121B (fi) * | 2000-12-11 | 2003-10-31 | Rafsec Oy | Älytarraraina, menetelmä sen valmistamiseksi, menetelmä kantorainan valmistamiseksi ja älytarrarainan älytarran rakenneosa |
| SG108245A1 (en) | 2001-03-30 | 2005-01-28 | Micron Technology Inc | Ball grid array interposer, packages and methods |
| US7115986B2 (en) | 2001-05-02 | 2006-10-03 | Micron Technology, Inc. | Flexible ball grid array chip scale packages |
| US20020173077A1 (en) * | 2001-05-03 | 2002-11-21 | Ho Tzong Da | Thermally enhanced wafer-level chip scale package and method of fabricating the same |
| JP2002353369A (ja) * | 2001-05-28 | 2002-12-06 | Sharp Corp | 半導体パッケージおよびその製造方法 |
| US6794751B2 (en) * | 2001-06-29 | 2004-09-21 | Intel Corporation | Multi-purpose planarizing/back-grind/pre-underfill arrangements for bumped wafers and dies |
| KR20030018204A (ko) * | 2001-08-27 | 2003-03-06 | 삼성전자주식회사 | 스페이서를 갖는 멀티 칩 패키지 |
| JP2003068928A (ja) * | 2001-08-28 | 2003-03-07 | Kyocera Corp | 高周波用配線基板の実装構造 |
| JP3875077B2 (ja) * | 2001-11-16 | 2007-01-31 | 富士通株式会社 | 電子デバイス及びデバイス接続方法 |
| SG104293A1 (en) | 2002-01-09 | 2004-06-21 | Micron Technology Inc | Elimination of rdl using tape base flip chip on flex for die stacking |
| SG115456A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Semiconductor die packages with recessed interconnecting structures and methods for assembling the same |
| SG111935A1 (en) * | 2002-03-04 | 2005-06-29 | Micron Technology Inc | Interposer configured to reduce the profiles of semiconductor device assemblies and packages including the same and methods |
| SG115455A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Methods for assembly and packaging of flip chip configured dice with interposer |
| US6975035B2 (en) * | 2002-03-04 | 2005-12-13 | Micron Technology, Inc. | Method and apparatus for dielectric filling of flip chip on interposer assembly |
| SG115459A1 (en) | 2002-03-04 | 2005-10-28 | Micron Technology Inc | Flip chip packaging using recessed interposer terminals |
| SG121707A1 (en) | 2002-03-04 | 2006-05-26 | Micron Technology Inc | Method and apparatus for flip-chip packaging providing testing capability |
| AU2003225724A1 (en) * | 2002-03-11 | 2003-09-29 | Momenta Pharmaceuticals, Inc. | Analysis of sulfated polysaccharides |
| US6639302B2 (en) * | 2002-03-20 | 2003-10-28 | International Business Machines Corporation | Stress reduction in flip-chip PBGA packaging by utilizing segmented chip carries |
| US6906415B2 (en) * | 2002-06-27 | 2005-06-14 | Micron Technology, Inc. | Semiconductor device assemblies and packages including multiple semiconductor devices and methods |
| US7573136B2 (en) * | 2002-06-27 | 2009-08-11 | Micron Technology, Inc. | Semiconductor device assemblies and packages including multiple semiconductor device components |
| US20040036170A1 (en) | 2002-08-20 | 2004-02-26 | Lee Teck Kheng | Double bumping of flexible substrate for first and second level interconnects |
| US6881613B2 (en) * | 2002-10-08 | 2005-04-19 | Agere Systems Inc | Electronic component package |
| JP3566957B2 (ja) * | 2002-12-24 | 2004-09-15 | 沖電気工業株式会社 | 半導体装置及びその製造方法 |
| JP2004247530A (ja) * | 2003-02-14 | 2004-09-02 | Renesas Technology Corp | 半導体装置及びその製造方法 |
| US6936929B1 (en) * | 2003-03-17 | 2005-08-30 | National Semiconductor Corporation | Multichip packages with exposed dice |
| TW200507218A (en) * | 2003-03-31 | 2005-02-16 | North Corp | Layout circuit substrate, manufacturing method of layout circuit substrate, and circuit module |
| JP3947525B2 (ja) * | 2003-04-16 | 2007-07-25 | 沖電気工業株式会社 | 半導体装置の放熱構造 |
| US7126228B2 (en) * | 2003-04-23 | 2006-10-24 | Micron Technology, Inc. | Apparatus for processing semiconductor devices in a singulated form |
| US7129590B2 (en) * | 2003-05-14 | 2006-10-31 | Intel Corporation | Stencil and method for depositing material onto a substrate |
| US7047633B2 (en) * | 2003-05-23 | 2006-05-23 | National Starch And Chemical Investment Holding, Corporation | Method of using pre-applied underfill encapsulant |
| US7547975B2 (en) * | 2003-07-30 | 2009-06-16 | Tdk Corporation | Module with embedded semiconductor IC and method of fabricating the module |
| JP2005064239A (ja) * | 2003-08-12 | 2005-03-10 | Lintec Corp | 半導体装置の製造方法 |
| DE10339609A1 (de) * | 2003-08-28 | 2005-03-24 | Forschungszentrum Karlsruhe Gmbh | Oligonukleotid, Verfahren und System zur Detektion von Antibiotikaresistenz-vermittelnden Genen in Mikroorganismen mittels der Echtzeit-PCR |
| EP1542272B1 (en) * | 2003-10-06 | 2016-07-20 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and method for manufacturing the same |
| JP4130167B2 (ja) * | 2003-10-06 | 2008-08-06 | 日東電工株式会社 | 半導体ウエハの剥離方法 |
| US20050147489A1 (en) * | 2003-12-24 | 2005-07-07 | Tian-An Chen | Wafer supporting system for semiconductor wafers |
| JP4260617B2 (ja) * | 2003-12-24 | 2009-04-30 | 株式会社ルネサステクノロジ | 半導体装置の製造方法 |
| US7303400B2 (en) * | 2004-01-27 | 2007-12-04 | United Microelectronics Corp. | Package of a semiconductor device with a flexible wiring substrate and method for the same |
| US20050161815A1 (en) * | 2004-01-27 | 2005-07-28 | Joseph Sun | Package of a semiconductor device with a flexible wiring substrate and method for the same |
| US7160758B2 (en) * | 2004-03-31 | 2007-01-09 | Intel Corporation | Electronic packaging apparatus and method |
| KR100604848B1 (ko) * | 2004-04-30 | 2006-07-31 | 삼성전자주식회사 | 솔더 범프와 골드 범프의 접합을 갖는 시스템 인 패키지및 그 제조방법 |
| JP4865197B2 (ja) | 2004-06-30 | 2012-02-01 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
| TWI237370B (en) * | 2004-07-30 | 2005-08-01 | Advanced Semiconductor Eng | Chip package structure and process for fabricating the same |
| TW200618705A (en) * | 2004-09-16 | 2006-06-01 | Tdk Corp | Multilayer substrate and manufacturing method thereof |
| JP4246132B2 (ja) * | 2004-10-04 | 2009-04-02 | シャープ株式会社 | 半導体装置およびその製造方法 |
| TWI267151B (en) * | 2004-10-14 | 2006-11-21 | Advanced Semiconductor Eng | Processing method during a package process |
| US20060211233A1 (en) * | 2005-03-21 | 2006-09-21 | Skyworks Solutions, Inc. | Method for fabricating a wafer level package having through wafer vias for external package connectivity and related structure |
| US7576426B2 (en) * | 2005-04-01 | 2009-08-18 | Skyworks Solutions, Inc. | Wafer level package including a device wafer integrated with a passive component |
| JP4345705B2 (ja) * | 2005-04-19 | 2009-10-14 | エルピーダメモリ株式会社 | メモリモジュール |
| US20060270104A1 (en) * | 2005-05-03 | 2006-11-30 | Octavio Trovarelli | Method for attaching dice to a package and arrangement of dice in a package |
| JP4191167B2 (ja) * | 2005-05-16 | 2008-12-03 | エルピーダメモリ株式会社 | メモリモジュールの製造方法 |
| US7777313B2 (en) * | 2005-06-07 | 2010-08-17 | Analog Devices, Inc. | Electronic package structures and methods |
| TWI305404B (en) * | 2005-09-14 | 2009-01-11 | Advanced Semiconductor Eng | Die package and method for making the same |
| JP4535002B2 (ja) * | 2005-09-28 | 2010-09-01 | Tdk株式会社 | 半導体ic内蔵基板及びその製造方法 |
| US20070093000A1 (en) * | 2005-10-21 | 2007-04-26 | Stats Chippac Ltd. | Pre-molded leadframe and method therefor |
| JP2007173371A (ja) * | 2005-12-20 | 2007-07-05 | Shinko Electric Ind Co Ltd | フレキシブル配線基板の製造方法及び電子部品実装構造体の製造方法 |
| US7684205B2 (en) * | 2006-02-22 | 2010-03-23 | General Dynamics Advanced Information Systems, Inc. | System and method of using a compliant lead interposer |
| TWI294677B (en) * | 2006-03-31 | 2008-03-11 | Ind Tech Res Inst | Interconnect structure with stress buffering ability and the manufacturing method thereof |
| DE102006025960B4 (de) * | 2006-06-02 | 2011-04-07 | Infineon Technologies Ag | Verfahren zur Herstellung einer integrierten Halbleitereinrichtung |
| CN100521194C (zh) * | 2006-06-13 | 2009-07-29 | 日月光半导体制造股份有限公司 | 晶粒的封装结构及其制造方法 |
| JP2008004741A (ja) * | 2006-06-22 | 2008-01-10 | Matsushita Electric Ind Co Ltd | 半導体集積回路及びそれを備えた情報機器、通信機器、av機器及び移動体 |
| US7635606B2 (en) * | 2006-08-02 | 2009-12-22 | Skyworks Solutions, Inc. | Wafer level package with cavities for active devices |
| CN100578766C (zh) * | 2006-08-29 | 2010-01-06 | 日月光半导体制造股份有限公司 | 芯片封装构造制造方法 |
| US7504713B2 (en) * | 2007-01-16 | 2009-03-17 | Texas Instruments Incorporated | Plastic semiconductor packages having improved metal land-locking features |
| US20080217708A1 (en) * | 2007-03-09 | 2008-09-11 | Skyworks Solutions, Inc. | Integrated passive cap in a system-in-package |
| US7659151B2 (en) * | 2007-04-12 | 2010-02-09 | Micron Technology, Inc. | Flip chip with interposer, and methods of making same |
| US20080290502A1 (en) * | 2007-05-25 | 2008-11-27 | Zafer Kutlu | Integrated circuit package with soldered lid for improved thermal performance |
| US7982137B2 (en) * | 2007-06-27 | 2011-07-19 | Hamilton Sundstrand Corporation | Circuit board with an attached die and intermediate interposer |
| US7868457B2 (en) * | 2007-09-14 | 2011-01-11 | International Business Machines Corporation | Thermo-compression bonded electrical interconnect structure and method |
| US8043893B2 (en) * | 2007-09-14 | 2011-10-25 | International Business Machines Corporation | Thermo-compression bonded electrical interconnect structure and method |
| WO2009070348A1 (en) | 2007-11-30 | 2009-06-04 | Skyworks Solutions, Inc. | Wafer level packaging using flip chip mounting |
| US8900931B2 (en) * | 2007-12-26 | 2014-12-02 | Skyworks Solutions, Inc. | In-situ cavity integrated circuit package |
| KR100959604B1 (ko) | 2008-03-10 | 2010-05-27 | 주식회사 하이닉스반도체 | 웨이퍼 레벨 반도체 패키지 및 이의 제조 방법 |
| US8018043B2 (en) | 2008-03-10 | 2011-09-13 | Hynix Semiconductor Inc. | Semiconductor package having side walls and method for manufacturing the same |
| WO2009118925A1 (ja) * | 2008-03-27 | 2009-10-01 | イビデン株式会社 | 電子部品内蔵配線板及びその製造方法 |
| TW200947569A (en) * | 2008-05-13 | 2009-11-16 | Richtek Technology Corp | Package structure and method |
| US8624370B2 (en) * | 2009-03-20 | 2014-01-07 | Stats Chippac Ltd. | Integrated circuit packaging system with an interposer and method of manufacture thereof |
| JP2010245383A (ja) * | 2009-04-08 | 2010-10-28 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| JP5581064B2 (ja) * | 2010-01-14 | 2014-08-27 | パナソニック株式会社 | 半導体装置 |
| US9385095B2 (en) | 2010-02-26 | 2016-07-05 | Taiwan Semiconductor Manufacturing Company, Ltd. | 3D semiconductor package interposer with die cavity |
| US8174108B2 (en) * | 2010-03-24 | 2012-05-08 | Avago Technologies Enterprise IP (Singapore) Pte. Ltd. | Method for facilitating the stacking of integrated circuits having different areas and an integrated circuit package constructed by the method |
| US8698322B2 (en) * | 2010-03-24 | 2014-04-15 | Oracle International Corporation | Adhesive-bonded substrates in a multi-chip module |
| TW201208007A (en) * | 2010-08-02 | 2012-02-16 | Advanced Semiconductor Eng | Semiconductor package |
| US8445990B2 (en) * | 2010-12-10 | 2013-05-21 | Stats Chippac, Ltd. | Semiconductor device and method of forming an inductor within interconnect layer vertically separated from semiconductor die |
| US8344493B2 (en) * | 2011-01-06 | 2013-01-01 | Texas Instruments Incorporated | Warpage control features on the bottomside of TSV die lateral to protruding bottomside tips |
| EP2745317A4 (en) * | 2011-08-16 | 2015-08-12 | Intel Corp | PLACED INTERMEDIATE MEMBERS FOR PACKAGES WITH LARGE SURFACE AND PACKAGE-ON-PACKAGE STRUCTURES WITH LARGE TEMPLATES |
| US20130154106A1 (en) | 2011-12-14 | 2013-06-20 | Broadcom Corporation | Stacked Packaging Using Reconstituted Wafers |
| US9484319B2 (en) * | 2011-12-23 | 2016-11-01 | STATS ChipPAC Pte. Ltd. | Semiconductor device and method of forming extended semiconductor device with fan-out interconnect structure to reduce complexity of substrate |
| US9548251B2 (en) | 2012-01-12 | 2017-01-17 | Broadcom Corporation | Semiconductor interposer having a cavity for intra-interposer die |
| US20130187284A1 (en) | 2012-01-24 | 2013-07-25 | Broadcom Corporation | Low Cost and High Performance Flip Chip Package |
| US8558395B2 (en) | 2012-02-21 | 2013-10-15 | Broadcom Corporation | Organic interface substrate having interposer with through-semiconductor vias |
| US8587132B2 (en) | 2012-02-21 | 2013-11-19 | Broadcom Corporation | Semiconductor package including an organic substrate and interposer having through-semiconductor vias |
| US9275976B2 (en) | 2012-02-24 | 2016-03-01 | Broadcom Corporation | System-in-package with integrated socket |
| US8749072B2 (en) * | 2012-02-24 | 2014-06-10 | Broadcom Corporation | Semiconductor package with integrated selectively conductive film interposer |
| US8928128B2 (en) | 2012-02-27 | 2015-01-06 | Broadcom Corporation | Semiconductor package with integrated electromagnetic shielding |
| US9263412B2 (en) | 2012-03-09 | 2016-02-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging methods and packaged semiconductor devices |
| US20130234317A1 (en) | 2012-03-09 | 2013-09-12 | Taiwan Semiconductor Manufacturing Company, Ltd. | Packaging Methods and Packaged Semiconductor Devices |
| JP5965185B2 (ja) * | 2012-03-30 | 2016-08-03 | デクセリアルズ株式会社 | 回路接続材料、及びこれを用いた半導体装置の製造方法 |
| US9202714B2 (en) * | 2012-04-24 | 2015-12-01 | Micron Technology, Inc. | Methods for forming semiconductor device packages |
| CN103426780A (zh) * | 2012-05-14 | 2013-12-04 | 万国半导体(开曼)股份有限公司 | 焊球阵列用作高度垫块及焊料固定物 |
| CN104716056B (zh) * | 2013-12-17 | 2018-04-13 | 中芯国际集成电路制造(上海)有限公司 | 一种晶圆键合方法 |
| US10056267B2 (en) | 2014-02-14 | 2018-08-21 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US9935090B2 (en) | 2014-02-14 | 2018-04-03 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US9653443B2 (en) * | 2014-02-14 | 2017-05-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | Thermal performance structure for semiconductor packages and method of forming same |
| US9768090B2 (en) | 2014-02-14 | 2017-09-19 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| US10026671B2 (en) | 2014-02-14 | 2018-07-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Substrate design for semiconductor packages and method of forming same |
| JP2016033969A (ja) * | 2014-07-31 | 2016-03-10 | 株式会社東芝 | 電子部品、及び電子ユニット |
| JP6623508B2 (ja) * | 2014-09-30 | 2019-12-25 | 日亜化学工業株式会社 | 光源及びその製造方法、実装方法 |
| KR102308384B1 (ko) * | 2015-01-06 | 2021-10-01 | 매그나칩 반도체 유한회사 | 방열 반도체 소자 패키지 및 그 제조 방법 |
| US9564416B2 (en) | 2015-02-13 | 2017-02-07 | Taiwan Semiconductor Manufacturing Company, Ltd. | Package structures and methods of forming the same |
| US10679866B2 (en) | 2015-02-13 | 2020-06-09 | Taiwan Semiconductor Manufacturing Co., Ltd. | Interconnect structure for semiconductor package and method of fabricating the interconnect structure |
| CN109075088B (zh) * | 2016-05-09 | 2022-01-07 | 昭和电工材料株式会社 | 半导体装置的制造方法 |
| JP2019012714A (ja) * | 2017-06-29 | 2019-01-24 | 株式会社ディスコ | 半導体パッケージの製造方法 |
| JP6956313B2 (ja) * | 2017-07-27 | 2021-11-02 | パナソニックIpマネジメント株式会社 | 半導体装置の製造方法 |
| CN112750796A (zh) * | 2019-10-30 | 2021-05-04 | 新光电气工业株式会社 | 半导体装置以及半导体装置的制造方法 |
| CN110783254B (zh) * | 2019-11-08 | 2022-10-04 | 京东方科技集团股份有限公司 | 一种芯片转移方法及半导体器件 |
| KR102643424B1 (ko) * | 2019-12-13 | 2024-03-06 | 삼성전자주식회사 | 반도체 패키지 |
| CN114664784B (zh) * | 2022-03-15 | 2024-07-23 | 广东汇芯半导体有限公司 | 一种方便布线的智能功率模组及其制造方法 |
| CN115116860B (zh) * | 2022-06-17 | 2025-10-28 | 北京比特大陆科技有限公司 | 芯片封装方法及芯片 |
Family Cites Families (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6130059A (ja) * | 1984-07-20 | 1986-02-12 | Nec Corp | 半導体装置の製造方法 |
| JP2701589B2 (ja) | 1991-06-26 | 1998-01-21 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| JPH06204290A (ja) | 1992-12-28 | 1994-07-22 | Canon Inc | 回路基板の製造方法及び前記電気接続部材と電気的回路部品との接続方法 |
| JP2581017B2 (ja) | 1994-09-30 | 1997-02-12 | 日本電気株式会社 | 半導体装置及びその製造方法 |
| US5579573A (en) * | 1994-10-11 | 1996-12-03 | Ford Motor Company | Method for fabricating an undercoated chip electrically interconnected to a substrate |
| JP3655338B2 (ja) | 1995-02-28 | 2005-06-02 | シチズン時計株式会社 | 樹脂封止型半導体装置及びその製造方法 |
| US5783870A (en) * | 1995-03-16 | 1998-07-21 | National Semiconductor Corporation | Method for connecting packages of a stacked ball grid array structure |
| JP2735022B2 (ja) | 1995-03-22 | 1998-04-02 | 日本電気株式会社 | バンプ製造方法 |
| JP3505328B2 (ja) | 1995-12-18 | 2004-03-08 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JP3279470B2 (ja) | 1996-02-20 | 2002-04-30 | 松下電器産業株式会社 | 半導体装置およびその製造方法 |
| JPH1126642A (ja) | 1997-07-07 | 1999-01-29 | Fujitsu Ltd | 半導体装置及びその製造方法及びその実装構造 |
| US5854514A (en) * | 1996-08-05 | 1998-12-29 | International Buisness Machines Corporation | Lead-free interconnection for electronic devices |
| US6114187A (en) * | 1997-01-11 | 2000-09-05 | Microfab Technologies, Inc. | Method for preparing a chip scale package and product produced by the method |
| JP3604250B2 (ja) | 1997-02-19 | 2004-12-22 | 株式会社リコー | 半導体装置実装体 |
| JP3695890B2 (ja) | 1997-02-19 | 2005-09-14 | ジャパンゴアテックス株式会社 | Icチップ実装用インターポーザ及びicチップパッケージ |
| JPH10242333A (ja) | 1997-03-01 | 1998-09-11 | Nitto Denko Corp | 半導体装置及び半導体装置の製造方法 |
| AU8502798A (en) | 1997-07-21 | 1999-02-10 | Aguila Technologies, Inc. | Semiconductor flip-chip package and method for the fabrication thereof |
| JP3421548B2 (ja) | 1997-09-10 | 2003-06-30 | 富士通株式会社 | 半導体ベアチップ、半導体ベアチップの製造方法、及び半導体ベアチップの実装構造 |
| JPH11135577A (ja) | 1997-10-28 | 1999-05-21 | Hitachi Cable Ltd | Bga用tabテープ |
| JPH11168185A (ja) | 1997-12-03 | 1999-06-22 | Rohm Co Ltd | 積層基板体および半導体装置 |
| JP3065010B2 (ja) | 1997-12-26 | 2000-07-12 | 日本電気株式会社 | 半導体装置 |
| JP3547303B2 (ja) | 1998-01-27 | 2004-07-28 | 沖電気工業株式会社 | 半導体装置の製造方法 |
| JP3417292B2 (ja) | 1998-04-08 | 2003-06-16 | 松下電器産業株式会社 | 半導体装置 |
| JP3339422B2 (ja) | 1998-04-20 | 2002-10-28 | ソニーケミカル株式会社 | 配線基板及びその製造方法 |
| JP2000022027A (ja) | 1998-06-29 | 2000-01-21 | Sony Corp | 半導体装置、その製造方法およびパッケージ用基板 |
| JP2000058587A (ja) | 1998-08-12 | 2000-02-25 | Fujitsu Ltd | 半導体装置及びその製造方法 |
| US6181569B1 (en) * | 1999-06-07 | 2001-01-30 | Kishore K. Chakravorty | Low cost chip size package and method of fabricating the same |
| US6285081B1 (en) * | 1999-07-13 | 2001-09-04 | Micron Technology, Inc. | Deflectable interconnect |
| JP2001284382A (ja) | 2000-03-28 | 2001-10-12 | Nec Corp | はんだバンプ形成方法、フリップチップ実装方法及び実装構造体 |
-
2000
- 2000-04-24 JP JP2000123306A patent/JP3597754B2/ja not_active Expired - Lifetime
-
2001
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-
2002
- 2002-03-28 US US10/107,367 patent/US20020132463A1/en not_active Abandoned
Cited By (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7427535B2 (en) | 2001-03-15 | 2008-09-23 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly, and computer system |
| US6869827B2 (en) | 2001-03-15 | 2005-03-22 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly, and computer system |
| US7514776B2 (en) | 2001-03-15 | 2009-04-07 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly, and computer system |
| US6507107B2 (en) | 2001-03-15 | 2003-01-14 | Micron Technology, Inc. | Semiconductor/printed circuit board assembly |
| US7008823B2 (en) | 2001-03-30 | 2006-03-07 | Micron Technology, Inc. | Die stacking scheme |
| US7112878B2 (en) | 2001-03-30 | 2006-09-26 | Micron Technology, Inc. | Die stacking scheme |
| US6975036B2 (en) | 2002-04-01 | 2005-12-13 | Nec Electronics Corporation | Flip-chip semiconductor device utilizing an elongated tip bump |
| US7579211B2 (en) | 2002-04-01 | 2009-08-25 | Nec Electronics Corporation | Flip-chip semiconductor device utilizing an elongated tip bump |
| US7217597B2 (en) | 2004-06-22 | 2007-05-15 | Micron Technology, Inc. | Die stacking scheme |
| JP2008252132A (ja) * | 2004-09-15 | 2008-10-16 | Seiko Epson Corp | 半導体装置の実装方法 |
| KR100621438B1 (ko) | 2005-08-31 | 2006-09-08 | 삼성전자주식회사 | 감광성 폴리머를 이용한 적층 칩 패키지 및 그의 제조 방법 |
| KR100748558B1 (ko) | 2006-06-19 | 2007-08-10 | 삼성전자주식회사 | 칩 사이즈 패키지 및 그 제조 방법 |
| US7612450B2 (en) | 2006-06-19 | 2009-11-03 | Samsung Electronics Co., Ltd. | Semiconductor package including dummy board and method of fabricating the same |
| JP2008294367A (ja) * | 2007-05-28 | 2008-12-04 | Nec Electronics Corp | 半導体装置およびその製造方法 |
| US8759957B2 (en) | 2008-02-07 | 2014-06-24 | Sumitomo Bakelite Company Limited | Film for use in manufacturing semiconductor device, method for producing semiconductor device and semiconductor device |
| US8748229B2 (en) | 2008-06-11 | 2014-06-10 | Fujitsu Semiconductor Limited | Manufacturing method including deformation of supporting board to accommodate semiconductor device |
| JP2010010368A (ja) * | 2008-06-26 | 2010-01-14 | Sumitomo Bakelite Co Ltd | 半導体装置および半導体装置の製造方法 |
| JP2011119717A (ja) * | 2009-11-04 | 2011-06-16 | Bondtech Inc | 接合システムおよび接合方法 |
| JP2012028457A (ja) * | 2010-07-21 | 2012-02-09 | Murata Mfg Co Ltd | セラミック電子部品及び配線基板 |
| US8754335B2 (en) | 2010-07-21 | 2014-06-17 | Murata Manufacturing Co., Ltd. | Ceramic electronic component and wiring board |
| JP2016046406A (ja) * | 2014-08-25 | 2016-04-04 | 日亜化学工業株式会社 | 発光装置及びその製造方法 |
| JP2017163059A (ja) * | 2016-03-11 | 2017-09-14 | パナソニックIpマネジメント株式会社 | 電極接合方法 |
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