JP2001358128A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】チャージアップによるゲート絶縁膜へのダメー
ジの少ないドライエッチング方法の提供。 【解決手段】 様々なパターン密度を有する配線パター
ン２０、２１やゲート電極パターン３６、３７が混在す
る半導体装置の製造方法において、パターン密度が高い
ほど、エッチング速度が速くなるエッチング条件による
ドライエッチングで配線パターンやゲート電極パターン
のパターニングを行なう。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は疎密の配線パター
ン、または疎密のゲート電極パターンを有する半導体装
置の製造方法に関するものである。

【０００２】

【従来の技術】近年、半導体デバイスの低消費電力化、
高性能化にともない、ゲート絶縁膜厚は、０．２５μｍ
の配線ルールでは７〜９ｎｍ、０．１８μｍの配線ルー
ルでは４ｎｍ、０．１３μｍの配線ルールでは２．５ｎ
ｍといったように、薄膜化が飛躍的に進行している。こ
のようなゲート絶縁膜の薄膜化にともない、ゲート絶縁
膜の信頼性を低下させるドライエッチング時のチャージ
アップダメージが大きな問題となっている。特に、多種
で複雑な配線パターンが存在するロジックＬＳＩにおい
ては、配線パターンがチャージ入射に対しアンテナの役
割をするため、このアンテナ効果によるチャージアップ
ダメージが大きな問題となっている。以下、アンテナ効
果によるチャージアップダメージについて説明する。

【０００３】図7は、半導体基板上の配線のドライエッ
チング工程におけるチャージアップのメカニズムを示す
概念図である。図7において、１は半導体基板、２はゲ
ート絶縁膜、３はゲート電極、１０は層間絶縁膜、１１
はゲート電極３に接続しているコンタクトホール、５０
は配線パターン、５１はレジストである。

【０００４】ドライエッチング中においては、配線パタ
ーン５０がプラズマ５２にさらされて荷電粒子が半導体
基板１に入射する。配線パターン５０では、このように
して入射されるプラズマから供給されるイオン、ラジカ
ルによりエッチングが進行する。この時、コンタクトホ
ール１１に電気的に接続されかつ電気的に浮遊している
（他の配線パターンと電気的に分離している）配線パタ
ーン５０に対しては、パターン側壁からプラズマ中の荷
電粒子が配線パターン５０に入射する結果、その電荷が
コンタクトホール１１を介してゲート電極３に集中す
る。そのため、ゲート絶縁膜２には大きな電界が発生し
てしまい、この電界がゲート絶縁膜破壊を引き起こす要
因になっていた。

【０００５】このように、配線パターン５０の側壁は、
荷電粒子を入射させるアンテナの役目をする。そして、
このアンテナとなる領域の面積（ここでは配線パターン
５０の側壁部分の総面積）とゲート面積（Ｌｇ（ゲート
長）×Ｗ（ゲート幅））との比をアンテナ比と呼び、ア
ンテナ比が大きな構造ほどゲート絶縁膜２のチャージア
ップダメージは増大することになる。

【０００６】ゲート絶縁膜２の破壊率とアンテナ比との
関係を示すグラフを図８に挙げる。図８から明らかなよ
うに、アンテナ比が大きくなるほどゲート絶縁膜２にか
かるダメージは大きくなることが分かる。半導体装置に
おいては、配線パターン５０の表面積はゲート絶縁膜２
上の電極面積に対して非常に大きくなり、アンテナ比は
数百〜数万にまで達する。

【０００７】そこで、現状の各配線ルールにおいて絶縁
膜破壊による特性劣化具合から鑑みて許容できるアンテ
ナ比のルール化を行ない、そのルールを遵守することで
チャージアップによる絶縁膜破壊を抑制していた。

【０００８】

【発明が解決しようとする課題】このように、チャージ
アップによる絶縁膜破壊を、アンテナ比に対して設定し
たルールの遵守により抑制してきたが、近年、新たなチ
ャージアップダメージの発生メカニズムが解明された
（例えば、小野他、第46回応用物理学関係連合講演会
p775(1999)）。

【０００９】このチャージアップダメージの発生メカニ
ズムについて図９を使って説明する。図９は、配線工程
におけるドライエッチング中の上記したアンテナ効果ダ
メージを説明するための工程断面図である。

【００１０】図９において、１は半導体基板、２はゲー
ト絶縁膜、３はゲート電極、４は分離領域、１０は層間
絶縁膜、１１はゲート電極３に接続しているコンタクト
ホール、１２は半導体基板１に接続されているコンタク
トホール、１３は配線材料膜、１４はスペース幅Ｓ₁を
有する高アスペクト比レジストパターン、１５はスペー
ス幅Ｓ₂を有する低アスペクト比レジストパターン、２
０はスペース幅Ｓ₁を有する高アスペクト比配線パター
ン、２１はスペース幅Ｓ₂を有する低アスペクト比配線
パターンである。なお、図中、アスペクト比Ｓ₁、Ｓ₂に
おいては、Ｓ₁＜Ｓ₂の関係が存在する。アスペクト比と
は、配線膜厚／スペース幅で定義されるものであって、
配線パターンのパターン密度を示している。配線パター
ン２０、２１の膜厚をＴ₀とすると、高アスペクト比配
線パターン２０のアスペクト比は（Ｔ₀／Ｓ₁）で表さ
れ、低アスペクト比配線パターン２１のアスペクト比は
（Ｔ ₀／Ｓ₂）で表される。つまり、相対的にみて、高ア
スペクト比配線パターン２０は低アスペクト比配線パタ
ーン２１よりパターン密度が密であることを示してい
る。

【００１１】図９（ａ）に示すように、半導体基板上1
に、ゲート絶縁膜２とゲート電極３とを形成したのち、
層間絶縁膜１０を堆積し、コンタクトホール１１及び１
２をリソグラフィー、ドライエッチング等の周知の技法
により形成する。その後、配線材料膜１３を堆積し、こ
の配線材料膜１３をリソグラフィーによりパターニング
することで、配線パターン２０及び２１を形成する。レ
ジストパターン１４、１５は、配線材料膜１３をパター
ニングする際に用いられる。なお、配線パターン２０と
配線パターン２１とは互いに電気的に接続されていな
い。

【００１２】一般に、図９（ａ）のように、高アスペク
ト比と低アスペクト比とが組み合わさったライン＆スペ
ースパターンをエッチングする場合、イオンの入射角
度、ラジカルの入射量のパターン依存性に起因するＲＩ
Ｅ lａｇ現象が容易に生じる。これは、高アスペクト比
（パターン密度が密）となった配線パターン領域のエッ
チング速度が、低アスペクト比（パターン密度が疎）と
なった配線パターン領域のエッチング速度より遅くなる
現象であって、このような現象が生じると、図９（ｂ）
に示すように、所定時間経過後における高アスペクト比
配線パターン２０のエッチング深さ（エッチング速度）
ｈ₅の方が、低アスペクト比配線パターン２１のエッチ
ング深さ（エッチング速度）ｈ₄より浅く（遅く）なっ
てしまう（ｈ₅＜ｈ₄）。

【００１３】この時、プラズマ５２中の荷電粒子５３
は、エッチング溝の底部のみならず、エッチング溝の側
壁からも入射することになる。入射したこれらの荷電粒
子は、コンタクトホール１２を通して、半導体基板1に
流れ込むことになる。

【００１４】この状態でさらにエッチングを進めると、
図９（ｃ）に示すように、低アスペクト比配線パターン
２１の領域では、エッチング溝底部の配線材料膜１３が
消失し、その下地である層間絶縁膜１０が露出する。こ
の時、高アスペクト比配線パターン２０の領域では、エ
ッチング溝底部の配線材料膜１３が消失していない。そ
のため、この時点において、低アスペクト比配線パター
ン２１と、高アスペクト比配線パターン２２とが電気的
に分離される。高アスペクト比配線パターン２０は、半
導体基板1に接続されていないために、この時点でゲー
ト電極３に対して電位的に浮遊した（電気的に分離し
た）状態となる。この時、プラズマの荷電粒子５３は、
高アスペクト比配線パターン２０のパターン側壁及びパ
ターン底部から入射し、コンタクトホール１１を通って
ゲート電極３に蓄積される。

【００１５】以前では、荷電粒子のアンテナとして機能
するのは、パターン側壁のみと考えられていた。しかし
ながら、上記したように高アスペクト比配線パターン２
０領域においては、そのエッチング溝低部からも荷電粒
子５３が入射するのであるから、エッチング溝底部もア
ンテナの役割を果たすと考える方がより正確に入射荷電
量を計算することができる。したがって、実質的には、
従来考えられていたよりもアンテナ面積は大きくなり、
より多くの荷電粒子５３がゲート電極３に蓄積されて、
チャージアップを加速させる。これにより、ゲート絶縁
膜３には、従来考えられていた以上にチャージアップダ
メージが生じることがはっきりとした。

【００１６】このような理由により、現状の各配線ルー
ルに対して設定されていたアンテナ比のルールの遵守だ
けでは、チャージアップによる絶縁膜破壊の抑制は不十
分であることが明らかとなり、特に、ＲＩＥ ｌａｇに
起因するアンテナチャージアップダメージを抑制するこ
とが要望されていた。

【００１７】そこで、本発明は、デバイス構造を変化さ
せることなく、特に、ＲＩＥ ｌａｇに起因するアンテ
ナチャージアップダメージを抑制することができるドラ
イエッチング方法の提供を目的としている。

【００１８】

【課題を解決するための手段】本発明のドライエッチン
グ方法は、上記したＲＩＥ ｌａｇに由来するアンテナ
効果によるチャージアップダメージを抑制するために、
図１に示すように、高アスペクト比領域になるほどエッ
チング速度が速いｉｎｖｅｒｓｅ ＲＩＥ ｌａｇ特性を
示すエッチングを用いるものである。図１において、８
０は高アスペクト比領域、８１は低アスペクト比領域で
あり、ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇのとき、高アスペ
クト比領域８０のエッチ深さｈ₇のほうが低アスペクト
比領域のエッチ深さｈ₈より大きくなっている。なお、
図１中、符号８２はレジストであり、８３は、配線材料
膜であり、８４は、半導体基板である。

【００１９】図２は、ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇに
よって高アスペクト比配線パターンの下地にある層間絶
縁膜が露出したのち、低アスペクト比配線パターンの残
余部を除去するためにオーバーエッチを行なった際の荷
電粒子挙動の概略図であって、図２では、図９と同様、
ＭＯＳ構造上の層間絶縁膜に高アスペクト比配配線パタ
ーンと、低アスペクト比配線パターンとを形成する場合
を説明する。図２において、1は半導体基板、２はゲー
ト絶縁膜、３はゲート電極、４は分離領域、１０は層間
絶縁膜、１１はゲート電極３に接続されたコンタクトホ
ール、１２は半導体基板１に接続されたコンタクトホー
ル、１３は配線材料膜、１４は高アスペクト比レジスト
パターン、１５は低アスペクト比レジストパターン、２
０はスペース幅Ｓ₁を有する高アスペクト比配線パター
ン、２１はスペース幅Ｓ₂を有する低アスペクト比配線
パターンである。なお、スペース幅Ｓ₁，Ｓ₂において
は、Ｓ ₁＜Ｓ₂の関係がある。

【００２０】本発明によれば、図２に示すように、ｉｎ
ｖｅｒｓｅ ＲＩＥ ｌａｇ特性により、高アスペクト比
配線パターン２０のエッチング速度が低アスペクト比配
線パターン２１のエッチング速度より速くなるので、高
アスペクト比配線パターン２０のスペース部（エッチン
グ溝）のほうが低アスペクト比配線パターン２１より早
く下地の層間絶縁膜１０が露出する。その時、低アスペ
クト比配線パターン２１では、配線材料膜１３のエッチ
ングが終了していない。そのため、高アスペクト比配線
パターン２０のパターン側壁及びパターン底から入射す
る荷電粒子は、低アスペクト比配線パターン２１のエッ
チング溝底部に残存しているエッチング残余物やコンタ
クトホール１２を介して半導体基板1に流れ込む。その
結果、高アスペクト比配線パターン２０はアンテナの役
割をせず、アンテナ効果によるゲート絶縁膜２のチャー
ジアップダメージは低減できるのである。

【００２１】

【発明の実施の形態】以下、本発明のドライエッチング
方法の実施の形態について、図面を参照しながら説明す
る。

【００２２】（第1の実施形態）本発明の第1の実施形態
である配線工程のドライエッチング方法について説明す
る。

【００２３】図３はＭＯＳ構造を有する半導体基板上に
配線パターンをドライエッチング工程により形成する際
における工程断面図である。図３において、1は半導体
基板、２はゲート絶縁膜、３はゲート電極、４は分離領
域、１０は層間絶縁膜、１１はゲート電極３に接続して
いるコンタクトホール、１２は半導体基板１に接続され
ているコンタクトホール、１３は配線材料膜、１４はス
ペース幅Ｓ₁を有する高アスペクト比レジストパター
ン、１５はスペース幅Ｓ₂を有する低アスペクト比レジ
ストパターン、２０はスペース幅Ｓ₁を有する高アスペ
クト比配線パターン、２１はスペース幅Ｓ₂を有する低
アスペクト比配線パターンである。なお、Ｓ₁，Ｓ₂にお
いては、Ｓ₁＜Ｓ₂の関係が存在する。アスペクト比と
は、配線膜厚／スペース幅で定義されるものであって、
配線パターンのパターン密度を示している。配線パター
ンの膜厚をＴ₀とすると、高アスペクト比配線パターン
２０のアスペクト比は（Ｔ₀／Ｓ₁）で表され、低アスペ
クト比配線パターン２１のアスペクト比は（Ｔ₀／Ｓ₂）
で表される。つまり、相対的にみて、高アスペクト比配
線パターン２０は低アスペクト比配線パターン２１より
パターン密度が密であることを示している。

【００２４】以下、本実施形態のドライエッチング方法
の詳細を説明する。まず、図３（ａ）に示すように、半
導体基板上１に、ゲート絶縁膜２とゲート電極３とを形
成したのち、層間絶縁膜１０を堆積する。そして、層間
絶縁膜１０に周知のリソグラフィー、ドライエッチング
手法によりコンタクトホール１１、１２を形成する。そ
の後、層間絶縁膜１０に配線材料膜１３を堆積し、さら
に、高アスペクト比レジストパターン１４、低アスペク
ト比レジストパターン１５を形成する。なお、高アスペ
クト比レジストパターン１４と低アスペクト比レジスト
パターン配線パターン１５とは互いに連結させることな
く分離して形成する。

【００２５】次に図３（ｂ）に示すように、ｉｎｖｅｒ
ｓｅ ＲＩＥ ｌａｇを生じるエッチング条件を適用し
て、配線材料膜１３をドライエッチングする。その結
果、高アスペクト比配線パターン２０におけるエッチン
グ速度の方が、低アスペクト比配線パターン２１のエッ
チング速度より速くなる。この時、プラズマ中の荷電粒
子５３は、パターン側壁及びパターン底部から入射する
が、これらの荷電粒子５３は、半導体基板１に接続され
ているコンタクトホール１２を通り、半導体基板１に流
れ込む。

【００２６】さらにエッチングを進めると、図３（ｃ）
に示すようにエッチング速度の速い高アスペクト比配線
パターン２０のエッチング領域では下地である層間絶縁
膜１０が露出する。この時、低アスペクト比配線パター
ン２１のエッチング領域では、まだ被エッチング材であ
る配線材料膜１３は消失しておらず、低アスペクト比配
線パターン２１のエッチング領域では、配線材料膜１３
は互いに連結されて電気的に接続された状態を維持して
いる。そのため、低アスペクト比配線パターン２１は、
コンタクトホール１２を通じて半導体基板１に接地され
た状態となっている。その結果、高アスペクト比配線パ
ターン２０の配線パターン側壁から入射する荷電粒子５
３のほとんどは、配線材料膜１３とコンタクトホール１
２とを通して接地電位である半導体基板１に落とされる
ので、ゲート電極３に蓄積することはない。そのため、
高アスペクト比配線パターン２０、低アスペクト比配線
パターン２１ともアンテナの役割をしない。

【００２７】そして、低アスペクト比配線パターン２１
のエッチング領域（エッチング溝の底部）において、被
エッチング材である配線材料膜１３が全て除去されて層
間絶縁膜１０が露出した時点でエッチングを終了するこ
とで、所望のパターン形状が得られる（図３（d）参
照）。

【００２８】ＲＩＥ ｌａｇ特性を示すエッチング条件
と、ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇ特性を示すエッチン
グ条件を用いて、図３（ａ）に示した構造をエッチング
した際のＦＤＤＢ（Field Dependent Dielectric Break
down）歩留まりにおけるアンテナ比（配線パターン側
壁の総面積／ゲート面積）依存性の比較を、図４に示
す。なお、測定に際しては、ゲート絶縁膜の膜厚３ｎ
ｍ、ゲート長０．２５μｍ、ゲート幅１μｍとした。そ
して、ゲート電極に電圧を印加していき、半導体基板と
ゲート電極との間に１Ｅ−６Ａ／ｃｍ²の電流が流れた
時を絶縁破壊とし、さらにこの時のゲート絶縁膜の電界
が９ｍＶ／ｃｍ以下の場合を不良とした。図４におい
て、実線が本発明品（ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇ特
性を示すエッチング条件）を示し、点線が従来例品（Ｒ
ＩＥ ｌａｇ特性を示すエッチング条件）を示してい
る。

【００２９】図4から明らかなように、ｉｎｖｅｒｓｅ
ＲＩＥ ｌａｇを示す条件のものでのドライエッチング
の方が、ＦＤＤＢ歩留まりが良好であることが分かる。

【００３０】なお、本実施形態では、マスク材料にレジ
ストを用いたが、シリコン酸化膜マスク、窒化シリコン
マスクを用いた時も同様の効果を得ることができる。ま
た、配線材料種について記載しなかったが、配線材料は
アルミニウム、アルミニウム合金、タングステン、窒化
タングステン、チタン、窒化チタン、銅、白金、金のう
ち、少なくとも一種を含めば同様の効果が得られる。

【００３１】（第２の実施形態）次に本発明の第２の実
施形態であるゲート電極形成工程のドライエッチング方
法について図５を参照して説明する。図５はゲート電極
のドライエッチング工程における工程断面図である。図
３において、３０は半導体基板、３１はゲート絶縁膜、
３２はゲート電極材料となる多結晶シリコン層、３３は
分離領域、３４はスペース幅Ｓ₃を有する高アスペクト
比レジストパターン、３５はスペース幅Ｓ₄を有する低
アスペクト比レジストパターン、３６はスペース幅Ｓ₃
を有する高アスペクト比ゲート電極パターン、３７はス
ペース幅Ｓ₄を有する低アスペクト比ゲート電極パター
ンである。なお、スペース幅Ｓ₃、Ｓ₄においては、Ｓ₃
＜Ｓ₄の関係が存在する。また、ゲート電極パターンの
膜厚をＴ₁とすると、アスペクト比は、電極膜厚（Ｔ₁）
／スペース幅で定義される。したがって、高アスペクト
比ゲート電極パターン３６のアスペクト比は（Ｔ₁/
Ｓ₃）で表され、低アスペクト比ゲート電極パターン３
７のアスペクト比は（Ｔ₁／Ｓ₄）で表される。つまり、
相対的にみて、高アスペクト比ゲート電極パターン３６
は低アスペクト比ゲート電極パターン３７よりパターン
密度が密であることを示している。

【００３２】図５（ａ）に示すように、半導体基板上1
に、ゲート絶縁膜２、多結晶シリコン５を堆積した後、
リソグラフィーによりゲート電極を形成するレジストパ
ターン１６、１７を形成する。なお、高アスペクト比レ
ジストパターン３４と低アスペクト比レジストパターン
３５とは互いに連結していない。

【００３３】次に、図５（ｂ）に示すように、ｉｎｖｅ
ｒｓｅ ＲＩＥ ｌａｇを生じるエッチング条件を適用し
てドライエッチングを行なう。その結果、高アスペクト
比ゲート電極パターン３６におけるエッチング速度の方
が、低アスペクト比ゲート電極パターン３７のエッチ速
度より速くなる（ｈ₃＜ｈ₂）。この時、プラズマ中の荷
電粒子５３は、パターン側壁及びパターン底部から入射
するが、これらの荷電粒子５３は、導電性を有する多結
晶シリコン膜３２を通って半導体基板1やエッチング装
置の電極に流れ込む。

【００３４】さらにエッチングを進めると、図５（ｃ）
に示すように、高アスペクト比ゲート電極パターン３６
のエッチング速度が速いために、このゲート電極パター
ン３６のエッチング領域（エッチング溝底部）におい
て、多結晶シリコン膜３２が消失してその下地であるゲ
ート絶縁膜３１が露出する。この時、低アスペクト比ゲ
ート電極パターン３７のエッチング領域（エッチング溝
底部）においては、高アスペクト比ゲート電極パターン
３６に比べて低アスペクト比ゲート電極パターン３７の
エッチング速度が遅いために、被エッチング材である多
結晶シリコン膜３２は消失していない。そのため、低ア
スペクト比ゲート電極パターン３７におけるパターン側
壁及びパターン底部から低アスペクト比ゲート電極パタ
ーン３７内に入射した荷電粒子５６はほとんど多結晶シ
リコン膜３２を通り、半導体基板1及びエッチング装置
の電極に流れ込む。

【００３５】また、高アスペクト比ゲート電極パターン
３６のパターン側壁及びパターン底部から入射する荷電
粒子も、ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇによる多結晶シ
リコン膜３２の残余部３８を通じて、半導体基板３０及
びエッチング装置の電極（図示省略）に流れ込む。

【００３６】以上の結果として、高アスペクト比ゲート
電極パターン３６のパターン側壁及びパターン底部は、
荷電粒子５３を集めるアンテナの役割はするものの、高
アスペクト比ゲート電極パターン３６を構成する多結晶
シリコン膜３２（高アスペクト比のゲート電極となる）
に電荷が蓄積することはない。したがって、高アスペク
ト比ゲート電極パターン３６を構成する多結晶シリコン
膜３２の下方に位置するゲート絶縁膜３１が、チャージ
した電荷により損傷することはほとんど生じない。

【００３７】一方、低アスペクト比ゲート電極パターン
３７を構成する多結晶シリコン膜３２（低アスペクト比
のゲート電極となる）には多少とも電荷が蓄積する。し
かしながら、これら低アスペクト比ゲート電極パターン
３７は、チャージされる電荷量に比べて面積が比較的大
きいために、単位面積当たりの電荷のチャージ量は極端
に大きくならない。そのため、低アスペクト比ゲート電
極パターン３７にチャージされた電荷によってその下方
のゲート絶縁膜３１が損傷することもほとんど生じな
い。

【００３８】このような理由により、高アスペクト比ゲ
ート電極パターン３６を構成する多結晶シリコン膜３２
の下方に位置するゲート絶縁膜３１が、チャージした電
荷により損傷することは生じない。

【００３９】そして、広いスペースパターンにおいて、
被エッチング材である多結晶シリコン膜３２が全て除去
されてゲート絶縁膜３１が露出した時点でエッチングを
終了することで所望のゲート電極パターンが得られる
（図５（ｄ）参照）。

【００４０】ＲＩＥ ｌａｇ特性を示すエッチング条件
と、ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇ特性を示すエッチン
グ条件のもとで、図５（ｄ）に示す構造をドライエッチ
ングした際におけるＦＤＤＢ歩留まりのアンテナ比依存
性を比較した結果を図６に示す。なお、この測定に際し
ては、ゲート絶縁膜の膜厚３ｎｍ、ゲート長０．２５μ
ｍ、ゲート幅１μｍとした。そして、ゲート電極に電圧
を印加していき、半導体基板とゲート電極間に１Ｅ−６
Ａ／ｃｍ²の電流が流れた時を絶縁破壊とし、さらにこ
の時のゲート絶縁膜の電界が９ｍＶ／ｃｍ以下の場合を
不良とした。図４において、実線が本発明品（ｉｎｖｅ
ｒｓｅ ＲＩＥ ｌａｇ特性を示すエッチング条件）を示
し、点線が従来例品（ＲＩＥ ｌａｇ特性を示すエッチ
ング条件）を示している。

【００４１】図６から明らかなように、ｉｎｖｅｒｓｅ
ＲＩＥ ｌａｇを示す条件のもとでのドライエッチング
の方が、ＦＤＤＢ歩留まりが良好であることが分かる。

【００４２】なお、第１、第２の実施形態における特性
測定（ＦＤＤＢ歩留まり）は、誘導結合プラズマ（ＩＣ
Ｐ：Ｉｎｄｕｃｔｉｖｅｌｙ Ｃｏｕｐｌｅｄ Ｐｌａｓ
ｍａ）エッチング装置を用いて行なった。

【００４３】また、各実施形態では、マスク材料にレジ
ストを用いたが、シリコン酸化膜、窒化シリコンをマス
クに用いた時も同様の効果を得ることができる。

【００４４】また、被エッチング材として多結晶シリコ
ンを用いたが、アモルファスシリコンにおいても同様の
効果が得られる。

【００４５】また、ゲート電極材料が、タングステンシ
リサイド、チタンシリサイド、コバルトシリサイド、ニ
ッケルシリサイド等のシリサイド材料とポリシリコンと
の積層膜、もしくは、上記シリサイド材料とアモルファ
スシリコンとの積層膜の場合でも同様の効果が得られ
る。

【００４６】さらに、ゲート電極材料が、金属膜とポリ
シリコン、もしくは、金属膜とアモルファスシリコンと
の積層膜、もしくはゲート電極材料が金属である場合
で、前記金属材料がタングステン、窒化タングステン、
チタン、窒化チタンのうち、いずれを用いても同様の効
果が得られる。

【００４７】各実施形態におけるｉｎｖｅｒｓｅ ＲＩ
Ｅ ｌａｇ特性を示すエッチング条件としては、例え
ば、次のものが挙げられる。ただし、これらはｉｎｖｅ
ｒｓｅＲＩＥ ｌａｇ特性を示すエッチング条件の一例
に過ぎず、本発明がこれらの条件に限定されないのはい
うまでもない。

【００４８】 Ｃl₂流量 ３０ sccm ＨＢｒ流量 ３０ sccm Ｈｅ−О₂流量 ７ sccm （Ｈｅ：О₂＝7：3） ガス圧 ５ mTorr ＩＣＰパワー ２００ Ｗ ＲＦバイアス・パワー ２００ Ｗ ウェーハ温度 ５０ ℃ 特にＣｌ₂の流量比が２５〜１００％のときにｉｎｖｅ
ｒｓｅ ＲＩＥ ｌａｇ特性が示される。また、Ｏ₂流量
比が０〜３０％の範囲においてｉｎｖｅｒｓｅＲＩＥ
ｌａｇ特性が顕著に示されるため、次の条件においても
ｉｎｖｅｒｓｅＲＩＥ ｌａｇ特性を示す。

【００４９】 Ｃｌ₂流量 ６０ sccm Ｈｅ−Ｏ₂流量 １５ sccm （Ｈｅ：Ｏ₂＝７：３） ガス圧 ５ mTorr ＩＣＰパワー ２００ Ｗ ＲＦバイアス・パワー ２００ Ｗ ウェーハ温度 ５０ ℃

【００５０】

【発明の効果】以上で述べたように、本発明により、Ｒ
ＩＥ ｌａｇに起因するアンテナ効果で生じるチャージ
アップダメージを低減できる。これにより、信頼性の高
い半導体装置の製造が可能となる。

【図面の簡単な説明】

【図１】ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇを説明するため
の模式図

【図２】ｉｎｖｅｒｓｅ ＲＩＥ ｌａｇを用いた際のオ
ーバーエッチ時の荷電粒子挙動の概略図

【図３】本発明の第1の実施形態に関する工程断面図

【図４】第1の実施形態のチャージアップダメージ低減
具合を示す線図

【図５】本発明の第２の実施形態に関する工程断面図

【図６】第２の実施形態のチャージアップダメージ提言
具合を示す線図

【図７】チャージアップダメージの発生を表わす模式図

【図８】ゲート絶縁膜破壊率とアンテナ比との関係を示
すグラフ

【図９】従来例の工程断面図

【符号の説明】

１ 半導体基板 ２ ゲート絶縁膜 ３ ゲート電極 ４ 分離領域 ５ 多結晶シリコン ６ 多結晶シリコンパターン １０ 層間絶縁膜 １１ ゲート電極に接続されているコンタクトホール １２ 半導体基板に接続されているコンタクトホール １３ 配線材料膜 ２０ 高アスペクト比配線パターン ２１ 低アスペクト比配線パターン ３６ 高アスペクト比ゲート電極パターン ３７ 低アスペクト比ゲート電極パターン

フロントページの続き (72)発明者 中川 秀夫 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 林 重徳 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 (72)発明者 久保田 正文 大阪府高槻市幸町１番１号 松下電子工業 株式会社内 Ｆターム(参考） 4M104 BB01 BB14 BB18 BB30 BB33 CC05 DD65 FF14 FF17 FF18 GG09 GG10 GG14 HH20 5F004 AA06 CA04 DA00 DA04 DA22 DA26 DB02 DB09 DB10 DB12 DB15 DB30 EA06 EA07 EA32 EB02 5F033 HH04 HH05 HH07 HH08 HH09 HH11 HH13 HH18 HH19 HH25 HH27 HH28 HH33 HH34 KK01 MM05 MM07 QQ08 QQ09 QQ13 QQ28 QQ37 XX00 5F040 DA00 DB01 DC01 EC01 EC07 EC09 EC13 FC21 FC22

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板上のゲート電極を層間絶縁膜
   により被覆したうえでこの層間絶縁膜上に配線パターン
   を形成してなり、前記配線パターンには、パターン密度
   が密のパターン領域と疎のパターン領域とが混在すると
   ともに、両パターン領域は、互いに電気的に分離されて
   おり、かつ、前記密のパターン領域は前記ゲート電極に
   電気的に接続され、前記疎のパターン領域は前記半導体
   基板に電気的に接続された半導体装置の製造方法であっ
   て、 前記層間絶縁膜上に配線材料膜を形成したのち、パター
   ン密度が高いほど、エッチング速度が速くなるエッチン
   グ条件によるドライエッチングで前記配線材料膜をパタ
   ーニングすることで前記配線パターンを形成することを
   特徴とする半導体装置の製造方法。
2. 【請求項２】 パターン密度が疎のパターン領域と密の
   パターン領域とが混在してなり、かつ両パターン領域は
   互いに電気的に分離されてなるゲート電極パターンをド
   ライエッチングにより半導体基板上に形成する半導体装
   置の製造方法であって、 前記半導体基板上にゲート電極材料膜を形成したのち、
   パターン密度が高いほど、エッチング速度が速くなるエ
   ッチング条件によるドライエッチングで前記ゲート電極
   材料膜をパターニングすることで前記ゲート電極パター
   ンを形成することを特徴とする半導体装置の製造方法。