JP2001203125A - 積層コンデンサ、配線基板、デカップリング回路および高周波回路 - Google Patents
積層コンデンサ、配線基板、デカップリング回路および高周波回路Info
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Abstract
(57)【要約】
【課題】 低ＥＳＬ化が図られた積層コンデンサが、Ｍ
ＰＵに備えるＭＰＵチップのための電源回路に接続され
るデカップリングコンデンサとして使用される場合の好
ましい実装形態を提供する。 【解決手段】 配線基板６２に設けられたキャビティ６
６内に積層コンデンサ４１を収容する。積層コンデンサ
４１は、第１の内部電極４４に複数の第１の貫通導体４
６を介して接続される複数の第１の外部端子電極４９お
よび第２の内部電極４５に複数の第２の貫通導体４７を
介して接続される複数の第２の外部端子電極５１を備え
る。第１の外部端子電極４９は、コンデンサ本体４３の
第１の主面４８上に設けられ、配線基板６２内の電源用
ホット側ビアホール導体７０に接続され、第２の外部端
子電極５１は、第２の主面５０上に設けられ、マザーボ
ード６７に、直接、グラウンド接続される。
ＰＵに備えるＭＰＵチップのための電源回路に接続され
るデカップリングコンデンサとして使用される場合の好
ましい実装形態を提供する。 【解決手段】 配線基板６２に設けられたキャビティ６
６内に積層コンデンサ４１を収容する。積層コンデンサ
４１は、第１の内部電極４４に複数の第１の貫通導体４
６を介して接続される複数の第１の外部端子電極４９お
よび第２の内部電極４５に複数の第２の貫通導体４７を
介して接続される複数の第２の外部端子電極５１を備え
る。第１の外部端子電極４９は、コンデンサ本体４３の
第１の主面４８上に設けられ、配線基板６２内の電源用
ホット側ビアホール導体７０に接続され、第２の外部端
子電極５１は、第２の主面５０上に設けられ、マザーボ
ード６７に、直接、グラウンド接続される。
Description
【０００１】
【発明の属する技術分野】この発明は、積層コンデン
サ、配線基板、デカップリング回路および高周波回路に
関するもので、特に、高周波回路において有利に適用さ
れ得る積層コンデンサ、ならびに、この積層コンデンサ
を用いて構成される、配線基板、デカップリング回路お
よび高周波回路に関するものである。
サ、配線基板、デカップリング回路および高周波回路に
関するもので、特に、高周波回路において有利に適用さ
れ得る積層コンデンサ、ならびに、この積層コンデンサ
を用いて構成される、配線基板、デカップリング回路お
よび高周波回路に関するものである。
【０００２】
【従来の技術】従来からある最も典型的な積層コンデン
サは、たとえばセラミック誘電体からなり、積層される
複数の誘電体層、ならびに複数のコンデンサユニットを
形成するように特定の誘電体層を介して互いに対向しな
がら誘電体層の積層方向に交互に配置される複数対の第
１および第２の内部電極を有する、コンデンサ本体を備
えている。コンデンサ本体の第１および第２の端面に
は、それぞれ、第１および第２の外部端子電極が形成さ
れる。第１の内部電極は、コンデンサ本体の第１の端面
上にまで延び、ここで第１の外部端子電極に電気的に接
続され、また、第２の内部電極は、第２の端面上にまで
延び、ここで第２の外部端子電極に電気的に接続され
る。
サは、たとえばセラミック誘電体からなり、積層される
複数の誘電体層、ならびに複数のコンデンサユニットを
形成するように特定の誘電体層を介して互いに対向しな
がら誘電体層の積層方向に交互に配置される複数対の第
１および第２の内部電極を有する、コンデンサ本体を備
えている。コンデンサ本体の第１および第２の端面に
は、それぞれ、第１および第２の外部端子電極が形成さ
れる。第１の内部電極は、コンデンサ本体の第１の端面
上にまで延び、ここで第１の外部端子電極に電気的に接
続され、また、第２の内部電極は、第２の端面上にまで
延び、ここで第２の外部端子電極に電気的に接続され
る。
【０００３】この積層コンデンサにおいて、たとえば第
２の外部端子電極から第１の外部端子電極へと流れる電
流は、第２の外部端子電極から第２の内部電極へと流
れ、この第２の内部電極から誘電体層を通って第１の内
部電極に至り、次いで、この第１の内部電極内を通って
第１の外部端子電極へと至る。
２の外部端子電極から第１の外部端子電極へと流れる電
流は、第２の外部端子電極から第２の内部電極へと流
れ、この第２の内部電極から誘電体層を通って第１の内
部電極に至り、次いで、この第１の内部電極内を通って
第１の外部端子電極へと至る。
【０００４】コンデンサの等価回路は、コンデンサの容
量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価
直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとし
たとき、直列にＣＬＲが接続された回路で表わされる。
量をＣ、等価直列インダクタンス（ＥＳＬ）をＬ、等価
直列抵抗（ＥＳＲ）と呼ばれる主に電極の抵抗をＲとし
たとき、直列にＣＬＲが接続された回路で表わされる。
【０００５】この等価回路では、共振周波数（ｆ0 ）
は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/ 2 〕となり、共振
周波数より高い周波数では、コンデンサとして機能しな
くなる。言い換えると、ＬすなわちＥＳＬ値が小さけれ
ば、共振周波数（ｆ0 ）は高くなり、より高周波で使用
できることになる。なお、内部電極に銅を用いてＥＳＲ
を小さくすることなども考えられているが、マイクロ波
領域で使うためには低ＥＳＬ化が図られたコンデンサが
必要となる。
は、ｆ0 ＝１／〔２π×（Ｌ×Ｃ）1/ 2 〕となり、共振
周波数より高い周波数では、コンデンサとして機能しな
くなる。言い換えると、ＬすなわちＥＳＬ値が小さけれ
ば、共振周波数（ｆ0 ）は高くなり、より高周波で使用
できることになる。なお、内部電極に銅を用いてＥＳＲ
を小さくすることなども考えられているが、マイクロ波
領域で使うためには低ＥＳＬ化が図られたコンデンサが
必要となる。
【０００６】また、ワークステーションやパーソナルコ
ンピュータ等のマイクロプロセッシングユニット（ＭＰ
Ｕ）のＭＰＵチップ（ベアチップ）に電源を供給する電
源回路に接続されるデカップリングコンデンサとして用
いられるコンデンサにおいても、低ＥＳＬ化が求められ
ている。
ンピュータ等のマイクロプロセッシングユニット（ＭＰ
Ｕ）のＭＰＵチップ（ベアチップ）に電源を供給する電
源回路に接続されるデカップリングコンデンサとして用
いられるコンデンサにおいても、低ＥＳＬ化が求められ
ている。
【０００７】図５は、上述したＭＰＵ１および電源部２
に関する接続構成の一例を図解的に示すブロック図であ
る。
に関する接続構成の一例を図解的に示すブロック図であ
る。
【０００８】図５を参照して、ＭＰＵ１は、ＭＰＵチッ
プ３およびメモリ４を備える。電源部２は、ＭＰＵチッ
プ３に電源を供給するためのもので、電源部２からＭＰ
Ｕチップ３に至る電源回路には、デカップリングコンデ
ンサ５が接続されている。また、ＭＰＵチップ３からメ
モリ４側には、信号回路が構成されている。
プ３およびメモリ４を備える。電源部２は、ＭＰＵチッ
プ３に電源を供給するためのもので、電源部２からＭＰ
Ｕチップ３に至る電源回路には、デカップリングコンデ
ンサ５が接続されている。また、ＭＰＵチップ３からメ
モリ４側には、信号回路が構成されている。
【０００９】上述したようなＭＰＵ１に関連して用いら
れるデカップリングコンデンサ５の場合でも、通常のデ
カップリングコンデンサと同様、ノイズ吸収や電源の変
動に対する平滑化のために用いられるが、さらに、最近
では、ＭＰＵチップ３において、その動作周波数が５０
０ＭＨｚを超えて１ＧＨｚにまで達するものが計画され
ており、このようなＭＰＵチップ３に関連して高速動作
が要求される用途にあっては、クイックパワーサプライ
としての機能（立ち上がり時等の電力が急に必要な時
に、コンデンサに充電された電気量から数ナノ秒の間に
電力を供給する機能）が必要である。
れるデカップリングコンデンサ５の場合でも、通常のデ
カップリングコンデンサと同様、ノイズ吸収や電源の変
動に対する平滑化のために用いられるが、さらに、最近
では、ＭＰＵチップ３において、その動作周波数が５０
０ＭＨｚを超えて１ＧＨｚにまで達するものが計画され
ており、このようなＭＰＵチップ３に関連して高速動作
が要求される用途にあっては、クイックパワーサプライ
としての機能（立ち上がり時等の電力が急に必要な時
に、コンデンサに充電された電気量から数ナノ秒の間に
電力を供給する機能）が必要である。
【００１０】より具体的に説明すると、あるＭＰＵチッ
プ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ
約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち
１２Ａ位の電流が流れる設計になっている。その消費電
力の低減化のために、ＭＰＵ１が動作していない時はス
リープモードとして、消費電力を１Ｗ以下にまで落とす
仕様が採用されている。スリープモードからアクティブ
モードへの変換時、ＭＰＵチップ３には、その動作数ク
ロックのうちにアクティブモードに必要な電力が供給さ
れる必要がある。動作周波数５００ＭＨｚでは、スリー
プモードからアクティブモードへの変換時において、４
〜７ナノ秒という時間の間に電力を供給する必要があ
る。
プ（動作クロック周波数約５００ＭＨｚ）３では、ＤＣ
約２．０Ｖが供給され、消費電力は約２４Ｗ、すなわち
１２Ａ位の電流が流れる設計になっている。その消費電
力の低減化のために、ＭＰＵ１が動作していない時はス
リープモードとして、消費電力を１Ｗ以下にまで落とす
仕様が採用されている。スリープモードからアクティブ
モードへの変換時、ＭＰＵチップ３には、その動作数ク
ロックのうちにアクティブモードに必要な電力が供給さ
れる必要がある。動作周波数５００ＭＨｚでは、スリー
プモードからアクティブモードへの変換時において、４
〜７ナノ秒という時間の間に電力を供給する必要があ
る。
【００１１】しかし、上述の電力を供給することは、電
源部２からでは間に合わないため、電源部２から電源を
供給するまでの時間、ＭＰＵチップ３近傍に置くデカッ
プリングコンデンサ５に充電されている電荷を放電する
ことによってＭＰＵチップ３に電源を供給することが行
なわれる。
源部２からでは間に合わないため、電源部２から電源を
供給するまでの時間、ＭＰＵチップ３近傍に置くデカッ
プリングコンデンサ５に充電されている電荷を放電する
ことによってＭＰＵチップ３に電源を供給することが行
なわれる。
【００１２】このため、ＭＰＵ１におけるデカップリン
グコンデンサ５にあっても、インダクタンス成分ができ
るだけ低いことが必要となってきており、このようにイ
ンダクタンス値の低いコンデンサの実現が望まれてい
る。
グコンデンサ５にあっても、インダクタンス成分ができ
るだけ低いことが必要となってきており、このようにイ
ンダクタンス値の低いコンデンサの実現が望まれてい
る。
【００１３】上述したような背景の下、低ＥＳＬ化を図
り得る積層コンデンサの構造が、たとえば、特開平１１
−２０４３７２号公報等において提案されている。
り得る積層コンデンサの構造が、たとえば、特開平１１
−２０４３７２号公報等において提案されている。
【００１４】上述の低ＥＳＬ化は、主として、積層コン
デンサにおいて流れる電流によって誘起される磁界の相
殺によるもので、このような磁界の相殺が生じるように
するため、積層コンデンサにおいて流れる電流の方向を
多様化することが行なわれている。そして、この電流の
方向の多様化のため、コンデンサ本体の外表面上に形成
される外部端子電極の数を増やすことによって、これに
電気的に接続されるように引き出される内部電極の引き
出し部分の数を増やすとともに、内部電極を流れる電流
についての電流長を短くすることが行なわれている。
デンサにおいて流れる電流によって誘起される磁界の相
殺によるもので、このような磁界の相殺が生じるように
するため、積層コンデンサにおいて流れる電流の方向を
多様化することが行なわれている。そして、この電流の
方向の多様化のため、コンデンサ本体の外表面上に形成
される外部端子電極の数を増やすことによって、これに
電気的に接続されるように引き出される内部電極の引き
出し部分の数を増やすとともに、内部電極を流れる電流
についての電流長を短くすることが行なわれている。
【００１５】図６には、前述した特開平１１−２０４３
７２号公報に記載された積層コンデンサ１１が概略的に
示されているとともに、このような積層コンデンサ１１
をデカップリングコンデンサとして用いているＭＰＵ１
２の断面構造が概略的に示されている。
７２号公報に記載された積層コンデンサ１１が概略的に
示されているとともに、このような積層コンデンサ１１
をデカップリングコンデンサとして用いているＭＰＵ１
２の断面構造が概略的に示されている。
【００１６】図６を参照して、積層コンデンサ１１は、
積層される複数の誘電体層１３を含むコンデンサ本体１
４を備えている。このコンデンサ本体１４の内部には、
特定の誘電体層１３を介して互いに対向する少なくとも
１対の第１および第２の内部電極１５および１６が設け
られる。
積層される複数の誘電体層１３を含むコンデンサ本体１
４を備えている。このコンデンサ本体１４の内部には、
特定の誘電体層１３を介して互いに対向する少なくとも
１対の第１および第２の内部電極１５および１６が設け
られる。
【００１７】また、コンデンサ本体１４の、内部電極１
５および１６と平行に延びる第１の主面１７上には、第
１および第２の外部端子電極１８および１９の双方が設
けられている。第１の主面１７に対向する第２の主面２
０上には、何らの外部端子電極も設けられていない。
５および１６と平行に延びる第１の主面１７上には、第
１および第２の外部端子電極１８および１９の双方が設
けられている。第１の主面１７に対向する第２の主面２
０上には、何らの外部端子電極も設けられていない。
【００１８】コンデンサ本体１４の内部には、さらに、
第２の内部電極１６に対して電気的に絶縁された状態で
第１の内部電極１５と第１の外部端子電極１８とを電気
的に接続するように特定の誘電体層１３を貫通する第１
の貫通導体２１、および第１の内部電極１５に対して電
気的に絶縁された状態で第２の内部電極１６と第２の外
部端子電極１９とを電気的に接続するように特定の誘電
体層１３を貫通する第２の貫通導体２２がそれぞれ設け
られている。
第２の内部電極１６に対して電気的に絶縁された状態で
第１の内部電極１５と第１の外部端子電極１８とを電気
的に接続するように特定の誘電体層１３を貫通する第１
の貫通導体２１、および第１の内部電極１５に対して電
気的に絶縁された状態で第２の内部電極１６と第２の外
部端子電極１９とを電気的に接続するように特定の誘電
体層１３を貫通する第２の貫通導体２２がそれぞれ設け
られている。
【００１９】上述した第１および第２の貫通導体２１お
よび２２は、それぞれ、複数設けられ、第１および第２
の貫通導体２１および２２のそれぞれに個々に対応し
て、第１および第２の外部端子電極１８および１９もそ
れぞれ複数設けられている。
よび２２は、それぞれ、複数設けられ、第１および第２
の貫通導体２１および２２のそれぞれに個々に対応し
て、第１および第２の外部端子電極１８および１９もそ
れぞれ複数設けられている。
【００２０】このような積層コンデンサ１１によれば、
内部電極１５および１６を流れる電流について、電流長
を短くできるとともに、種々の方向へ向けることができ
るので、内部電極１５および１６を流れる電流によって
誘起される磁界を互いに相殺し、その結果、低ＥＳＬ化
を図ることができる。
内部電極１５および１６を流れる電流について、電流長
を短くできるとともに、種々の方向へ向けることができ
るので、内部電極１５および１６を流れる電流によって
誘起される磁界を互いに相殺し、その結果、低ＥＳＬ化
を図ることができる。
【００２１】他方、ＭＰＵ１２は、下面側にキャビティ
２３が設けられた多層構造の配線基板２４を備えてい
る。配線基板２４の上面には、ＭＰＵチップ２５が表面
実装されている。また、配線基板２４のキャビティ２３
内には、デカップリングコンデンサとして機能する上述
の積層コンデンサ１１が収容されている。さらに、配線
基板２４は、マザーボード２６上に表面実装されてい
る。
２３が設けられた多層構造の配線基板２４を備えてい
る。配線基板２４の上面には、ＭＰＵチップ２５が表面
実装されている。また、配線基板２４のキャビティ２３
内には、デカップリングコンデンサとして機能する上述
の積層コンデンサ１１が収容されている。さらに、配線
基板２４は、マザーボード２６上に表面実装されてい
る。
【００２２】配線基板２４の表面および内部には、概略
的に図示されるように、ＭＰＵ１２において必要な配線
導体が形成されていて、これら配線導体によって、図５
に示すような接続が達成される。
的に図示されるように、ＭＰＵ１２において必要な配線
導体が形成されていて、これら配線導体によって、図５
に示すような接続が達成される。
【００２３】代表的なものについて説明すると、配線基
板２４の内部には、電源用ホット側電極２７およびグラ
ウンド電極２８が形成されている。
板２４の内部には、電源用ホット側電極２７およびグラ
ウンド電極２８が形成されている。
【００２４】電源用ホット側電極２７は、電源用ホット
側ビアホール導体２９を介して、積層コンデンサ１１の
第１の外部端子電極１８に電気的に接続され、電源用ホ
ット側ビアホール導体３０を介して、ＭＰＵチップ２５
の特定の端子３１に電気的に接続され、さらに、電源用
ホット側ビアホール導体３２を介して、マザーボード２
６に接続されるべきホット側導電ランド３３に電気的に
接続されている。
側ビアホール導体２９を介して、積層コンデンサ１１の
第１の外部端子電極１８に電気的に接続され、電源用ホ
ット側ビアホール導体３０を介して、ＭＰＵチップ２５
の特定の端子３１に電気的に接続され、さらに、電源用
ホット側ビアホール導体３２を介して、マザーボード２
６に接続されるべきホット側導電ランド３３に電気的に
接続されている。
【００２５】また、グラウンド電極２８は、グラウンド
用ビアホール導体３４を介して、積層コンデンサ１１の
第２の外部端子電極１９に電気的に接続され、グラウン
ド用ビアホール導体３５を介して、ＭＰＵチップ２５の
特定の端子３６に電気的に接続され、さらに、グラウン
ド用ビアホール導体３７を介して、マザーボード２６に
接続されるべきグラウンド側導電ランド３８に電気的に
接続されている。
用ビアホール導体３４を介して、積層コンデンサ１１の
第２の外部端子電極１９に電気的に接続され、グラウン
ド用ビアホール導体３５を介して、ＭＰＵチップ２５の
特定の端子３６に電気的に接続され、さらに、グラウン
ド用ビアホール導体３７を介して、マザーボード２６に
接続されるべきグラウンド側導電ランド３８に電気的に
接続されている。
【００２６】なお、図６において、図５に示したメモリ
４に相当するメモリの図示は省略されている。
４に相当するメモリの図示は省略されている。
【００２７】
【発明が解決しようとする課題】積層コンデンサ１１
は、図６に示すように、第１および第２の外部端子電極
１８および１９の双方をコンデンサ本体１４の第１の主
面１７上に位置させている。そのため、たとえばグラウ
ンド電位を有する配線導体に着目すると、積層コンデン
サ１１の第２の外部端子電極１９は、配線基板２４内に
おいて、グラウンド用ビアホール導体３４、グラウンド
電極２８およびグラウンド用ビアホール導体３７を経由
してからグラウンド用導電ランド３８に接続されること
になる。
は、図６に示すように、第１および第２の外部端子電極
１８および１９の双方をコンデンサ本体１４の第１の主
面１７上に位置させている。そのため、たとえばグラウ
ンド電位を有する配線導体に着目すると、積層コンデン
サ１１の第２の外部端子電極１９は、配線基板２４内に
おいて、グラウンド用ビアホール導体３４、グラウンド
電極２８およびグラウンド用ビアホール導体３７を経由
してからグラウンド用導電ランド３８に接続されること
になる。
【００２８】したがって、これらグラウンド用ビアホー
ル導体３４および３７ならびにグラウンド電極２８によ
って与えられるグラウンドラインが比較的長くなり、こ
のようなグラウンドラインに関連して発生するインダク
タンス成分が大きくなり、低ＥＳＬ化が図られた積層コ
ンデンサ１１を用いた効果が減殺されてしまう。また、
比較的長いグラウンドラインは、インピーダンスの増加
も招く。
ル導体３４および３７ならびにグラウンド電極２８によ
って与えられるグラウンドラインが比較的長くなり、こ
のようなグラウンドラインに関連して発生するインダク
タンス成分が大きくなり、低ＥＳＬ化が図られた積層コ
ンデンサ１１を用いた効果が減殺されてしまう。また、
比較的長いグラウンドラインは、インピーダンスの増加
も招く。
【００２９】また、上述したようなグラウンドラインの
引き回しは、配線基板２４内での配線を複雑にしてしま
うという問題もある。
引き回しは、配線基板２４内での配線を複雑にしてしま
うという問題もある。
【００３０】そこで、この発明の目的は、上述のような
問題を解決し得る、積層コンデンサ、ならびにこのよう
な積層コンデンサを用いて構成される、配線基板、デカ
ップリング回路および高周波回路を提供しようとするこ
とである。
問題を解決し得る、積層コンデンサ、ならびにこのよう
な積層コンデンサを用いて構成される、配線基板、デカ
ップリング回路および高周波回路を提供しようとするこ
とである。
【００３１】
【課題を解決するための手段】この発明に係る積層コン
デンサは、積層される複数の誘電体層を含むコンデンサ
本体を備えている。
デンサは、積層される複数の誘電体層を含むコンデンサ
本体を備えている。
【００３２】このコンデンサ本体の内部には、特定の誘
電体層を介して互いに対向する少なくとも１対の第１お
よび第２の内部電極が設けられる。
電体層を介して互いに対向する少なくとも１対の第１お
よび第２の内部電極が設けられる。
【００３３】さらに、コンデンサ本体の内部には、第２
の内部電極に対して電気的に絶縁されかつ第１の内部電
極に電気的に接続された状態で、特定の誘電体層を貫通
する複数の第１の貫通導体、および、第１の内部電極に
対して電気的に絶縁されかつ第２の内部電極に電気的に
接続された状態で、特定の誘電体層を貫通する複数の第
２の貫通導体がそれぞれ設けられる。これら第１および
第２の貫通導体は、内部電極を流れる電流によって誘起
される磁界を互いに相殺するように配置される。
の内部電極に対して電気的に絶縁されかつ第１の内部電
極に電気的に接続された状態で、特定の誘電体層を貫通
する複数の第１の貫通導体、および、第１の内部電極に
対して電気的に絶縁されかつ第２の内部電極に電気的に
接続された状態で、特定の誘電体層を貫通する複数の第
２の貫通導体がそれぞれ設けられる。これら第１および
第２の貫通導体は、内部電極を流れる電流によって誘起
される磁界を互いに相殺するように配置される。
【００３４】また、コンデンサ本体の、内部電極と平行
に延びる第１の主面上には、複数の第１の貫通導体にそ
れぞれ電気的に接続された状態で、個々の第１の貫通導
体にそれぞれ対応する複数の第１の外部端子電極が設け
られる。
に延びる第１の主面上には、複数の第１の貫通導体にそ
れぞれ電気的に接続された状態で、個々の第１の貫通導
体にそれぞれ対応する複数の第１の外部端子電極が設け
られる。
【００３５】また、コンデンサ本体の、第１の主面に対
向する第２の主面上には、複数の第２の貫通導体にそれ
ぞれ電気的に接続された状態で、個々の第２の貫通導体
にそれぞれ対応する複数の第２の外部端子電極が設けら
れる。
向する第２の主面上には、複数の第２の貫通導体にそれ
ぞれ電気的に接続された状態で、個々の第２の貫通導体
にそれぞれ対応する複数の第２の外部端子電極が設けら
れる。
【００３６】このように、この発明に係る積層コンデン
サは、簡単に言えば、第１の内部電極に接続される複数
の第１の貫通導体のそれぞれに個々に対応して設けられ
る複数の第１の外部端子電極と、第２の内部電極に接続
される複数の第２の貫通導体のそれぞれに個々に対応し
て設けられる複数の第２の外部端子電極とを備え、第１
の外部端子電極がコンデンサ本体の第１の主面上に設け
られ、第２の外部端子電極が第２の主面上に設けられる
ことを特徴としている。
サは、簡単に言えば、第１の内部電極に接続される複数
の第１の貫通導体のそれぞれに個々に対応して設けられ
る複数の第１の外部端子電極と、第２の内部電極に接続
される複数の第２の貫通導体のそれぞれに個々に対応し
て設けられる複数の第２の外部端子電極とを備え、第１
の外部端子電極がコンデンサ本体の第１の主面上に設け
られ、第２の外部端子電極が第２の主面上に設けられる
ことを特徴としている。
【００３７】上述した第１および第２の外部端子電極に
は、半田バンプが形成されていることが好ましい。
は、半田バンプが形成されていることが好ましい。
【００３８】また、この発明に係る積層コンデンサは、
ＭＰＵに備えるＭＰＵチップのための電源回路に接続さ
れるデカップリングコンデンサとして有利に用いられ
る。
ＭＰＵに備えるＭＰＵチップのための電源回路に接続さ
れるデカップリングコンデンサとして有利に用いられ
る。
【００３９】この発明は、また、上述したような積層コ
ンデンサが実装された、配線基板にも向けられる。
ンデンサが実装された、配線基板にも向けられる。
【００４０】上述したように、この発明が配線基板に向
けられる場合、その具体的な一実施態様では、この配線
基板には、ＭＰＵに備えるＭＰＵチップが搭載され、ま
た、配線基板は、ＭＰＵチップのための電源を供給する
ための電源用ホット側配線導体とグラウンド配線導体と
を備え、コンデンサ本体の第１の主面が配線基板側に向
けられかつ第２の主面が外方に向けられた姿勢で、積層
コンデンサが実装され、この実装状態において、第１の
外部端子電極が、電源用ホット側配線導体に電気的に接
続される。このとき、第２の外部端子電極は、外方に向
いており、グラウンド接続のために供され、この配線基
板をたとえばマザーボード上に実装したとき、マザーボ
ード上のグラウンド側導電ランドに電気的に接続され得
る状態となっている。
けられる場合、その具体的な一実施態様では、この配線
基板には、ＭＰＵに備えるＭＰＵチップが搭載され、ま
た、配線基板は、ＭＰＵチップのための電源を供給する
ための電源用ホット側配線導体とグラウンド配線導体と
を備え、コンデンサ本体の第１の主面が配線基板側に向
けられかつ第２の主面が外方に向けられた姿勢で、積層
コンデンサが実装され、この実装状態において、第１の
外部端子電極が、電源用ホット側配線導体に電気的に接
続される。このとき、第２の外部端子電極は、外方に向
いており、グラウンド接続のために供され、この配線基
板をたとえばマザーボード上に実装したとき、マザーボ
ード上のグラウンド側導電ランドに電気的に接続され得
る状態となっている。
【００４１】上述した第１の外部端子電極と電源用ホッ
ト側配線導体とは、好ましくは、バンプを介して接続さ
れる。
ト側配線導体とは、好ましくは、バンプを介して接続さ
れる。
【００４２】また、好ましくは、ＭＰＵチップは、この
配線基板の第１の基板面上に搭載され、配線基板には、
第１の基板面とは逆の第２の基板面に沿って開口を位置
させているキャビティが設けられる。積層コンデンサ
は、その第２の主面をキャビティの開口側に向けた状態
でキャビティ内に収容され、第２の主面と第２の基板面
とは、同一面上に位置し、第２の基板面上には、グラウ
ンド配線導体に電気的に接続されるグラウンド側導電ラ
ンドが形成される。このような構成を採用することによ
って、積層コンデンサに設けられる第２の外部端子電極
と配線基板に設けられるグラウンド側導電ランドとは、
互いに同じ側であって同一面上に位置されることにな
る。
配線基板の第１の基板面上に搭載され、配線基板には、
第１の基板面とは逆の第２の基板面に沿って開口を位置
させているキャビティが設けられる。積層コンデンサ
は、その第２の主面をキャビティの開口側に向けた状態
でキャビティ内に収容され、第２の主面と第２の基板面
とは、同一面上に位置し、第２の基板面上には、グラウ
ンド配線導体に電気的に接続されるグラウンド側導電ラ
ンドが形成される。このような構成を採用することによ
って、積層コンデンサに設けられる第２の外部端子電極
と配線基板に設けられるグラウンド側導電ランドとは、
互いに同じ側であって同一面上に位置されることにな
る。
【００４３】上述した構成において、第２の外部端子電
極およびグラウンド側導電ランドには、半田バンプが形
成されることが好ましい。
極およびグラウンド側導電ランドには、半田バンプが形
成されることが好ましい。
【００４４】この発明は、さらに、上述したような積層
コンデンサを備える、デカップリング回路にも向けられ
る。
コンデンサを備える、デカップリング回路にも向けられ
る。
【００４５】さらに、この発明は、上述したような積層
コンデンサを備える、高周波回路にも向けられる。
コンデンサを備える、高周波回路にも向けられる。
【００４６】
【発明の実施の形態】図１ないし図３は、この発明の一
実施形態による積層コンデンサ４１を示している。ここ
で、図１および図２は、積層コンデンサ４１の内部構造
を示す平面図であり、図１と図２とは互いに異なる断面
を示している。また、図３は、図１および図２に示した
線ＩＩＩ−ＩＩＩに沿う断面図である。
実施形態による積層コンデンサ４１を示している。ここ
で、図１および図２は、積層コンデンサ４１の内部構造
を示す平面図であり、図１と図２とは互いに異なる断面
を示している。また、図３は、図１および図２に示した
線ＩＩＩ−ＩＩＩに沿う断面図である。
【００４７】積層コンデンサ４１は、積層される複数の
誘電体層４２を含むコンデンサ本体４３を備えている。
誘電体層４２は、たとえばセラミック誘電体から構成さ
れる。
誘電体層４２を含むコンデンサ本体４３を備えている。
誘電体層４２は、たとえばセラミック誘電体から構成さ
れる。
【００４８】コンデンサ本体４３の内部には、特定の誘
電体層４２を介して互いに対向する少なくとも１対の第
１および第２の内部電極４４および４５が設けられてい
る。この実施形態では、複数対の第１および第２の内部
電極４４および４５が設けられている。
電体層４２を介して互いに対向する少なくとも１対の第
１および第２の内部電極４４および４５が設けられてい
る。この実施形態では、複数対の第１および第２の内部
電極４４および４５が設けられている。
【００４９】コンデンサ本体４３の内部には、さらに、
第２の内部電極４５に対して電気的に絶縁されかつ第１
の内部電極４４に電気的に接続された状態で、特定の誘
電体層４２を貫通する複数の第１の貫通導体４６が設け
られている。また、第１の内部電極４４に対して電気的
に絶縁されかつ第２の内部電極４５に電気的に接続され
た状態で、特定の誘電体層４２を貫通する複数の第２の
貫通導体４７が設けられている。
第２の内部電極４５に対して電気的に絶縁されかつ第１
の内部電極４４に電気的に接続された状態で、特定の誘
電体層４２を貫通する複数の第１の貫通導体４６が設け
られている。また、第１の内部電極４４に対して電気的
に絶縁されかつ第２の内部電極４５に電気的に接続され
た状態で、特定の誘電体層４２を貫通する複数の第２の
貫通導体４７が設けられている。
【００５０】また、コンデンサ本体４３の、内部電極４
４および４５と平行に延びる第１の主面４８上には、複
数の第１の貫通導体４６にそれぞれ電気的に接続された
状態で、個々の第１の貫通導体４６にそれぞれ対応する
複数の第１の外部端子電極４９が設けられる。
４および４５と平行に延びる第１の主面４８上には、複
数の第１の貫通導体４６にそれぞれ電気的に接続された
状態で、個々の第１の貫通導体４６にそれぞれ対応する
複数の第１の外部端子電極４９が設けられる。
【００５１】また、コンデンサ本体４３の、第１の主面
４８に対向する第２の主面５０上には、複数の第２の貫
通導体４７にそれぞれ電気的に接続された状態で、個々
の第２の貫通導体４７にそれぞれ対応する複数の第２の
外部端子電極５１が設けられる。
４８に対向する第２の主面５０上には、複数の第２の貫
通導体４７にそれぞれ電気的に接続された状態で、個々
の第２の貫通導体４７にそれぞれ対応する複数の第２の
外部端子電極５１が設けられる。
【００５２】この実施形態では、各々複数の第１および
第２の内部電極４４および４５が設けられ、第１および
第２の内部電極４４および４５の各間に形成される静電
容量が、第１および第２の貫通導体４６および４７によ
って並列接続され、このように並列接続された静電容量
が、第１および第２の外部端子電極４９および５１の間
に取り出される。
第２の内部電極４４および４５が設けられ、第１および
第２の内部電極４４および４５の各間に形成される静電
容量が、第１および第２の貫通導体４６および４７によ
って並列接続され、このように並列接続された静電容量
が、第１および第２の外部端子電極４９および５１の間
に取り出される。
【００５３】上述した第１の貫通導体４６と第２の貫通
導体４７とは、内部電極４４および４５を流れる電流に
よって誘起される磁界を互いに相殺するように配置され
ている。すなわち、この実施形態では、第１および第２
の貫通導体４６および４７は、互いに隣り合うように配
置され、内部電極４４および４５の各々を流れる電流に
関して、その方向を多様化するとともに、電流長を短く
し、それによって、低ＥＳＬ化を図っている。
導体４７とは、内部電極４４および４５を流れる電流に
よって誘起される磁界を互いに相殺するように配置され
ている。すなわち、この実施形態では、第１および第２
の貫通導体４６および４７は、互いに隣り合うように配
置され、内部電極４４および４５の各々を流れる電流に
関して、その方向を多様化するとともに、電流長を短く
し、それによって、低ＥＳＬ化を図っている。
【００５４】また、この実施形態では、第１および第２
の外部端子電極４９および５１は、それぞれ、導電パッ
ド５２および５３ならびにそれらの上に形成される半田
バンプ５４および５５を備えている。
の外部端子電極４９および５１は、それぞれ、導電パッ
ド５２および５３ならびにそれらの上に形成される半田
バンプ５４および５５を備えている。
【００５５】導電パッド５２および５３は、たとえば、
Ｃｒ／Ｎｉ／Ｃｕ蒸着膜から構成され、また、前述した
内部電極４４および４５ならびに貫通導体４６および４
７は、たとえば、Ｎｉを含む導電性ペーストの焼付けに
よって形成される。
Ｃｒ／Ｎｉ／Ｃｕ蒸着膜から構成され、また、前述した
内部電極４４および４５ならびに貫通導体４６および４
７は、たとえば、Ｎｉを含む導電性ペーストの焼付けに
よって形成される。
【００５６】図４は、図６に相当する図であって、上述
したような実施形態による積層コンデンサ４１をデカッ
プリングコンデンサとして用いているＭＰＵ６１を示し
ている。
したような実施形態による積層コンデンサ４１をデカッ
プリングコンデンサとして用いているＭＰＵ６１を示し
ている。
【００５７】図４を参照して、ＭＰＵ６１は、配線基板
６２を備え、この配線基板６２の上面側である第１の基
板面６３上には、ＭＰＵチップ（ベアチップ）６４が表
面実装されている。
６２を備え、この配線基板６２の上面側である第１の基
板面６３上には、ＭＰＵチップ（ベアチップ）６４が表
面実装されている。
【００５８】また、配線基板６２の下面側である第２の
基板面６５側にはキャビティ６６が設けられている。キ
ャビティ６６は、その開口を第２の基板面６５に沿って
位置させている。
基板面６５側にはキャビティ６６が設けられている。キ
ャビティ６６は、その開口を第２の基板面６５に沿って
位置させている。
【００５９】前述した積層コンデンサ４１は、そのコン
デンサ本体４３の第２の主面５０をキャビティ６６の開
口側に向けた状態でキャビティ６６内に収容されてい
る。このとき、コンデンサ本体４３の第２の主面５０と
配線基板６２の第２の基板面６５とは、同一面上に位置
している。
デンサ本体４３の第２の主面５０をキャビティ６６の開
口側に向けた状態でキャビティ６６内に収容されてい
る。このとき、コンデンサ本体４３の第２の主面５０と
配線基板６２の第２の基板面６５とは、同一面上に位置
している。
【００６０】また、このような配線基板６２は、マザー
ボード６７上に表面実装されている。
ボード６７上に表面実装されている。
【００６１】配線基板６２の表面および内部には、概略
的に図示されるように、ＭＰＵ６１において必要な配線
導体が形成されていて、これら配線導体によって、図５
に示すような接続が達成される。
的に図示されるように、ＭＰＵ６１において必要な配線
導体が形成されていて、これら配線導体によって、図５
に示すような接続が達成される。
【００６２】代表的なものについて説明すると、配線導
体６２の内部には、電源用ホット側電極６８およびグラ
ウンド電極６９が形成されている。
体６２の内部には、電源用ホット側電極６８およびグラ
ウンド電極６９が形成されている。
【００６３】電源用ホット側電極６８は、電源用ホット
側ビアホール導体７０を介して、積層コンデンサ４１の
第１の外部端子電極４９に電気的に接続され、電源用ホ
ット側ビアホール導体７１を介して、ＭＰＵチップ６４
の特定の端子７２に電気的に接続され、さらに、電源用
ホット側ビアホール導体７３を介して、マザーボード６
７に接続されるべきホット側導電ランド７４に電気的に
接続されている。
側ビアホール導体７０を介して、積層コンデンサ４１の
第１の外部端子電極４９に電気的に接続され、電源用ホ
ット側ビアホール導体７１を介して、ＭＰＵチップ６４
の特定の端子７２に電気的に接続され、さらに、電源用
ホット側ビアホール導体７３を介して、マザーボード６
７に接続されるべきホット側導電ランド７４に電気的に
接続されている。
【００６４】上述したホット側の接続部分に関して、図
４では詳細には図示しないが、電源用ホット側ビアホー
ル導体７０と第１の外部端子電極４９との接続、および
電源用ホット側ビアホール導体７１と端子７２との接続
には、バンプを介しての接続が適用され、また、ホット
側導電ランド７４には、半田バンプが形成される。
４では詳細には図示しないが、電源用ホット側ビアホー
ル導体７０と第１の外部端子電極４９との接続、および
電源用ホット側ビアホール導体７１と端子７２との接続
には、バンプを介しての接続が適用され、また、ホット
側導電ランド７４には、半田バンプが形成される。
【００６５】他方、グラウンド電極６９は、グラウンド
用ビアホール導体７５を介して、ＭＰＵチップ６４の特
定の端子７６に電気的に接続され、さらに、グラウンド
用ビアホール導体７７を介して、マザーボード６７に接
続されるべきグラウンド側導電ランド７８に電気的に接
続されている。
用ビアホール導体７５を介して、ＭＰＵチップ６４の特
定の端子７６に電気的に接続され、さらに、グラウンド
用ビアホール導体７７を介して、マザーボード６７に接
続されるべきグラウンド側導電ランド７８に電気的に接
続されている。
【００６６】上述したグラウンド側の接続部分に関し
て、図４では詳細には図示しないが、グラウンド用ビア
ホール導体７５と端子７６との接続には、バンプを介し
ての接続が適用され、また、グラウンド側導電ランド７
８には、半田バンプが形成される。
て、図４では詳細には図示しないが、グラウンド用ビア
ホール導体７５と端子７６との接続には、バンプを介し
ての接続が適用され、また、グラウンド側導電ランド７
８には、半田バンプが形成される。
【００６７】この実施形態における特徴的構成として、
積層コンデンサ４１の第２の外部端子電極５１は、配線
基板６２内のグラウンド電極６９には接続されず、マザ
ーボード６７に直接接続される。この第２の外部端子電
極５１には、前述したように、半田バンプ５５（図３参
照）が形成されていて、このような半田バンプ５５を介
して、マザーボード６７に接続される。
積層コンデンサ４１の第２の外部端子電極５１は、配線
基板６２内のグラウンド電極６９には接続されず、マザ
ーボード６７に直接接続される。この第２の外部端子電
極５１には、前述したように、半田バンプ５５（図３参
照）が形成されていて、このような半田バンプ５５を介
して、マザーボード６７に接続される。
【００６８】このようにして、この実施形態によれば、
積層コンデンサ４１におけるグラウンド側となる第２の
外部端子電極５１は、直接、マザーボード６７に接続さ
れるので、積層コンデンサ４１に関するグラウンドライ
ンを比較的短くすることができ、そのため、インダクタ
ンス成分やインピーダンス成分の低減を図ることがで
き、高周波化に十分対応することが可能になる。また、
配線基板６２における配線も簡略化することができる。
積層コンデンサ４１におけるグラウンド側となる第２の
外部端子電極５１は、直接、マザーボード６７に接続さ
れるので、積層コンデンサ４１に関するグラウンドライ
ンを比較的短くすることができ、そのため、インダクタ
ンス成分やインピーダンス成分の低減を図ることがで
き、高周波化に十分対応することが可能になる。また、
配線基板６２における配線も簡略化することができる。
【００６９】なお、図４において、図５に示したメモリ
４に相当するメモリの図示は省略されている。
４に相当するメモリの図示は省略されている。
【００７０】
【発明の効果】以上のように、この発明に係る積層コン
デンサによれば、互いに対向する第１および第２の内部
電極のそれぞれを複数の第１および第２の貫通導体によ
って接続し、コンデンサ本体の外表面上には、複数の第
１の貫通導体にそれぞれ電気的に接続された状態で、個
々の第１の貫通導体にそれぞれ対応する複数の第１の外
部端子電極を設け、かつ、複数の第２の貫通導体にそれ
ぞれ電気的に接続された状態で、個々の第２の貫通導体
にそれぞれ対応する複数の第２の外部端子電極が設けら
れた構成とし、それによって、積層コンデンサの低ＥＳ
Ｌ化を図るとともに、第１の外部端子電極がコンデンサ
本体の第１の主面上に、また、第２の外部端子電極がコ
ンデンサ本体の第２の主面上に、というように、第１お
よび第２の外部端子電極が互いに異なる主面上に設けら
れているので、この積層コンデンサが配線基板上に実装
されたとき、次のような効果が奏される。
デンサによれば、互いに対向する第１および第２の内部
電極のそれぞれを複数の第１および第２の貫通導体によ
って接続し、コンデンサ本体の外表面上には、複数の第
１の貫通導体にそれぞれ電気的に接続された状態で、個
々の第１の貫通導体にそれぞれ対応する複数の第１の外
部端子電極を設け、かつ、複数の第２の貫通導体にそれ
ぞれ電気的に接続された状態で、個々の第２の貫通導体
にそれぞれ対応する複数の第２の外部端子電極が設けら
れた構成とし、それによって、積層コンデンサの低ＥＳ
Ｌ化を図るとともに、第１の外部端子電極がコンデンサ
本体の第１の主面上に、また、第２の外部端子電極がコ
ンデンサ本体の第２の主面上に、というように、第１お
よび第２の外部端子電極が互いに異なる主面上に設けら
れているので、この積層コンデンサが配線基板上に実装
されたとき、次のような効果が奏される。
【００７１】すなわち、積層コンデンサが、第１の主面
を配線基板側に向けて実装されたとき、第１の外部端子
電極が配線基板側の配線導体と電気的に接続されるが、
第２の主面上の第２の外部端子電極については、これら
を外方へ向けることができる。したがって、コンデンサ
本体の第２の主面を、たとえば、マザーボード側に向け
た状態で、この積層コンデンサが実装された配線基板を
マザーボード上に実装したとき、第２の外部端子電極を
マザーボード上のグラウンド側導電ランドに直接接続し
た状態を得ることができる。そのため、積層コンデンサ
に関連するグラウンドラインを短くすることができ、そ
れに応じて、インダクタンス成分およびインピーダンス
成分の増大を防止でき、高周波化に十分に対応できるよ
うになるとともに、前述したような積層コンデンサ自身
の低ＥＳＬ化の効果が減殺されることを防止することが
できる。また、配線基板には、積層コンデンサに対する
グラウンド接続のための配線導体が不要となるので、配
線基板内における配線をより簡略化することができる。
を配線基板側に向けて実装されたとき、第１の外部端子
電極が配線基板側の配線導体と電気的に接続されるが、
第２の主面上の第２の外部端子電極については、これら
を外方へ向けることができる。したがって、コンデンサ
本体の第２の主面を、たとえば、マザーボード側に向け
た状態で、この積層コンデンサが実装された配線基板を
マザーボード上に実装したとき、第２の外部端子電極を
マザーボード上のグラウンド側導電ランドに直接接続し
た状態を得ることができる。そのため、積層コンデンサ
に関連するグラウンドラインを短くすることができ、そ
れに応じて、インダクタンス成分およびインピーダンス
成分の増大を防止でき、高周波化に十分に対応できるよ
うになるとともに、前述したような積層コンデンサ自身
の低ＥＳＬ化の効果が減殺されることを防止することが
できる。また、配線基板には、積層コンデンサに対する
グラウンド接続のための配線導体が不要となるので、配
線基板内における配線をより簡略化することができる。
【００７２】このようなことから、この発明に係る積層
コンデンサは、たとえば、高周波回路におけるバイパス
コンデンサやデカップリングコンデンサとして有利に用
いることができる。また、ＭＰＵに備えるＭＰＵチップ
等と組み合わされて使用されるデカップリングコンデン
サにあっては、クイックパワーサプライとしての機能が
要求されるが、この発明に係る積層コンデンサは、それ
自身、ＥＳＬが低く、また、インダクタンス成分をあま
り生じさせない状態での配線基板への実装状態を可能と
するので、このようなデカップリングコンデンサとして
の用途に向けられても、高速動作に十分対応することが
できる。
コンデンサは、たとえば、高周波回路におけるバイパス
コンデンサやデカップリングコンデンサとして有利に用
いることができる。また、ＭＰＵに備えるＭＰＵチップ
等と組み合わされて使用されるデカップリングコンデン
サにあっては、クイックパワーサプライとしての機能が
要求されるが、この発明に係る積層コンデンサは、それ
自身、ＥＳＬが低く、また、インダクタンス成分をあま
り生じさせない状態での配線基板への実装状態を可能と
するので、このようなデカップリングコンデンサとして
の用途に向けられても、高速動作に十分対応することが
できる。
【００７３】上述したように、ＭＰＵに備えるＭＰＵチ
ップのための電源回路に接続されるデカップリングコン
デンサとして、この発明に係る積層コンデンサが使用さ
れる場合、ＭＰＵチップが搭載された配線基板側に第１
の主面が向けられかつ第２の主面が外方に向けられた姿
勢で、積層コンデンサが実装されるが、このとき、ＭＰ
Ｕチップが、配線基板の第１の基板面上に搭載され、こ
の配線基板には、第１の基板面とは逆の第２の基板面に
沿って開口を位置させているキャビティが設けられ、積
層コンデンサは、第２の主面をキャビティの開口側に向
けた状態でキャビティ内に収容され、第２の主面と第２
の基板面とが、同一面上に位置し、第２の基板面上に、
配線基板内のグラウンド配線導体に電気的に接続される
グラウンド側導電ランドを形成するようにすれば、たと
えば、マザーボードに対するグラウンド接続を達成する
ための第２の外部端子電極およびグラウンド側導電ラン
ドとマザーボード側のグラウンド側導電ランドとの接続
を一挙にかつ能率的に行なうことができる。
ップのための電源回路に接続されるデカップリングコン
デンサとして、この発明に係る積層コンデンサが使用さ
れる場合、ＭＰＵチップが搭載された配線基板側に第１
の主面が向けられかつ第２の主面が外方に向けられた姿
勢で、積層コンデンサが実装されるが、このとき、ＭＰ
Ｕチップが、配線基板の第１の基板面上に搭載され、こ
の配線基板には、第１の基板面とは逆の第２の基板面に
沿って開口を位置させているキャビティが設けられ、積
層コンデンサは、第２の主面をキャビティの開口側に向
けた状態でキャビティ内に収容され、第２の主面と第２
の基板面とが、同一面上に位置し、第２の基板面上に、
配線基板内のグラウンド配線導体に電気的に接続される
グラウンド側導電ランドを形成するようにすれば、たと
えば、マザーボードに対するグラウンド接続を達成する
ための第２の外部端子電極およびグラウンド側導電ラン
ドとマザーボード側のグラウンド側導電ランドとの接続
を一挙にかつ能率的に行なうことができる。
【００７４】また、この発明に係る積層コンデンサにお
いて、第１および第２の外部端子電極に半田バンプを形
成したり、この発明に係る配線基板において、グラウン
ド側導電ランドに半田バンプを形成したりすると、高密
度実装を可能とするとともに、接続における寄生インダ
クタンスの発生を抑えることもできる。
いて、第１および第２の外部端子電極に半田バンプを形
成したり、この発明に係る配線基板において、グラウン
ド側導電ランドに半田バンプを形成したりすると、高密
度実装を可能とするとともに、接続における寄生インダ
クタンスの発生を抑えることもできる。
【図面の簡単な説明】
【図１】この発明の一実施形態による積層コンデンサ４
１の内部構造を、第１の内部電極４４が通る断面をもっ
て示す平面図である。
１の内部構造を、第１の内部電極４４が通る断面をもっ
て示す平面図である。
【図２】図１に示した積層コンデンサ４１の内部構造
を、第２の内部電極４５が通る断面をもって示す平面図
である。
を、第２の内部電極４５が通る断面をもって示す平面図
である。
【図３】図１および図２に示した線ＩＩＩ−ＩＩＩに沿
う、積層コンデンサ４１の断面図である。
う、積層コンデンサ４１の断面図である。
【図４】図１ないし図３に示した積層コンデンサ４１を
デカップリングコンデンサとして用いている、ＭＰＵ６
１の構造例を図解的に示す断面図である。
デカップリングコンデンサとして用いている、ＭＰＵ６
１の構造例を図解的に示す断面図である。
【図５】この発明にとって興味あるＭＰＵ１および電源
部２に関する接続構成を図解的に示すブロック図であ
る。
部２に関する接続構成を図解的に示すブロック図であ
る。
【図６】図４に相当する図であって、従来の積層コンデ
ンサ１１をデカップリングコンデンサとして用いてい
る、ＭＰＵ１２の構造例を図解的に示す断面図である。
ンサ１１をデカップリングコンデンサとして用いてい
る、ＭＰＵ１２の構造例を図解的に示す断面図である。
１，６１ ＭＰＵ ２ 電源部 ３，６４ ＭＰＵチップ ５ デカップリングコンデンサ ４１ 積層コンデンサ ４２ 誘電体層 ４３ コンデンサ本体 ４４ 第１の内部電極 ４５ 第２の内部電極 ４６ 第１の貫通導体 ４７ 第２の貫通導体 ４８ 第１の主面 ４９ 第１の外部端子電極 ５０ 第２の主面 ５１ 第２の外部端子電極 ５４，５５ 半田バンプ ６２ 配線基板 ６３ 第１の基板面 ６５ 第２の基板面 ６６ キャビティ ６７ マザーボード ６８ 電源用ホット側電極 ６９ グラウンド電極 ７０，７１，７３ 電源用ホット側ビアホール導体 ７５，７７ グラウンド用ビアホール導体 ７８ グラウンド側導電ランド
───────────────────────────────────────────────────── フロントページの続き (72)発明者 黒田 誉一 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 堀 晴雄 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 (72)発明者 近藤 隆則 京都府長岡京市天神二丁目26番10号 株式 会社村田製作所内 Ｆターム(参考） 4E351 BB03 BB24 DD41 GG06 5E001 AB03 AC05 AF03 AF06 5E082 AA01 AB03 BB05 BB10 BC14 EE11 FG26 GG01 GG11 JJ03 JJ06 JJ15 MM28
Claims (10)
- 【請求項１】 積層される複数の誘電体層を含むコンデ
ンサ本体を備え、 前記コンデンサ本体の内部には、特定の前記誘電体層を
介して互いに対向する少なくとも１対の第１および第２
の内部電極が設けられ、 前記コンデンサ本体の内部には、さらに、前記第２の内
部電極に対して電気的に絶縁されかつ前記第１の内部電
極に電気的に接続された状態で、特定の前記誘電体層を
貫通する複数の第１の貫通導体、および、前記第１の内
部電極に対して電気的に絶縁されかつ前記第２の内部電
極に電気的に接続された状態で、特定の前記誘電体層を
貫通する複数の第２の貫通導体がそれぞれ設けられ、 前記第１および第２の貫通導体は、前記内部電極を流れ
る電流によって誘起される磁界を互いに相殺するように
配置され、 前記コンデンサ本体の、前記内部電極と平行に延びる第
１の主面上には、複数の前記第１の貫通導体にそれぞれ
電気的に接続された状態で、個々の前記第１の貫通導体
にそれぞれ対応する複数の第１の外部端子電極が設けら
れ、 前記コンデンサ本体の、前記第１の主面に対向する第２
の主面上には、複数の前記第２の貫通導体にそれぞれ電
気的に接続された状態で、個々の前記第２の貫通導体に
それぞれ対応する複数の第２の外部端子電極が設けられ
ている、積層コンデンサ。 - 【請求項２】 前記第１および第２の外部端子電極に
は、半田バンプが形成されている、請求項１に記載の積
層コンデンサ。 - 【請求項３】 マイクロプロセッシングユニットに備え
るＭＰＵチップのための電源回路に接続されるデカップ
リングコンデンサとして使用される、請求項１または２
に記載の積層コンデンサ。 - 【請求項４】 請求項１ないし３のいずれかに記載の積
層コンデンサが実装された、配線基板。 - 【請求項５】 マイクロプロセッシングユニットに備え
るＭＰＵチップが搭載され、前記ＭＰＵチップのための
電源を供給するための電源用ホット側配線導体とグラウ
ンド配線導体とを備える、配線基板であって、 前記第１の主面が当該配線基板側に向けられかつ前記第
２の主面が外方に向けられた姿勢で、前記積層コンデン
サが実装され、この実装状態において、前記第１の外部
端子電極は、前記電源用ホット側配線導体に電気的に接
続されている、請求項４に記載の配線基板。 - 【請求項６】 前記第１の外部端子電極と前記電源用ホ
ット側配線導体とは、バンプを介して接続されている、
請求項５に記載の配線基板。 - 【請求項７】 前記ＭＰＵチップは、当該配線基板の第
１の基板面上に搭載され、当該配線基板には、前記第１
の基板面とは逆の第２の基板面に沿って開口を位置させ
ているキャビティが設けられ、前記積層コンデンサは、
前記第２の主面を前記キャビティの開口側に向けた状態
で前記キャビティ内に収容され、前記第２の主面と前記
第２の基板面とは、同一面上に位置し、前記第２の基板
面上には、前記グラウンド配線導体に電気的に接続され
るグラウンド側導電ランドが形成されている、請求項５
または６に記載の配線基板。 - 【請求項８】 前記第２の外部端子電極および前記グラ
ウンド側導電ランドには、半田バンプが形成されてい
る、請求項７に記載の配線基板。 - 【請求項９】 請求項１ないし４のいずれかに記載の積
層コンデンサを備える、デカップリング回路。 - 【請求項１０】 請求項１ないし４のいずれかに記載の
積層コンデンサを備える、高周波回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008742A JP3680673B2 (ja) | 2000-01-18 | 2000-01-18 | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000008742A JP3680673B2 (ja) | 2000-01-18 | 2000-01-18 | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001203125A true JP2001203125A (ja) | 2001-07-27 |
| JP3680673B2 JP3680673B2 (ja) | 2005-08-10 |
Family
ID=18536963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000008742A Expired - Lifetime JP3680673B2 (ja) | 2000-01-18 | 2000-01-18 | 積層コンデンサ、配線基板、デカップリング回路および高周波回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3680673B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304159A (ja) * | 2003-03-19 | 2004-10-28 | Ngk Spark Plug Co Ltd | 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体 |
| JP2010027899A (ja) * | 2008-07-22 | 2010-02-04 | Murata Mfg Co Ltd | 積層セラミック電子部品およびその製造方法 |
| JP2024057048A (ja) * | 2019-02-13 | 2024-04-23 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 導電性ビアを含む積層セラミックコンデンサ |
-
2000
- 2000-01-18 JP JP2000008742A patent/JP3680673B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004304159A (ja) * | 2003-03-19 | 2004-10-28 | Ngk Spark Plug Co Ltd | 中継基板、半導体素子付き中継基板、中継基板付き基板、半導体素子と中継基板と基板とからなる構造体 |
| JP2010027899A (ja) * | 2008-07-22 | 2010-02-04 | Murata Mfg Co Ltd | 積層セラミック電子部品およびその製造方法 |
| US8174815B2 (en) | 2008-07-22 | 2012-05-08 | Murata Manufacturing Co., Ltd. | Monolithic ceramic electronic component and method for manufacturing the same |
| JP2024057048A (ja) * | 2019-02-13 | 2024-04-23 | キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション | 導電性ビアを含む積層セラミックコンデンサ |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3680673B2 (ja) | 2005-08-10 |
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