JP2001282171A

JP2001282171A - 画像表示装置およびその駆動制御回路

Info

Publication number: JP2001282171A
Application number: JP2000095563A
Authority: JP
Inventors: Yuji Aso; 祐史麻生; Yasushi Kubota; 靖久保田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2001-10-12

Abstract

(57)【要約】【課題】温度変化、電源電圧変動、量産ばらつき等に
よる表示ずれを補償した動作範囲の広い画像表示装置を
提供する。【解決手段】画像表示装置１のデータ信号線駆動回路
３を各映像信号出力ブロックＳＤ_iで構成し、対応する
データ信号線が無いダミー回路としての映像信号出力ブ
ロックＳＤ_yから２つの検出信号ＭＯＮ１・ＭＯＮ２を
出力する。遅延量検出回路５ａは検出信号ＭＯＮ１・Ｍ
ＯＮ２間の遅延量をモニターする。位相調整回路５ｂ
は、この遅延量を基に補償情報テーブル５ｃを参照して
取得した補償情報を用いて、クロック信号ＣＫＳと映像
信号ＤＡＴとの出力タイミング（位相差）を最適に調整
する。補償情報は、画像表示装置１の点灯検査において
確認された後、テーブル書き込み部５ｄを介して補償情
報テーブル５ｃに書き込まれる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、液晶表示装置に代
表される画像表示装置およびその駆動制御回路に関する
ものである。

【０００２】

【従来の技術】従来の画像表示装置の１つとしてアクテ
ィブ・マトリクス駆動方式の液晶表示装置が知られてい
る。図１２に、液晶表示装置５１のブロック図を示す。
液晶表示装置５１は、画素アレイ（ＡＲＹ）５２、デー
タ信号線駆動回路（ＳＤ）５３、および走査信号線駆動
回路（ＧＤ）５４から構成される。また、多数のデータ
信号線ＳＬ_i（ｉ＝１，２，…，ｎ）と多数の走査信号
線ＧＬ_j（ｊ＝１，２，…，ｍ）とが互いに交差した状
態で画素アレイ５２に接続されており、隣接する２つの
データ信号線ＳＬ_i・ＳＬ_i+1と隣接する２つの走査信
号線ＧＬ_j・ＧＬ _j+1とで包囲された部分に画素（ＰＩ
Ｘ）５２ａが設けられ、これら画素５２ａ…が全体とし
てマトリクス状に配置されている。

【０００３】データ信号線駆動回路５３には、外部から
クロック信号ＣＫＳ、スタート信号ＳＰＳ、および映像
信号ＤＡＴが入力される。データ信号線駆動回路５３
は、このクロック信号ＣＫＳなどのタイミング信号に同
期して、入力された映像信号ＤＡＴをサンプリングし、
必要に応じて増幅して各データ信号線ＳＬ_iに書き込む
働きをする。走査信号線駆動回路５４には、外部からク
ロック信号ＣＫＧ、スタート信号ＳＰＧ、および同期信
号ＧＰＳが入力される。走査信号線駆動回路５４は、こ
のクロック信号ＣＫＧなどのタイミング信号に同期し
て、走査信号線ＧＬ _jを順次選択し、画素５２ａ…内に
あるスイッチング素子の開閉を制御することにより、各
データ信号線ＳＬ_iに書き込まれた映像信号（データ）
ＤＡＴを各画素５２ａに書き込むとともに各画素５２ａ
に保持させる働きをする。

【０００４】各画素５２ａは、図１３に示すように、ス
イッチング素子である電界効果トランジスタＳＷと、画
素容量とから構成される。画素容量は、液晶容量ＣＬお
よび必要に応じて付加される補助容量ＣＳからなる。同
図では、電界効果トランジスタＳＷのドレインおよびソ
ースを介してデータ信号線ＳＬ_iと画素容量の一方の電
極とが接続されている。また、電界効果トランジスタＳ
Ｗのゲートは走査信号線ＧＬ_jに接続され、画素容量の
他方の電極が全画素５２ａ…に共通の共通電極線に接続
されている。このような構成において、各液晶容量ＣＬ
に電圧が印加されることにより液晶の透過率または反射
率が変調されて画像表示が行われる。

【０００５】次に、映像信号ＤＡＴをデータ信号線ＳＬ
_iに書き込む方式について述べる。データ信号線ＳＬ_i
の駆動方式としては、点順次駆動方式と線順次駆動方式
とがある。ここでは点順次駆動方式についてのみ述べ
る。

【０００６】図１４にデータ信号線駆動回路５３、図１
５にその変形例であるデータ信号線駆動回路５３’の構
成例を示す。点順次駆動方式では、両図に示すように、
ラッチＬＡＴ_i（ｉ＝ｘ，１，２，…，ｎ，ｙ）の各段
からゲートブロックＢ_iまたはゲートブロックＢ_i’
（ｉ＝ｘ，１，２，…，ｎ，ｙ）を経て出力されるパル
スに同期させてアナログスイッチＡＳ_i（ｉ＝ｘ，１，
２，…，ｎ，ｙ）を開閉することにより、映像信号線に
入力された映像信号ＤＡＴをｉ＝１，２，…，ｎのそれ
ぞれに対応するデータ信号線ＳＬ_iに書き込む。ラッチ
ＬＡＴ_iはシフトレジスタ回路、ゲートブロックＢ_iま
たはゲートブロックＢ_i’はバッファ回路、アナログス
イッチＡＳ_iはサンプリング回路の機能を有している。

【０００７】ここで、図１４の構成では、ラッチＬＡＴ
_iから出力された信号Ｎ_i（ｉ＝ｘ，１，２，…，ｎ，
ｙ）から直接サンプリング信号Ｓ_i・／Ｓ_i（／は位相
反転したことを表す）を生成しているのに対し、図１５
の構成では、隣接する２つのラッチＬＡＴ_i・ＬＡＴ
_i+1の出力信号Ｎ_i・Ｎ_i+1の重なりパルスからサンプ
リング信号Ｓ_i・／Ｓ_iを生成している。ただし、ｘ＋
１＝１、ｎ＋１＝ｙ、ｙ＋１＝ｚとする（以下同様）。
いずれの構成においても、サンプリング信号Ｓ_i・／Ｓ
_iの立ち下がり（終端）のタイミングにおける映像信号
ＤＡＴがデータ信号線ＳＬ_iに書き込まれる。

【０００８】この映像信号ＤＡＴのデータ信号線ＳＬ_i
への書き込みを図１６のタイミングチャートを用いて以
下に説明する。まずデータ信号線駆動回路５３・５３’
にスタート信号ＳＰＳが供給されると、各ラッチＬＡＴ
_iへクロック信号ＣＫＳが順次供給され始める。各ラッ
チＬＡＴ_iは、同図に示すように、供給されたクロック
信号ＣＫＳに対応する信号Ｎ_iを出力する。各信号Ｎ_i
は、ゲートブロックＢ _iまたはゲートブロックＢ_i’を
通して、対応するサンプリング信号Ｓ_i・／Ｓ _iとして
アナログスイッチＡＳ_iに供給される（／Ｓ_iは図示し
ていない）。

【０００９】ここで、データＤ_i（ｉ＝１，２，…，
ｎ）からなる映像信号ＤＡＴをアナログスイッチＡＳ_i
に供給する。このとき、サンプリング信号Ｓ_i・／Ｓ_i
の立ち下がりのタイミングでデータＤ_iがサンプリング
されるので、例えば、同図でサンプリング信号Ｓ₁が供
給されるアナログスイッチＡＳ₁において、データＤ₁
が供給されている間にサンプリング信号Ｓ₁が立ち下が
るようなタイミングで映像信号ＤＡＴの供給を行う。こ
のようにしてサンプリングされたデータＤ_iはデータ信
号線ＳＬ_iに書き込まれることになる。

【００１０】ところで近年、液晶表示装置の小型化や高
解像度化、実装コストの低減などのために、表示を司る
画素アレイとその駆動回路とを同一基板上に一体形成す
る技術が注目を集めている。このような駆動回路一体型
の液晶表示装置では、現在広く用いられている透過型液
晶表示装置を構成する場合、その基板に透明基板を使う
必要があるので、石英基板上やガラス基板上に構成する
ことができる多結晶シリコン薄膜トランジスタを能動素
子として用いることが多い。

【００１１】

【発明が解決しようとする課題】前述したように、液晶
表示装置５１で代表される従来の画像表示装置、特に駆
動回路を一体形成した画像表示装置においては、そのデ
ータ信号線駆動回路は図１４または図１５に示すような
構成をとっているが、これらのデータ信号線駆動回路５
３・５３’内では有限の信号遅延が発生する。すなわ
ち、図１６に示すように、データ信号線駆動回路５３・
５３’に入力されるクロック信号ＣＫＳと、映像信号Ｄ
ＡＴをデータ信号線ＳＬ_iに書き込むタイミングとなる
サンプリング信号Ｓ_i・／Ｓ_iとの時間差ｔ３は無視で
きない値となる。この時間差ｔ３は、データ信号線駆動
回路５３・５３’を構成するトランジスタの特性（移動
度やしきい値電圧など）やサイズなどによって決まる。

【００１２】ここで、外部から与えられるクロック信号
ＣＫＳや映像信号ＤＡＴは、予めこの時間差ｔ３を見込
んだタイミングで供給される。例えば、図１６に示すよ
うに、映像信号ＤＡＴのデータＤ₁がデータＤ₂に切り
替わる直前にサンプリング信号Ｓ₁が立ち下がるように
設定されている。（ｔ３≦ｔ４）。ところが、製造プロ
セスのばらつきなどのために、トランジスタの特性に差
が生ずると、遅延時間にもばらつきが発生する。

【００１３】このとき、図１７に示すように、映像信号
ＤＡＴがデータＤ₁からデータＤ₂に切り替わった後に
サンプリング信号Ｓ₁が立ち下がる（ｔ３＞ｔ５）と、
データ信号線ＳＬ₁にデータＤ₂が混入するので、本来
のデータＤ₁とは異なるデータＤ₂が画素５２ａに供給
されることになり、ゴーストや映像の滲みの原因とな
る。また、図１８に示すように、サンプリング信号Ｓ₁
が立ち下がってからずっと後に映像信号ＤＡＴがデータ
Ｄ₁からデータＤ₂に切り替わる（ｔ３≪ｔ６）と、デ
ータＤ₁をデータ信号線ＳＬ₁に書き込むための時間が
不足するため、本来のデータＤ₁を完全に書き込むこと
ができず、映像の滲みなどを引き起こすことになる。す
なわち、高品位の画像表示を行うためには、サンプリン
グ信号Ｓ_i・／Ｓ_iの立ち下がりのタイミングがデータ
Ｄ_iの供給時間中の適切な範囲内に収まっている必要が
ある。

【００１４】この問題に対して、特開平５−４６１１８
号公報（出願日：平成５年２月２６日）には、このよう
な表示画像の位置ずれを防ぐために、サンプリング信号
と表示データとの両者を検出して同期信号（クロック信
号）と表示データ（映像信号）とのタイミングを設定す
ることが開示されている。

【００１５】しかしながら、上記公報の技術は以下の問
題を含んでいる。すなわち、サンプリング信号および表
示データの両信号を精度よく検出することが必要であ
り、その実現にはかなりの困難を伴う。また、検出位置
が画像表示器の外部であるため、温度変化、電源電圧変
動、量産ばらつきに全く対応できなかった。さらに、サ
ンプリング信号の周期単位で両信号のタイミングを調整
するものであるため、精度の高い調整を行うには限界が
あった。

【００１６】また、本願出願人は、「特開２０００−０
２９４１９号（出願日：平成１０年７月１０日）『画像
表示装置』」において、パネルからの表示ずれ情報に基
づいて、表示ずれ量が大きい場合にはサンプリング信号
のタイミングを大きくずらす、すなわち、固定された１
次関数による補償を提案している。しかしながら、上記
の方式では、簡単に補償できる反面、補償量の正確性に
欠けるため、パネルによっては、表示ずれが解消できな
いケースが出ていた。

【００１７】本発明は、上記の問題点を解決するために
なされたもので、その目的は、温度変化、電源電圧変
動、量産ばらつき等による表示ずれを補償した動作範囲
の広い画像表示装置およびその駆動制御回路を提供する
ことにある。

【００１８】

【課題を解決するための手段】本発明の駆動制御回路
は、上記の課題を解決するために、書き込まれた映像信
号を画像として表示する複数の画素をマトリクス状に配
置してなる画素アレイと、上記映像信号を上記画素アレ
イに伝搬する複数のデータ信号線の少なくとも１つに接
続されるとともに上記映像信号をサンプリングして上記
データ信号線に供給する複数の映像信号出力ブロックか
らなるデータ信号線駆動回路と、上記映像信号を上記デ
ータ信号線に供給するタイミングの制御を行うために上
記データ信号線駆動回路内に供給されたタイミング信号
に基づいた信号を、２箇所からそれぞれ検出信号として
出力する検出信号出力回路とを有する画像表示装置に設
けられた駆動制御回路であって、上記検出信号に基づい
て上記検出信号出力回路内の遅延量を検出する遅延量検
出回路と、上記遅延量に対応して上記タイミング信号の
出力タイミングを指定する補償情報を書き換え可能に記
憶する補償情報記憶手段と、上記遅延量に基づいて上記
補償情報記憶手段から取得した上記補償情報に従って上
記映像信号との位相差を調整した上記タイミング信号を
上記データ信号線駆動回路に供給する位相調整回路とを
有することを特徴としている。

【００１９】上記の構成により、検出信号出力回路内の
所定の２箇所から出力される検出信号の位相差は、デー
タ信号線駆動回路に供給されたクロック信号などの映像
信号用タイミング信号のデータ信号線駆動回路内におい
て伝搬する際の遅延時間に起因している。

【００２０】従って、駆動制御回路において、遅延量検
出回路がこれらの検出信号間の遅延量を検出することに
より、サンプリング信号と映像信号との位相差、すなわ
ちタイミング信号と映像信号との位相差を求めることが
できる。そして、位相調整回路が、この遅延量（すなわ
ち、位相差）に基づいて、補償情報記憶手段から補償情
報を取得し、この補償情報を用いてクロック信号と映像
信号との出力タイミング（位相差）を最適に調整するこ
とができる。

【００２１】このように、２つの検出信号間の遅延量を
常時モニターし、これを基にタイミング信号と映像信号
とをデータ信号線駆動回路に供給するタイミングを調整
するので、供給初期の遅延量のばらつきだけでなく、動
作中の遅延量の変動にもリアルタイムに追従することが
できる。このため、例えば、データ信号線駆動回路を構
成するトランジスタの初期特性のばらつきだけでなく、
その経時変化に対しても対応することができる。すなわ
ち、表示ずれ情報の検出とタイミング信号の補償とを一
定間隔ごとに行うことにより、温度変化や電源電圧変動
による表示ずれを直すことができる。ところで、上記の
検出および補償は常時行ってもよいが、経時変化が特に
大きくない場合には、一定時間ごとまたは電源投入時の
みに行うようにしてもよい。

【００２２】また、２つの検出信号間の遅延量、すなわ
ち時間差を用いているので、検出信号出力回路から位相
調整回路までの配線遅延の影響は相殺される。従って、
検出信号出力回路と位相調整回路とを接続する配線の負
荷（抵抗および容量）が配線によって変わる場合や、そ
の正確な値が不明である場合にも問題なく対応すること
ができる。

【００２３】さらに、駆動制御回路において、補償情報
を格納する補償情報記憶手段が書き換え可能に設けられ
るため、補償情報を柔軟に設定できる。よって、補償情
報を各画像表示装置ごとに設定して、クロック信号と映
像信号との出力タイミング（位相差）を、各画像表示装
置ごとに最適に調整することが可能となる。

【００２４】以上より、本発明の駆動制御回路によれ
ば、温度変化、電源電圧変動、量産ばらつき等による表
示ずれを補償して、映像信号をサンプリング信号でデー
タ信号線に正確に書き込むことが可能となり、高品位な
画像表示が得られる動作範囲の広い画像表示装置を実現
できる。

【００２５】本発明の駆動制御回路は、上記の課題を解
決するために、さらに、上記画像表示装置の上記補償情
報が、各画像表示装置ごとに個別に作成されたものであ
ることを特徴としている。

【００２６】上記の構成により、さらに、量産ばらつき
等の各画像表示装置に固有の特性を考慮して個別に作成
した補償情報を、補償情報記憶手段に記憶させることが
できる。よって、最も重大な量産ばらつきによる表示ず
れを激減させることが可能となる。

【００２７】本発明の駆動制御回路は、上記の課題を解
決するために、さらに、上記補償情報が上記画像表示装
置の点灯検査における電圧変動検査の結果に基づいて作
成されたものであることを特徴としている。

【００２８】ここで、点灯検査において補償情報を得る
にあたり、表示ずれの変動要因は温度変化、電源電圧変
動など複数ある。しかし、上記画像表示装置で用いる表
示ずれ情報は、何れの要因によるものであっても、サン
プリングパルス信号あるいはそれに対応する量の遅延と
して与えることができる。それゆえ、最も変化させやす
い一つの変動要因を変化させて補償情報を取得すればよ
い。

【００２９】よって、上記の構成により、補償情報を、
一般的に点灯検査時間が短くてすむ電源電圧を変化させ
た時の各表示ずれ情報に対応した出力タイミングについ
て作成することができる。もちろん、このようにして得
た補償情報は温度変化等による表示ずれに対しても使用
できる。ゆえに、補償情報を各画像表示装置ごとに個別
に作成することが容易となる。

【００３０】本発明の駆動制御回路は、上記の課題を解
決するために、上記の駆動制御回路を備えたことを特徴
としている。

【００３１】上記の構成により、温度変化、電源電圧変
動、量産ばらつき等による表示ずれを補償して、映像信
号をサンプリング信号でデータ信号線に正確に書き込む
ことが可能となり、高品位な画像表示が得られる動作範
囲の広い画像表示装置を実現できる。

【００３２】

【発明の実施の形態】本発明の一実施の形態について図
１から図１１に基づいて説明すれば、以下のとおりであ
る。

【００３３】図２に、本実施の形態の画像表示装置１の
概念的なブロック図を示す。画像表示装置１は、画素ア
レイ（ＡＲＹ）２、データ信号線駆動回路（ＳＤ）３、
走査信号線駆動回路（ＧＤ）４、タイミング回路（ＣＴ
ＲＬ）５、および映像信号処理回路（ＶＩＤ）６から構
成される。

【００３４】画素アレイ２には、互いに交差した多数の
データ信号線ＳＬ_i（ｉ＝１，２，…，ｎ）と多数の走
査信号線ＧＬ_j（ｊ＝１，２，…，ｍ）とが接続されて
おり、隣接する２つのデータ信号線ＳＬ_i・ＳＬ_i+1と
隣接する２つの走査信号線ＧＬ_j・ＧＬ_j+1とで包囲さ
れた部分に画素（ＰＩＸ）２ａが設けられ、これら画素
２ａ…は全体としてマトリクス状に配置されている。

【００３５】データ信号線駆動回路３は、後述するクロ
ック信号ＣＫＳなどのタイミング信号に同期して、入力
された映像信号ＤＡＴをサンプリングし、必要に応じて
増幅して各データ信号線ＳＬ_iに書き込む働きをする。
走査信号線駆動回路４は、クロック信号ＣＫＧなどのタ
イミング信号に同期して、走査信号線ＧＬ_jを順次選択
し、画素内にあるスイッチング素子の開閉を制御するこ
とにより、各データ信号線ＳＬ_iに書き込まれた映像信
号ＤＡＴとしてのデータＤ_iを各画素２ａに書き込むと
ともに各画素２ａに保持させる働きをする。

【００３６】また、データ信号線駆動回路３から、その
内部遅延量を検出する２つの検出信号ＭＯＮ１・ＭＯＮ
２が、タイミング回路５に入力されている。タイミング
回路５内では、遅延量検出回路（ＤＭＣ）５ａがこれら
検出信号ＭＯＮ１・ＭＯＮ２間の遅延量を検出し、これ
を基に補償情報テーブル（ＴＢＬ）５ｃを参照して取得
した補償情報を用いて、位相調整回路（ＰＣＣ）５ｂが
クロック信号ＣＫＳと映像信号ＤＡＴとの出力タイミン
グ（位相差）を最適に調整する。この補償情報は出力タ
イミングの情報であり、画像表示装置１の点灯検査にお
いて確認された後、テーブル書き込み部（ＴＷＣ）５ｄ
を介して補償情報テーブル５ｃに書き込まれる。なお、
補償情報テーブル５ｃおよびテーブル書き込み部５ｄに
ついては後に詳述する。

【００３７】タイミング回路５は、このように調整した
クロック信号ＣＫＳおよびスタート信号ＳＰＳをタイミ
ング信号としてデータ信号線駆動回路３に、また、クロ
ック信号ＣＫＧ、スタート信号ＳＰＧ、および同期信号
ＧＰＳをタイミング信号として走査信号線駆動回路４に
供給する一方、映像信号制御信号ＴＩＭをタイミング信
号として映像信号処理回路６に供給している。映像信号
処理回路６は、映像信号制御信号ＴＩＭに基づいて映像
信号ＤＡＴをデータ信号線駆動回路３に供給している。

【００３８】図１は、図２の画像表示装置１のデータ信
号線駆動回路３の部分をより詳細に示したブロック図で
ある。ただし画素アレイ２内の画素２ａ…は省略してあ
る。図１においては、図２のデータ信号線駆動回路３を
映像信号出力ブロックＳＤ_i（ｉ＝ｘ，１，２，…，
ｎ，ｙ）ごとに分割して描いてある。各映像信号出力ブ
ロックＳＤ_iは等価な回路で構成されており、このうち
映像信号出力ブロックＳＤ_i（ｉ＝１，２，…，ｎ）は
それぞれ１本のデータ信号線ＳＬ_iに接続されている。
なお、場合によって複数のデータ信号線に接続されてい
てもよい。

【００３９】また、映像信号出力ブロックＳＤ_i（ｉ＝
ｘ，ｙ）は、対応するデータ信号線が無いダミー回路で
ある。そして、このダミー回路の一方（図２では映像信
号出力ブロックＳＤ_y）は、検出信号出力回路として検
出信号ＭＯＮ１・ＭＯＮ２をタイミング回路５に向けて
出力する。このような構成とすることにより、後述する
ように、検出信号ＭＯＮ１・ＭＯＮ２の出力に起因し
た、データ信号線駆動回路３内における信号伝搬特性の
擾乱を防止することができる。

【００４０】図３、図４および図６は、図１に示すデー
タ信号線駆動回路３の映像信号出力ブロックＳＤ_iをよ
り詳細に示した回路図である。また、図５のデータ信号
線駆動回路３’はデータ信号線駆動回路３の変形例であ
る。図３、図４、および図６において、映像信号出力ブ
ロックＳＤ_iは、ラッチＬＡＴ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）、ゲートブロックＢ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）、およびアナログスイッチＡＳ_i（ｉ＝
ｘ，１，２，…，ｎ，ｙ）から構成される。この場合、
ラッチＬＡＴ_iはシフトレジスタ回路、ゲートブロック
Ｂ_iはバッファ回路、アナログスイッチＡＳ_iはサンプ
リング回路の機能を有している。

【００４１】ラッチＬＡＴ_iは、ゲートブロックＢ_iを
介してアナログスイッチＡＳ_iに接続されており、クロ
ック信号ＣＫＳとスタート信号ＳＰＳとが入力されると
それに基づいた信号Ｎ_i（ｉ＝ｘ，１，２，…，ｎ，
ｙ）をゲートブロックＢ_iに出力する。ゲートブロック
Ｂ_iは、ラッチＬＡＴ_iからの信号Ｎ_iを取り込んで保
持・増幅するとともに、必要に応じて反転信号を生成
し、サンプリング信号Ｓ_i・／Ｓ_i（ｉ＝ｘ，１，２，
…，ｎ，ｙ）としてアナログスイッチＡＳ_iに出力する
ものであり、ゲート回路としての数段のインバータＧ１
〜Ｇ４で構成される。サンプリング信号Ｓ_iは信号Ｎ_i
をインバータＧ１・Ｇ２で２回位相反転した信号であ
り、サンプリング信号／Ｓ_iは信号Ｎ_iインバータＧ１
・Ｇ３・Ｇ４で３回位相反転した信号であるから、結
局、サンプリング信号／Ｓ_iはサンプリング信号Ｓ_iを
１回位相反転した信号となる。

【００４２】アナログスイッチＡＳ_iは、ゲートにＨｉ
ｇｈレベルの信号が入力されたときにソース・ドレイン
間がＯＮ状態となる電界効果トランジスタＡＳａと、ゲ
ートにＬｏｗレベルの信号が入力されたときにソース・
ドレイン間がＯＮ状態となる電界効果トランジスタＡＳ
ｂとが並列に接続された構成となっている。すなわち、
電界効果トランジスタＡＳａ・ＡＳｂはともに、サンプ
リング信号Ｓ_iが立ち上がったとき（すなわちサンプリ
ング信号／Ｓ_iが立ち下がったとき）にチャンネルが導
通し、サンプリング信号Ｓ_iが立ち下がったとき（すな
わちサンプリング信号／Ｓ_iが立ち上がったとき）にチ
ャンネルが遮断されるような極性となっている。

【００４３】このような構成のアナログスイッチＡＳ_i
は、ラッチＬＡＴ_iからの信号Ｎ_iがゲートブロックＢ
_iを経て生成されるサンプリング信号Ｓ_i・／Ｓ_iによ
って映像信号ＤＡＴとしてのデータＤ_iを、データ信号
線ＳＬ_iに書き込む役割を果たしている。ここで、ラッ
チＬＡＴ_i１段につきデータ信号線ＳＬ_i１本が対応し
ているが、これに限ることはなく、複数のデータ信号線
が対応する構成としてもよい。その場合、映像信号ＤＡ
Ｔが送られる映像信号線を必要に応じて増加させるとよ
い。

【００４４】また、図５のデータ信号線駆動回路３’
は、シフトレジスタ回路のラッチＬＡＴ_yに隣接させて
ラッチＬＡＴ_zを配し、前述のゲートブロックＢ_iの代
わりにゲートブロックＢ_i’を配した構成としている。
ゲートブロックＢ_i’は、初段のゲート回路にＮＡＮＤ
回路Ｇ５を設け、ラッチＬＡＴ_iからの信号Ｎ_iと、ラ
ッチＬＡＴ_i+1からの信号Ｎ_i+1との論理積否定をとっ
て後段のインバータＧ２およびインバータＧ３・Ｇ４へ
向けて出力する。アナログスイッチＡＳ_iの構成および
機能は前述と同様である。

【００４５】図３、図４、図６のデータ信号線駆動回路
３、および図５のデータ信号線駆動回路３’のいずれに
おいても、２つの検出信号ＭＯＮ１・ＭＯＮ２は、対応
するデータ信号線の無い映像信号出力ブロックＳＤ_xま
たは映像信号出力ブロックＳＤ_yから取り出している。
このように映像信号出力ブロックＳＤ_x・ＳＤ_yから検
出信号ＭＯＮ１・ＭＯＮ２を外部に出力すると、信号検
出部分に容量負荷が新たに付加されることによってサン
プリング信号Ｓ_x・Ｓ_yが影響を受けるが、画像表示に
は無関係であるため都合がよい。なお、図３ないし図５
では２つの検出信号ＭＯＮ１・ＭＯＮ２を最終段に位置
する映像信号出力ブロックＳＤ_yから取り出しているの
に対し、図６では初段に位置する映像信号出力ブロック
ＳＤ_xから取り出している。検出信号ＭＯＮ１・ＭＯＮ
２は、いずれから取り出しても構わないが、遅延量検出
回路５ａへの接続が容易な位置から取り出すのが好まし
い。

【００４６】ここで、図３では、検出信号ＭＯＮ１はラ
ッチＬＡＴ_yからの信号Ｎ_yであり、検出信号ＭＯＮ２
はサンプリング信号Ｓ_yである。図６では、検出信号Ｍ
ＯＮ１はラッチＬＡＴ_xからの信号Ｎ_xであり、検出信
号ＭＯＮ２はサンプリング信号Ｓ_xである。また、図４
および図５では、検出信号ＭＯＮ１はラッチＬＡＴ_yか
らゲート回路１段（図４ではインバータＧ１、図５では
ＮＡＮＤ回路Ｇ５）を経た信号であり、検出信号ＭＯＮ
２はサンプリング信号Ｓ_yである。

【００４７】本来、位相調整回路５ｂは、クロック信号
ＣＫＳと映像信号ＤＡＴとのタイミングを最適化するも
のであるから、データ信号線駆動回路３・３’内のある
位置でのクロック信号ＣＫＳと、それに対応する映像信
号ＤＡＴを取り込むためのサンプリング信号Ｓ_x・Ｓ_y
との時間差を用いることが理想的である。しかし、クロ
ック信号ＣＫＳは非常に短い周期のパルスとして供給さ
れるため、どのパルスのエッジが所定の映像信号ＤＡＴ
に対応するかを判断するには複雑な回路が必要になる。

【００４８】そこで、前述のように、検出信号ＭＯＮ１
として、ラッチＬＡＴ_xからの信号Ｎ_x、あるいはラッ
チＬＡＴ_yからの信号Ｎ_yを用い、検出信号ＭＯＮ２と
して、サンプリング信号Ｓ_x・Ｓ_yを用いる。これらの
信号は、それぞれ１水平期間当たり１回だけ出力される
パルスであって、互いに必ず対応するものであるから、
極めて単純な回路構成の遅延量検出回路５ａで遅延量を
検出することができる。ここで、例えば、ラッチＬＡＴ
_x・ＬＡＴ_yからの信号Ｎ_x・Ｎ_yは、クロック信号Ｃ
ＫＳより幾分遅れて出力されるが、その差はラッチＬＡ
Ｔ_x・ＬＡＴ_y内での遅延時間分のみで、他の回路（ゲ
ートブロックＢ_x・Ｂ_yなど）を通したときの遅延量に
比べて小さいため、検出した遅延量をクロック信号ＣＫ
Ｓとサンプリング信号Ｓ_x・Ｓ_yとの間の位相差に換算
するのは容易である。

【００４９】また、一般に、シフトレジスタ回路を構成
するトランジスタはサイズが小さく、その駆動能力も小
さいため、信号検出に伴う容量負荷増大の影響を受けや
すい。従って、検出信号ＭＯＮ１・ＭＯＮ２間の遅延量
に対する検出精度を損なう可能性がある。このため、駆
動能力がある程度大きいゲート回路を通過した後の信号
を検出するのが望ましい。

【００５０】そこで、前述のように、検出信号ＭＯＮ１
をラッチＬＡＴ_yからゲート回路１段を経た信号とし、
検出信号ＭＯＮ２をサンプリング信号Ｓ_yとすると、遅
延量の検出精度の問題を回避することができる。また、
この場合にも極めて単純な回路構成の遅延量検出回路５
a で遅延量を検出することができる。ただし、この構成
では検出信号ＭＯＮ１がラッチＬＡＴ_yおよび初段のゲ
ート回路であるインバータＧ１あるいはＮＡＮＤ回路Ｇ
５内における遅延時間分だけ遅れているので、その分を
補正することになる。しかし、この補正についても前述
の場合と同様であるので、検出した遅延量をクロック信
号ＣＫＳとサンプリング信号Ｓ_yとの間の位相差に換算
するのは容易である。

【００５１】次に、図３に示す構成のデータ信号線駆動
回路３の映像信号出力ブロックＳＤ _yと遅延量検出回路
５ａとの間に、２つの検出信号ＭＯＮ１・ＭＯＮ２をそ
れぞれ増幅して出力するためのバッファ回路７・７を追
加した例を図７に示す。検出信号ＭＯＮ１・ＭＯＮ２を
そのまま遅延量検出回路５ａに入力させようとすると、
映像信号出力ブロックＳＤ_yから遅延量検出回路５ａま
での配線負荷などの影響で検出信号に波形なまりが生
じ、正確な遅延量を検出することができなくなる虞があ
る。

【００５２】上述の構成によれば、検出信号ＭＯＮ１・
ＭＯＮ２をそれぞれバッファ回路７を介して遅延量検出
回路５ａに入力させるので、例えばバッファ回路７の初
段のゲート回路７ａをサイズの小さなトランジスタで構
成して入力容量を小さくすることにより、信号検出箇所
の負荷の増大による信号伝搬特性の擾乱を最小限に抑え
ることができる。また、バッファ回路７の最終段のゲー
ト回路７ｂをサイズの大きなトランジスタで構成して駆
動能力を大きくする（出力インピーダンスを小さくす
る）ことにより、遅延量検出回路５ａまでの信号の歪み
を抑え、検出信号ＭＯＮ１・ＭＯＮ２の時間的検出精度
を向上させることができる。このような構成における各
信号波形の例を図８に示す。

【００５３】図８において、ラッチＬＡＴ_yから出力さ
れる信号Ｎ_yとサンプリング信号Ｓ _yとの遅延量ｔ１
は、その間のゲートブロックＢ_y内での遅延量に相当す
るが、データ信号線駆動回路３内でこれを構成するトラ
ンジスタの特性がほぼ均一であると仮定した場合、各映
像信号出力ブロックＳＤ_iでこの遅延量ｔ１はほぼ同一
である。また、検出信号ＭＯＮ１は信号Ｎ_yに対して、
検出信号ＭＯＮ２はサンプリング信号Ｓ_yに対して、そ
れぞれバッファ回路７内での遅延量ｔ０だけ遅れて遅延
量検出回路５ａに出力される。従って、検出信号ＭＯＮ
１・ＭＯＮ２間の遅延量は信号Ｎ_yとサンプリング信号
Ｓ_yとの遅延量ｔ１に等しい。

【００５４】つづいて、図２および図９〜図１１を参照
しながら、タイミング回路（駆動制御回路）５の詳細に
ついて説明する。なお、以下では、調整したクロック信
号ＣＫＳおよびスタート信号ＳＰＳをタイミング信号と
してデータ信号線駆動回路３に供給する機能について説
明する。クロック信号ＣＫＧ、スタート信号ＳＰＧ、お
よび同期信号ＧＰＳをタイミング信号として走査信号線
駆動回路４に供給する機能、および、映像信号制御信号
ＴＩＭをタイミング信号として映像信号処理回路６に供
給する機能は、上述したとおりである。

【００５５】温度変化、電源電圧変動、量産ばらつき等
によって生じる表示ずれの情報（表示ずれ情報）は、サ
ンプリングパルス信号の遅延量あるいはそれに対応する
量として得られる。すなわち、検出信号ＭＯＮ１・ＭＯ
Ｎ２の位相差がサンプリングパルス信号の遅延量に相当
する。

【００５６】図９に示すように、上記タイミング回路５
は、遅延量検出回路５ａ、位相調整回路５ｂ、補償情報
テーブル（補償情報記憶手段）５ｃ、テーブル書き込み
部５ｄを備えて構成されている。

【００５７】上記遅延量検出回路５ａは、レベル変換器
１１と位相差カウンタ１２とを備えて構成されている。
レベル変換器１１は、２つのパルス波形である検出信号
ＭＯＮ１・ＭＯＮ２の振幅をデジタル回路である位相調
整回路５ｂに入力可能なレベルに変換する。位相差カウ
ンタ１２は、デジタル回路の原クロック信号ＣＬＫに基
づいて、検出信号ＭＯＮ１・ＭＯＮ２のパルス波形の立
ち下がり部の位相差をカウントすることにより、サンプ
リングパルス信号の遅延量に対応する量をデジタル量と
して取り込む。

【００５８】なお、遅延量検出回路５ａは、２つのパル
ス波形（検出信号ＭＯＮ１・ＭＯＮ２）がアナログ量で
あるため、デジタル回路である位相調整回路５ｂで取り
扱えるようにデジタル量に変換している。

【００５９】ここで、一般に、タイミング回路５など、
画像表示装置１を構成する回路は、ある原クロック信号
ＣＬＫ（そのシステムでの最高の周波数のタイミング信
号）、あるいは、当該クロック信号ＣＬＫを分周したク
ロック信号ＣＫＳで駆動されている。したがって、タイ
ミング回路５がクロック信号ＣＫＳを生成する際に分周
を開始する時点を変更すれば、位相調整回路５ｂは、原
クロック信号ＣＬＫのパルス印加周期単位でクロック信
号ＣＫＳの位相を制御できる。

【００６０】なお、クロック信号ＣＫＳは周期信号なの
で、位相調整回路５ｂがクロック信号ＣＫＳの位相を制
御する場合、位相の制御幅は、クロック信号ＣＫＳのパ
ルス印加周期に制限される。したがって、パルス印加周
期よりも長い範囲にわたって、クロック信号ＣＫＳの位
相を制御する場合には、スタート信号ＳＰＳの位相も併
せて制御すればよい。

【００６１】また、上記位相調整回路５ｂは、セレクタ
１３と制御信号生成部１４とを備えて構成されている。
セレクタ１３は、遅延量検出回路５ａで得られたサンプ
リングパルス信号の遅延量に対応するデジタル量に基づ
いて、後述する補償情報テーブル５ｃの対応番地に格納
されている補償情報を読み出す。制御信号生成部１４
は、セレクタ１３が取得した出力タイミングを指定する
補償情報を用いて表示ずれを補償した制御信号であるタ
イミング信号（クロック信号ＣＫＳ・スタート信号ＳＰ
Ｓ）を出力する。

【００６２】すなわち、制御信号生成部１４は、セレク
タ１３が検出信号ＭＯＮ１・ＭＯＮ２の位相差のカウン
ト数を基に補償情報テーブル５ｃから読み出した補償情
報（第ｎデータ（ｎ＝１〜１０））に応じたクロック信
号ＣＫＳおよびスタート信号ＳＰＳを出力する。

【００６３】ここで、表示ずれの補償は、タイミング信
号であるクロック信号ＣＫＳおよびスタート信号ＳＰＳ
を映像信号ＤＡＴに対して、補償情報で指示された量だ
け遅延させることで行うことができる（図８のｔ２）。
また、映像信号ＤＡＴの方を遅延させるように映像信号
処理回路６を制御することによっても、表示ずれの補償
を行うことができる。

【００６４】上記補償情報テーブル５ｃには、例えば、
４ビットメモリを１０個備えたシフトレジスタを用いる
ことができる（図９）。この場合、１０段階の表示ずれ
情報に対応した補償情報を持つことができる。補償情報
としては、タイミング信号（制御信号）に対する遅延量
を指示する０〜１５の値を４ビットメモリに格納する。
例えば、デジタル回路である制御信号生成部１４の最小
クロック幅を２７ｎｓ（１画素の期間より十分小さい期
間）とすれば、タイミングの可変範囲は０〜１５×２７
ｎｓ＝４０５ｎｓまでが得られる。もちろん、補償情報
テーブル５ｃの大きさは４ビット×１０個に限定され
ず、必要な補償精度と駆動回路規模とのトレードオフで
ｎビット×ｍ個（ｎ，ｍは任意の自然数）に設定でき
る。

【００６５】また、上記補償情報テーブル５ｃは、ＥＥ
ＰＲＯＭ（electrically erasableand programmable re
ad only memory ）ＩＣに設けることもできる。すな
わち、補償情報テーブル５ｃを別途ＥＥＰＲＯＭＩＣ
内におき、パネルごとの補償情報を点灯検査で決定時に
書き込んでもよい。この場合、ＥＥＰＲＯＭＩＣ分の
コストおよびスペースが余分に必要となる。しかし、タ
イミング回路５（図９）はＥＥＰＲＯＭ内蔵のコントロ
ーラＩＣ１チップでも構成できるため、補償情報テーブ
ル５ｃをタイミング回路５と一体に設ければ、最近の機
器の小型化要求にも応えることができる。

【００６６】上記テーブル書き込み部５ｄは、パネルご
とに点灯検査によって取得された補償情報を、データ信
号ＤＡＴＡ、クロック信号ＣＫ、ライトイネーブル信号
ＷＥの３線によるシリアル通信により受信して、補償情
報テーブル５ｃに書き込む。具体的には、テーブル書き
込み部５ｄは、データ信号ＤＡＴＡおよびライトイネー
ブル信号ＷＥを入力とするＡＮＤ回路１５ａと、クロッ
ク信号ＣＫおよびライトイネーブル信号ＷＥを入力とす
るＡＮＤ回路１５ｂとからなっている。そして、ライト
イネーブル信号ＷＥが立ち上がった状態で、データ信号
ＤＡＴＡを入力すると、クロック信号ＣＫのパルスに対
応した番地にデータ信号ＤＡＴＡが書き込まれる。

【００６７】なお、補償情報テーブル５ｃに格納する補
償情報としては、基本的に、画像表示装置１の点灯検査
でパネルごとに確認されたデータを使用する。ただし、
画像表示装置１の表示パネルの設計時のシミュレーショ
ンによって、表示ずれ情報に対する最適な制御信号遅延
量を求めて、これを補償情報として使うこともできる。

【００６８】ところで、温度変化、電源電圧、量産ばら
つき等による表示ずれ情報は何れも最終的にはサンプリ
ング信号の遅延量あるいはそれに対応する量として表す
ことができる。しかし、外部へ取り出されるサンプリン
グパルス信号の遅延量あるいはそれに対応する量は、パ
ネル内部のサンプリング回路（電界効果トランジスタＡ
Ｓａ・ＡＳｂ）に対するサンプリングタイミングを正確
に表してはいない。また、厳密には、パネルの左右で
（データ信号線ＳＬ₁側とデータ信号線ＳＬ_n側とで）
サンプリングタイミングは異なっており、画素アレイ２
の全般にわたって適当なサンプリングタイミングを選ぶ
ことが現実問題として必要になる。

【００６９】そこで、本実施の形態では、実際に画像表
示装置１に左側・中央・右側の解像度が同時にわかる表
示パターンを点灯させて、パネル全体にわたって解像度
が良好となる遅延量を目視確認した結果を補償情報とし
て、タイミング回路５の補償情報テーブル５ｃに書き込
む構成とした。さらに、最適な表示タイミングは温度変
化、電源電圧変動等によって変化するので、これらの表
示ずれ情報に対しても、実際に画像表示装置を点灯検査
して確認した補償情報を補償情報テーブル５ｃに書き込
む構成とした。

【００７０】ここで、点灯検査において補償情報を得る
にあたり、表示ずれの変動要因は温度変化、電源電圧変
動など複数ある。しかし、本実施の形態で用いる表示ず
れ情報は、何れの要因によるものであっても、サンプリ
ングパルス信号あるいはそれに対応する量の遅延として
与えることができる。それゆえ、最も変化させやすい一
つの変動要因を変化させて補償情報を取得すればよい。
よって、一般的に点灯検査時間が短くてすむ電源電圧を
変化させた時の各表示ずれ情報に対応した出力タイミン
グについて補償情報を作成することができる。もちろ
ん、このようにして得た補償情報は温度変化による表示
ずれに対しても使用できる。

【００７１】図１０は、補償情報テーブル５ｃに補償情
報を書き込む際の波形の一例である。この入力波形によ
れば、補償情報テーブル５ｃを構成するシフトレジスタ
の４ビット×１０個のメモリのそれぞれに、位相差のカ
ウント数に対応して読み出される第１データから第１０
データとして、「９（＝１００１），９，１０，１０，
１１，１１，１２，１２，１３，１３（＝１１０１）」
が書き込まれる。すなわち、この補償情報テーブル５ｃ
によれば、位相差のカウント数に応じて、補償情報が９
〜１３の５段階でタイミング信号を補償できる。

【００７２】図１１は、制御信号生成部１４が補償情報
に基づいて生成するスタート信号ＳＰＳおよびクロック
信号ＣＫＳの波形の一例である。図１１（ａ）〜図１１
（ｄ）に示すように、制御信号生成部１４は、補償情報
「０（＝００００）」〜「１５（＝１１１１）」に対応
して、スタート信号ＳＰＳおよびクロック信号ＣＫＳの
立ち上がりの時点（出力タイミング）を１６段階に変更
できるように設定されている。また、図１１（ａ）〜図
１１（ｃ）に示すように、補償情報が１だけ加算される
ごとに、スタート信号ＳＰＳおよびクロック信号ＣＫＳ
の立ち上がりの時点を原クロック信号ＣＬＫの半クロッ
ク分だけ前へシフトさせるように設定できる。

【００７３】例えば、検出信号ＭＯＮ１・ＭＯＮ２の位
相差のカウントに基づいて、セレクタ１３が補償情報テ
ーブル５ｃから第１データ（１００１）を読み出した場
合、制御信号生成部１４は補償情報（１００１）が指示
する９段階目の出力タイミングのスタート信号ＳＰＳお
よびクロック信号ＣＫＳを生成して出力する。

【００７４】以上のように、本実施の形態に係る画像表
示装置１は、パネルごとに点灯検査によって取得した補
償情報を記憶する補償情報テーブル５ｃと、補償情報を
補償情報テーブル５ｃに書き込むためのテーブル書き込
み部５ｄとを有するタイミング回路５を備えている。

【００７５】このように、本実施の形態に係る画像表示
装置１では、補償情報が補償情報テーブル５ｃにテーブ
ル形式で格納されるため、適切な出力タイミングを出力
するように補償情報を柔軟に設定できる。

【００７６】また、本実施の形態に係る画像表示装置１
では、補償情報テーブル５ｃがテーブル書き込み部５ｄ
を介して書き換え可能であるため、補償情報を随時更新
することも可能である。特に、製造工程の点灯検査にお
いてパネルごとに得られた補償情報を補償情報テーブル
５ｃに書き込むことができるため、各パネルに固有の特
性を考慮した補償を行うことが可能となる。また、補償
情報テーブル５ｃおよびテーブル書き込み部５ｄは、簡
単な回路で実現できる。

【００７７】したがって、本実施の形態に係る画像表示
装置１によれば、温度変化、電源電圧変動、量産ばらつ
き等による表示ずれを補償できるため、動作範囲の広い
画像表示装置を実現できる。

【００７８】また、本実施の形態に係る画像表示装置１
によれば、各パネルごとに最適な位相情報を補償情報テ
ーブル５ｃに持たせることができるため、最も重大な量
産ばらつきによる表示ずれを激減させることができる。
そして、表示ずれ情報の検出とタイミング信号の補償と
を一定間隔ごとに行うことにより、温度変化による表示
ずれや電源電圧変動による表示ずれを直すことができ
る。

【００７９】なお、本発明に係る画像表示装置は、温度
変化、電源電圧変動、量産ばらつき等による表示ずれ情
報を、サンプリングパルス信号の遅延量あるいはそれに
対応する量として容易に外部に出力可能なパネルと、上
記表示ずれ情報を受け取る遅延量検出回路と、上記パネ
ルごとの補償情報に格納する書き換え可能な補償情報テ
ーブルと、上記補償情報テーブルへ補償情報を書き込む
テーブル書き込み部を持ち、検出した表示ずれ情報から
補償情報テーブルを参照することにより表示ずれを補償
したタイミング信号を出力する位相調整回路とを備えて
構成されていてもよい。

【００８０】

【発明の効果】本発明の駆動制御回路は、以上のよう
に、書き込まれた映像信号を画像として表示する複数の
画素をマトリクス状に配置してなる画素アレイと、上記
映像信号を上記画素アレイに伝搬する複数のデータ信号
線の少なくとも１つに接続されるとともに上記映像信号
をサンプリングして上記データ信号線に供給する複数の
映像信号出力ブロックからなるデータ信号線駆動回路
と、上記映像信号を上記データ信号線に供給するタイミ
ングの制御を行うために上記データ信号線駆動回路内に
供給されたタイミング信号に基づいた信号を、２箇所か
らそれぞれ検出信号として出力する検出信号出力回路と
を有する画像表示装置に設けられた駆動制御回路であっ
て、上記検出信号に基づいて上記検出信号出力回路内の
遅延量を検出する遅延量検出回路と、上記遅延量に対応
して上記タイミング信号の出力タイミングを指定する補
償情報を書き換え可能に記憶する補償情報記憶手段と、
上記遅延量に基づいて上記補償情報記憶手段から取得し
た上記補償情報に従って上記映像信号との位相差を調整
した上記タイミング信号を上記データ信号線駆動回路に
供給する位相調整回路とを有する構成である。

【００８１】それゆえ、駆動制御回路において、遅延量
検出回路がこれらの検出信号間の遅延量を検出すること
により、サンプリング信号と映像信号との位相差、すな
わちタイミング信号と映像信号との位相差を求めること
ができる。そして、位相調整回路が、この遅延量（すな
わち、位相差）に基づいて、補償情報記憶手段から補償
情報を取得し、この補償情報を用いてクロック信号と映
像信号との出力タイミング（位相差）を最適に調整する
ことができる。

【００８２】このように、２つの検出信号間の遅延量を
常時モニターし、これを基にタイミング信号と映像信号
とをデータ信号線駆動回路に供給するタイミングを調整
するので、供給初期の遅延量のばらつきだけでなく、動
作中の遅延量の変動にもリアルタイムに追従することが
できる。このため、例えば、データ信号線駆動回路を構
成するトランジスタの初期特性のばらつきだけでなく、
その経時変化に対しても対応することができる。すなわ
ち、表示ずれ情報の検出とタイミング信号の補償とを一
定間隔ごとに行うことにより、温度変化や電源電圧変動
による表示ずれを直すことができる。ところで、上記の
検出および補償は常時行ってもよいが、経時変化が特に
大きくない場合には、一定時間ごとまたは電源投入時の
みに行うようにしてもよい。

【００８３】また、２つの検出信号間の遅延量、すなわ
ち時間差を用いているので、検出信号出力回路から位相
調整回路までの配線遅延の影響は相殺される。従って、
検出信号出力回路と位相調整回路とを接続する配線の負
荷（抵抗および容量）が配線によって変わる場合や、そ
の正確な値が不明である場合にも問題なく対応すること
ができる。

【００８４】さらに、駆動制御回路において、補償情報
を格納する補償情報記憶手段が書き換え可能に設けられ
るため、補償情報を柔軟に設定できる。よって、補償情
報を各画像表示装置ごとに設定して、クロック信号と映
像信号との出力タイミング（位相差）を、各画像表示装
置ごとに最適に調整することが可能となる。

【００８５】以上より、本発明の駆動制御回路によれ
ば、温度変化、電源電圧変動、量産ばらつき等による表
示ずれを補償して、映像信号をサンプリング信号でデー
タ信号線に正確に書き込むことが可能となり、高品位な
画像表示が得られる動作範囲の広い画像表示装置を実現
できるという効果を奏する。

【００８６】本発明の駆動制御回路は、以上のように、
さらに、上記画像表示装置の上記補償情報が、各画像表
示装置ごとに個別に作成されたものである。

【００８７】それゆえ、さらに、量産ばらつき等の各画
像表示装置に固有の特性を考慮して個別に作成した補償
情報を、補償情報記憶手段に記憶させることができる。
よって、最も重大な量産ばらつきによる表示ずれを激減
させることが可能となるという効果を奏する。

【００８８】本発明の駆動制御回路は、以上のように、
さらに、上記補償情報が上記画像表示装置の点灯検査に
おける電圧変動検査の結果に基づいて作成されたもので
ある。

【００８９】それゆえ、さらに、補償情報を、一般的に
点灯検査時間が短くてすむ電源電圧を変化させた時の各
表示ずれ情報に対応した出力タイミングについて作成す
ることができる。もちろん、このようにして得た補償情
報は温度変化等による表示ずれに対しても使用できる。
したがって、補償情報を各画像表示装置ごとに個別に作
成することが容易となるという効果を奏する。

【００９０】本発明の駆動制御回路は、以上のように、
上記の駆動制御回路を備えた構成である。

【００９１】それゆえ、温度変化、電源電圧変動、量産
ばらつき等による表示ずれを補償して、映像信号をサン
プリング信号でデータ信号線に正確に書き込むことが可
能となり、高品位な画像表示が得られる動作範囲の広い
画像表示装置を実現できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明の実施の一形態に係る画像表示装置の構
成の概略を示すブロック図である。

【図２】図１に示す画像表示装置の映像信号出力ブロッ
クを１つにまとめて画像表示装置の構成を示すブロック
図である。

【図３】図１に示す画像表示装置の映像信号出力ブロッ
クをより詳細に示す回路図の一例である。

【図４】図１に示す画像表示装置の映像信号出力ブロッ
クをより詳細に示す回路図の他の例である。

【図５】図１に示す画像表示装置の映像信号出力ブロッ
クをより詳細に示す回路図のさらに他の例である。

【図６】図１に示す画像表示装置の映像信号出力ブロッ
クをより詳細に示す回路図のさらに他の例である。

【図７】図３に示す映像信号出力ブロックの検出信号出
力側にバッファ回路を設けた回路図である。

【図８】図７に示す回路を有した画像表示装置における
各信号のタイミングを示すタイミングチャートである。

【図９】図１に示す画像表示装置のタイミング回路の構
成を詳細に示すブロック図である。

【図１０】図９に示すタイミング回路のテーブル書き込
み部への入力信号のタイミングを示すタイミングチャー
トである。

【図１１】図９に示すタイミング回路の制御信号生成部
が出力するタイミング信号のタイミングを示すタイミン
グチャートであり、図１１（ａ）〜図１１（ｄ）はそれ
ぞれデータが０、１、２、１５の時のタイミングチャー
トの例である。

【図１２】従来の画像表示装置の構成を示すブロック図
である。

【図１３】図１２に示す画像表示装置における画素の構
成を示す回路図である。

【図１４】図１２に示す画像表示装置におけるデータ信
号線駆動回路の構成を示す回路図である。

【図１５】図１４に示すデータ信号線駆動回路の変形例
の構成を示す回路図である。

【図１６】図１４または図１５に示す回路を有した画像
表示装置における各信号のタイミングを示すタイミング
チャートの一例である。

【図１７】図１４または図１５に示す回路を有した画像
表示装置における各信号のタイミングを示すタイミング
チャートの他の例である。

【図１８】図１４または図１５に示す回路を有した画像
表示装置における各信号のタイミングを示すタイミング
チャートのさらに他の例である。

【符号の説明】

１画像表示装置２画素アレイ２ａ画素３データ信号線駆動回路５タイミング回路（駆動制御回路）５ａ遅延量検出回路５ｂ位相調整回路５ｃ補償情報テーブル（補償情報記憶手段）ＣＫＳクロック信号（タイミング信号）ＤＡＴ映像信号ＭＯＮ１検出信号ＭＯＮ２検出信号ＳＤ_i（ｉ＝ｘ，ｙ）映像信号出力ブロック（検出
信号出力回路）ＳＤ_i（ｉ＝１，２，…，ｎ）映像信号出力ブロッ
クＳＰＳスタート信号（タイミング信号）ｔ１遅延量ｔ２遅延量（位相差）

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 2H093 NA16 NC22 NC23 NC25 NC26 NC34 NC62 NC90 ND34 ND36 NE07 5C006 AF61 BB16 BC12 BC20 BF03 BF04 BF11 BF22 BF24 BF26 BF46 EB05 FA18 5C058 AA06 BA04 BB14 5C080 AA10 BB05 DD09 FF11 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】書き込まれた映像信号を画像として表示す
る複数の画素をマトリクス状に配置してなる画素アレイ
と、上記映像信号を上記画素アレイに伝搬する複数のデ
ータ信号線の少なくとも１つに接続されるとともに上記
映像信号をサンプリングして上記データ信号線に供給す
る複数の映像信号出力ブロックからなるデータ信号線駆
動回路と、上記映像信号を上記データ信号線に供給する
タイミングの制御を行うために上記データ信号線駆動回
路内に供給されたタイミング信号に基づいた信号を、２
箇所からそれぞれ検出信号として出力する検出信号出力
回路とを有する画像表示装置に設けられた駆動制御回路
であって、上記検出信号に基づいて上記検出信号出力回路内の遅延
量を検出する遅延量検出回路と、上記遅延量に対応して上記タイミング信号の出力タイミ
ングを指定する補償情報を書き換え可能に記憶する補償
情報記憶手段と、上記遅延量に基づいて上記補償情報記憶手段から取得し
た上記補償情報に従って上記映像信号との位相差を調整
した上記タイミング信号を上記データ信号線駆動回路に
供給する位相調整回路とを有することを特徴とする駆動
制御回路。
【請求項２】上記画像表示装置の上記補償情報は、各画
像表示装置ごとに個別に作成されたものであることを特
徴とする請求項１に記載の駆動制御回路。
【請求項３】上記補償情報が上記画像表示装置の点灯検
査における電圧変動検査の結果に基づいて作成されたも
のであることを特徴とする請求項１または２に記載の駆
動制御回路。
【請求項４】請求項１から３の何れか１項に記載の駆動
制御回路を備えたことを特徴とする画像表示装置。