JP2001119031A

JP2001119031A - 半導体装置およびその製造方法

Info

Publication number: JP2001119031A
Application number: JP29702699A
Authority: JP
Inventors: Takaomi Masuda; 崇臣増田
Original assignee: Citizen Watch Co Ltd
Current assignee: Citizen Watch Co Ltd
Priority date: 1999-10-19
Filing date: 1999-10-19
Publication date: 2001-04-27

Abstract

(57)【要約】【課題】ＳＯＩ基板に形成したオフセット型トランジ
スタであって、シリコン層と支持基板との電位差によっ
て、シリコン層と埋め込み酸化膜の界面を流れるリーク
電流を発生させない半導体装置およびその製造方法を提
供する。【解決手段】ソース領域７の下部にシリコン層３と同
じ導電型で不純物濃度の高いリークストッパ層１３を形
成することを特徴とする半導体装置およびその製造方法
を使用する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリコン層−埋め
込み酸化膜−支持基板の構造からなるＳＯＩ構造（Ｓｉ
ｌｉｃｏｎｏｎＩｎｓｕｌａｔｏｒ構造）を有する
ＳＯＩ基板を用いた半導体装置およびその製造方法であ
って、埋め込み酸化膜界面を流れるリーク電流を無くす
ことが可能な半導体装置およびその製造方法に関する。

【０００２】

【従来の技術】ＳＯＩ基板に形成したオフセット構造を
有するオフセット型トランジスタの従来技術の構造を、
図２の断面図を用いて説明する。

【０００３】図２は、ＳＯＩ基板に形成したオフセット
型トランジスタの従来技術における構造を示すものであ
る。ＳＯＩ基板１は、支持基板１７の上部に埋め込み酸
化膜１９を設け、埋め込み酸化膜１９の上部にシリコン
層３を設けた構造を有する。シリコン層３の表面にゲー
ト酸化膜１５を設け、ゲート酸化膜１５の上部にゲート
電極２１を設ける。ゲート電極２１の一端にソース領域
７を設ける。ゲート電極２１のソース領域７の反対側に
オフセットドレイン領域９を設ける。オフセットドレイ
ン領域９にゲート電極２１と離してドレイン領域５を設
ける。金属電極１１は、ドレイン領域５およびソース領
域７と電気的に接続されている。金属電極１１が接続さ
れている領域を除いて、シリコン層３の表面に絶縁膜２
３を設ける。絶縁膜２３には、金属電極１１を設けるた
めのコンタクトホール３１を設ける。

【０００４】オフセット型トランジスタは、ドレイン領
域５とシリコン層３で形成されるＰＮ接合の間に、ドレ
イン領域５の不純物濃度より低濃度のオフセットドレイ
ン領域９を設けている。そのため、ドレイン領域５とシ
リコン層３を逆バイアスしたとき、より空乏層が伸びや
すくなるため、高い電源電圧で使用することが可能な高
耐圧トランジスタである。

【０００５】つぎに、図２に示したＳＯＩ基板に形成し
たオフセット型トランジスタを製造する従来技術を、図
面を用いて説明する。図２から図５は、従来技術におけ
るオフセット型トランジスタの製造方法を工程順に示す
断面図である。

【０００６】図３に示すように、ＳＯＩ基板１は、支持
基板１７の上部に、埋め込み酸化膜１９を備え、埋め込
み酸化膜１９の上部には、シリコン層３を備えた構造を
有する。はじめに、フォトレジスト（図示せず）を回転
塗布法によってＳＯＩ基板１の上部全面に形成する。引
き続き、所定のフォトマスクを用いて露光処理と現像処
理を行い、オフセットドレイン領域９を形成する領域が
開口するようにフォトレジストをパターニングする。

【０００７】引き続き、フォトレジストをイオン注入阻
止膜として使用し、シリコン層３と異なる導電型の不純
物（図示せず）をＳＯＩ基板１の全面にイオン注入す
る。その後、フォトレジストを除去する。続いて、熱処
理を行い不純物を拡散させて、オフセットドレイン領域
９を形成する。

【０００８】つぎに、図４に示すように、酸化処理を行
い、ＳＯＩ基板１の上部全面にゲート酸化膜１５を形成
する。つぎに、ゲート電極材料をゲート酸化膜１５の上
部全面に被膜形成する。

【０００９】つぎに、フォトレジスト（図示せず）を回
転塗布法によってゲート電極材料の上部全面に形成す
る。引き続き、所定のフォトマスクを用いて露光処理
と、現像処理とを行ない、ゲート電極２１を形成する領
域以外が開口するようにフォトレジストをパターニング
する。続いて、フォトレジスト開口内のゲート電極材料
を完全に除去するまでエッチングし、ゲート電極２１を
形成する。その後、フォトレジストを除去する。

【００１０】つぎに、図５に示すように、フォトレジス
ト２５を回転塗布法によってＳＯＩ基板１の上部全面に
形成する。引き続き、所定のフォトマスクを用いて露光
処理と、現像処理を行い、ドレイン領域５とソース領域
７とゲート電極２１とを形成する領域が開口するように
フォトレジスト２５をパターニングする。続いて、フォ
トレジスト２５をイオン注入阻止膜として使用し、さら
に、ゲート電極２１と自己整合的に、シリコン層３と異
なる導電型の不純物をＳＯＩ基板１の全面にイオン注入
し、ドレイン領域５とソース領域７を形成する。その
後、フォトレジストを除去する。

【００１１】つぎに、絶縁膜２３をＳＯＩ基板１の上部
全面に被膜形成する。続けて、窒素雰囲気中で熱処理を
加えることで、ドレイン領域５とソース領域７にイオン
注入した不純物を電気的に活性化させる。この窒素雰囲
気中の熱処理は、絶縁膜２３の表面平坦化も兼ねる。

【００１２】つぎに、図２に示すように、フォトレジス
ト（図示せず）を回転塗布法によって、絶縁膜２３の上
部全面に形成する。引き続き、所定のフォトマスクを用
いて、露光処理と、現像処理を行い、フォトレジスト
（図示せず）をコンタクトホール３１が開口するように
パターニングする。

【００１３】引き続き、フォトレジスト開口内の絶縁膜
２３を完全に除去するまでエッチングし、コンタクトホ
ール３１を形成する。その後、フォトレジストを除去す
る。続いて、ＳＯＩ基板１の上部全面に、金属電極１１
を形成するための金属電極材料を被膜形成する。

【００１４】つぎに、フォトレジスト（図示せず）を回
転塗布法により、ＳＯＩ基板１の上部全面に形成する。
引き続き、所定のフォトマスクを用いて、露光処理と、
現像処理を行い、フォトレジスト（図示せず）を金属電
極１１となる領域以外が開口するようにパターニングす
る。

【００１５】引き続き、フォトレジスト開口内の金属電
極材料を完全に除去するまでエッチングし、金属電極１
１を形成する。その後、フォトレジストを除去する。

【００１６】このようにして、図２に示すような従来の
技術における、ＳＯＩ基板を用いたオフセット型トラン
ジスタを形成することができる。

【００１７】

【発明が解決しようとする課題】ＳＯＩ基板に形成され
たオフセット型トランジスタを使用する場合に、シリコ
ン層３の電位と支持基板１７の電位とが異なる場合があ
る。たとえば、ＣＭＯＳ回路において、支持基板１７を
接地したとき、Ｐチャネル型のオフセット型トランジス
タのシリコン層３は電源電圧になるため電位が異なる場
合がある。

【００１８】シリコン層３と支持基板１７の電位の正負
が、埋め込み酸化膜１９側のシリコン層３を空乏化する
状態では、電位差が大きいとシリコン層３と埋め込み酸
化膜１９の界面に反転層が形成される。さらにソース領
域７のＰＮ接合の空乏層と、埋め込み酸化膜１９側から
伸びる空乏層がつながる。空乏層がつながると、シリコ
ン層３の電位とは無関係に、支持基板１７の電位が、ソ
ース領域７のＰＮ接合の電位に影響するようになり、電
位障壁が引き下げられ反転層にキャリアが供給される。
通常、ドレイン領域５は、シリコン層３と逆バイアスに
なっているので、反転層からドレイン領域５へキャリア
が流れ込む。

【００１９】このため、シリコン層３と支持基板１７の
電位差により、シリコン層３と埋め込み酸化膜１９の界
面を流れるリーク電流が発生する。

【００２０】このように、図２を用いて説明した従来技
術における半導体装置においては、シリコン層３と支持
基板１７の電位差によって、シリコン層３と埋め込み酸
化膜１９の界面を流れるリーク電流が発生する。

【００２１】〔発明の目的〕本発明の目的は、上記課題
を解決して、半導体装置に発生するリーク電流を防止可
能な半導体装置およびその製造方法を提供することであ
る。

【００２２】

【課題を解決するための手段】上記目的を達成するため
に、本発明の半導体装置およびその製造方法は、下記記
載の構造および製造方法を採用する。

【００２３】本発明の半導体装置は、ＳＯＩ基板に設け
た半導体装置であって、シリコン層に設けたゲート酸化
膜と、ゲート酸化膜の上部に設けたゲート電極と、ゲー
ト電極の一端に設けたシリコン層と異導電型のソース領
域と、シリコン層と異導電型でゲート電極のソース領域
と反対側に設けたオフセットドレイン領域と、オフセッ
トドレイン領域にゲート電極と離して設けたシリコン層
と異導電型のドレイン領域と、ドレイン領域およびソー
ス領域と電気的に接続された金属電極と、ソース領域の
下部にシリコン層と同導電型で不純物濃度が高いリーク
ストッパ層を備えることを特徴とする。

【００２４】本発明の半導体装置は、ＳＯＩ基板に設け
た半導体装置であって、シリコン層に設けたゲート酸化
膜と、ゲート酸化膜の上部に設けたゲート電極と、ゲー
ト電極の一端に設けたシリコン層と異導電型のソース領
域と、シリコン層と異導電型でゲート電極のソース領域
と反対側に設けたオフセットドレイン領域と、オフセッ
トドレイン領域にゲート電極と離して設けたシリコン層
と異導電型のドレイン領域と、ドレイン領域およびソー
ス領域と電気的に接続された金属電極と、ソース領域の
下部に埋め込み酸化膜と接していないシリコン層と同導
電型で不純物濃度が高いリークストッパ層を備えること
を特徴とする。

【００２５】本発明の半導体装置は、ＳＯＩ基板にシリ
コン層と異導電型の不純物原子を選択的にイオン注入し
て、熱処理を加えることにより、オフセットドレイン領
域を形成する工程と、ＳＯＩ基板にシリコン層と同導電
型の不純物原子を選択的にイオン注入して、熱処理を加
えることにより、リークストッパ層を形成する工程と、
酸化雰囲気中で酸化処理を行うことにより、シリコン層
の表面にゲート酸化膜を形成する工程と、ゲート電極材
料を全面に形成し、フォトエッチング処理を行うことに
よりゲート電極を形成する工程と、シリコン層と異導電
型の不純物原子を選択的にイオン注入してドレイン領域
とソース領域を形成する工程と、絶縁膜を全面に形成
し、フォトエッチング処理を行うことによりコンタクト
ホールを形成する工程と、金属電極材料を全面に形成
し、フォトエッチング処理を行うことにより金属電極を
形成する工程とを有することを特徴とする。

【００２６】〔作用〕本発明のオフセット型トランジス
タでは、ソース領域の下部に設けたリークストッパ層の
不純物濃度が、シリコン層の不純物濃度より高いため、
空乏層が伸びにくくなっている。このため、ソース領域
のＰＮ接合から伸びる空乏層と埋め込み酸化膜側から伸
びる空乏層がつながらない。これにより、キャリアの供
給が絶たれるため、シリコン層と埋め込み酸化膜の界面
に反転層が形成されてもリーク電流が流れることはな
い。

【００２７】したがって、シリコン層と支持基板の電位
差に起因するリーク電流は、本発明の半導体装置では発
生しない。

【００２８】

【発明の実施の形態】以下、図面を用いて本発明を実施
するための最適な実施の形態を説明する。はじめに図面
を用いて本発明の実施形態における半導体装置の構造を
説明する。

【００２９】〔半導体装置の構造：図１〕図１は、本発
明の実施形態における半導体装置を示す断面図である。
この図１を使用して本発明の実施形態における半導体装
置の構造を説明する。

【００３０】はじめに、ＳＯＩ基板１の構造を説明す
る。支持基板１７の上部に埋め込み酸化膜１９を設け
る。埋め込み酸化膜１９の膜厚は１μｍ程度である。埋
め込み酸化膜１９の上部にシリコン層３を設ける。この
シリコン層３の膜厚は１μｍ程度である。

【００３１】つぎに、オフセット型トランジスタの構造
を説明する。シリコン層３の上部にシリコン酸化膜から
なるゲート酸化膜１５を設ける。ゲート酸化膜１５の上
部にゲート電極２１を設ける。ゲート電極２１には多結
晶シリコンを用いる。ゲート電極２１の一端にソース領
域７を設ける。ゲート電極２１のソース領域７の反対側
の領域にオフセットドレイン領域９を設ける。オフセッ
トドレイン領域９にゲート電極２１と離してドレイン領
域５を設ける。ドレイン領域５とソース領域７の不純物
は、Ｎ型ならリン原子を用い、Ｐ型ならボロン原子を用
いる。ソース領域７の下部領域にはリークストッパ層１
３を設ける。リークストッパ層１３はシリコン層３と同
じ導電型であり、シリコン層３よりも不純物濃度が高
い。リークストッパ層１３の不純物はＮ型ならリン原子
を用い、Ｐ型ならボロン原子を用いる。シリコン層３の
上部に絶縁膜２３を設け、ドレイン領域５とソース領域
７の上部にコンタクトホール３１を設ける。絶縁膜２３
はボロン原子とリン原子をドープしたシリコン酸化膜を
用いる。コンタクトホール３１に金属電極１１を設け
る。金属電極１１はドレイン領域５およびソース領域７
と電気的に接続されている。金属電極１１にはアルミニ
ウムを用いる。

【００３２】本発明の半導体装置では、リークストッパ
層１３の不純物濃度はシリコン層３より高いために、シ
リコン層３と支持基板１７の電位差により，シリコン層
３と埋め込み酸化膜１９の界面から伸びる空乏層と、ソ
ース領域のＰＮ接合から伸びる空乏層が伸びにくくな
る。このため、ソース領域７のＰＮ接合の空乏層と埋め
込み酸化膜１９からの空乏層がつながらない。

【００３３】シリコン層３と支持基板１７の電位差によ
り、シリコン層３と埋め込み酸化膜１９の界面に反転層
が形成されたとしても、空乏層がつながっていないの
で、ソース領域７からキャリアが供給されない。このた
め、シリコン層３と埋め込み酸化膜１９の界面を流れる
リーク電流は、発生しない。

【００３４】〔半導体装置の製造方法の説明：図１、お
よび図６から図１０〕つぎに、図１に示す半導体装置の
構造を形成するための製造方法を、図面を用いて説明す
る。図１、および図６から図１０は、本発明の実施形態
における半導体装置の製造方法を工程順に示す断面図で
ある。

【００３５】図６に示すように、ＳＯＩ基板１は、支持
基板１７の上部に、埋め込み酸化膜１９を備え、埋め込
み酸化膜１９の上部にはシリコン層３を備える。まずは
じめに、導電型がＰ型で不純物濃度が１×１０^{1 6}ｃｍ
^{- 3}程度のシリコン層３の表面に、フォトレジスト(図
示せず)を回転塗布法によって上部全面に形成する。つ
ぎに所定のフォトマスクを用いて露光処理と、現像処理
を行い、オフセットドレイン領域９を形成する領域が開
口するように、フォトレジストをパターニングする。

【００３６】引き続き、フォトレジストをイオン注入阻
止膜として用いて、打ち込みエネルギー５０ＫｅＶ、打
ち込みドーズ量１×１０^{1 3}ｃｍ^{- 2}程度の条件でＮ型
不純物（図示せず）をイオン注入する。Ｎ型不純物とし
てはリン原子を用いる。その後、硫酸（Ｈ₂ＳＯ₄）を
用いて、フォトレジストを除去する。引き続き、窒素雰
囲気中で、温度１１００℃、時間４時間程度の条件で熱
処理を行ない、不純物を拡散させ、オフセットドレイン
領域９を形成する。

【００３７】つぎに、図７に示すように、フォトレジス
ト(図示せず)を回転塗布法によってＳＯＩ基板１の上部
全面に形成する。つぎに、所定のフォトマスクを用いて
露光処理と、現像処理とを行ない、リークストッパ層１
３を形成する領域が開口するように、フォトレジストを
パターニングする。

【００３８】引き続き、フォトレジストをイオン注入阻
止膜として用いて、打ち込みエネルギー１００ＫｅＶ、
打ち込みドーズ量１×１０^{1 3}ｃｍ^{- 2}程度の条件でＰ
型不純物（図示せず）をイオン注入する。Ｐ型不純物と
してはボロン原子を用いる。その後、硫酸を用いて、フ
ォトレジストを除去する。

【００３９】引き続き、窒素雰囲気中で、温度１０００
℃、時間３時間程度の条件で熱処理を行い、不純物を拡
散させ、リークストッパ層１３を形成する。

【００４０】つぎに、図８に示すように、酸素雰囲気中
で、温度１０００℃、時間２時間程度の熱処理を行い、
膜厚８０ｎｍ程度のゲート酸化膜１５を形成する。さら
に、反応ガスとしてモノシラン（ＳｉＨ₄）を用いた化
学的気相成長法（ＣＶＤ法）を使用して、多結晶シリコ
ンからなるゲート電極材料をゲート酸化膜１５の上部全
面に形成する。

【００４１】引き続き、フォトレジスト（図示せず）を
回転塗布法によってＳＯＩ基板１の上部全面に形成す
る。つぎに所定のフォトマスクを用いて露光処理と、現
像処理を行い、ゲート電極２１を形成する領域以外が開
口するようにフォトレジストをパターニングする。つづ
いて、エッチングガスに六フッ化イオウ（ＳＦ₆）と酸
素（Ｏ₂）を用いた反応性イオンエッチング法を使用し
て、フォトレジスト開口内のゲート電極材料を完全に除
去するまでエッチングし、ゲート電極２１を形成する。
その後、硫酸を用いてフォトレジストを除去する。

【００４２】つぎに、図９に示すように、フォトレジス
ト２５を回転塗布法によってＳＯＩ基板１の上部全面に
形成する。つぎに、所定のフォトマスクを用いて露光処
理と、現像処理とを行ない、ドレイン領域５とソース領
域７を形成する領域とゲート電極２１の一部が開口する
ように、フォトレジスト２５をパターニングする。

【００４３】引き続き、フォトレジストをイオン注入阻
止膜として用いて、さらにゲート電極２１に対し自己整
合的に、打ち込みエネルギー６０ＫｅＶ、打ち込みドー
ズ量３×１０^{1 5}ｃｍ―² 程度の条件でＮ型不純物を
イオン注入し、ドレイン領域５とソース領域７を形成す
る。Ｎ型不純物としてはリン原子を用いる。その後、硫
酸を用いてフォトレジストを除去する。

【００４４】つぎに、図１０に示すように、反応ガスと
して、モノシラン（ＳｉＨ₄ ）とフォスフィン（Ｐ
Ｈ₃）とジボラン（Ｂ₂Ｈ₆）および酸素を用いた化学
的気相成長法（ＣＶＤ法）によって、不純物としてリン
とボロンを含むシリコン酸化膜からなる絶縁膜２３を膜
厚０．５μｍ程度で全面に被膜形成する。その後、窒素
雰囲気中で温度９００℃、３０分間程度の熱処理を加え
る。このことによって、ドレイン領域５およびソース領
域７にイオン注入した不純物を活性化させる。この窒素
雰囲気中の熱処理は、絶縁膜２３の表面平坦化も兼ね
る。

【００４５】つぎに、図１に示すように、フォトレジス
ト（図示せず）を回転塗布法によって絶縁膜２３の上部
全面に形成する。つぎに、所定のフォトマスクを用いて
露光処理と、現像処理とを行ない、コンタクトホール３
１を形成する領域が開口するように、フォトレジストを
パターニングする。

【００４６】引き続き、反応ガスに四フッ化炭素（ＣＦ
₄）とヘリウム（Ｈｅ）と三フッ化メタン（ＣＨＦ₃）
を用いた反応性イオンエッチング法によって、フォトレ
ジスト開口内の絶縁膜２３およびゲート酸化膜１５を完
全に除去するまでエッチングし、コンタクトホール３１
を形成する。その後、硫酸を用いてフォトレジストを除
去する。

【００４７】続いて、ＳＯＩ基板１の上部全面に、スパ
ッタリング法によって、金属電極を形成するための金属
電極材料（図示せず）を膜厚１μｍ程度で被膜形成す
る。この金属電極材料としては、アルミニウムを用い
る。

【００４８】つぎに、フォトレジスト（図示せず）を回
転塗布法により、金属電極材料（図示せず）の上部全面
に形成する。引き続き、所定のフォトマスクを用いて、
露光処理と、現像処理とを行ない、フォトレジストを金
属電極１１となる領域以外が開口するように、パターニ
ングする。

【００４９】引き続き、フォトレジスト（図示せず）を
エッチングマスクとして使用して、反応ガスに三塩化ホ
ウ素（ＢＣｌ₃）と塩素（Ｃｌ₂）を用いた反応性イオ
ンエッチング法によって、フォトレジスト開口内の金属
電極材料を完全に除去するまでエッチングし、金属電極
１１を形成する。その後、硝酸（ＨＮＯ₃）を用いてフ
ォトレジストを除去する。

【００５０】この結果、図１に示すように、ソース領域
７の下部にリークストッパ層１３を有するオフセット型
トランジスタを形成することができる。

【００５１】なお、以上説明した本発明の実施形態で
は、Ｎチャネル型のオフセット型トランジスタの場合を
示したが、Ｐチャネル型のオフセット型トランジスタの
場合でも、本発明の実施形態と同様な効果が得られる。
Ｐチャネル型のオフセット型トランジスタの製造方法
は、図１および図６から図１０で説明した製造方法にお
いて、シリコン層３とリークストッパ層１３の導電型を
Ｎ型とし、オフセットドレイン領域９とドレイン領域５
とソース領域７の導電型をＰ型とすればよい。リークス
トッパ層１３の不純物としてはリン原子を用いるとよ
い。オフセットドレイン領域９とドレイン領域５とソー
ス領域７の不純物原子としてはボロン原子を用いるとよ
い。

【００５２】さらに以上説明した本発明の実施形態で
は、リークストッパ層１３が埋め込み酸化膜１９と接し
ているが、図１１に示すように、リークストッパ層１３
が埋め込み酸化膜１９に接していない場合でも、本発明
の実施形態と同様な効果が得られる。また、この構造の
半導体装置の製造方法は、図７で、リークストッパ層１
３を拡散させるために行った、窒素雰囲気中で温度１０
００℃、時間３時間程度の熱処理を、時間１時間程度で
行えばよい。

【００５３】本発明の実施形態で説明した製造方法を用
いれば、ＳＯＩ基板１を用いたオフセット型トランジス
タにおいて、ソース領域７の下部にシリコン層３より不
純物濃度の高いリークストッパ層１３が形成される。こ
の構造を有する半導体装置を用いれば、シリコン層３と
支持基板１７の電位差のために、埋め込み酸化膜１９か
ら伸びる空乏層とソース領域７のＰＮ接合から伸びる空
乏層がつながらない。そのため、ソース領域７からキャ
リアが供給されないのでシリコン層３と埋め込み酸化膜
１９の界面を流れるリーク電流は発生しない。

【００５４】

【発明の効果】以上の説明で明らかなように、本発明に
おける半導体装置およびその製造方法は、ＳＯＩ基板に
形成したオフセット型トランジスタであって、ソース領
域の下部にシリコン層よりも不純物濃度の高いリークス
トッパ層が形成される。

【００５５】この構造を有する半導体装置を用いれば、
シリコン層と埋め込み酸化膜の電位差によって、ソース
領域のＰＮ接合から伸びる空乏層と埋め込み酸化膜から
伸びる空乏層がつながることはない。そのため、ソース
領域からキャリアが供給されないのでシリコン層と埋め
込み酸化膜の界面を流れるリーク電流は発生しない。

【図面の簡単な説明】

【図１】本発明の実施形態における半導体装置の構造お
よびその製造方法を示す断面図である。

【図２】従来技術における半導体装置の構造およびその
製造方法を示す断面図である。

【図３】従来技術における半導体装置の構造およびその
製造方法を示す断面図である。

【図４】従来技術における半導体装置の構造およびその
製造方法を示す断面図である。

【図５】従来技術における半導体装置の構造およびその
製造方法を示す断面図である。

【図６】本発明の実施形態における半導体装置の構造お
よびその製造方法を示す断面図である。

【図７】本発明の実施形態における半導体装置の構造お
よびその製造方法を示す断面図である。

【図８】本発明の実施形態における半導体装置の構造お
よびその製造方法を示す断面図である。

【図９】本発明の実施形態における半導体装置の構造お
よびその製造方法を示す断面図である。

【図１０】本発明の実施形態における半導体装置の構造
およびその製造方法を示す断面図である。

【図１１】本発明の実施形態における半導体装置の構造
を示す断面図である。

【符号の説明】

１：ＳＯＩ基板３：シリコン層
５：ドレイン領域７：ソース領域９：オフセットドレイン領
域１１：金属電極１３：リークストッパ層１５：ゲート酸化膜１７：支持基板１９：埋め込み酸化膜２１：ゲート電極２３：絶縁膜２５：フォトレジスト３１：コンタクトホール

Claims

【特許請求の範囲】

【請求項１】ＳＯＩ基板に設けた半導体装置であっ
て、シリコン層に設けたゲート酸化膜と、ゲート酸化膜の上部に設けたゲート電極と、ゲート電極の一端に設けたシリコン層と異導電型のソー
ス領域と、シリコン層と異導電型でゲート電極のソース領域と反対
側に設けたオフセットドレイン領域と、オフセットドレイン領域にゲート電極と離して設けたシ
リコン層と異導電型のドレイン領域と、ドレイン領域およびソース領域と電気的に接続された金
属電極と、ソース領域の下部にシリコン層と同導電型で、不純物濃
度が高いリークストッパ層とを備えることを特徴とする
半導体装置。
【請求項２】ＳＯＩ基板に設けた半導体装置であっ
て、シリコン層に設けたゲート酸化膜と、ゲート酸化膜の上部に設けたゲート電極と、ゲート電極の一端に設けたシリコン層と異導電型のソー
ス領域と、シリコン層と異導電型でゲート電極のソース領域と反対
側に設けたオフセットドレイン領域と、オフセットドレイン領域にゲート電極と離して設けたシ
リコン層と異導電型のドレイン領域と、ドレイン領域およびソース領域と電気的に接続された金
属電極と、ソース領域の下部に埋め込み酸化膜と接していないシリ
コン層と同導電型で、不純物濃度が高いリークストッパ
層とを備えることを特徴とする半導体装置。
【請求項３】ＳＯＩ基板にシリコン層と異導電型の不
純物原子を選択的にイオン注入して、熱処理を加えるこ
とにより、オフセットドレイン領域を形成する工程と、ＳＯＩ基板にシリコン層と同導電型の不純物原子を選択
的にイオン注入して、熱処理を加えることにより、リー
クストッパ層を形成する工程と、酸化雰囲気中で酸化処理を行うことにより、シリコン層
の表面にゲート酸化膜を形成する工程と、ゲート電極材料を全面に形成し、フォトエッチング処理
を行うことによりゲート電極を形成する工程と、シリコン層と異導電型の不純物原子を選択的にイオン注
入してドレイン領域とソース領域を形成する工程と、絶縁膜を全面に形成し、フォトエッチング処理を行うこ
とによりコンタクトホールを形成する工程と、金属電極材料を全面に形成し、フォトエッチング処理を
行うことにより金属電極を形成する工程とを有すること
を特徴とする半導体装置の製造方法。