JP2001189451A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2001189451A JP2001189451A JP37540499A JP37540499A JP2001189451A JP 2001189451 A JP2001189451 A JP 2001189451A JP 37540499 A JP37540499 A JP 37540499A JP 37540499 A JP37540499 A JP 37540499A JP 2001189451 A JP2001189451 A JP 2001189451A
- Authority
- JP
- Japan
- Prior art keywords
- silicon film
- film
- semiconductor substrate
- reaction chamber
- amorphous silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】
【課題】 シリコン半導体基板にアモルファス又はポリ
シリコンを堆積後高温処理を伴わずに選択的にこれを不
純物拡散領域上のみ単結晶層に固相成長させる工程を経
て残留したアモルファスや多結晶のシリコンをエッチン
グ除去する。 【解決手段】 ポリシリコンなどの層７を６００℃程度
の低温で半導体基板１上及びゲートを保護する絶縁膜
４、５上に堆積させる。続いて６００℃程度の熱処理で
これを固相成長させて半導体基板１上にシリコン単結晶
層８を形成する。その後単結晶化しなかった絶縁膜４、
５上のポリシリコンなどの選択エッチングを固相成長に
続いて同じＬＰ−ＣＶＤ用反応室内で行う。反応室内で
のエッチングは１０Ｔｏｒｒ程度の減圧雰囲気、塩酸を
水素で希釈したガス中で６００℃〜８００℃程度の温度
領域で行う。この温度領域であれば、シリコン単結晶層
８をエッチングせず絶縁膜４、５上に残留したポリシリ
コンなどの層のみを選択的にエッチングできる。
シリコンを堆積後高温処理を伴わずに選択的にこれを不
純物拡散領域上のみ単結晶層に固相成長させる工程を経
て残留したアモルファスや多結晶のシリコンをエッチン
グ除去する。 【解決手段】 ポリシリコンなどの層７を６００℃程度
の低温で半導体基板１上及びゲートを保護する絶縁膜
４、５上に堆積させる。続いて６００℃程度の熱処理で
これを固相成長させて半導体基板１上にシリコン単結晶
層８を形成する。その後単結晶化しなかった絶縁膜４、
５上のポリシリコンなどの選択エッチングを固相成長に
続いて同じＬＰ−ＣＶＤ用反応室内で行う。反応室内で
のエッチングは１０Ｔｏｒｒ程度の減圧雰囲気、塩酸を
水素で希釈したガス中で６００℃〜８００℃程度の温度
領域で行う。この温度領域であれば、シリコン単結晶層
８をエッチングせず絶縁膜４、５上に残留したポリシリ
コンなどの層のみを選択的にエッチングできる。
Description
【０００１】
【発明の属する技術分野】本発明は、選択エピタキシャ
ル成長により不純物拡散領域上にシリコン層を形成する
エレベーテッドＳ／Ｄ（Ｅｌｅｖｅｔｅｄ Ｓｏｕｒｃ
ｅ／Ｄｒａｉｎ）技術を用いるＭＯＳトランジスタを有
する半導体装置の製造方法に関する。
ル成長により不純物拡散領域上にシリコン層を形成する
エレベーテッドＳ／Ｄ（Ｅｌｅｖｅｔｅｄ Ｓｏｕｒｃ
ｅ／Ｄｒａｉｎ）技術を用いるＭＯＳトランジスタを有
する半導体装置の製造方法に関する。
【０００２】
【従来の技術】従来、ＭＯＳ(Metal Oxide Semiconduct
or) 型集積回路において、微細かつ高速な素子の実現の
ために拡散層上に自己整合的にＣｏ、Ｔｉのような金属
を堆積してシリサイド化する技術(Self Aligned Silici
de=SALICIDE)が知られている。一方、半導体装置は、微
細化が進むにつれ不純物拡散領域をこれまで以上に浅く
形成する必要が生じる。ところが上記のようなＳＡＬＩ
ＣＩＤＥ技術を適用する場合には、金属とシリコン基板
とがシリサイド化反応が生じる際に堆積した金属がシリ
コン基板を消費しながらシリサイド化するため結果的に
浅い接合の形成は困難である。
or) 型集積回路において、微細かつ高速な素子の実現の
ために拡散層上に自己整合的にＣｏ、Ｔｉのような金属
を堆積してシリサイド化する技術(Self Aligned Silici
de=SALICIDE)が知られている。一方、半導体装置は、微
細化が進むにつれ不純物拡散領域をこれまで以上に浅く
形成する必要が生じる。ところが上記のようなＳＡＬＩ
ＣＩＤＥ技術を適用する場合には、金属とシリコン基板
とがシリサイド化反応が生じる際に堆積した金属がシリ
コン基板を消費しながらシリサイド化するため結果的に
浅い接合の形成は困難である。
【０００３】
【発明が解決しようとする課題】この問題を解決するた
め、シリコン基板に形成された不純物拡散領域上にシリ
コン単結晶層をエピタキシャル成長させ、ソース／ドレ
イン（Ｓ／Ｄ）領域を元々のシリコン基板表面よりもせ
り上げてから金属を堆積させてシリサイド化反応を行う
方法が考えられた。この方法により、低抵抗の不純物拡
散領域を形成しながら同時に浅い接合を得ることが可能
になる。シリコン基板に形成された不純物拡散領域上に
シリコンをエピタキシャル成長させる技術は、エレベー
テッド（Ｅｌｅｖａｔｅｄ）Ｓ／Ｄ技術と呼ばれてい
る。ところが、通常エレベーテッドＳ／Ｄは、ＬＰ(Low
Pressure)−ＣＶＤ(Chemical Vapour Deposition)装置
を用いて８００℃以上の高温熱処理により形成されるた
め予めイオン注入法などにより形成したチャネル領域や
不純物拡散領域の不純物プロファイルが変化してしま
い、ＭＯＳトランジスタが設計値通りの性能が発揮でき
なくなる。とくにゲ−ト電極中のボロンがチャネル領域
に拡散するためにゲ−トが空乏化し、スレッショルド電
圧が変化することが大きな問題であった。
め、シリコン基板に形成された不純物拡散領域上にシリ
コン単結晶層をエピタキシャル成長させ、ソース／ドレ
イン（Ｓ／Ｄ）領域を元々のシリコン基板表面よりもせ
り上げてから金属を堆積させてシリサイド化反応を行う
方法が考えられた。この方法により、低抵抗の不純物拡
散領域を形成しながら同時に浅い接合を得ることが可能
になる。シリコン基板に形成された不純物拡散領域上に
シリコンをエピタキシャル成長させる技術は、エレベー
テッド（Ｅｌｅｖａｔｅｄ）Ｓ／Ｄ技術と呼ばれてい
る。ところが、通常エレベーテッドＳ／Ｄは、ＬＰ(Low
Pressure)−ＣＶＤ(Chemical Vapour Deposition)装置
を用いて８００℃以上の高温熱処理により形成されるた
め予めイオン注入法などにより形成したチャネル領域や
不純物拡散領域の不純物プロファイルが変化してしま
い、ＭＯＳトランジスタが設計値通りの性能が発揮でき
なくなる。とくにゲ−ト電極中のボロンがチャネル領域
に拡散するためにゲ−トが空乏化し、スレッショルド電
圧が変化することが大きな問題であった。
【０００４】前述のように近年トランジスタの高速化及
び微細化に伴い、ＭＯＳＦＥＴの不純物拡散領域を浅く
且つ低抵抗に形成することが必要となっている。高性能
トランジスタにおいて不純物拡散領域の浅い接合を実現
するために、不純物拡散領域上にシリコンをエピタキシ
ャル成長させ、シリコンエピタキシャル層上から不純物
をイオン注入することにより、もともとのシリコン基板
表面から浅い領域に接合を形成することが可能となる。
また、前述のＳＡＬＩＣＩＤＥ技術においても不純物拡
散領域上にシリコンをエピタキシャル成長させた上に金
属を堆積しシリサイデーションすることによりｐｎ接合
とシリサイド底面とのマージンを確保することができ
る。これにより接合リ−クを大幅に低減することが可能
となる。選択エピタキシャル成長には通常ＵＨＶ−ＣＶ
Ｄ装置やＬＰ−ＣＶＤ装置などが用いられる。中でも生
産効率やプロセスの安定性などの面からＵＬＳＩ製造工
程ですでに多く用いられ実績のあるＬＰ−ＣＶＤの適用
が望まれている。ＬＰ−ＣＶＤを用いた典型的な選択エ
ピタキシャル成長は、シランやジクロルシランなどのシ
リコン原料と、塩素や塩酸などのエッチング性ガスとの
混合雰囲気での気相成長法により行われる。
び微細化に伴い、ＭＯＳＦＥＴの不純物拡散領域を浅く
且つ低抵抗に形成することが必要となっている。高性能
トランジスタにおいて不純物拡散領域の浅い接合を実現
するために、不純物拡散領域上にシリコンをエピタキシ
ャル成長させ、シリコンエピタキシャル層上から不純物
をイオン注入することにより、もともとのシリコン基板
表面から浅い領域に接合を形成することが可能となる。
また、前述のＳＡＬＩＣＩＤＥ技術においても不純物拡
散領域上にシリコンをエピタキシャル成長させた上に金
属を堆積しシリサイデーションすることによりｐｎ接合
とシリサイド底面とのマージンを確保することができ
る。これにより接合リ−クを大幅に低減することが可能
となる。選択エピタキシャル成長には通常ＵＨＶ−ＣＶ
Ｄ装置やＬＰ−ＣＶＤ装置などが用いられる。中でも生
産効率やプロセスの安定性などの面からＵＬＳＩ製造工
程ですでに多く用いられ実績のあるＬＰ−ＣＶＤの適用
が望まれている。ＬＰ−ＣＶＤを用いた典型的な選択エ
ピタキシャル成長は、シランやジクロルシランなどのシ
リコン原料と、塩素や塩酸などのエッチング性ガスとの
混合雰囲気での気相成長法により行われる。
【０００５】一方、将来の微細半導体素子に於いては、
ドーパントの熱拡散が厳しく制限されるため、ＣＶＤの
熱工程はできるだけ低温で行えることが望ましい。とこ
ろが例えばＬＰ−ＣＶＤによる気相成長法で実用的な堆
積膜厚を得るには、少なくとも８００℃以上の高温熱処
理が必要であり、ゲート長が０．１ｕｍ以下の世代のデ
バイスではチャネルプロファイルの変化やゲートからチ
ャネルへの不純物拡散が無視できなくなってきている。
本発明は、このような事情によりなされたものであり、
シリコン半導体基板に形成された不純物拡散領域上にア
モルファスもしくは多結晶シリコン層を堆積させてか
ら、高温処理を伴わず選択的に、この層を不純物拡散領
域上の部分のみ単結晶層に固相成長させる工程を行って
から残留したアモルファスシリコンや多結晶シリコンを
煩雑な工程を経ないでエッチング除去する半導体装置の
製造方法を提供する。
ドーパントの熱拡散が厳しく制限されるため、ＣＶＤの
熱工程はできるだけ低温で行えることが望ましい。とこ
ろが例えばＬＰ−ＣＶＤによる気相成長法で実用的な堆
積膜厚を得るには、少なくとも８００℃以上の高温熱処
理が必要であり、ゲート長が０．１ｕｍ以下の世代のデ
バイスではチャネルプロファイルの変化やゲートからチ
ャネルへの不純物拡散が無視できなくなってきている。
本発明は、このような事情によりなされたものであり、
シリコン半導体基板に形成された不純物拡散領域上にア
モルファスもしくは多結晶シリコン層を堆積させてか
ら、高温処理を伴わず選択的に、この層を不純物拡散領
域上の部分のみ単結晶層に固相成長させる工程を行って
から残留したアモルファスシリコンや多結晶シリコンを
煩雑な工程を経ないでエッチング除去する半導体装置の
製造方法を提供する。
【０００６】
【課題を解決するための手段】本発明は、アモルファス
シリコン又は多結晶シリコンを６００℃程度の低温で半
導体基板上に堆積させ、同じく６００℃程度の熱処理で
固相成長させた後、アモルファスシリコンもしくは多結
晶シリコンの選択エッチングをアモルファスシリコンも
しくは多結晶シリコンの固相成長に引き続いて同じＬＰ
−ＣＶＤを実施する反応室内で行うことを特徴としてい
る。ＬＰ−ＣＶＤ装置内でのエッチングは、１０Ｔｏｒ
ｒ程度の減圧雰囲気で、塩酸を水素で希釈したガス中で
６００℃から８００℃程度の温度領域で行われる。この
温度領域であれば、不純物拡散領域上に形成したシリコ
ン単結晶層をエッチングしないでゲートを被覆保護する
絶縁膜上に残留したアモルファスシリコンや多結晶シリ
コンのみを選択的にエッチングすることが可能になる。
シリコン又は多結晶シリコンを６００℃程度の低温で半
導体基板上に堆積させ、同じく６００℃程度の熱処理で
固相成長させた後、アモルファスシリコンもしくは多結
晶シリコンの選択エッチングをアモルファスシリコンも
しくは多結晶シリコンの固相成長に引き続いて同じＬＰ
−ＣＶＤを実施する反応室内で行うことを特徴としてい
る。ＬＰ−ＣＶＤ装置内でのエッチングは、１０Ｔｏｒ
ｒ程度の減圧雰囲気で、塩酸を水素で希釈したガス中で
６００℃から８００℃程度の温度領域で行われる。この
温度領域であれば、不純物拡散領域上に形成したシリコ
ン単結晶層をエッチングしないでゲートを被覆保護する
絶縁膜上に残留したアモルファスシリコンや多結晶シリ
コンのみを選択的にエッチングすることが可能になる。
【０００７】本発明の半導体装置の製造方法は、半導体
基板上にゲート酸化膜を介し、絶縁膜で被覆されたゲー
ト電極を形成する工程と、反応室内において、前記半導
体基板上に前記ゲート電極及び前記絶縁膜を被覆するよ
うにアモルファスシリコン膜もしくは多結晶シリコン膜
を堆積させる工程と、前記反応室内において、前記アモ
ルファスシリコン膜もしくは多結晶シリコン膜を選択的
に固相成長させて前記半導体基板上に接する部分のみ単
結晶化する工程と、前記反応室内において、選択的に単
結晶化した後前記絶縁膜上に残留したアモルファスシリ
コン膜もしくは多結晶シリコン膜をエッチング除去する
工程とを備えたことを特徴としている。また、本発明の
半導体装置の製造方法は、半導体基板上にゲート酸化膜
を介し、絶縁膜で被覆されたゲート電極を形成する工程
と、前記ゲート電極をマスクにして、前記半導体基板に
ソース領域及びドレイン領域を形成する工程と、前記ソ
ース領域及びドレイン領域を形成してから、反応室内に
おいて、前記半導体基板上に前記ゲート電極及び前記絶
縁膜を被覆するようにアモルファスシリコン膜もしくは
多結晶シリコン膜を堆積させる工程と、前記反応室内に
おいて、前記アモルファスシリコン膜もしくは多結晶シ
リコン膜を選択的に固相成長させて前記ソース領域及び
ドレイン領域に接する部分のみ単結晶化する工程と、前
記反応室内において、前記絶縁膜上に残留したアモルフ
ァスシリコン膜もしくは多結晶シリコン膜をエッチング
除去する工程とを備えたことを特徴としている。
基板上にゲート酸化膜を介し、絶縁膜で被覆されたゲー
ト電極を形成する工程と、反応室内において、前記半導
体基板上に前記ゲート電極及び前記絶縁膜を被覆するよ
うにアモルファスシリコン膜もしくは多結晶シリコン膜
を堆積させる工程と、前記反応室内において、前記アモ
ルファスシリコン膜もしくは多結晶シリコン膜を選択的
に固相成長させて前記半導体基板上に接する部分のみ単
結晶化する工程と、前記反応室内において、選択的に単
結晶化した後前記絶縁膜上に残留したアモルファスシリ
コン膜もしくは多結晶シリコン膜をエッチング除去する
工程とを備えたことを特徴としている。また、本発明の
半導体装置の製造方法は、半導体基板上にゲート酸化膜
を介し、絶縁膜で被覆されたゲート電極を形成する工程
と、前記ゲート電極をマスクにして、前記半導体基板に
ソース領域及びドレイン領域を形成する工程と、前記ソ
ース領域及びドレイン領域を形成してから、反応室内に
おいて、前記半導体基板上に前記ゲート電極及び前記絶
縁膜を被覆するようにアモルファスシリコン膜もしくは
多結晶シリコン膜を堆積させる工程と、前記反応室内に
おいて、前記アモルファスシリコン膜もしくは多結晶シ
リコン膜を選択的に固相成長させて前記ソース領域及び
ドレイン領域に接する部分のみ単結晶化する工程と、前
記反応室内において、前記絶縁膜上に残留したアモルフ
ァスシリコン膜もしくは多結晶シリコン膜をエッチング
除去する工程とを備えたことを特徴としている。
【０００８】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート酸化膜を介し、絶縁膜で被覆され
たゲート電極を形成する工程と、反応室内において、前
記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆
するようにアモルファスシリコン膜もしくは多結晶シリ
コン膜を堆積させる工程と、前記反応室内において、前
記アモルファスシリコン膜もしくは多結晶シリコン膜を
選択的に固相成長させて前記半導体基板上に接する部分
のみ単結晶化する工程と、前記反応室内において、前記
絶縁膜上に残留したアモルファスシリコン膜もしくは多
結晶シリコン膜をエッチング除去する工程と、前記アモ
ルファスシリコン膜又は前記多結晶シリコン膜をエッチ
ング除去してから、前記ゲート電極をマスクにして、前
記半導体基板にソース領域及びドレイン領域を形成する
工程とを備えたことを特徴としている。前記アモルファ
スシリコン膜もしくは多結晶シリコン膜の堆積は、低圧
ＣＶＤ装置内で７４０℃以下、好ましくは６００℃以下
で行うようにしても良い。前記アモルファスシリコン膜
もしくは多結晶シリコン膜の固相成長は、低圧ＣＶＤ装
置内で７４０℃以下、好ましくは６００℃以下で行うよ
うにしても良い。
半導体基板上にゲート酸化膜を介し、絶縁膜で被覆され
たゲート電極を形成する工程と、反応室内において、前
記半導体基板上に前記ゲート電極及び前記絶縁膜を被覆
するようにアモルファスシリコン膜もしくは多結晶シリ
コン膜を堆積させる工程と、前記反応室内において、前
記アモルファスシリコン膜もしくは多結晶シリコン膜を
選択的に固相成長させて前記半導体基板上に接する部分
のみ単結晶化する工程と、前記反応室内において、前記
絶縁膜上に残留したアモルファスシリコン膜もしくは多
結晶シリコン膜をエッチング除去する工程と、前記アモ
ルファスシリコン膜又は前記多結晶シリコン膜をエッチ
ング除去してから、前記ゲート電極をマスクにして、前
記半導体基板にソース領域及びドレイン領域を形成する
工程とを備えたことを特徴としている。前記アモルファ
スシリコン膜もしくは多結晶シリコン膜の堆積は、低圧
ＣＶＤ装置内で７４０℃以下、好ましくは６００℃以下
で行うようにしても良い。前記アモルファスシリコン膜
もしくは多結晶シリコン膜の固相成長は、低圧ＣＶＤ装
置内で７４０℃以下、好ましくは６００℃以下で行うよ
うにしても良い。
【０００９】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート酸化膜を介し絶縁膜でその上部以
外が被覆されているゲート電極を形成する工程と、反応
室内において、前記半導体基板上に前記ゲート電極及び
前記絶縁膜を被覆するようにアモルファスシリコン膜も
しくは多結晶シリコン膜を堆積させる工程と、前記反応
室内において、前記アモルファスシリコン膜もしくは多
結晶シリコン膜を選択的に固相成長させて、前記半導体
基板に接する部分のみを単結晶化する工程と、前記反応
室内において、選択的に単結晶化した後、前記絶縁膜上
に残留したアモルファスシリコン膜もしくは多結晶シリ
コン膜をエッチング除去する工程とを備え、前記エッチ
ング除去する温度が６００℃から７４０℃の範囲であ
り、前記エッチングが行われる前記反応室内の全圧力
は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッ
チング雰囲気を、ＨＣｌをＨ2 で１％から５０％の範囲
に希釈し、且つアモルファスシリコン膜は、エッチング
され多結晶シリコン膜及び単結晶シリコン膜がエッチン
グされない条件でエッチング除去することを特徴として
いる。
半導体基板上にゲート酸化膜を介し絶縁膜でその上部以
外が被覆されているゲート電極を形成する工程と、反応
室内において、前記半導体基板上に前記ゲート電極及び
前記絶縁膜を被覆するようにアモルファスシリコン膜も
しくは多結晶シリコン膜を堆積させる工程と、前記反応
室内において、前記アモルファスシリコン膜もしくは多
結晶シリコン膜を選択的に固相成長させて、前記半導体
基板に接する部分のみを単結晶化する工程と、前記反応
室内において、選択的に単結晶化した後、前記絶縁膜上
に残留したアモルファスシリコン膜もしくは多結晶シリ
コン膜をエッチング除去する工程とを備え、前記エッチ
ング除去する温度が６００℃から７４０℃の範囲であ
り、前記エッチングが行われる前記反応室内の全圧力
は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前記エッ
チング雰囲気を、ＨＣｌをＨ2 で１％から５０％の範囲
に希釈し、且つアモルファスシリコン膜は、エッチング
され多結晶シリコン膜及び単結晶シリコン膜がエッチン
グされない条件でエッチング除去することを特徴として
いる。
【００１０】また、本発明の半導体装置の製造方法は、
半導体基板上にゲート酸化膜を介し絶縁膜で被覆された
ゲート電極を形成する工程と、反応室内において、前記
半導体基板上に前記ゲート電極及び前記絶縁膜を被覆す
るようにアモルファスシリコン膜もしくは多結晶シリコ
ン膜を堆積させる工程と、前記反応室内において、前記
アモルファスシリコン膜もしくは多結晶シリコン膜を選
択的に固相成長させて前記半導体基板に接する部分のみ
単結晶化する工程と、前記反応室内において、選択的に
単結晶化した後前記絶縁膜上に残留したアモルファスシ
リコン膜もしくは多結晶シリコン膜をエッチング除去す
る工程とを備え、前記エッチング除去する温度が６００
℃から７４０℃の範囲であり、前記エッチングが行われ
る前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔ
ｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で
１％から５０％の範囲に希釈し、且つアモルファスシリ
コン膜は、エッチングされ多結晶シリコン膜及び単結晶
シリコン膜がエッチングされない条件でエッチング除去
することを特徴としている。前記単結晶化されて形成さ
れたシリコン単結晶層は、前記ゲート電極を被覆する前
記絶縁膜と接する端部分が他の部分より同じか厚くなっ
ているようにしても良い。
半導体基板上にゲート酸化膜を介し絶縁膜で被覆された
ゲート電極を形成する工程と、反応室内において、前記
半導体基板上に前記ゲート電極及び前記絶縁膜を被覆す
るようにアモルファスシリコン膜もしくは多結晶シリコ
ン膜を堆積させる工程と、前記反応室内において、前記
アモルファスシリコン膜もしくは多結晶シリコン膜を選
択的に固相成長させて前記半導体基板に接する部分のみ
単結晶化する工程と、前記反応室内において、選択的に
単結晶化した後前記絶縁膜上に残留したアモルファスシ
リコン膜もしくは多結晶シリコン膜をエッチング除去す
る工程とを備え、前記エッチング除去する温度が６００
℃から７４０℃の範囲であり、前記エッチングが行われ
る前記反応室内の全圧力は、１０Ｔｏｒｒから６００Ｔ
ｏｒｒであり、前記エッチング雰囲気をＨＣｌをＨ2 で
１％から５０％の範囲に希釈し、且つアモルファスシリ
コン膜は、エッチングされ多結晶シリコン膜及び単結晶
シリコン膜がエッチングされない条件でエッチング除去
することを特徴としている。前記単結晶化されて形成さ
れたシリコン単結晶層は、前記ゲート電極を被覆する前
記絶縁膜と接する端部分が他の部分より同じか厚くなっ
ているようにしても良い。
【００１１】以下、図１及び図２を参照しながら本発明
のプロセスフローに沿った製造工程を説明する。図１及
び図２は工程断面図である。シリコンなどの半導体基板
１上に熱酸化処理などによりゲート酸化膜２を形成し、
その上にポリシリコンからなるゲート電極３を形成す
る。ゲート電極３の上面にシリコン酸化膜などからなる
絶縁保護膜４を形成し、ゲート電極３の側面にはシリコ
ン窒化膜（ＳｉＮ）などからなる側壁絶縁膜５を形成す
る（図１（ａ））。ＬＰ−ＣＶＤ装置の内部においてこ
の半導体基板１の主面にゲート電極３及びシリコン窒化
膜４、側壁絶縁膜５を含むように、アモルファスシリコ
ン膜７を７４０℃以下、好ましくは６００℃以下で堆積
させる（図１（ｂ））。次に、このＬＰ−ＣＶＤ装置内
において、Ｈ2 雰囲気中で加熱処理を行うと、半導体基
板１の主面上に直接堆積している部分から固相成長が始
まり、膜厚方向にすべて単結晶化される（図２
（ａ））。その後、同じＬＰ−ＣＶＤ装置内で単結晶化
されなかった絶縁膜部分上のアモルファスシリコン膜７
は、Ｈ2 により１０％程度に希釈したＨＣｌガスにより
エッチングされ選択的に除去される。このようにして半
導体基板１上にシリコン単結晶層８が形成される。この
シリコン単結晶層８を含めて半導体基板１にソース／ド
レイン領域９を形成し、このゲート酸化膜２、ゲート電
極３及びソース／ドレイン領域９がＭＯＳトランジスタ
を構成する（図２（ｂ））。以上のようにして、８００
℃以下の低温熱処理により本発明に係るＭＯＳトランジ
スタにおいてエレベーテッドＳ／Ｄ構造を形成すること
が可能となり、ゲート長０．１μｍ以下の極微細ＭＯＳ
ＦＥＴへの適用が可能となる。
のプロセスフローに沿った製造工程を説明する。図１及
び図２は工程断面図である。シリコンなどの半導体基板
１上に熱酸化処理などによりゲート酸化膜２を形成し、
その上にポリシリコンからなるゲート電極３を形成す
る。ゲート電極３の上面にシリコン酸化膜などからなる
絶縁保護膜４を形成し、ゲート電極３の側面にはシリコ
ン窒化膜（ＳｉＮ）などからなる側壁絶縁膜５を形成す
る（図１（ａ））。ＬＰ−ＣＶＤ装置の内部においてこ
の半導体基板１の主面にゲート電極３及びシリコン窒化
膜４、側壁絶縁膜５を含むように、アモルファスシリコ
ン膜７を７４０℃以下、好ましくは６００℃以下で堆積
させる（図１（ｂ））。次に、このＬＰ−ＣＶＤ装置内
において、Ｈ2 雰囲気中で加熱処理を行うと、半導体基
板１の主面上に直接堆積している部分から固相成長が始
まり、膜厚方向にすべて単結晶化される（図２
（ａ））。その後、同じＬＰ−ＣＶＤ装置内で単結晶化
されなかった絶縁膜部分上のアモルファスシリコン膜７
は、Ｈ2 により１０％程度に希釈したＨＣｌガスにより
エッチングされ選択的に除去される。このようにして半
導体基板１上にシリコン単結晶層８が形成される。この
シリコン単結晶層８を含めて半導体基板１にソース／ド
レイン領域９を形成し、このゲート酸化膜２、ゲート電
極３及びソース／ドレイン領域９がＭＯＳトランジスタ
を構成する（図２（ｂ））。以上のようにして、８００
℃以下の低温熱処理により本発明に係るＭＯＳトランジ
スタにおいてエレベーテッドＳ／Ｄ構造を形成すること
が可能となり、ゲート長０．１μｍ以下の極微細ＭＯＳ
ＦＥＴへの適用が可能となる。
【００１２】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図３乃至図８を参照して第１
の実施例を説明する。図３乃至図８は、半導体装置の製
造工程を説明する工程断面図である。シリコンなどの半
導体基板１０１にＡｓ（ヒ素）などのＮ型不純物をイオ
ン注入し、引き続いて熱拡散を行って、深さ１μｍ程度
のＮ型不純物領域（Ｎウエル）１０２を形成する（図３
（ａ））。次に、半導体基板１０１の所定の領域に膜厚
３００ｎｍ程度のシリコン酸化膜を埋め込み、これを素
子分離領域（ＳＴＩ：ShallowTrench Isolation）１０
３とする（図３（ｂ））。次に、半導体基板１０１上に
膜厚１０ｎｍ程度のシリコン酸化膜からなる保護酸化膜
１０４を形成し、形成されるＭＯＳトランジスタのしき
い値を合せるためのイオン注入１０５を行う（図４
（ａ））。そして、保護酸化膜１０４を剥離した後に再
び数ｎｍ程度のシリコン酸化膜からなるゲート酸化膜１
０６を形成する。ゲート酸化膜には窒素を数％程度含有
しているオキシナイトライド膜やＴａＯ2 等を用いるこ
ともできる（図４（ｂ））。次に、ＣＶＤ法等を用いて
膜厚１５０ｎｍ程度の多結晶シリコン膜１０７を堆積さ
せ、フォトレジスト（図示しない）をマスクとしてＲＩ
Ｅ(Reactive Ion Etching)などによるエッチングを行っ
て所望形状のゲート電極を形成させる（図５（ａ））。
の形態を説明する。まず、図３乃至図８を参照して第１
の実施例を説明する。図３乃至図８は、半導体装置の製
造工程を説明する工程断面図である。シリコンなどの半
導体基板１０１にＡｓ（ヒ素）などのＮ型不純物をイオ
ン注入し、引き続いて熱拡散を行って、深さ１μｍ程度
のＮ型不純物領域（Ｎウエル）１０２を形成する（図３
（ａ））。次に、半導体基板１０１の所定の領域に膜厚
３００ｎｍ程度のシリコン酸化膜を埋め込み、これを素
子分離領域（ＳＴＩ：ShallowTrench Isolation）１０
３とする（図３（ｂ））。次に、半導体基板１０１上に
膜厚１０ｎｍ程度のシリコン酸化膜からなる保護酸化膜
１０４を形成し、形成されるＭＯＳトランジスタのしき
い値を合せるためのイオン注入１０５を行う（図４
（ａ））。そして、保護酸化膜１０４を剥離した後に再
び数ｎｍ程度のシリコン酸化膜からなるゲート酸化膜１
０６を形成する。ゲート酸化膜には窒素を数％程度含有
しているオキシナイトライド膜やＴａＯ2 等を用いるこ
ともできる（図４（ｂ））。次に、ＣＶＤ法等を用いて
膜厚１５０ｎｍ程度の多結晶シリコン膜１０７を堆積さ
せ、フォトレジスト（図示しない）をマスクとしてＲＩ
Ｅ(Reactive Ion Etching)などによるエッチングを行っ
て所望形状のゲート電極を形成させる（図５（ａ））。
【００１３】この後、ゲート端部に於けるＲＩＥダメー
ジ及び電界集中を緩和するための再酸化を行う。次に、
ＢＦ2 、１０ｋｅＶ、５×１０14ｃｍ-2程度のイオン注
入を行い、ＬＤＤ(Lightly Doped Drain) 領域１０８を
形成する（図５（ｂ））。これはｐｎ接合電界を緩和し
てホットエレクトロン生成を制御する効果がある。次に
ＬＰ−ＣＶＤ法等を用いて膜厚１０ｎｍ程度のＳｉＯ2
膜を堆積させ、これを前述の再酸化膜と併せてライナー
層１０９とする。次に、ＬＰ−ＣＶＤ法等により膜厚５
０ｎｍ程度のシリコン窒化膜（ＳｉＮ）１１０をライナ
ー層１０９に対して被覆性良く堆積させる（図６
（ａ））。続いてＲＩＥにより全面エッチングを行いゲ
ート側壁にのみＳｉＮを残し、ゲート側壁絶縁膜１１０
を形成する（図６（ｂ））。前述のライナー層１０９
は、シリコン窒化膜１１０をＲＩＥエッチングする際の
エッチングストッパーの役割を果たす。この後、シリコ
ン選択エピタキシャル成長を行うが、エピタキシャル成
長のためには半導体基板１０１の結晶性をエピタキシャ
ル層が引き継ぐことが必要であるのでソース・ドレイン
領域上に残存するＳｉＯ2 膜１０６、１１０を除去する
必要がある。そこで、エピタキシャル成長前に、例え
ば、希フッ酸等によるエッチングで予めソース・ドレイ
ン領域上のＳｉＯ2 膜１０６、１１０を除去しておく。
ジ及び電界集中を緩和するための再酸化を行う。次に、
ＢＦ2 、１０ｋｅＶ、５×１０14ｃｍ-2程度のイオン注
入を行い、ＬＤＤ(Lightly Doped Drain) 領域１０８を
形成する（図５（ｂ））。これはｐｎ接合電界を緩和し
てホットエレクトロン生成を制御する効果がある。次に
ＬＰ−ＣＶＤ法等を用いて膜厚１０ｎｍ程度のＳｉＯ2
膜を堆積させ、これを前述の再酸化膜と併せてライナー
層１０９とする。次に、ＬＰ−ＣＶＤ法等により膜厚５
０ｎｍ程度のシリコン窒化膜（ＳｉＮ）１１０をライナ
ー層１０９に対して被覆性良く堆積させる（図６
（ａ））。続いてＲＩＥにより全面エッチングを行いゲ
ート側壁にのみＳｉＮを残し、ゲート側壁絶縁膜１１０
を形成する（図６（ｂ））。前述のライナー層１０９
は、シリコン窒化膜１１０をＲＩＥエッチングする際の
エッチングストッパーの役割を果たす。この後、シリコ
ン選択エピタキシャル成長を行うが、エピタキシャル成
長のためには半導体基板１０１の結晶性をエピタキシャ
ル層が引き継ぐことが必要であるのでソース・ドレイン
領域上に残存するＳｉＯ2 膜１０６、１１０を除去する
必要がある。そこで、エピタキシャル成長前に、例え
ば、希フッ酸等によるエッチングで予めソース・ドレイ
ン領域上のＳｉＯ2 膜１０６、１１０を除去しておく。
【００１４】この結果、ＳｉＯ2 膜１０６、１１０は、
ゲート電極の下及びゲート側壁に形成されることになる
（図７（ａ））。引き続き、ＬＰ−ＣＶＤ装置によりシ
ランなどを使用して、膜厚５０ｎｍ程度のアモルファス
シリコン膜１１１を半導体基板１０１の全面に被覆性良
く堆積させる。これは、多結晶シリコン膜でも良い。こ
のときの堆積温度は、６００℃程度である（図７
（ｂ））。所望の膜厚の堆積が終了したらシランなどの
原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行
う。固相成長は、アモルファスシリコン膜１１１の内で
半導体基板１０１に接した箇所だけで起きるので、半導
体基板１０１上のシリコンが露出している部分のアモル
ファスシリコンは、固相成長により単結晶化してシリコ
ン単結晶層１１２が形成され、ゲート側壁や素子分離な
どの絶縁膜１０３、１０９、１１０上のアモルファスシ
リコンは、単結晶化せずに残る。続いてＬＰ−ＣＶＤ装
置の同一反応室内で、Ｈ2 により１０％に希釈したＨＣ
ｌガスを用いてアモルファスシリコンのみをエッチング
除去する。この方法では結晶化したシリコン単結晶層１
１２をエッチングしない選択エッチングが可能であり、
その選択比は、１０以上が得られる。
ゲート電極の下及びゲート側壁に形成されることになる
（図７（ａ））。引き続き、ＬＰ−ＣＶＤ装置によりシ
ランなどを使用して、膜厚５０ｎｍ程度のアモルファス
シリコン膜１１１を半導体基板１０１の全面に被覆性良
く堆積させる。これは、多結晶シリコン膜でも良い。こ
のときの堆積温度は、６００℃程度である（図７
（ｂ））。所望の膜厚の堆積が終了したらシランなどの
原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行
う。固相成長は、アモルファスシリコン膜１１１の内で
半導体基板１０１に接した箇所だけで起きるので、半導
体基板１０１上のシリコンが露出している部分のアモル
ファスシリコンは、固相成長により単結晶化してシリコ
ン単結晶層１１２が形成され、ゲート側壁や素子分離な
どの絶縁膜１０３、１０９、１１０上のアモルファスシ
リコンは、単結晶化せずに残る。続いてＬＰ−ＣＶＤ装
置の同一反応室内で、Ｈ2 により１０％に希釈したＨＣ
ｌガスを用いてアモルファスシリコンのみをエッチング
除去する。この方法では結晶化したシリコン単結晶層１
１２をエッチングしない選択エッチングが可能であり、
その選択比は、１０以上が得られる。
【００１５】またアモルファスシリコンの堆積と、固相
成長と、選択エッチングとが同一反応室内で連続的に可
能なため生産性が大幅に向上する。この後、半導体基板
１０１のＬＤＤ領域１０８にＰ型不純物をイオン注入し
加熱拡散させてソース／ドレイン領域１１３を形成する
（図８）。以上に示した通り、８００℃以下の低温熱処
理により、エレベーテッドＳ／Ｄ構造を実現することが
できる。この後さらに通常のＳＡＬＩＣＩＤＥ工程を経
てゲート電極周辺構造が完成される。このように、固相
成長を利用したシリコン選択エピタキシャル成長が同一
反応室内で一貫して可能となるため、生産性が飛躍的に
向上する。さらに、これまでの気相成長による選択エピ
タキシャル成長法と比べてプロセス温度を低減できるた
め、微細ＭＯＳＦＥＴにおける不純物プロファイルの変
化が少なく、熱履歴の小さいプロセスを構築することが
できる。
成長と、選択エッチングとが同一反応室内で連続的に可
能なため生産性が大幅に向上する。この後、半導体基板
１０１のＬＤＤ領域１０８にＰ型不純物をイオン注入し
加熱拡散させてソース／ドレイン領域１１３を形成する
（図８）。以上に示した通り、８００℃以下の低温熱処
理により、エレベーテッドＳ／Ｄ構造を実現することが
できる。この後さらに通常のＳＡＬＩＣＩＤＥ工程を経
てゲート電極周辺構造が完成される。このように、固相
成長を利用したシリコン選択エピタキシャル成長が同一
反応室内で一貫して可能となるため、生産性が飛躍的に
向上する。さらに、これまでの気相成長による選択エピ
タキシャル成長法と比べてプロセス温度を低減できるた
め、微細ＭＯＳＦＥＴにおける不純物プロファイルの変
化が少なく、熱履歴の小さいプロセスを構築することが
できる。
【００１６】次に、図９乃至図１２を参照して第２の実
施例を説明する。図９乃至図１２は、半導体装置の製造
工程を説明する半導体基板の断面図である。ゲート酸化
膜２０６を形成する工程までは、第１の実施例と同様で
あるので説明を省略する。すなわち、半導体基板２０１
には素子分離領域２０３が形成され、さらにＮウエル領
域２０２が形成されている。そして、半導体基板２０１
の主面は、シリコン酸化膜などからなるゲート酸化膜２
０６が形成されている。ＣＶＤ法等を用いて１５０ｎｍ
の多結晶シリコン膜２０７を堆積させ、続いてゲートド
ーピングのためＢＦ2 １０ｋｅＶ、５×１０4 ｃｍ-2程
度のイオン注入を行う。次に半導体基板２０１全面に膜
厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）２０８を堆
積させ、フォトレジスト２０９をマスクとしてシリコン
窒化膜２０８をエッチングする（図９（ｂ））。次に、
このシリコン窒化膜２０８をマスクとして多結晶シリコ
ン２０７をゲート電極形状にＲＩＥエッチングを行う。
この後、ゲート電極端部に於けるＲＩＥダメージと電界
集中緩和のための再酸化を行う（図１０（ａ））。
施例を説明する。図９乃至図１２は、半導体装置の製造
工程を説明する半導体基板の断面図である。ゲート酸化
膜２０６を形成する工程までは、第１の実施例と同様で
あるので説明を省略する。すなわち、半導体基板２０１
には素子分離領域２０３が形成され、さらにＮウエル領
域２０２が形成されている。そして、半導体基板２０１
の主面は、シリコン酸化膜などからなるゲート酸化膜２
０６が形成されている。ＣＶＤ法等を用いて１５０ｎｍ
の多結晶シリコン膜２０７を堆積させ、続いてゲートド
ーピングのためＢＦ2 １０ｋｅＶ、５×１０4 ｃｍ-2程
度のイオン注入を行う。次に半導体基板２０１全面に膜
厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）２０８を堆
積させ、フォトレジスト２０９をマスクとしてシリコン
窒化膜２０８をエッチングする（図９（ｂ））。次に、
このシリコン窒化膜２０８をマスクとして多結晶シリコ
ン２０７をゲート電極形状にＲＩＥエッチングを行う。
この後、ゲート電極端部に於けるＲＩＥダメージと電界
集中緩和のための再酸化を行う（図１０（ａ））。
【００１７】次に、ＢＦ2 、１０ｋｅＶ、５×１０4 ｃ
ｍ-2程度のイオン注入を行ってＬＤＤ領域２１０を形成
する。これはＰＮ接合の電界を緩和してホットエレクト
ロン生成を抑制する効果がある。次に、ＬＰ−ＣＶＤ法
等を用いて膜厚１０ｎｍ程度のＳｉＯ2 膜を堆積させ、
前述の再酸化層とこれとを併せてライナー層２１１とす
る（図１０（ｂ））。次に、ＬＰ−ＣＶＤ法等により膜
厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）をライナー
層に対して被覆性良く堆積させて、ＲＩＥ法などにより
ゲート側壁にのみシリコン窒化膜を残しゲート側壁絶縁
膜２１２とする（図１１（ａ））。ライナー層２１１
は、シリコン窒化膜をＲＩＥ加工する際のエッチングス
トッパーの役割を果たす。この後、シリコン選択エピタ
キシャル成長を行うが、エピタキシャル成長のためには
半導体基板２０１の結晶性をエピタキシャル層が引き継
ぐことが必要であるためにソース・ドレイン領域上に残
存するＳｉＯ2 を除去する必要がある。そこでエピタキ
シャル成長前に希フッ酸等によるエッチングに依るなど
して予め半導体基板２０１の露出している主面のＳｉＯ
2 を除去しておく（図１１（ｂ））。
ｍ-2程度のイオン注入を行ってＬＤＤ領域２１０を形成
する。これはＰＮ接合の電界を緩和してホットエレクト
ロン生成を抑制する効果がある。次に、ＬＰ−ＣＶＤ法
等を用いて膜厚１０ｎｍ程度のＳｉＯ2 膜を堆積させ、
前述の再酸化層とこれとを併せてライナー層２１１とす
る（図１０（ｂ））。次に、ＬＰ−ＣＶＤ法等により膜
厚５０ｎｍ程度のシリコン窒化膜（ＳｉＮ）をライナー
層に対して被覆性良く堆積させて、ＲＩＥ法などにより
ゲート側壁にのみシリコン窒化膜を残しゲート側壁絶縁
膜２１２とする（図１１（ａ））。ライナー層２１１
は、シリコン窒化膜をＲＩＥ加工する際のエッチングス
トッパーの役割を果たす。この後、シリコン選択エピタ
キシャル成長を行うが、エピタキシャル成長のためには
半導体基板２０１の結晶性をエピタキシャル層が引き継
ぐことが必要であるためにソース・ドレイン領域上に残
存するＳｉＯ2 を除去する必要がある。そこでエピタキ
シャル成長前に希フッ酸等によるエッチングに依るなど
して予め半導体基板２０１の露出している主面のＳｉＯ
2 を除去しておく（図１１（ｂ））。
【００１８】次に、ＬＰ−ＣＶＤ装置によりシランなど
を用いて膜厚５０ｎｍ程度のアモルファスシリコン膜２
１３を半導体基板２０１全面に被覆性良く堆積させる。
このときの堆積温度は、６００℃程度である（図１２
（ａ））。所望の膜厚の堆積が終了したらシランなどの
原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行
う。固相成長は、アモルファスシリコン膜２１３の内で
半導体基板２０１に接した箇所だけで起きるので、半導
体基板２０１の露出する主面上のアモルファスシリコン
は固相成長により単結晶化してシリコン単結晶層２１４
を形成し、ゲート電極２０７を囲うシリコン窒化膜（側
壁絶縁膜）２１２や素子分離領域２０３などのなどの絶
縁膜上のアモルファスシリコンは単結晶化せずに残る。
続いて、ＬＰ−ＣＶＤ装置の同一反応室内で、Ｈ2 によ
り１０％に希釈したＨＣｌガスを用いてアモルファスシ
リコンをエッチングする。このエッチング方法は結晶化
したシリコンがエッチングされない選択エッチングであ
り、その選択比は１０以上が得られる。
を用いて膜厚５０ｎｍ程度のアモルファスシリコン膜２
１３を半導体基板２０１全面に被覆性良く堆積させる。
このときの堆積温度は、６００℃程度である（図１２
（ａ））。所望の膜厚の堆積が終了したらシランなどの
原料ガス供給を停止させて、Ｈ2 雰囲気で固相成長を行
う。固相成長は、アモルファスシリコン膜２１３の内で
半導体基板２０１に接した箇所だけで起きるので、半導
体基板２０１の露出する主面上のアモルファスシリコン
は固相成長により単結晶化してシリコン単結晶層２１４
を形成し、ゲート電極２０７を囲うシリコン窒化膜（側
壁絶縁膜）２１２や素子分離領域２０３などのなどの絶
縁膜上のアモルファスシリコンは単結晶化せずに残る。
続いて、ＬＰ−ＣＶＤ装置の同一反応室内で、Ｈ2 によ
り１０％に希釈したＨＣｌガスを用いてアモルファスシ
リコンをエッチングする。このエッチング方法は結晶化
したシリコンがエッチングされない選択エッチングであ
り、その選択比は１０以上が得られる。
【００１９】この実施例ではゲート電極上部がシリコン
窒化膜で被覆されているため絶縁膜上のアモルファスシ
リコン膜が多結晶化していても、多結晶シリコンと単結
晶シリコンとの間で選択比が得られる条件を適用すれば
良く、７００℃から８００℃程度のやや高温の条件でレ
ートの早いエッチングが可能である。また、アモルファ
スシリコンの堆積と、固相成長と、選択エッチングとが
同一反応室で連続的に可能なため生産性が大幅に向上す
る。この後、半導体基板２０１のＬＤＤ領域２１０にＰ
型不純物をイオン注入し加熱拡散させてソース／ドレイ
ン領域２１４を形成する（図１２（ｂ））。以上に示し
たとおり、８００℃以下の低温熱処理により、エレベー
テッドＳ／Ｄ構造を実現させることができる。この後通
常のＳＡＩＣＩＤＥ工程を経て、ゲート電極周辺の構造
が完成する。このように、固相成長を利用したシリコン
選択エピタキシャル成長が同一反応室内で一貫して可能
となるため、生産性が飛躍的に向上する。さらに、これ
までの気相成長による選択エピタキシャル成長法と比べ
てプロセス温度を低減できるため、微細ＭＯＳＦＥＴに
おける不純物プロファイルの変化が少なく、熱履歴の小
さい効率の良いプロセスが得られる。
窒化膜で被覆されているため絶縁膜上のアモルファスシ
リコン膜が多結晶化していても、多結晶シリコンと単結
晶シリコンとの間で選択比が得られる条件を適用すれば
良く、７００℃から８００℃程度のやや高温の条件でレ
ートの早いエッチングが可能である。また、アモルファ
スシリコンの堆積と、固相成長と、選択エッチングとが
同一反応室で連続的に可能なため生産性が大幅に向上す
る。この後、半導体基板２０１のＬＤＤ領域２１０にＰ
型不純物をイオン注入し加熱拡散させてソース／ドレイ
ン領域２１４を形成する（図１２（ｂ））。以上に示し
たとおり、８００℃以下の低温熱処理により、エレベー
テッドＳ／Ｄ構造を実現させることができる。この後通
常のＳＡＩＣＩＤＥ工程を経て、ゲート電極周辺の構造
が完成する。このように、固相成長を利用したシリコン
選択エピタキシャル成長が同一反応室内で一貫して可能
となるため、生産性が飛躍的に向上する。さらに、これ
までの気相成長による選択エピタキシャル成長法と比べ
てプロセス温度を低減できるため、微細ＭＯＳＦＥＴに
おける不純物プロファイルの変化が少なく、熱履歴の小
さい効率の良いプロセスが得られる。
【００２０】次に、図１３を参照して第３の実施例を説
明する。第１の実施例で形成されたシリコン単結晶層８
は、図２（ｂ）に示すようにゲート側壁絶縁膜５に対し
てファッセットが形成されている。この部分からシリコ
ン単結晶層の特性劣化や剥がれが生じ易い。この実施例
では、ファッセットが形成されない方法を説明する。図
１３は、半導体装置の製造工程断面図である。シリコン
などの半導体基板３０１上に熱酸化処理などによりゲー
ト酸化膜３０２を形成し、その上にポリシリコンからな
るゲート電極３０３を形成する。ゲート電極３０３の上
面にシリコン酸化膜などからなる絶縁保護膜３０４を形
成し、ゲート電極３０３の側面にはシリコン窒化膜（Ｓ
ｉＮ）などからなる側壁絶縁膜３０５を形成する。そし
て、次に、ＬＰ−ＣＶＤ装置の内部において、この半導
体基板３０１の主面にゲート電極３０３及びシリコン窒
化膜３０４、側壁絶縁膜３０５を含むように、アモルフ
ァスシリコン膜３０７を６００℃以下で堆積させる（図
１３（ａ））。
明する。第１の実施例で形成されたシリコン単結晶層８
は、図２（ｂ）に示すようにゲート側壁絶縁膜５に対し
てファッセットが形成されている。この部分からシリコ
ン単結晶層の特性劣化や剥がれが生じ易い。この実施例
では、ファッセットが形成されない方法を説明する。図
１３は、半導体装置の製造工程断面図である。シリコン
などの半導体基板３０１上に熱酸化処理などによりゲー
ト酸化膜３０２を形成し、その上にポリシリコンからな
るゲート電極３０３を形成する。ゲート電極３０３の上
面にシリコン酸化膜などからなる絶縁保護膜３０４を形
成し、ゲート電極３０３の側面にはシリコン窒化膜（Ｓ
ｉＮ）などからなる側壁絶縁膜３０５を形成する。そし
て、次に、ＬＰ−ＣＶＤ装置の内部において、この半導
体基板３０１の主面にゲート電極３０３及びシリコン窒
化膜３０４、側壁絶縁膜３０５を含むように、アモルフ
ァスシリコン膜３０７を６００℃以下で堆積させる（図
１３（ａ））。
【００２１】次に、このＬＰ−ＣＶＤ装置内において、
Ｈ2 雰囲気中で加熱処理を行うと、半導体基板３０１の
主面上に直接堆積している部分から固相成長が始まり、
膜厚方向にすべて単結晶化させて半導体基板３０１上に
シリコン単結晶沿う３０８が形成される。そして、さら
に加熱処理を続けると、側壁絶縁膜３０５上のアモルフ
ァスシリコン膜３０７が引き続いて単結晶化が進み、シ
リコン単結晶沿う３０８の端部から側壁絶縁膜３０５に
沿って厚みが増していくようになる。この膜厚部３０８
ａがファセット部を解消させる（図１３（ｂ））。同じ
ＬＰ−ＣＶＤ装置内で単結晶化されなかった絶縁膜部分
上のアモルファスシリコン膜３０７は、Ｈ2 により１０
％に希釈されたＨＣｌガスによりエッチングを行って除
去する。このようにして半導体基板３０１上にシリコン
単結晶層３０８が形成される。このシリコン単結晶層３
０８を含めて半導体基板３０１にソース／ドレイン領域
３０９を形成し、このゲート酸化膜３０２、ゲート電極
３０３及びソース／ドレイン領域３０９がＭＯＳトラン
ジスタを構成する（図１３（ｃ））。
Ｈ2 雰囲気中で加熱処理を行うと、半導体基板３０１の
主面上に直接堆積している部分から固相成長が始まり、
膜厚方向にすべて単結晶化させて半導体基板３０１上に
シリコン単結晶沿う３０８が形成される。そして、さら
に加熱処理を続けると、側壁絶縁膜３０５上のアモルフ
ァスシリコン膜３０７が引き続いて単結晶化が進み、シ
リコン単結晶沿う３０８の端部から側壁絶縁膜３０５に
沿って厚みが増していくようになる。この膜厚部３０８
ａがファセット部を解消させる（図１３（ｂ））。同じ
ＬＰ−ＣＶＤ装置内で単結晶化されなかった絶縁膜部分
上のアモルファスシリコン膜３０７は、Ｈ2 により１０
％に希釈されたＨＣｌガスによりエッチングを行って除
去する。このようにして半導体基板３０１上にシリコン
単結晶層３０８が形成される。このシリコン単結晶層３
０８を含めて半導体基板３０１にソース／ドレイン領域
３０９を形成し、このゲート酸化膜３０２、ゲート電極
３０３及びソース／ドレイン領域３０９がＭＯＳトラン
ジスタを構成する（図１３（ｃ））。
【００２２】以上のようにして、８００℃以下の低温熱
処理によりゲート長０．１μｍ以下の極微細ＭＯＳＦＥ
Ｔへの適用が可能となる。このように、固相成長を利用
したシリコン選択エピタキシャル成長が同一反応室内で
一貫して可能となるため、生産性が飛躍的に向上する。
さらに、これまでの気相成長による選択エピタキシャル
成長法と比べてプロセス温度を低減できるため、微細Ｍ
ＯＳＦＥＴにおける不純物プロファイルの変化が少な
く、熱履歴の小さい効率の良いプロセスが得られる。こ
の実施例では、とくにシリコン単結晶層が特性が劣化せ
ず均一に形成される。
処理によりゲート長０．１μｍ以下の極微細ＭＯＳＦＥ
Ｔへの適用が可能となる。このように、固相成長を利用
したシリコン選択エピタキシャル成長が同一反応室内で
一貫して可能となるため、生産性が飛躍的に向上する。
さらに、これまでの気相成長による選択エピタキシャル
成長法と比べてプロセス温度を低減できるため、微細Ｍ
ＯＳＦＥＴにおける不純物プロファイルの変化が少な
く、熱履歴の小さい効率の良いプロセスが得られる。こ
の実施例では、とくにシリコン単結晶層が特性が劣化せ
ず均一に形成される。
【００２３】図１４は、本発明の半導体装置の製造方法
を実施するために用いられる枚葉式のＣＶＤ装置の模式
的な概略断面図である。この他にバッチ式の装置も用い
ることができる。図において、反応室（チャンバ）４１
１は、真空排気口４０６を持っており、気密を保持する
ことができるようになっている。チャンバ４１１上部の
上蓋は、上部電極４０４を支持している。また、マグネ
トロン放電を発生させるための磁石４０５がチャンバ側
面に設置されている。上部電極４０４は、上面から下面
に貫通する微小孔４０３を多数有する円盤状のシャワー
ノズルを有している。上部電極４０４には高周波電圧を
印加する高周波電源４０１が設けられている。下部電極
４０８は、支柱４１２により支持されており、この支柱
は昇降可能に構成されていて電極間の間隔を適宜変更す
ることができる。また、支柱４１２の上部に設置された
下部電極４０８内には温度を一定に保つために冷却剤を
循環させる冷却パイプとヒーター４０９が内蔵されてい
る。また、下部電極４０８の上にはシリコンウェハなど
の被処理基板４１０と、基板支持部との熱伝導を保つた
め静電力により被処理基板４１０をチャックする静電チ
ャック機構（図示しない）が設けられている。下部電極
４０８は、支柱４１２を介して高周波電圧を印加する高
周波電源４０７を備えている。上部電極４０４は、ガス
供給パイプ４０２に接続されており、チャンバ４１１内
に供給される反応ガスは、ガス供給パイプ４０２からシ
ャワーノズルの微小孔４０３より被処理基板４１０に向
けて噴射される。
を実施するために用いられる枚葉式のＣＶＤ装置の模式
的な概略断面図である。この他にバッチ式の装置も用い
ることができる。図において、反応室（チャンバ）４１
１は、真空排気口４０６を持っており、気密を保持する
ことができるようになっている。チャンバ４１１上部の
上蓋は、上部電極４０４を支持している。また、マグネ
トロン放電を発生させるための磁石４０５がチャンバ側
面に設置されている。上部電極４０４は、上面から下面
に貫通する微小孔４０３を多数有する円盤状のシャワー
ノズルを有している。上部電極４０４には高周波電圧を
印加する高周波電源４０１が設けられている。下部電極
４０８は、支柱４１２により支持されており、この支柱
は昇降可能に構成されていて電極間の間隔を適宜変更す
ることができる。また、支柱４１２の上部に設置された
下部電極４０８内には温度を一定に保つために冷却剤を
循環させる冷却パイプとヒーター４０９が内蔵されてい
る。また、下部電極４０８の上にはシリコンウェハなど
の被処理基板４１０と、基板支持部との熱伝導を保つた
め静電力により被処理基板４１０をチャックする静電チ
ャック機構（図示しない）が設けられている。下部電極
４０８は、支柱４１２を介して高周波電圧を印加する高
周波電源４０７を備えている。上部電極４０４は、ガス
供給パイプ４０２に接続されており、チャンバ４１１内
に供給される反応ガスは、ガス供給パイプ４０２からシ
ャワーノズルの微小孔４０３より被処理基板４１０に向
けて噴射される。
【００２４】
【発明の効果】本発明は、以上の構成により、固相成長
を利用したシリコン選択エピタキシャル成長が同一反応
室内で一貫して可能となるため、生産性が飛躍的に向上
する。さらに、これまでの気相成長による選択エピタキ
シャル成長法と比べてプロセス温度を低減できるため微
細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少
ない、熱履歴の小さいプロセスが得られる。
を利用したシリコン選択エピタキシャル成長が同一反応
室内で一貫して可能となるため、生産性が飛躍的に向上
する。さらに、これまでの気相成長による選択エピタキ
シャル成長法と比べてプロセス温度を低減できるため微
細ＭＯＳＦＥＴにおける不純物プロファイルの変化が少
ない、熱履歴の小さいプロセスが得られる。
【図１】本発明のエレベーテッドＳ／Ｄ構造を有するＭ
ＯＳトランジスタを形成するための工程断面図。
ＯＳトランジスタを形成するための工程断面図。
【図２】本発明のエレベーテッドＳ／Ｄ構造を有するＭ
ＯＳトランジスタを形成するための工程断面図。
ＯＳトランジスタを形成するための工程断面図。
【図３】本発明の第１の実施例を説明する工程断面図。
【図４】本発明の第１の実施例を説明する工程断面図。
【図５】本発明の第１の実施例を説明する工程断面図。
【図６】本発明の第１の実施例を説明する工程断面図。
【図７】本発明の第１の実施例を説明する工程断面図。
【図８】本発明の第１の実施例を説明する工程断面図。
【図９】本発明の第２の実施例を説明する工程断面図。
【図１０】本発明の第２の実施例を説明する工程断面
図。
図。
【図１１】本発明の第２の実施例を説明する工程断面
図。
図。
【図１２】本発明の第２の実施例を説明する工程断面
図。
図。
【図１３】本発明の第３の実施例を説明する工程断面
図。
図。
【図１４】本発明の半導体装置の製造方法を実施するた
めに用いられる枚葉式のＣＶＤ装置の模式的な概略断面
図。
めに用いられる枚葉式のＣＶＤ装置の模式的な概略断面
図。
１、１０１、２０１、３０１・・・半導体基板、２、１
０６、２０６、３０２・・・ゲート酸化膜、３、１０
７、２０７、３０３・・・ゲート電極（多結晶シリコン
膜）、４、２０８、３０４・・・シリコン窒化膜（Ｓｉ
Ｎ）、５、１１０、２１２、３０５・・・側壁絶縁膜、
７、１１１、２１３、３０７・・・アモルファスシリコ
ン膜、８、１１２、２１４、３０８・・・シリコン単結
晶層、９、１１３、２１４、３０９・・・ソース／ドレ
イン領域、１０２、２０２・・・Ｎウエル領域、１０
３、２０３・・・素子分離領域、 １０４、２０４・・
・保護酸化膜、１０５、２０５・・・しきい値合わせの
ためのイオン注入、１０８、２１０・・・ＬＤＤ領域、
１０９、２１１・・・ライナー層、２０９・・・フ
ォトレジスト、 ４０１、４０７・・・高周波電源、４
０２・・・ガス供給パイプ、 ４０３・・・微小孔、
４０４・・・上部電極、 ４０５・・・磁石、４０６
・・・排気口、 ４０８・・・下部電極、４０９・・
・ヒータ、 ４１０・・・ウェハ（被処理基板）、４
１１・・・反応室（チャンバ）、 ４１２・・・支
柱。
０６、２０６、３０２・・・ゲート酸化膜、３、１０
７、２０７、３０３・・・ゲート電極（多結晶シリコン
膜）、４、２０８、３０４・・・シリコン窒化膜（Ｓｉ
Ｎ）、５、１１０、２１２、３０５・・・側壁絶縁膜、
７、１１１、２１３、３０７・・・アモルファスシリコ
ン膜、８、１１２、２１４、３０８・・・シリコン単結
晶層、９、１１３、２１４、３０９・・・ソース／ドレ
イン領域、１０２、２０２・・・Ｎウエル領域、１０
３、２０３・・・素子分離領域、 １０４、２０４・・
・保護酸化膜、１０５、２０５・・・しきい値合わせの
ためのイオン注入、１０８、２１０・・・ＬＤＤ領域、
１０９、２１１・・・ライナー層、２０９・・・フ
ォトレジスト、 ４０１、４０７・・・高周波電源、４
０２・・・ガス供給パイプ、 ４０３・・・微小孔、
４０４・・・上部電極、 ４０５・・・磁石、４０６
・・・排気口、 ４０８・・・下部電極、４０９・・
・ヒータ、 ４１０・・・ウェハ（被処理基板）、４
１１・・・反応室（チャンバ）、 ４１２・・・支
柱。
Claims (8)
- 【請求項１】 半導体基板上にゲート酸化膜を介し、絶
縁膜で被覆されたゲート電極を形成する工程と、 反応室内において、前記半導体基板上に前記ゲート電極
及び前記絶縁膜を被覆するようにアモルファスシリコン
膜もしくは多結晶シリコン膜を堆積させる工程と、 前記反応室内において、前記アモルファスシリコン膜も
しくは多結晶シリコン膜を選択的に固相成長させて前記
半導体基板に接している部分のみ単結晶化する工程と、 前記反応室内において、選択的に単結晶化した後前記絶
縁膜上に残留したアモルファスシリコン膜もしくは多結
晶シリコン膜をエッチング除去する工程とを備えたこと
を特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板上にゲート酸化膜を介し、絶
縁膜で被覆されたゲート電極を形成する工程と、 前記ゲート電極をマスクにして、前記半導体基板にソー
ス領域及びドレイン領域を形成する工程と、 前記ソース領域及びドレイン領域を形成してから、反応
室内において、前記半導体基板上に前記ゲート電極及び
前記絶縁膜を被覆するようにアモルファスシリコン膜も
しくは多結晶シリコン膜を堆積させる工程と、 前記反応室内において、前記アモルファスシリコン膜も
しくは多結晶シリコン膜を選択的に固相成長させて前記
ソース領域及びドレイン領域に接している部分のみ単結
晶化する工程と、 前記反応室内において、前記絶縁膜上に残留したアモル
ファスシリコン膜もしくは多結晶シリコン膜をエッチン
グ除去する工程とを備えたことを特徴とする半導体装置
の製造方法。 - 【請求項３】 半導体基板上にゲート酸化膜を介し、絶
縁膜で被覆されたゲート電極を形成する工程と、 反応室内において、前記半導体基板上に前記ゲート電極
及び前記絶縁膜を被覆するようにアモルファスシリコン
膜もしくは多結晶シリコン膜を堆積させる工程と、 前記反応室内において、前記アモルファスシリコン膜も
しくは多結晶シリコン膜を選択的に固相成長させて前記
半導体基板に接している部分のみ単結晶化する工程と、 前記反応室内において、前記絶縁膜上に残留したアモル
ファスシリコン膜もしくは多結晶シリコン膜をエッチン
グ除去する工程と、 前記アモルファスシリコン膜又は前記多結晶シリコン膜
をエッチング除去してから、前記ゲート電極をマスクに
して、前記半導体基板にソース領域及びドレイン領域を
形成する工程とを備えたことを特徴とする半導体装置の
製造方法。 - 【請求項４】 前記アモルファスシリコン膜もしくは多
結晶シリコン膜の堆積は、低圧ＣＶＤ装置内で６００℃
以下で行うことを特徴とする請求項１乃至請求項３のい
ずれかに記載の半導体装置の製造方法。 - 【請求項５】 前記アモルファスシリコン膜もしくは多
結晶シリコン膜の固相成長は、低圧ＣＶＤ装置内で６０
０℃以下で行うことを特徴とする請求項１乃至請求項４
のいずれかに記載の半導体装置の製造方法。 - 【請求項６】 半導体基板上にゲート酸化膜を介し、絶
縁膜でその上部以外が被覆されたゲート電極を形成する
工程と、 反応室内において、前記半導体基板上に前記ゲート電極
及び前記絶縁膜を被覆するようにアモルファスシリコン
膜もしくは多結晶シリコン膜を堆積させる工程と、 前記反応室内において、前記アモルファスシリコン膜も
しくは多結晶シリコン膜を選択的に固相成長させて前記
半導体基板に接している部分のみ単結晶化する工程と、 前記反応室内において、選択的に単結晶化した後前記絶
縁膜上に残留したアモルファスシリコン膜もしくは多結
晶シリコン膜をエッチング除去する工程とを備え、 前記エッチング除去する温度が６００℃から７４０℃の
範囲であり、前記エッチングが行われる前記反応室内の
全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前
記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の
範囲に希釈し、且つアモルファスシリコン膜は、エッチ
ングされ多結晶シリコン膜及び単結晶シリコン膜がエッ
チングされない条件でエッチング除去することを特徴と
する半導体装置の製造方法。 - 【請求項７】 半導体基板上にゲート酸化膜を介し、絶
縁膜で被覆されたゲート電極を形成する工程と、 反応室内において、前記半導体基板上に前記ゲート電極
及び前記絶縁膜を被覆するようにアモルファスシリコン
膜もしくは多結晶シリコン膜を堆積させる工程と、 前記反応室内において、前記アモルファスシリコン膜も
しくは多結晶シリコン膜を選択的に固相成長させて前記
半導体基板に接している部分のみ単結晶化する工程と、 前記反応室内において、選択的に単結晶化した後、前記
絶縁膜上に残留したアモルファスシリコン膜もしくは多
結晶シリコン膜をエッチング除去する工程とを備え、 前記エッチング除去する温度が６００℃から７４０℃の
範囲であり、前記エッチングが行われる前記反応室内の
全圧力は、１０Ｔｏｒｒから６００Ｔｏｒｒであり、前
記エッチング雰囲気をＨＣｌをＨ2 で１％から５０％の
範囲に希釈し、且つアモルファスシリコン膜は、エッチ
ングされ多結晶シリコン膜及び単結晶シリコン膜がエッ
チングされない条件でエッチング除去することを特徴と
する半導体装置の製造方法。 - 【請求項８】 前記単結晶化されて形成されたシリコン
単結晶層で前記ゲート電極を被覆する前記絶縁膜と接す
る端部分は、他の部分より同じ厚さかもしくは厚くなっ
ていることを特徴とする請求項１乃至請求項７のいずれ
かに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37540499A JP4010724B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体装置の製造方法 |
| US09/568,548 US6346732B1 (en) | 1999-05-14 | 2000-05-11 | Semiconductor device with oxide mediated epitaxial layer |
| KR10-2000-0025649A KR100382023B1 (ko) | 1999-05-14 | 2000-05-13 | 반도체 장치 및 그의 제조 방법 |
| US09/998,642 US6395621B1 (en) | 1999-05-14 | 2001-12-03 | Method of manufacturing a semiconductor device with oxide mediated epitaxial layer |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37540499A JP4010724B2 (ja) | 1999-12-28 | 1999-12-28 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001189451A true JP2001189451A (ja) | 2001-07-10 |
| JP4010724B2 JP4010724B2 (ja) | 2007-11-21 |
Family
ID=18505469
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP37540499A Expired - Fee Related JP4010724B2 (ja) | 1999-05-14 | 1999-12-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP4010724B2 (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6770942B2 (en) | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor device having silicide film formed in a part of source-drain diffusion layers and method of manufacturing the same |
| US6891232B2 (en) | 2002-01-31 | 2005-05-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an injection substance to knock against oxygen and manufacturing method of the same |
| US7008835B2 (en) | 2003-11-24 | 2006-03-07 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having a gate structure with low parasitic capacitance |
| JP2007299991A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| JP2008533695A (ja) * | 2005-01-04 | 2008-08-21 | インテル・コーポレーション | Ｃｖｄエッチングおよび堆積シーケンスにより形成されるｃｍｏｓトランジスタ接合領域 |
| CN100452933C (zh) * | 2005-11-03 | 2009-01-14 | 友达光电股份有限公司 | 低温多晶硅薄膜晶体管显示面板及其制造方法 |
| JP2009111368A (ja) * | 2007-10-05 | 2009-05-21 | Applied Materials Inc | シリコン炭素エピタキシャル層の選択形成 |
| JP2009540565A (ja) * | 2006-06-07 | 2009-11-19 | エーエスエム アメリカ インコーポレイテッド | 半導体膜の選択的なエピタキシャル形成 |
| US7704843B2 (en) | 2007-12-18 | 2010-04-27 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US8039333B2 (en) | 2008-01-31 | 2011-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| US10186521B2 (en) | 2016-09-16 | 2019-01-22 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing semiconductor device |
-
1999
- 1999-12-28 JP JP37540499A patent/JP4010724B2/ja not_active Expired - Fee Related
Cited By (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6891232B2 (en) | 2002-01-31 | 2005-05-10 | Kabushiki Kaisha Toshiba | Semiconductor device having an injection substance to knock against oxygen and manufacturing method of the same |
| CN1327498C (zh) * | 2002-01-31 | 2007-07-18 | 株式会社东芝 | 半导体装置和半导体装置的制造方法 |
| US7049222B2 (en) | 2002-07-10 | 2006-05-23 | Kabushiki Kaisha Toshiba | Semiconductor device having silicide film formed in a part of source-drain diffusion layers and method of manufacturing the same |
| US6770942B2 (en) | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor device having silicide film formed in a part of source-drain diffusion layers and method of manufacturing the same |
| US7008835B2 (en) | 2003-11-24 | 2006-03-07 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having a gate structure with low parasitic capacitance |
| US7332400B2 (en) | 2003-11-24 | 2008-02-19 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device having a gate structure with low parasitic capacitance |
| JP2008533695A (ja) * | 2005-01-04 | 2008-08-21 | インテル・コーポレーション | Ｃｖｄエッチングおよび堆積シーケンスにより形成されるｃｍｏｓトランジスタ接合領域 |
| CN100452933C (zh) * | 2005-11-03 | 2009-01-14 | 友达光电股份有限公司 | 低温多晶硅薄膜晶体管显示面板及其制造方法 |
| JP2007299991A (ja) * | 2006-05-01 | 2007-11-15 | Toshiba Corp | 半導体装置及びその製造方法 |
| US7772640B2 (en) | 2006-05-01 | 2010-08-10 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| US8124464B2 (en) | 2006-05-01 | 2012-02-28 | Kabushiki Kaisha Toshiba | Semiconductor device and method for manufacturing the same |
| JP2009540565A (ja) * | 2006-06-07 | 2009-11-19 | エーエスエム アメリカ インコーポレイテッド | 半導体膜の選択的なエピタキシャル形成 |
| US9312131B2 (en) | 2006-06-07 | 2016-04-12 | Asm America, Inc. | Selective epitaxial formation of semiconductive films |
| JP2009111368A (ja) * | 2007-10-05 | 2009-05-21 | Applied Materials Inc | シリコン炭素エピタキシャル層の選択形成 |
| US7704843B2 (en) | 2007-12-18 | 2010-04-27 | Samsung Electronics Co., Ltd. | Method of manufacturing a semiconductor device |
| US8039333B2 (en) | 2008-01-31 | 2011-10-18 | Kabushiki Kaisha Toshiba | Semiconductor device and method of fabricating the same |
| US8809170B2 (en) | 2011-05-19 | 2014-08-19 | Asm America Inc. | High throughput cyclical epitaxial deposition and etch process |
| US10186521B2 (en) | 2016-09-16 | 2019-01-22 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JP4010724B2 (ja) | 2007-11-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6160299A (en) | Shallow-implant elevated source/drain doping from a sidewall dopant source | |
| US6395621B1 (en) | Method of manufacturing a semiconductor device with oxide mediated epitaxial layer | |
| US6627488B2 (en) | Method for fabricating a semiconductor device using a damascene process | |
| US6737724B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6933201B2 (en) | Method for manufacturing semiconductor device | |
| US6500720B2 (en) | Method of manufacturing semiconductor device | |
| JPH10135226A (ja) | 横方向ゲッタリングを用いた半導体素子の製造方法 | |
| US6080648A (en) | Method of fabricating semiconductor device | |
| US6670251B2 (en) | Method of fabricating semiconductor device | |
| JP4010724B2 (ja) | 半導体装置の製造方法 | |
| JP3657915B2 (ja) | 半導体装置および半導体装置の製造方法 | |
| US6221760B1 (en) | Semiconductor device having a silicide structure | |
| JP2000049348A (ja) | エレベ―テッドソ―ス・ドレイン構造を有する半導体装置及びその製造方法 | |
| JP4417808B2 (ja) | 半導体装置の製造方法 | |
| US6545326B2 (en) | Method of fabricating semiconductor device | |
| JP3394083B2 (ja) | 半導体装置及びその製造方法 | |
| JP2001326351A (ja) | 半導体装置及びその製造方法 | |
| JP4518771B2 (ja) | 半導体装置の製造方法 | |
| JP2000269500A (ja) | 半導体装置の製造方法 | |
| KR100437829B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100606924B1 (ko) | 반도체 소자의 제조방법 | |
| JP3187314B2 (ja) | 半導体装置の製造方法 | |
| JP2003224271A (ja) | 半導体装置 | |
| KR19980056167A (ko) | 반도체 소자의 실리사이드 형성 방법 | |
| JP2005166831A (ja) | バイポーラトランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040609 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050415 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050428 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050627 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050721 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050921 |
|
| A911 | Transfer of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20051025 |
|
| A912 | Removal of reconsideration by examiner before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20051118 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070731 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070904 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100914 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110914 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120914 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130914 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |