JP2001154704A

JP2001154704A - フィードバック制御システム

Info

Publication number: JP2001154704A
Application number: JP33683099A
Authority: JP
Inventors: Toshiro Higuchi; 俊郎樋口; Minoru Kurosawa; 実黒澤; Keiichiro Tojo; 啓一郎東條; Takashi Katagiri; 崇片桐
Original assignee: PRIME MOTION KK
Current assignee: PRIME MOTION KK
Priority date: 1999-11-26
Filing date: 1999-11-26
Publication date: 2001-06-08
Also published as: WO2001038943A1

Abstract

(57)【要約】【課題】１ビットディジタル信号処理を行うフィード
バック制御システムの実用化を容易に実行可能とするこ
と。【解決手段】外部装置２２からの入力と、検出手段２
５により得られる検出量との偏差を算出する偏差演算手
段２３と、その偏差演算手段２３からの出力に基づいて
１ビットディジタル演算を行う補償手段２１と、を備
え、外部装置２１からの入力に制御対象２４における制
御量を追従させるように構成することによって、１ビッ
トディジタル信号処理を行うことによる利点である高精
度化や構成の簡易化等を維持しつつ、すでにあるマルチ
ビットディジタル信号やアナログ信号等を用いる外部装
置とのデータのやり取りを可能としたもの。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、制御対象のフィー
ドバック制御を実行するように構成したフィードバック
制御システムに関する。

【０００２】

【従来の技術】従来より、１ビットディジタル信号処理
を行うことによって、精度の向上を図りつつ信号の伝達
を簡便化し得るようにした制御システムの提案がなされ
ている。例えば、特開平７−２４５８１０号公報に記載
された制御システムでは、実施例として磁気浮上装置の
レギュレーターを提示したものであるが、図１８に示さ
れているように、フィードバック制御装置の閉ループ内
の帰還量として、ΔΣ変調の出力信号である１ビットデ
ィジタル信号（１ＢＳ）を用いており、その１ビットデ
ィジタル信号のままで演算を実行させることによって高
分解能なレギュレーターを実現している。

【０００３】

【発明が解決しようとする課題】しかしながら、このよ
うな従来の提案装置では、外部からの入力を全く考慮し
ておらず、外部入力に対する追随性を備えていない。ま
た、制御対象としては、１ビットディジタル信号を制御
入力としたアクチュエータのみを限定したものとなって
おり、マルチビットディジタル信号（ＭＢＳ。２ビット
以上のデジタル信号、形態はパラレルやシリアル）の入
力や、アナログ信号（ＡＮＳ）入力に関する制御対象は
考慮されていない。その結果、装置としての実用化は困
難なものとなっている。以下、これらの問題点について
具体的に説明しておく。

【０００４】まず、制御対象をある補償手段によって操
作量を変化させて制御するフィードバック制御系がある
が、そのフィードバック制御系の一例が図１９に表され
ている。図１９に示された装置は、上位装置１、偏差演
算手段２、補償手段３、制御対象４、検出手段５のブロ
ックと、目標値、偏差、操作量、検出量、制御量の状態
量から構成されたものであって、上位装置１からの目標
値が偏差演算手段２に入力されることにより、上記偏差
演算手段２からの偏差が補償手段３に入力される。その
補償手段３から発せられた操作量は、制御対象４に入力
され、当該制御対象４からの制御量が、検出手段５の入
力となされ、その検出手段５から上記偏差演算手段２に
対して検出量が出力される。それにより、上記偏差演算
手段２において目標値と検出量との偏差が演算される。

【０００５】このようなフィードバック制御ループの目
標値、偏差、操作量、検出量をマルチビットディジタル
信号にして演算するようにしたものが、図２０に示され
ているようなマルチビットディジタル信号制御である
が、通常は、このものをディジタル信号制御と呼んでい
る。このマルチビットディジタル信号フィードバックル
ープの理論を用いた装置例として、特開平７−１５９７
２号公報に記載されたモータの相電流制御装置がある。
この装置では、図２１に示されているように、制御対象
はモータ１１とインバータ１２とゲート信号作成手段１
３であり、モータ１１のＶ相とＵ相に取り付けられた電
流検出用の抵抗によって得られたモータ電流値のアナロ
グ信号が、一対のΔΣ変調器１４，１４により１ビット
ディジタル信号に変換され、さらにこの１ビットディジ
タル信号が、フォトカプラ１５，１５により絶縁されな
がらデジタルフィルタＤａ，Ｄａを通してマルチビット
ディジタル信号に変換される。このときのデジタルフィ
ルタＤａ，Ｄａから出力されるマルチビットディジタル
信号が検出量となるが、そのマルチビットディジタル信
号としての検出量と、上位装置１６から与えられるマル
チビットディジタル信号Ｉｕ*及びＩｖ*（目標値）との
偏差が、偏差演算手段１７，１７から出力され、そのマ
ルチビットディジタル信号の偏差に基づいて補償手段１
８，１８により演算された信号は、ゲート信号作成手段
１３の入力の操作量となる。

【０００６】ここで一般に、マルチビットディジタル信
号を用いたフィードバック制御系では、検出手段がアナ
ログ量を変換するときに、必ず量子化誤差を生じ、その
量子化誤差を生じたままで、マルチビットディジタル信
号によるフィードバック制御系を構成すると、量子誤差
が残ったままの制御になってしまう。その結果、マルチ
ビットディジタル信号の最小分解能よりも偏差を小さく
することができず、偏差が残ってしまうこととなる。そ
のようなことから、従来、Ａ／Ｄ変換器のビット数を多
くすることで偏差を小さくすることが行われているが、
Ａ／Ｄ変換器のビット数を多くすることは、コスト的に
も技術的にも困難である。

【０００７】そこで、上述した特開平７−２４５８１０
号公報記載の装置では、量子化誤差の低減と構造の簡素
化をはかるために、ΔΣ変調１ビットディジタル信号で
マルチビットディジタル信号の部分を構成することによ
って、高分解能で簡単なシステムを実現している。しか
しながら、この提案装置では、１ビットディジタル信号
によるフィードバック制御系をレギュレーターのみに限
定しており、実施例においては磁気浮上装置のみと実装
置にはそぐわないものである。より具体的には、１ビッ
トディジタル信号演算器に対して、外部側から制御信号
を送ることができないため、制御対象の状態を変化させ
たい場合に有効な手段が採れないという問題がある。ま
た、制御対象からの情報は、センサによってアナログ信
号に変換させないと利用することができないので、ロー
タリーエンコーダーのように、パルス列のような離散信
号を出力するセンサを利用することができない。さら
に、１ビットディジタル信号駆動形アクチュエータを利
用していることから、マルチビットディジタル信号を制
御入力としたＰＷＭによるアクチュエータは利用するこ
とができないという問題もある。これは、すでにあるマ
ルチビットディジタル信号を用いる装置とのデータのや
り取りができないということである。このように従来装
置は、１ビットディジタル信号のみのレギュレーターに
限定していることから、外部装置からの指令を送ること
ができない問題、及びマルチビットディジタル信号との
やり取りができないという問題を有する。

【０００８】そこで本発明は、簡易な構成で、１ビット
ディジタル信号処理を行う制御システムの実現性を高め
ることができるようにしたフィードバック制御システム
を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載の発明では、制御対象における制御量を
変換して検出量を出力する検出手段からの出力信号に基
づいて演算を行い、その演算データに基づいて上記制御
対象のフィードバック制御を実行するように構成したフ
ィードバック制御システムにおいて、外部装置と、その
外部装置からの入力と、前記検出手段により得られる検
出量との偏差を算出する偏差演算手段と、上記偏差演算
手段からの出力に基づいて１ビットディジタル演算を行
う補償手段とを備え、上記外部装置からの入力に前記制
御対象における制御量を追従させるようにしている。

【００１０】また、請求項２記載の発明では、上記請求
項１記載の外部装置は、目標値を１ビットディジタル信
号として作成する上位装置を構成し、下位装置に対し
て、目標値を１ビットディジタル信号で出力する機能を
有している。

【００１１】また、請求項３記載の発明では、上記請求
項１記載の外部装置は、目標値をアナログ信号として作
成する上位装置を構成し、下位装置に対して、目標値を
アナログ信号で出力する機能を有している。

【００１２】また、請求項４記載の発明では、上記請求
項１記載の制御対象が、マルチビットディジタル出力発
生手段からなるとともに、前記外部装置は、上記制御対
象における物理量を検出する検出手段を構成している。

【００１３】また、請求項５記載の発明では、上記請求
項１記載の外部装置は、目標値をマルチビットディジタ
ル信号として作成する上位装置を構成し、目標値をマル
チビットディジタル信号で出力する機能を有していると
ともに、上記目標値としてのマルチビットディジタル信
号を、１ビットディジタル信号に変換して下位装置に出
力するマルチビット／１ビット変換手段を備えている。

【００１４】また、請求項６記載の発明では、上記請求
項１記載の検出手段又は制御対象が、補償手段とは別の
構造体から構成され、上記検出手段と制御対象との間、
又は補償手段と制御対象との間が、１ビットディジタル
信号を使用する伝送路により接続されている。

【００１５】このような各発明によれば、１ビットディ
ジタル信号処理を行うことによる利点である高精度化や
構成の簡易化等を維持しつつ、すでにあるマルチビット
ディジタル信号やアナログ信号等を用いる外部装置との
データのやり取りが可能となる。

【００１６】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１にかかるフィードバッ
ク制御装置の制御系のクローズドループ中には、前述し
た特開平７−２４５８１０公報記載の装置に対して、そ
の制御系の外部装置としての上位装置２２が新たに付加
されており、さらに、上記上位装置２２からの１ビット
ディジタル信号が目標値として入力される偏差演算手段
２３が新たに設けられている。上記偏差演算手段２３に
は、制御対象２４における制御量を検出する検出手段
（センサ）２５からの１ビットディジタル信号からなる
検出量が入力され、この偏差演算手段２３において得ら
れた上記目標値との偏差が、１ビットディジタル信号と
して上記補償手段２１に出力されるように構成されてい
る。なお、外部装置たる上位装置２２は、別構造体に搭
載される必要はなく、同一集積回路上の別ブロックでも
よい。

【００１７】このように、前述した特開平７−２４５８
１０公報記載の装置に対して新たに付加したブロックに
より、従来装置では内部レギュレーターしか構成できな
かったフィードバック制御系に任意の目標値を外部から
入力し、その目標値に追従させるように機能させること
が可能となる。このようなフィードバック制御装置をＡ
Ｃサーボモータの制御装置に利用した図２にかかる実施
例について具体的に説明する。

【００１８】すなわち、図２にかかる実施例は、上述し
た図１における１ビットディジタル信号によるフィード
バック制御装置を、３相モータの相電流を制御する制御
装置に対して適用したものであるが、まず、この図２に
おけるブロックと、上述した図１のブロックとの対照関
係を説明しておく。図１の上位装置２２には、図２の上
位装置３２が相当しており、図１の目標値は図２ではＩ
ｖ*，Ｉｕ*となっている。これらの各信号Ｉｖ*，Ｉｕ*
は、１ビットディジタル信号（１ＢＳ）である。また、
図１の偏差演算手段２３には、図２の偏差演算手段３３
が相当し、図１の補償手段２１には図２の補償手段（１
ビットディジタル信号演算手段）３１が対応している。
さらに、図１の操作量にあたるのが、図２のＶｕ*，Ｖ
ｖ*，Ｖｗ*である。これらの各信号Ｖｕ*，Ｖｖ*，Ｖｗ
*も、１ビットディジタル信号（１ＢＳ）である。さら
にまた、図１の制御対象２４にあたるのが、図２のゲー
ト信号作成手段３４ａ、インバータ３４ｂ、コンバータ
３４ｃ、ＡＣ電源３４ｄ、及びモータ３４ｅを含むブロ
ックである。

【００１９】一方、図１の検出手段（センサ）２５によ
る検出量は、図２の制御対象のモータに流れる電流値に
相当し、検出手段３５によって求められる。すなわち、
上記モータ３４ｅに接続された各電線に取り付けられた
電流検出抵抗によってコイル電流値ｉu，ｉvが電圧に変
換され、それらの各電圧値が、図１の検出手段２５に相
当する図２中のΔΣ変調器３５ａ，３５ａによって１ビ
ットディジタル信号にそれぞれ変換される。その変換し
て得られた１ビットディジタル信号は、ホトカプラ３５
ｂ，３５ｂによって電気的に絶縁された状態で上述した
偏差演算手段３３に与えられる。

【００２０】次に、補償手段（１ビットディジタル信号
演算手段）３１の機能構成を、Ｕ相に関して説明する。
なお、Ｖ相はＵ相と同様であるので、説明は省略する。
Ｕ相に関する補償手段（１ビットディジタル信号演算手
段）３１は、例えば図３に示されているような比例積分
補償回路により構成される。この比例積分補償回路で
は、図３に示されているように、まず１ビットディジタ
ル信号である目標値Ｉｕ*及び検出量Ｉｕのうちの上記
検出量Ｉｕが、１ビットディジタル信号反転器３１ａに
よって入力信号の符号が反転させられる。この場合、１
ビットディジタル信号の値を１と−１の組としてデジタ
ル回路で１と０に割り当てると、１ビットディジタル信
号の値１は１となり、また−１は０となる。従って、符
合を反転させるということは、１ビットディジタル信号
の１を−１に、−１を１に変換させることとなる。この
ようなことから、上述した１ビットディジタル信号反転
器３１ａとしては、例えばインバータ回路が用いられ
る。

【００２１】上記１ビットディジタル信号反転器３１ａ
で反転されて得られた１ビットディジタル信号と、上述
した目標値Ｉｕ*の１ビットディジタル信号とは、１ビ
ットディジタル信号加算器３１ｂにおいて加算される。
この１ビットディジタル信号加算器３１ｂについては、
例えば前述した特開平７−２４５８１０公報記載の１ビ
ットディジタル信号演算器を採用することができる。こ
のような加算によって得られた１ビットディジタル信号
からなる偏差信号は、１ビットディジタル信号増幅器３
１ｃ、及び１ビットディジタル信号積分器３１ｄにそれ
ぞれ入力される。このときの上記１ビットディジタル信
号増幅器３１ｃとしては、例えば、特開平７−２４５８
１０号公報中の（００３３）段落に記載された増幅器を
用いることができる。

【００２２】１ビットディジタル信号積分器３１ｄの詳
細構成については後述するが、その１ビットディジタル
信号積分器３１ｄからの出力信号は、１ビットディジタ
ル信号増幅器３１ｅに入力される。この１ビットディジ
タル信号増幅器３１ｅは、特開平７−２４５８１０公報
記載の増幅器に従うものである。このような２つの１ビ
ットディジタル信号増幅器３１ｃ，３１ｅからの両出力
信号は、１ビットディジタル信号加算器３１ｆに入力さ
れ、そこで加算されることにより得られた出力信号が操
作量Ｖｕ*となる。

【００２３】上述した１ビットディジタル信号積分器３
１ｄの構成例が図４に示されている。この１ビットディ
ジタル信号積分器３１ｄは、前段側に配置された積分器
３１ｄ１の部分と、後段側に配置された増幅器３１ｄ２
の部分を含むものであって、前段側の積分器３１ｄ１で
は、入力１ビットディジタル信号の積分が行われる。こ
のときの入力信号を、１と−１の２値信号としたとき、
積分された値は２値だけでは表現できない値をとり、そ
のままでは１ビットディジタル信号を出力しないことと
なるので、１ビットディジタル信号に変換するために増
幅のブロック３１ｄ２が後段側に付設されている。当該
増幅器３１ｄ２における増幅のアルゴリズムは、上記積
分器３１ｄ１の値の正負をコンパレータで判定し、正の
ときは１を出力し、負のときは−１を出力するようにし
たものであって、出力信号と異符号の値にＫ（正数）を
掛けたものを、フィードバックして次の積分値の入力に
足し合わせる。このような手段によって、１ビットディ
ジタル信号の積分がなされ、出力信号は積分値の１／Ｋ
倍の値をとる。なお、単なる積分のときは、通常Ｋ＝１
が使用される。

【００２４】なお、Ｗ相の操作量Ｖｗ*は、Ｗ相電圧指
令作成手段にて、以下の演算にて出力される。Ｖｗ*＝−（Ｖｕ*＋Ｖｖ*）マイナス演算は１ビットディジタル反転器、プラス演算
は１ビット加算器が用いられる。

【００２５】一方、前述の図２に示されたゲート信号作
成手段３４ａは、例えば図５に表されているように、１
ビットディジタル信号を受ける１ビットディジタル／マ
ルチビットディジタル信号変換手段３４ａ１，３４ａ
２，３４ａ３、マルチビットディジタル三角波発生手段
３４ａ４、マルチビットディジタルコンパレータ３４ａ
５，３４ａ６，３４ａ７、デッドバンド作成手段３４ａ
８，３４ａ９，３４ａ１０から構成されたものであっ
て、上記１ビットディジタル信号Ｖｕ*、Ｖｖ*、Ｖｗ*
の３つの信号から、ＰＷＭ信号ＵＨ、ＵＬ、ＶＨ、Ｖ
Ｌ、ＷＨ、ＷＬの３組の６つの信号が生成される構成に
なされている。３組それぞれ同じ操作で演算が行われる
ので、そのうちの１つであるＶｕ*信号に関してのみ次
に説明する。

【００２６】まず、１ビットディジタル信号であるＶｕ
*が、１ビットディジタル／マルチビットディジタル信
号変換手段３４ａ１のブロックに入力されることによっ
て、マルチビットディジタル信号の出力が得られるが、
その得られたマルチビットディジタル信号の出力と、前
記マルチビットディジタル三角波発生手段３４ａ４から
の三角波とが、マルチビットディジタルコンパレータ３
４ａ５に入力されることによってＰＷＭ信号が生成され
る。このＰＷＭ信号は、デッドバンド作成手段３４ａ８
によって、同時オンを回避したデッドバンド付きの相補
型ＰＷＭ信号ＵＨ，ＵＬの信号になされる。このような
デッドバンド作成手法においては、上記相補型ＰＷＭ信
号ＵＨと、当該信号ＵＬとは同時に値が変化することは
ない。他の相補型ＰＷＭ信号ＶＨ、ＶＬ、ＷＨ、ＷＬの
それぞれも同じ手段により生成される。

【００２７】以上のような実施形態にかかるフィードバ
ック制御装置では、ΔΣ変調の高精度、無駄時間が僅少
という特性をいかすことができ、従来のＡＣサーボモー
タの制御をより高分解能、かつ、速い応答性を可能とす
るという新たな特性を加えることができる。さらに、従
来のマルチビットディジタル信号を用いた制御装置より
も簡易な装置とすることができる。

【００２８】すなわち、従来のマルチビットディジタル
信号を用いた制御系では、図２１に示された特開平７−
１５９７２号公報記載のもののように、一対のデジタル
フィルタＤａ，Ｄａを付加しており、ΔΣ１ビットディ
ジタル信号の複数のデータから１つのマルチビットディ
ジタル信号の検出量を得て、フィードバックループを構
成していた。このとき、図２１の特開平７−１５９７２
号公報に相当する装置では、上記一対のデジタルフィル
タＤａには、ｎ段のＦＩＲフィルタを用いている。しか
しながら、このような構成では、１つのマルチビット信
号を得るのに複数個の１ビットディジタル信号データが
必要となるので、無駄時間が大きくなるとともに、電流
制御回路内のループゲインを大きくすることができな
い。したがって、電流応答ひいてはモータ速度の応答が
遅くなってしまう欠点があった。また、１ビットディジ
タル信号を有限値のマルチビットディジタル信号に変換
するため、マルチビットディジタル信号の最小ステップ
の応じた量子化誤差が新たに加算されてしまうこととな
り、電流リプル、ひいては、トルクリプルを発生させる
問題も招来している。これは、ΔΣ変調した電流検出信
号を、シフトレジスタを使用して、デジタルフィルタ演
算周期毎にパラレルデータ（マルチビットデジタル信
号）に変換するので、ΔΣ変調のメリットである、Ａ／
Ｄ変換器の高精度化、及び小さな無駄時間を生すことが
できていないためである。このように、図２１に示され
た従来装置では、ΔΣ変調による高速な変換信号もマル
チビットディジタル信号に変換することによって、むだ
時間を生じさせ、低い応答性のシステムとなってしまっ
ている。このような各問題点は、本発明の構成によって
解消されるものである。

【００２９】一方、上述した図１の実施形態におけるよ
うな１ビットディジタル信号を用いたフィードバックル
ープを、実際の装置に適用するにあたって、検出手段と
目標値と偏差とを、アナログ信号として取り扱う方が都
合のよい場合があることから、次に説明する実施形態で
は、上位装置から目標値がアナログ信号で与えられ、検
出手段がアナログ信号で検出量を出力するシステムに適
用している。

【００３０】この実施形態は、図１に示されたシステム
における１ビットディジタル信号偏差演算手段２３を、
アナログ偏差演算手段に変更し、その後段側に、アナロ
グ偏差を入力とするアナログ／１ビットディジタル信号
変換手段を付設することによって、１ビットディジタル
信号フィードバックループを構成するものであるが、こ
のような実施形態によれば、１ビットディジタル補償手
段よりも上位の演算がアナログ演算であるために演算に
よる精度の劣化がなく、しかもアナログ信号以外は１ビ
ットディジタル信号であるために信号の劣化がない。従
って、図１にかかるシステムの特徴を損なうことなく、
１ビットディジタル信号フィードバック制御システムを
実現することができる。

【００３１】より具体的に説明すると、図６に示されて
いるように、上位装置４２は、本制御システムに目標値
をアナログ信号で入力する構成になされているととも
に、検出手段４５も、検出量をアナログ信号で出力する
装置からなる。また、アナログ信号偏差演算手段４３
は、上記アナログ信号で与えられる目標値と検出量の双
方の入力に対する偏差を演算し、それをアナログ信号で
出力する装置であって、そのアナログ信号偏差演算手段
４３からの出力であるアナログ信号偏差は、アナログ／
１ビットディジタル信号変換手段４６によって、アナロ
グ信号から１ビットディジタル信号に変換される。上記
アナログ／１ビットディジタル信号変換手段４６からの
出力される１ビットディジタル信号は、補償手段４１に
おける演算によって操作量になされる。上記補償手段４
１としては、１ビットディジタル信号演算手段が用いら
れており、当該１ビットディジタル信号演算手段により
得られた操作量は、制御対象４４に入力される。

【００３２】このように図６に示された実施形態は、上
述した図１のシステムにおける１ビットディジタル信号
のうちの目標値と偏差と検出量とに相当する信号がアナ
ログ信号になされることによってフィードバックループ
が構成されるものであるが、１ビットディジタル信号を
アナログ信号に変更しても、アナログ信号は量子化誤差
を含まないので１ビットディジタル信号のフィードバッ
クループが持つ特性を失うことはない。

【００３３】また、目標値及び検出量がアナログ信号で
与えられる場合には、本来ならば２個の１ビットディジ
タルＡ／Ｄ変換器を用いなければならないところを、本
実施形態のように構成することによって、１個の１ビッ
トディジタルＡ／Ｄ変換器で済むこととなる。そして、
無駄時間のないアナログ目標値入力に対して、量子化誤
差が小さく無駄時間の少ない高精度高速応答の１ビット
ディジタル信号制御システムが追従するように構成され
ることとなる。

【００３４】次の図７に示された実施形態は、トラッキ
ング式ディジタル出力センサを適用したものであって、
マルチビットディジタル信号出力を１ビットディジタル
演算手段にて制御するシステムが、検出手段５５、アナ
ログ信号偏差演算手段５３、アナログ／１ビットディジ
タル信号変換手段５６、補償手段（１ビットディジタル
演算手段）５１、制御対象（マルチビットディジタル出
力発生手段）５４、マルチビットディジタル入力Ｄ／Ａ
コンバータ５７のブロックから構成されている。

【００３５】まず検出対象制御量（物理量）が、上記検
出手段５５に入力されると、その検出手段５５からアナ
ログ信号が出力される一方、マルチビットディジタル信
号Ｄ／Ａコンバータ５７によって、制御量がアナログ信
号に変換されて検出量になされる。そして、これら２つ
のアナログ信号が、アナログ信号偏差演算手段５３に入
力され、そのアナログ信号偏差演算手段５３からアナロ
グ偏差信号が出力される。この出力アナログ偏差信号
は、１ビットディジタル信号変換手段５６によって１ビ
ットディジタル信号に変換されて出力され、その１ビッ
トディジタル信号出力は、補償手段５１に入力されて、
そこから１ビットディジタル信号が制御対象５４に対し
て出力される。

【００３６】上記補償手段５１には、１ビットディジタ
ル信号演算手段を用いるが、上記制御対象５４からは、
１ビットディジタル信号に基づいたマルチビットディジ
タル信号が出力される。このマルチビットディジタル信
号の制御量は、フィードバックされてマルチビットディ
ジタル信号Ｄ／Ａコンバータ５７によりアナログ信号に
変換される。このような１ビットディジタル信号を用い
たフィードバックループによって、マルチビットディジ
タル信号を制御することができる。すなわち、本実施形
態では、制御量がマルチビットディジタル信号の場合で
あっても、クローズドループ中の信号が制御対象以外
は、量子化誤差及び無駄時間のないアナログ信号、若し
くは量子化誤差が小さく無駄時間の少ない１ビットディ
ジタル信号を使用しているので、制御対象以外での誤差
の混入がなく、しかもループゲインを大きくでき、高速
応答を可能とし、しかも高い外乱抑制性能のマルチビッ
トディジタル出力が得られる。

【００３７】ここで、検出対象物理量をＸ、制御量をＹ
とする。アナログ偏差演算手段の出力が単純なＸ−Ｙで
得られる場合は、本方式でなく、通常のマルチビットデ
ィジタル出力Ａ／Ｄコンバータを使用したほうが簡便で
ある。しかし、偏差演算出力が以下の式で得られるよう
な場合は、本方式により高速、高精度な変換システムを
実現できる。偏差＝ｓｉｎ（Ｘ−Ｙ）＝ｓｉｎＸ・ｃｏｓＹ−ｃｏｓＸ・ｓｉｎＹ（式１）偏差＝ｅｘｐ（Ｘ−Ｙ）−１（式２）特に、（式１）は検出対象が位置や角度であって、検出
手段５５が正弦波と余弦波を出力する場合にアナログ偏
差演算手段として容易に実現できる。

【００３８】制御対象５４の出力が位置や角度を表す場
合、制御対象をその入力である１ビットディジタル信号
を累積するアキュムレータにすれば、この入力の１ビッ
トディジタル信号は位置や角度の微分量である速度や角
速度になる。この信号を外部に出力して、高速、高分解
能１ビットディジタル速度／角速度センサとして使用で
きる。このように補償手段出力を積極的に利用してもよ
い。

【００３９】次に、マルチビットディジタル信号で１ビ
ットディジタル信号フィードバックループに目標値を与
えるシステムに関する実施形態を、図８に基づいて説明
する。図８に示されている装置は、上位装置６２から目
標値をマルチビットディジタル信号で与えるシステムで
あって、上記上位装置６２からは、目標値とオフセット
量とゲイン補正量が、マルチビットディジタル信号でフ
ィードバック制御システムに与えられ、その制御システ
ムからは、検出値をマルチビットディジタル信号で得る
ようにしている。本実施形態にかかるシステムは、上記
上位装置６２、マルチビット／１ビット変換手段６２
ａ、偏差演算手段６３、補償手段（１ビットディジタル
信号演算手段）６１、制御対象６４、検出手段６５、１
ビット／マルチビット変換手段６５ａ、検出量記憶手段
６５ｂ、オフセット記憶手段６６、マルチビット／１ビ
ットディジタル信号変換手段６６ａ、検出ゲイン補正量
記憶手段６７、及びマルチビット／１ビットディジタル
信号変換手段６７ａから構成されている。

【００４０】この図８における符号ＭＢＳは、マルチビ
ットディジタル信号を表し、１ＢＳは１ビットディジタ
ル信号を表しており、各バスによって、双方向のデータ
をやり取りするように構成されているが、矢印にて記述
されている信号線では、一方向のデータ送信だけを行う
構成になされている。

【００４１】本実施形態にかかるシステムは、前述した
図１のシステムに対して、マルチビット／１ビット変換
手段６２ａ、検出量記憶手段６５ｂ、１ビット／マルチ
ビット変換手段６５ａ、オフセット記憶手段６６、マル
チビット／１ビット変換手段６６ａ、検出ゲイン補正量
記憶手段６７、マルチビット／１ビット変換手段６７ａ
を新たに加えたシステムであって、上位装置６２から発
せられるマルチビット信号の目標値が、バスを通してマ
ルチビット／１ビット変換手段６２ａに入力されると、
そのマルチビット／１ビット変換手段６２ａにおいてマ
ルチビットが１ビット信号に変換され、その１ビット信
号からなる目標値が、偏差演算手段６３に入力される。

【００４２】一方、検出手段６５から発せられる検出量
は、１ビット／マルチビット変換手段６５ａによってマ
ルチビットに変換された後、検出量記憶手段６５ｂから
バスを介して上位装置６２との間で値がやり取りされ
る。上位装置６２からは、バスを介してオフセット記憶
手段６６にマルチビットの信号が送出される。そのオフ
セット記憶手段６６は、マルチビットディジタル信号を
出力する機能を有するものであって、当該オフセット記
憶手段６６から、マルチビット／１ビット変換手段６６
ａに入力されたマルチビットディジタル信号は１ビット
ディジタル信号に変換され、オフセット補正量として上
記検出手段６５に送られる。

【００４３】さらに、前記上位装置６２からは、バスを
介して検出ゲイン補正量記憶手段６７にマルチビットデ
ィジタル信号の入力が付与され、その検出ゲイン補正量
記憶手段６７からのマルチビットディジタル信号が、マ
ルチビット／１ビット変換手段６７ａに入力される。マ
ルチビット／１ビット変換手段６７ａからの１ビットデ
ィジタル信号は、ゲイン補正量として検出手段６５に入
力される。

【００４４】このようなシステムよって、一般的なマル
チビットディジタル信号装置からの出力信号に基づい
て、検出手段６５のオフセット誤差ゲイン誤差を補正し
ながら１ビットディジタル信号フィードバックループを
制御することが可能となる。すなわち、このようなシス
テムによって、既存のマルチビットディジタル計算機等
との間の接続が容易に行うことができ、低コストにシス
テムを構築することが可能となる。

【００４５】上記図８にかかる実施形態中の検出手段６
５は、例えば図９に示されているように、物理量／電気
信号変換手段６５１、ΔΣ変調器６５２、１ビットディ
ジタル信号加算器６５３、１ビットディジタル信号乗算
器６５４を備えたものであって、上記物理量／電気信号
変換手段６５１によってアナログ電気信号に変換された
制御量は、アナログ電気信号としてΔΣ変調器６５２に
入力され、そこで１ビットディジタル信号に変換され
る。そして、この１ビットディジタル信号と、オフセッ
ト補正のために用意された１ビットディジタル信号と
が、１ビットディジタル信号加算器６５３で加算される
ことによってオフセットの調節が行われる。その１ビッ
トディジタル信号加算器６５３からの出力は、１ビット
ディジタル信号乗算器６５４によりゲインが掛けられて
補正されることによって最終の検出量が出力される。上
記ゲイン補正量は、１ビットディジタル信号であり、１
ビットディジタル信号乗算器６５４によって１ビットデ
ィジタル信号同士が掛け合わせられる。この１ビットデ
ィジタル信号乗算器６５４における計算手順を次に説明
する。

【００４６】上記１ビットディジタル信号乗算器６５４
は、上述したように１ビットディジタル信号同士を掛け
算する演算器であって、２つの１ビットディジタル信号
入力に基づいて演算された結果は、１ビットディジタル
信号にて出力される。この１ビットディジタル信号乗算
器６５４のアルゴリズムは、例えば図１０のようにな
る。すなわち、掛け合わせる２つの１ビットディジタル
信号を、それぞれ入力Ａ及びＢとし、ｋ番目のサンプリ
ング点におけるＡ及びＢの値をそれぞれＡ_ｋ、Ｂ _ｋとす
る。このとき、単純にＡ_ｋ、Ｂ_ｋを掛け合わせると１と
−１の２値の１ビットディジタル信号出力が得られる。
しかし、その結果を順次出力した場合には、入力信号が
周期性を持つときに正確な乗算ができないため、本図の
ようにＡ_ｋ×Ｂ_ｋだけの乗算ではなく、Ａ_ｋ×Ｂ
_{ｋ＋（ｎ−１）／２}，・・・，Ａ_ｋ×Ｂ_ｋ _＋１，Ａ_ｋ×
Ｂ_ｋ，Ａ_ｋ×Ｂ_ｋ−１，・・・，Ａ_ｋ×Ｂ
_{ｋ（ｎ−１）／２}とｎ回の乗算を行い、それらの値をす
べて足し合わせてｎで割り、その結果の平均をとること
とする。

【００４７】図１０のブロック図では、前段側にｎ組の
掛け算の和を計算する部分６５４ａを備えているととも
に、後段側に１／ｎ倍の出力に変換する部分６５４ｂを
有している。１／ｎ倍に変換する部分６５４ｂは、前述
した図４に示されているような１ビットディジタル信号
積分演算器を構成する積分演算器の後段の部分３１ｄ２
と同じであるので、ここでは簡単に説明する。１ビット
ディジタル信号が１と−１としたときに、掛け算した値
は１または−１となる。これを、Ａ_ｋ×Ｂ_ｋ＋
_{（ｎ−１）／２}，・・・，Ａ_ｋ×Ｂ_ｋ＋１，Ａ_ｋ×
Ｂ_ｋ，Ａ_ｋ×Ｂ_ｋ−１，・・・，Ａ_ｋ×Ｂ
_{ｋ（ｎ−１）／２}とｎ回の乗算ときの和は、１ビットデ
ィジタル信号では表せないマルチビットディジタル信号
の値となる。そこで、この値を１ビットディジタル信号
に変換するために１／ｎ倍に変換するブロックを後段側
につけ、一方、後段側では、１ビットディジタル信号乗
算演算の和の正負をまず判定する。判定結果が正のとき
は１を出力し、負のときは−１を出力する。そして、出
力信号を乗算演算の和から差し引いた値を次の乗算演算
の和の信号に足しこみ、同じ正負の判定をして１ビット
ディジタル信号を出力する。これを、１ビットディジタ
ル信号の入力の周期に合わせて行う。

【００４８】さらに、前述した図８の実施形態における
システムにおいては、ゲイン補正量が１ビットディジタ
ル信号で与えられているが、ゲイン補正量の分解能が高
くなくてもよい場合には、ゲインをマルチビットにて与
えて、マルチビット／１ビットディジタル信号変換手段
６７ａを取り除き、その代わりにマルチビット信号を簡
単な既約分数の分子、分母に変換する手段を付加するこ
ととすれば、前述した特開平７‐２４５８１０公報記載
の増幅器を用いて、同様な動作を実現することができ
る。

【００４９】より具体的には、特開平７−２４５８１０
号公報の（００３３）段落に、１ビットディジタル信号
増幅器についての記述があるが、その１ビットディジタ
ル信号増幅器は、１ビットディジタル信号の入力をＰ／
Ｑ倍（Ｐ／Ｑは既約分数）して出力することができる。
そこで、上記ＰとＱとをマルチビットディジタル信号に
て変化させると、入力１ビットディジタル信号とマルチ
ビットディジタル信号の２入力の掛け算を行うことがで
きる。従って、図８及び図９に示されているシステムを
図１１及び図１２のように変更すれば良い。すなわち、
ゲイン補正量を出力するマルチビットディジタル信号／
１ビットディジタル信号変換手段６７ａを取り除いて
（図１１（ａ）参照）、マルチビット信号を簡単な既約
分数の分子、分母に変換する手段６７ａ’を付加すると
ともに（図１１（ｂ）参照）、図９において説明した検
出手段を構成する１ビットディジタル信号乗算器６５４
（図１２（ａ）参照）を、特開平７‐２４５８１０号公
報の（００３３）段落の増幅器（図１２（ｂ）参照）に
交換することとなる。

【００５０】次に、図１に示されたシステムにおいて
は、１ビットディジタル信号が２値信号となっている
が、２値以上の１ビットディジタル信号を除外するもの
ではない。例えば、２値の値を１と−１としたとき、当
該２値信号に、０のような中間値を加えた３値の信号
群、１，０，−１からなる信号によって、図１のシステ
ムにおける１ビットディジタル信号を置き換えたシステ
ムを構成することも可能である。

【００５１】すなわち、図１にかかるシステムのような
１ビットディジタル信号を用いることによって、通常の
制御動作は実現可能であるが、機械の位置決め制御等の
制御動作においては、ある値の示す位置を維持するよう
に制御を行うことが多い。そのような場合には、図１中
の上位装置２２から入力される値は一定値となることか
ら、制御動作が理想的に完了すると偏差が０となって、
１ビットディジタル信号は１と−１の信号で０を表現し
なければならないこととなる。このような場合におい
て、ΔΣ変調で２値の信号を用いて、当該２値の中間値
を表すこととすれば、２値の値が等確率で出力されるこ
ととなって、０を出力するときが一番多く値が変化して
しまう。このことを電気回路に変換して考えるみると、
制御動作が完了したときにスイッチングの回数が一番多
くなってしまうということであり、その結果として、ス
イッチング回数の増大によるエネルギー効率の低下を招
来することとなる。

【００５２】このような観点から、１ビットディジタル
信号の値に、１と−１以外に中央値に０を用いた３値の
１ビットディジタル信号を採用することによって、スイ
ッチング回数を減らすことができるようにしたシステム
に関する実施形態を次に考えてみる。まず、２値の１ビ
ットディジタル信号が１と−１の出力をするとき、一定
値を表現する出力信号の波形は、例えば図１３のように
なる。すなわち、本図中の（ａ）は０の一定値を表現し
たものであり、（ｂ）は１の一定値を表し、同様に
（ｃ），（ｄ），（ｅ）は、それぞれ−１，０．５，−
０．５の一定値を表現している。これに対して、３値の
１ビットディジタル信号を用いた場合は、例えば図１４
のようになる。本図中の（ａ）〜（ｅ）は、前述した図
１３に対応する一定値を表現したものである。これらの
各波形から、単位時間当たりのスイッチングの回数を縦
軸に採り、入力値を横軸に採ると、２値の１ビットディ
ジタル信号を用いた場合には例えば図１５のようにな
り、３値の１ビットディジタル信号を用いた場合には例
えば図１６のようになる。これらの線図から明らかなよ
うに、１ビットディジタル信号を用いて中央値（０値）
を多く出力する場合には、３値の１ビットディジタル信
号を用いる方が、２値の１ビットディジタル信号を用い
るよりもスイッチングの回数が少なくなる。なお、これ
と同様にして、５値，７値のような奇数値を採用する構
成も考えられる。

【００５３】次に、遠隔操作を行うための実施形態、す
なわち検出手段又は制御対象が、補償手段とは別の構造
として構成され、これら検出手段と偏差演算手段との
間、または補償手段と制御対象との間の伝達信号に、１
ビットディジタル信号が使用されるようにした実施形態
について説明する。このような遠隔操作を可能とした実
施形態によれば、デジタル信号による伝達にもかかわら
ず、信号線が少なくて済むとともに、量子化誤差及び無
駄時間が少なく、ノイズによるビット化けの影響も少な
い状態で信号を授受することができる。

【００５４】例えば、図１７に示された実施例にかかる
システムは、モータ電流制御装置７０をマイナーループ
として有するモータ速度制御装置に関するものであっ
て、本システムでは、１ビットディジタル信号と１ビッ
トディジタル信号の論理反転信号を伝達するＲＳ４２２
方式を使用している。すなわち、本システムにかかる装
置は、主として、上位装置７２、偏差演算手段７３、補
償手段７１、ＲＳ４２２ドライバ７０ａ、伝送路７０
ｂ、マイナーループ内にＲＳ４２２レシーバー７０ｃを
含む電流制御装置７０、トルク定数７０ｄすなわち電気
機械エネルギー変換器たるモータ、モータのイナーシャ
７０ｅ、検出手段７５、ＲＳ４２２ドライバ７０ｆ、伝
送路７０ｇ、ＲＳ４２２レシーバー７０ｈ、などのブロ
ックからなる。また、上記電流制御装置７０は、上述し
たＲＳ４２２レシーバー７０ｃの他に、偏差演算手段７
３ａ、補償手段７１ａ、制御対象としてのインバータお
よびモータ電機子７４、及びその検出手段７４ａなどか
ら構成されている。これらの各ブロックの接続関係を次
に説明する。

【００５５】まず、速度制御装置全体としてみたときの
制御対象は電流制御されたモータであって、そのモータ
の速度制御を行うべく、まず、上記検出手段７５によっ
てモータの回転速度が検出される。この検出手段７５と
偏差演算手段７３とは離間して配置されているため、両
者間には伝送路７０ｇが接続されており、当該伝送路７
０ｇを通して１ビットディジタル信号が伝達される。上
記伝送路７０ｇの始端側には、ＲＳ４２２ドライバ７０
ｆが設けられているとともに、終端側にはＲＳ４２２レ
シーバー７０ｈが設けられており、このような伝送路７
０ｇを通して、１ビットディジタル信号からなるモータ
速度の検出値が伝送される構成になされている。

【００５６】一方、上記上位装置７２からは、偏差演算
手段７３に速度目標値が入力される。このときの速度目
標値は、マルチビットディジタル信号または１ビットデ
ィジタル信号のいずれでもよいが、その速度目標値と、
上記ＲＳ４２２レシーバー７０ｈを通して受け取られた
１ビットディジタル信号であるモータの速度の検出値と
の偏差分が、偏差演算手段７３によって１ビットディジ
タル信号として出力される。この偏差１ビットディジタ
ル信号は、補償手段７１によって１ビットディジタル信
号の制御信号になされ、その制御信号が、ＲＳ４２２ド
ライバ７０ａによって、マイナーループである電流制御
装置７０側に送信される。このときの送信は、伝送路７
０ｂ中を１ビットディジタル信号が送信されることによ
って行われる。

【００５７】電流制御装置７０側のＲＳ４２２レシーバ
ー７０ｃによって上記制御信号が受け取られると、その
制御信号は、１ビットディジタル信号で偏差演算手段７
３ａのブロックに入力される。この偏差演算手段７３ａ
から出力される１ビットディジタル信号は、補償手段７
１ａに入力され、当該補償手段７１ａから出力された１
ビットディジタル信号が、制御対象のブロックであるイ
ンバータ７４に入力されてモータ電機子に電圧が印加さ
れる。このときのモータ電流は、検出手段７４ａによっ
て検出されて、１ビットディジタル信号に変換され、電
流制御装置７０の偏差演算手段７３ａに入力される。モ
ータ電流は、トルク定数が掛けられることによってモー
タトルクに変換され、そのモータトルクが、イナーシャ
によってモータ速度に変換される。

【００５８】本実施例では、ＲＳ４２２による差動信号
を用いて１ビットディジタル信号を伝送したが、各構造
が隣接しており伝送路がプリント基板パターンとコネク
タのみの場合は、反転信号なしＣＭＯＳレベルの１信号
として伝送してもよい。

【００５９】以上、本発明者によってなされた発明の実
施形態及び実施例を具体的に説明したが、本発明は上記
実施形態に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変形可能であるというのはいうまでもな
い。

【００６０】

【発明の効果】このような各発明によれば、１ビットデ
ィジタル信号処理を行うことによる利点である高精度化
や構成の簡易化等を維持しつつ、すでにあるマルチビッ
トディジタル信号やアナログ信号等を用いる外部装置と
のデータのやり取りが可能となり、１ビットディジタル
信号処理を行うフィードバック制御システムの実用化を
容易に実行することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態におけるフィードバック制
御装置を表したブロック図である。

【図２】図１に示されたフィードバック制御装置をＡＣ
サーボモータの制御装置に利用した実施例のブロック図
である。

【図３】図１における補償手段（１ビットディジタル信
号演算手段）の構成例を表したブロック図である。

【図４】図３における１ビットディジタル信号積分器の
構成例を表したブロック図である。

【図５】図２に示されたゲート信号作成手段の構成例を
表したブロック図である。

【図６】図１にかかるフィードバック制御装置を、アナ
ログ信号で検出量を出力するシステムに適用した実施形
態を表したブロック図である。

【図７】トラッキング式ディジタル出力センサに適用し
た実施形態を表したブロック図である。

【図８】マルチビットディジタル信号で１ビットディジ
タル信号フィードバックループに目標値を与えるシステ
ムに関する実施形態を表したブロック図である。

【図９】図８における検出手段の構成例を表したを表し
たブロック図である。

【図１０】図９における１ビットディジタル信号乗算器
の構成例を表したブロック図である。

【図１１】図８に示されているシステムの変更例を表し
たブロック図である。

【図１２】図９に示されているシステムの変更例を表し
たブロック図である。

【図１３】図１に示されたシステムにおいて用いられて
いる２値の１ビットディジタル信号の例を表した線図で
ある。

【図１４】３値の１ビットディジタル信号の例を表した
線図である。

【図１５】２値の１ビットディジタル信号によるスイッ
チング回数を表した線図である。

【図１６】３値の１ビットディジタル信号によるスイッ
チング回数を表した線図である。

【図１７】遠隔操作を行うための制御システムの実施形
態を表したブロック図である。

【図１８】１ビットディジタル信号処理を行う従来装置
の一例を表したブロック図である。

【図１９】制御対象をある補償手段によって操作量を変
化させて制御するフィードバック制御系の一例を表した
ブロック図である。

【図２０】フィードバック制御ループの目標値、偏差、
操作量、検出量をマルチビットディジタル信号にして演
算するようにした装置の一例を表したブロック図であ
る。

【図２１】マルチビットディジタル信号フィードバック
ループを用いたモータの相電流制御装置の一例を表した
ブロック図である。

【符号の説明】

２１補償手段２２外部装置としての上位装置２３偏差演算手段２４制御対象２５検出手段（センサ）３２上位装置３３偏差演算手段３４ａゲート信号作成手段３５検出手段３５ａ ΔΣ変調器３５ｂホトカプラ４１補償手段４２上位装置４３アナログ信号偏差演算手段４５検出手段４４制御対象５１補償手段（１ビットディジタル演算手段）５３アナログ信号偏差演算手段５４制御対象（マルチビットディジタル出力発生手
段）５５検出手段５６アナログ／１ビットディジタル信号変換手段５７マルチビットディジタル入力Ｄ／Ａコンバータ６１補償手段（１ビットディジタル信号演算手段）６２上位装置６３偏差演算手段６４制御対象６５検出手段７０モータ電流制御装置７０ｂ伝送路７０ｇ伝送路７１補償手段７２上位装置７３偏差演算手段７５検出手段

─────────────────────────────────────────────────────

【手続補正書】

【提出日】平成１２年１月１１日（２０００．１．１
１）

【手続補正１】

【補正対象書類名】図面

【補正対象項目名】図１

【補正方法】変更

【補正内容】

【図１】

【手続補正２】

【補正対象書類名】図面

【補正対象項目名】図５

【補正方法】変更

【補正内容】

【図５】

【手続補正３】

【補正対象書類名】図面

【補正対象項目名】図８

【補正方法】変更

【補正内容】

【図８】

【手続補正４】

【補正対象書類名】図面

【補正対象項目名】図１１

【補正方法】変更

【補正内容】

【図１１】

【手続補正５】

【補正対象書類名】図面

【補正対象項目名】図１７

【補正方法】変更

【補正内容】

【図１７】

【手続補正６】

【補正対象書類名】図面

【補正対象項目名】図１８

【補正方法】変更

【補正内容】

【図１８】

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5H004 GB20 HA14 HB14 JB19 KA32 MA42 5J064 AA01 BA03 BB02 BC06 BD02

Claims

【特許請求の範囲】

【請求項１】制御対象における制御量を変換して検出
量を出力する検出手段からの出力信号に基づいて演算を
行い、その演算データに基づいて上記制御対象のフィー
ドバック制御を実行するように構成したフィードバック
制御システムにおいて、外部装置と、その外部装置からの入力と、前記検出手段により得られ
る検出量との偏差を算出する偏差演算手段と、上記偏差演算手段からの出力に基づいて１ビットディジ
タル演算を行う補償手段と、を備え、上記偏差が無くなるよう補償手段の演算を行うことを特
徴とするフィードバック制御システム。
【請求項２】請求項１記載の外部装置は、目標値を１
ビットディジタル信号として作成する上位装置を構成
し、下位装置に対して、目標値を１ビットディジタル信
号で出力する機能を有していることを特徴とするフィー
ドバック制御システム。
【請求項３】請求項１記載の外部装置は、目標値をア
ナログ信号として作成する上位装置を構成し、下位装置
に対して、目標値をアナログ信号で出力する機能を有し
ていることを特徴とするフィードバック制御システム。
【請求項４】請求項１記載の制御対象が、マルチビッ
トディジタル出力発生手段からなるとともに、前記外部装置は、上記制御対象における物理量を検出す
る検出手段を構成していることを特徴とするフィードバ
ック制御システム。
【請求項５】請求項１記載の外部装置は、目標値をマ
ルチビットディジタル信号として作成する上位装置を構
成し、目標値をマルチビットディジタル信号で出力する
機能を有しており、下位装置は、上記目標値としてのマルチビットディジタ
ル信号を、１ビットディジタル信号に変換するマルチビ
ット／１ビット変換手段を備えていることを特徴とする
フィードバック制御システム。
【請求項６】請求項１記載の検出手段又は制御対象
が、補償手段とは別の構造体から構成され、上記検出手段と偏差演算手段との間、又は補償手段と制
御対象との間が、１ビットディジタル信号を使用する伝
送路により接続されていることを特徴とするフィードバ
ック制御システム。