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WO2010013343A1 - 交流電気車の制御装置 - Google Patents

交流電気車の制御装置 Download PDF

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WO2010013343A1
WO2010013343A1 PCT/JP2008/063793 JP2008063793W WO2010013343A1 WO 2010013343 A1 WO2010013343 A1 WO 2010013343A1 JP 2008063793 W JP2008063793 W JP 2008063793W WO 2010013343 A1 WO2010013343 A1 WO 2010013343A1
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converter
electric vehicle
voltage
processing unit
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武郎 松本
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Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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    • H02M1/0012—Control circuits using digital or numerical techniques
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    • Y02T—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO TRANSPORTATION
    • Y02T10/00—Road transport of goods or passengers
    • Y02T10/60—Other road transportation technologies with climate change mitigation effect
    • Y02T10/72—Electric energy management in electromobility

Definitions

  • the present invention relates to a control device for an AC electric vehicle, and more particularly, to a control device for an AC electric vehicle in which a control calculation of a converter unit is processed by an FPGA (Field Programmable Gate Array).
  • FPGA Field Programmable Gate Array
  • a typical configuration of a converter control unit in a conventional AC electric vehicle control device is shown in, for example, FIG.
  • the conventional converter control unit including the converter control unit disclosed in Patent Document 1 many of the control operations based on the converter control are a collection of operations mainly including addition / subtraction / division / division of analog amounts, and are based on the calculation of floating point numbers. For the reason that the configuration is easy, arithmetic processing by software using a DSP (Digital Signal Processor) has become mainstream.
  • DSP Digital Signal Processor
  • the converter control unit in the conventional AC electric vehicle control device is mainly configured by arithmetic processing by software using a DSP.
  • An object of the present invention is to provide a control device for an AC electric vehicle capable of reducing the influence of waves.
  • an AC electric vehicle control apparatus includes an AC electric motor having a PWM converter that converts an AC voltage input from an AC overhead line through a transformer into a DC voltage.
  • the control device for an AC electric vehicle that is applied to a vehicle and includes a converter control unit that controls the operation of the PWM converter
  • the calculation process executed by the converter control unit is divided into a plurality of calculation processing blocks.
  • the plurality of divided arithmetic processing blocks are configured by FPGA, and some of the plurality of divided arithmetic processing blocks are configured to be capable of simultaneous parallel processing.
  • the arithmetic processing block executed by the converter control unit is divided into a plurality of arithmetic processing blocks, and the plurality of divided arithmetic processing blocks are configured by FPGA.
  • the divided arithmetic processing blocks are configured to be capable of simultaneous parallel processing, a reduction in processing speed is suppressed and desired control accuracy is ensured while returning. It is possible to obtain an effect that the influence of the line harmonic can be reduced.
  • FIG. 1 is a functional block diagram mainly showing the configuration of the converter control unit according to the embodiment of the present invention.
  • FIG. 2 is a diagram showing the flow of each process in converter control unit 20 shown in FIG.
  • FIG. 3 is a diagram showing specific processing contents of the signal input processing / A / D conversion processing block shown in FIG.
  • FIG. 4 is a diagram showing a configuration of a control device applied to an AC electric vehicle having a configuration different from that in FIG.
  • FIG. 5 is a diagram showing a configuration of a control device applied to an AC electric vehicle having a configuration different from those in FIGS. 1 and 4.
  • FIG. 1 is a functional block diagram mainly showing a configuration of a converter control unit according to an embodiment of the present invention, in which an upper stage shows a drive system for an AC electric vehicle, and a lower stage shows a control system for an AC electric car.
  • the converter control part 20 which comprises is shown.
  • FIG. 1 in a drive system of an AC electric vehicle, a panda graph 1 to which AC power from an AC overhead line 18 is input, a main transformer 2 to which AC power supplied from the panda graph 1 is input, and a main transformer 2.
  • An AC voltage is applied, and the PWM converter 3 that converts the applied AC voltage into a DC voltage, a filter capacitor (hereinafter referred to as “FC”) 5 that smoothes the DC voltage of the PWM converter 3, and is smoothed by the FC 5
  • FC filter capacitor
  • the load 4 includes an inverter that converts a DC voltage output from the PWM converter 3 into an AC voltage, an AC motor to which the AC voltage of the inverter is applied, a railway vehicle that is driven by the AC motor, and the like.
  • the converter control unit 20 constituting the control system of the AC electric vehicle includes first to sixth arithmetic processing units 21 to 26, a carrier generation unit 14, a PWM signal generation unit 15, and an AD converter 6 (6a to 6d). It is configured with.
  • the first arithmetic processing unit 21 includes a filter 7a, an adder / subtractor 11a, and a constant voltage control unit 13. Based on a predetermined DC voltage reference Vd * generated internally and an actual converter DC voltage Vd, A DC voltage correction amount Vda is calculated.
  • Vd for example, as shown in the figure, a detection value obtained by detecting the voltage across the FC 5 can be used.
  • the second arithmetic processing unit 22 includes an operational amplifier (“G1” in the figure represents a gain value, similarly illustrated below) 10a. Based on the converter output current IL, the feed-forward amount ( Hereinafter, Isf is calculated (hereinafter referred to as “secondary current feedforward amount”). As the converter output current IL, for example, as illustrated, a detection value obtained by detecting a current flowing in a DC bus connecting the PWM converter 3 and the load 4 can be used.
  • the third arithmetic processing unit 23 includes a filter 7b and a basic sine wave generation unit 8, and calculates a basic sine wave SWF based on the filter output of the overhead wire voltage Vs.
  • the third arithmetic processing unit 23 also outputs the overhead wire voltage Vs0 through the filter 7b together with the basic sine wave SWF.
  • the fourth arithmetic processing unit 24 includes adders / subtractors 11b and 11c, a multiplier 12, and an operational amplifier 10b, and includes a DC voltage correction amount Vda, a secondary current feedforward amount Isf, a basic sine wave SWF, and a converter input current. Based on Is, a first correction amount Vsp necessary for generating a converter voltage reference Vc described later is calculated.
  • the fifth arithmetic processing unit 25 includes a cosine wave generation unit 9, an operational amplifier 10c, and an adder / subtractor 11e, and is necessary for generating the converter voltage reference Vc based on the overhead line voltage filter output Vs0 and the converter input current Is. A second correction amount Vci is calculated.
  • the sixth arithmetic processing unit 26 includes an adder / subtractor 11d, and calculates the converter voltage reference Vc based on the first correction amount Vsp and the second correction amount Vci.
  • the carrier generation unit 14 calculates a carrier SA necessary for generating a PWM signal based on the basic sine wave SWF.
  • the PWM signal generator 15 generates and outputs a PWM signal for driving a switching element (not shown) included in the PWM converter 3 based on the converter voltage reference Vc and the carrier SA.
  • the second calculation processing unit 22 is also a processing unit capable of simultaneous calculation, and forms one of the key processing units in describing the operation of the present embodiment. For this reason, in the following explanation, explanation is given on the assumption that the second arithmetic processing unit 22 is included.
  • FIG. 2 is a diagram showing the flow of each process in the converter control unit 20 shown in FIG.
  • the arithmetic processing executed by the converter control unit 20 is performed in the first processing period 41 to 41 in the processing cycle T1 of the entire converter control unit.
  • each process by the sixth arithmetic processing block 34A and the seventh arithmetic processing (carrier wave generation processing) block 34B is executed.
  • the eighth arithmetic processing block 34A Processing by the processing (PWM signal generation processing) block 35 is executed, and processing by the signal output processing block 36 is executed in the sixth processing period 46.
  • the start timing of each process by the fifth arithmetic processing block 33B and the seventh arithmetic processing block 34B is shown to match the start timing of the processing by the fourth arithmetic processing block 33A.
  • the fifth arithmetic processing block 33B can be executed prior to the fourth arithmetic processing block 33A, and the completion timing of its own processing and the processing completion timing of the fourth arithmetic processing block 33A. It is also possible to set an arbitrary point in time in the third processing period 43 as the starting point of the process so as to substantially match.
  • the seventh arithmetic processing block 34B has the third processing period 43 and the fourth processing period 44 so that the completion timing of its own processing and the processing completion timing of the sixth arithmetic processing block 34A substantially coincide with each other. It is possible to set an arbitrary time point in each processing period by the start time of processing.
  • the signal input processing / A / D conversion processing block 31 includes A / D conversion processing performed by the A / D converters 6a to 6d, gain setting processing in the operational amplifiers 10a to 10c, and filters in the filters 7a and 7b. Includes constant input processing.
  • the first arithmetic processing block 32 ⁇ / b> A corresponds to processing executed by the first arithmetic processing unit 21.
  • the second arithmetic processing block 32B corresponds to the processing executed by the second arithmetic processing unit 22, and the third arithmetic processing block 32C is executed by the third arithmetic processing unit 23.
  • the fourth arithmetic processing block 33A corresponds to the processing executed by the fourth arithmetic processing unit 24, and the fifth arithmetic processing block 33B is executed by the fifth arithmetic processing unit 25.
  • the sixth arithmetic processing block 34 ⁇ / b> A corresponds to the processing executed by the sixth arithmetic processing unit 26.
  • the seventh arithmetic processing (carrier wave generation processing) block 34B corresponds to the processing executed by the carrier generation unit 14, and the eighth arithmetic processing (PWM signal generation processing) block 35 is the PWM signal generation unit 15. This corresponds to the process executed by.
  • the signal output processing block 36 corresponds to interface processing when outputting a PWM signal to the PWM converter 3.
  • the converter output voltage Vd input to the converter control unit 20 is converted into a digital signal by the A / D converter 6a (signal input processing / A / D conversion processing block 31).
  • the converted digital signal is input to the filter 7a in the first arithmetic processing unit 21, the difference between the DC voltage reference Vd * and the output of the filter 7a is calculated by the adder / subtractor 11a, and the constant voltage control unit 13 determines the direct current.
  • a voltage correction amount Vda is calculated (first arithmetic processing block 32A).
  • the converter output current IL input to the converter control unit 20 is converted into a digital signal by the A / D converter 6b (signal input processing / A / D conversion processing block 31). From the converted digital signal, the operational amplifier 10a in the second arithmetic processing unit 22 calculates the secondary current feedforward amount Isf multiplied by the gain G1 (second arithmetic processing block 32B).
  • the overhead line voltage Vs input to the converter control unit 20 is converted into a digital signal by the A / D converter 6d (signal input processing / A / D conversion processing block 31).
  • the converted digital signal is input to the filter 7b in the third arithmetic processing unit 23 to generate the overhead line voltage filter output Vs0, and the overhead line voltage filter output Vs0 is input to the basic sine wave generation unit 8, A sine wave SWF is calculated (third arithmetic processing block 32C).
  • the operations of the first arithmetic processing unit 21 to the third arithmetic processing unit 23 can be performed simultaneously and in parallel, they can be arithmetic processing using different circuits on the FPGA.
  • the converter input current Is input to the converter control unit 20 is converted into a digital signal by the A / D converter 6c (signal input processing / A / D conversion processing block 31).
  • the DC voltage correction amount Vda, the secondary current feedforward amount Isf, and the fundamental sine wave SWF which are the outputs of the first arithmetic processing unit 21 to the third arithmetic processing unit 23, are the fourth arithmetic processing unit 24. Is input.
  • the DC voltage correction amount Vda and the secondary current feedforward amount Isf are input to the adder / subtractor 11b in the fourth arithmetic processing unit 24, and the addition output Isp is multiplied by the basic sine wave SWF by the multiplier 12.
  • the converter input current reference Is * is calculated, the deviation ⁇ Is from the converter input current Is converted into a digital signal by the A / D converter 6c is calculated by the adder / subtractor 11c, and the gain G2 is calculated by the operational amplifier 10b.
  • the first correction amount Vsp multiplied by is calculated (the fourth arithmetic processing block 33A).
  • the converter input current Is converted into a digital signal by the A / D converter 6c is also input to the cosine wave generating unit 9 in the fifth arithmetic processing unit 25 (signal input processing / A / D conversion processing block 31). ).
  • a cosine wave CWF is generated by the cosine wave generation unit 9 based on the converter input current Is, and a correction amount VL multiplied by the gain G3 is calculated by the operational amplifier 10c.
  • the calculated correction amount VL and the overhead wire voltage filter output Vs0 input from the third arithmetic processing unit 23 are input to the adder / subtractor 11e, and the subtraction output is calculated as the second correction amount Vci (hereinafter referred to as the first correction amount Vci). 5 arithmetic processing block 33B).
  • the first correction amount Vsp and the second correction amount Vci which are outputs from the fourth arithmetic processing unit 24 and the fifth arithmetic processing unit 25, are input to the adder / subtractor 11d in the sixth arithmetic processing unit 26.
  • the subtracted output is calculated as the converter voltage reference Vc (sixth arithmetic processing block 34A).
  • the carrier generation unit 14 calculates the carrier SA necessary for generating the PWM signal based on the basic sine wave SWF input from the third calculation processing unit 23 (seventh calculation processing block 34B).
  • the arithmetic processing by the carrier generation unit 14 may be performed in parallel with the arithmetic processing by the fourth arithmetic processing unit 24 and the fifth arithmetic processing unit 25, or the sixth arithmetic processing unit 26. You may implement in parallel with the arithmetic processing by.
  • the PWM signal generation unit 15 generates a PWM control signal for driving the PWM converter 3 based on the converter voltage reference Vc calculated by the sixth arithmetic processing unit 26 and the SA calculated by the carrier generation unit 14. (Eighth arithmetic processing block 35). The generated PWM control signal is output toward the PWM converter 3 (signal output processing block 36).
  • each calculation process and the like are performed within the processing cycle T1 of the entire converter control unit, and the calculation process is performed in the FPGA so that each calculation process falls within the processing cycle T1. To do.
  • FIG. 3 is a diagram showing specific processing contents of the signal input processing / A / D conversion processing block shown in FIG.
  • the A / D conversion processing 51 of the converter DC voltage Vd the A / D conversion processing 52 of the converter output current IL, and the A / D of the overhead line voltage Vs are performed.
  • Conversion processing 53, A / D conversion processing 54 of converter input current Is, DC voltage reference Vd * signal input processing 55, gain constants G1, G2, and G3 input processing 56, filter constant input processing 57, and the like are performed. Is called.
  • the signal input processing / A / D conversion processing block 31 sets or changes the gain constants G1 to G3 and the filter constant used in the control calculation. Since it is configured to read from software, there is no problem that adjustment takes time. That is, in the converter control unit according to the present embodiment, the gain constant and the filter constant are changed by changing the software, so that special equipment and procedures such as changing the FPGA built-in constant are required. Therefore, the adjustment can be facilitated and the time can be shortened.
  • the reading of the gain constant and the filter constant is executed at the beginning of each processing cycle, but this is not restrictive.
  • the reading process may be performed at a predetermined timing immediately after the power is turned on, and the same effect as in the present embodiment can be obtained.
  • a plurality of arithmetic processes necessary for converter control can be completed in the process by the FPGA. It is possible to avoid processing delays and timing shifts. As a result, it is possible to reduce the return harmonic generated by the converter operation, and to reduce the influence on the operation of other signal devices.
  • the change of the gain constant and the filter constant used in the control calculation can be realized by the change of software. Therefore, special equipment such as the change of the FPGA built-in constant is used. And the procedure is not required, and adjustment can be facilitated and adjustment time can be shortened.
  • FIG. 4 is a diagram showing a configuration of a control device applied to an AC electric vehicle having a configuration different from that in FIG.
  • the voltage on the primary side of the main transformer 2 is monitored as the overhead line voltage Vs.
  • the control device of FIG. It is configured to monitor. Even if the configuration is such that the voltage on the tertiary side of the main transformer 2 is monitored, the same effect as that of the above-described control device can be obtained by configuring the converter control unit 20 to be the same as or equivalent to that shown in FIG. Needless to say.
  • FIG. 5 is a diagram showing a configuration of a control device applied to an AC electric vehicle having a configuration different from those in FIGS. 1 and 4.
  • the AC electric vehicle of FIG. 1 has a configuration having one PWM converter
  • the AC electric vehicle of FIG. 5 has two PWM converters connected in parallel to the load.
  • the first arithmetic processing unit 21 and the second arithmetic processing unit 22 are shared, while the third arithmetic processing unit 23 to the sixth arithmetic processing unit.
  • the arithmetic processing blocks other than the signal input processing / A / D conversion processing block and the signal output processing block 36 are divided into first to eighth arithmetic processing blocks. 1, 4 and 5, even if the specification / configuration of the AC electric vehicle or the specification / configuration of the control device is changed, only the calculation blocks necessary for the change of the specification etc. Since it only has to be changed, it is possible to facilitate model change / adjustment and shorten the time. In addition, since it becomes easy to isolate a failure even for a failure such as a failure, it is possible to improve the ease of recovery and the reliability of the apparatus.
  • each resource becomes smaller and the degree of freedom of arrangement on the FPGA increases. Therefore, it is possible to configure a plurality of relatively small FPGAs while maintaining high-speed arithmetic processing, and it is possible to reduce the size of the entire control device.
  • control device for an AC electric vehicle is useful as an invention capable of processing the control calculation of the converter unit by the FPGA.

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Abstract

　交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータ３の動作を制御するコンバータ制御部２０を備えた交流電気車の制御装置において、コンバータ制御部２０で実行される演算処理は、少なくとも第１～第６の演算処理ブロックに区分されており、当該第１～第６の演算処理ブロックはＦＰＧＡで構成されるとともに、第１～第３の演算処理ブロックおよび第４、第５の演算処理ブロックは、同時並行処理が可能となるように構成されている。

Description

交流電気車の制御装置
　本発明は、交流電気車の制御装置に関するものであり、特に、コンバータ部の制御演算をＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｌｌｅｙ）にて処理するようにした交流電気車の制御装置に関するものである。
　従来の交流電気車の制御装置におけるコンバータ制御部の典型的な構成は、例えば下記特許文献１の図２などに示されている。この特許文献１に示されるコンバータ制御部を含み、従来のコンバータ制御部では、コンバータ制御による制御演算の多くがアナログ量の加減乗除を主とした演算の集合体であり、浮動小数点数の演算による構成が容易であるという理由で、ＤＳＰ（Ｄｉｇｉｔａｌ　Ｓｉｇｎａｌ　Ｐｒｏｃｅｓｓｏｒ）を用いたソフトウエアによる演算処理が主流となっていた。
特開昭６２－７７８６７号公報
　上述のように、従来の交流電気車の制御装置におけるコンバータ制御部では、ＤＳＰを用いたソフトウエアによる演算処理が中心となって構成されていた。
　しかしながら、ＤＳＰによるソフトウエア演算の場合、一般的にハードウエア演算に比べて処理速度を速くすることができず、更なる制御精度向上が図り難いという課題があった。
　また、ＤＳＰによるソフトウエア演算が主体となる場合、処理速度の比較的速い制御モジュール（ハードウエア）と、処理速度の遅い制御モジュール（ソフトウエア）との間のデータ授受において、意図しない遅れやタイミングずれが生じ、結果としてコンバータ動作により発生する帰線電流の高調波に理想的には発生しない電源周波の非同期成分が重畳し、他の信号機器の動作を妨害し得るという問題点があった。
　なお、ＤＳＰを用いたソフトウエアによる演算処理に代え、ＦＰＧＡによる演算処理を中心とする構成に変更することも考えられる。しかしながら、コンバータ制御部の演算は、アナログ量の加減乗除を主とした演算であるため、固定小数点数の演算を行うＦＰＧＡで精度を有した演算を行うには大きなビット数が必要となり、結果としてＦＰＧＡ本来の特徴である処理速度の速い演算が困難になるという問題点があった。
　本発明は、上記に鑑みてなされたものであって、コンバータ制御部の制御演算をＦＰＧＡにて処理する場合に、処理速度の低下を抑止して所望の制御精度を確保しつつ、帰線高調波の影響を低減することができる交流電気車の制御装置を提供することを目的とする。
　上述した課題を解決し、目的を達成するため、本発明にかかる交流電気車の制御装置は、交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、前記コンバータ制御部で実行される演算処理は、複数の演算処理ブロックに区分されており、前記区分された複数の演算処理ブロックはＦＰＧＡで構成されるとともに、当該区分された複数の演算処理ブロックの幾つかは同時並行処理が可能となるように構成されていることを特徴とする。
　本発明にかかる交流電気車の制御装置によれば、コンバータ制御部で実行される演算処理ブロックは、複数の演算処理ブロックに区分されるとともに、当該区分された複数の演算処理ブロックはＦＰＧＡで構成され、かつ、当該区分された複数の演算処理ブロックの幾つかは同時並行処理が可能となるように構成されているので、処理速度の低下を抑止して所望の制御精度を確保しつつ、帰線高調波の影響を低減することができるという効果を得ることが可能となる。
図１は、本発明の実施の形態にかかるコンバータ制御部の構成を主体として示す機能ブロック図である。 図２は、図１に示したコンバータ制御部２０における各処理の流れを示す図である。 図３は、図２に示した信号入力処理・Ａ／Ｄ変換処理ブロックの具体的な処理内容を示した図である。 図４は、図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。 図５は、図１および図４とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。
符号の説明
　１　パンダグラフ
　２　主変圧器
　３　ＰＷＭコンバータ
　４　負荷
　６ａ～６ｄ　Ａ／Ｄ変換器
　７ａ，７ｂ　フィルタ
　８　基本正弦波生成部
　９　余弦波生成部
　１０ａ～１０ｃ　演算増幅器
　１１ａ～１１ｅ　加減算器
　１２　乗算器
　１３　定電圧制御部
　１４　キャリア生成部
　１５　ＰＷＭ信号生成部
　１８　架線
　２０　コンバータ制御部
　２１　第１の演算処理部
　２２　第２の演算処理部
　２３　第３の演算処理部
　２４　第４の演算処理部
　２５　第５の演算処理部
　２６　第６の演算処理部
　３１　信号入力処理・Ａ／Ｄ変換処理ブロック
　３２Ａ　第１の演算処理ブロック
　３２Ｂ　第２の演算処理ブロック
　３２Ｃ　第３の演算処理ブロック
　３３Ａ　第４の演算処理ブロック
　３３Ｂ　第５の演算処理ブロック
　３４Ａ　第６の演算処理ブロック
　３４Ｂ　第７の演算処理（キャリア波生成処理）ブロック
　３５　第８の演算処理（ＰＷＭ信号生成処理）ブロック
　３６　信号出力処理ブロック
　４１　第１の処理期間
　４２　第２の処理期間
　４３　第３の処理期間
　４４　第４の処理期間
　４５　第５の処理期間
　４６　第６の処理期間
　５１　コンバータ直流電圧ＶｄのＡ／Ｄ変換処理
　５２　コンバータ出力電流ＩＬのＡ／Ｄ変換処理
　５３　架線電圧ＶｓのＡ／Ｄ変換処理
　５４　コンバータ入力電流ＩｓのＡ／Ｄ変換処理
　５５　直流電圧基準Ｖｄ*の信号入力処理
　５６　ゲイン定数Ｇ１，Ｇ２，Ｇ３の入力処理
　５７　フィルタ定数の入力処理
　以下に添付図面参照して、本発明にかかる交流電気車の制御装置の実施の形態を詳細に説明する。なお、以下に示す実施の形態により本発明が限定されるものではない。
　図１は、本発明の実施の形態にかかるコンバータ制御部の構成を主体として示す機能ブロック図であり、上段部には交流電気車の駆動系を示し、下段部には交流電気車の制御系を成すコンバータ制御部２０を示している。
　図１において、交流電気車の駆動系では、交流架線１８からの交流電力が入力されるパンダグラフ１、パンダグラフ１から供給される交流電力を入力とする主変圧器２、主変圧器２の交流電圧が印加され、印加された交流電圧を直流電圧に変換するＰＷＭコンバータ３、ＰＷＭコンバータ３の直流電圧を平滑化するフィルタコンデンサ（以下「ＦＣ」と表記）５、およびＦＣ５にて平滑化された直流電圧にて駆動される負荷４を備えて構成される。なお、負荷４には、ＰＷＭコンバータ３から出力される直流電圧を交流電圧に変換するインバータ、このインバータの交流電圧が印加される交流モータ、交流モータにて駆動される鉄道車両などが含まれる。
　一方、交流電気車の制御系を成すコンバータ制御部２０は、第１～第６の演算処理部２１～２６、キャリア生成部１４、ＰＷＭ信号生成部１５、およびＡＤ変換器６（６ａ～６ｄ）を備えて構成される。
　第１の演算処理部２１は、フィルタ７ａ、加減算器１１ａ、定電圧制御部１３を備えており、内部で生成される所定の直流電圧基準Ｖｄ*と、実際のコンバータ直流電圧Ｖｄとに基づき、直流電圧補正量Ｖｄａを算出する。なお、コンバータ直流電圧Ｖｄは、例えば図示のように、ＦＣ５の両端電圧を検出した検出値を用いることができる。
　第２の演算処理部２２は、演算増幅器（図中の「Ｇ１」はゲイン値を表す、以下同様に図示）１０ａを備えており、コンバータ出力電流ＩＬに基づいてコンバータ入力電流のフィードフォワード量（以下「２次電流フィードフォワード量」という）Ｉｓｆを算出する。なお、コンバータ出力電流ＩＬは、例えば図示のように、ＰＷＭコンバータ３と負荷４とを繋ぐ直流母線に流れる電流を検出した検出値を用いることができる。
　第３の演算処理部２３は、フィルタ７ｂ、基本正弦波生成部８を備えており、架線電圧Ｖｓのフィルタ出力に基づいて基本正弦波ＳＷＦを算出する。なお、第３の演算処理部２３は、基本正弦波ＳＷＦとともに、フィルタ７ｂを介して架線電圧Ｖｓ０も出力する。
　第４の演算処理部２４は、加減算器１１ｂ，１１ｃ、乗算器１２、演算増幅器１０ｂを備えており、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦ、およびコンバータ入力電流Ｉｓに基づき、後述するコンバータ電圧基準Ｖｃの生成に必要な第１の補正量Ｖｓｐを算出する。
　第５の演算処理部２５は、余弦波生成部９、演算増幅器１０ｃ、加減算器１１ｅを備えており、架線電圧フィルタ出力Ｖｓ０と、コンバータ入力電流Ｉｓとに基づき、コンバータ電圧基準Ｖｃの生成に必要な第２の補正量Ｖｃｉを算出する。
　第６の演算処理部２６は、加減算器１１ｄを備えており、第１の補正量Ｖｓｐと、第２の補正量Ｖｃｉとに基づき、コンバータ電圧基準Ｖｃを算出する。
　キャリア生成部１４は、基本正弦波ＳＷＦに基づいてＰＷＭ信号の生成に必要なキャリアＳＡを算出する。
　ＰＷＭ信号生成部１５は、コンバータ電圧基準ＶｃとキャリアＳＡとに基づき、ＰＷＭコンバータ３に具備されるスイッチング素子（図示省略）を駆動するためのＰＷＭ信号を生成出力する。
　なお、図１では、２次電流フィードフォワード量Ｉｓｆを算出する第２の演算処理部２２を有する構成を示したが、第２の演算処理部２２を省略してもコンバータ制御は可能である。ただし、第２の演算処理部２２は同時演算が可能な処理部でもあり、本実施の形態の動作を説明する上でキーとなる処理部の一つを成す。このため、これ以降の説明では、第２の演算処理部２２を含むことを前提とした説明を行う。
　つぎに、コンバータ制御部２０のより詳細な動作説明を図１および図２の各図面を参照して説明する。ここで、図２は、図１に示したコンバータ制御部２０における各処理の流れを示す図である。
　本実施の形態にかかるコンバータ制御部２０では、コンバータ制御部２０で実行される各部演算処理等を、図２に示すように、コンバータ制御部全体の処理周期Ｔ１内における第１の処理期間４１～第６の処理期間４６までの６つの処理期間に区分している。具体的に、第１の処理期間４１では、信号入力処理・Ａ／Ｄ（アナログ／ディジタル）変換処理ブロック３１による処理が実行され、第２の処理期間４２では、第１の演算処理ブロック３２Ａ、第２の演算処理ブロック３２Ｂおよび第３の演算処理ブロック３２Ｃによる各処理が実行され、第３の処理期間４３では、第４の演算処理ブロック３３Ａおよび第５の演算処理ブロック３３Ｂによる各処理が実行され、第４の処理期間４４では、第６の演算処理ブロック３４Ａおよび第７の演算処理（キャリア波生成処理）ブロック３４Ｂによる各処理が実行され、第５の処理期間４５では、第８の演算処理（ＰＷＭ信号生成処理）ブロック３５による処理が実行され、第６の処理期間４６では、信号出力処理ブロック３６による処理が実行される。
　なお、図２では、第５の演算処理ブロック３３Ｂおよび第７の演算処理ブロック３４Ｂによる各処理の開始時期を、第４の演算処理ブロック３３Ａによる処理の開始時期に合わせたように示しているが、この限りではない。例えば、第５の演算処理ブロック３３Ｂは、第４の演算処理ブロック３３Ａよりも先行して実施することが可能であるとともに、自己の処理の完了時期と第４の演算処理ブロック３３Ａの処理完了時期とをほぼ一致させるように、第３の処理期間４３内の任意の時点を処理の開始時点に設定することも可能である。また、第７の演算処理ブロック３４Ｂは、自己の処理の完了時期と第６の演算処理ブロック３４Ａの処理完了時期とをほぼ一致させるように、第３の処理期間４３および第４の処理期間４４による各処理期間内の任意の時点を処理の開始時点に設定することが可能である。
　つぎに、各処理ブロックについて説明する。信号入力処理・Ａ／Ｄ変換処理ブロック３１には、Ａ／Ｄ変換器６ａ～６ｄにて行われるＡ／Ｄ変換処理、演算増幅器１０ａ～１０ｃにおける各ゲインの設定処理、フィルタ７ａ，７ｂにおけるフィルタ定数の入力処理などが含まれる。また、第１の演算処理ブロック３２Ａは、第１の演算処理部２１によって実行される処理に対応する。以下、同様に、第２の演算処理ブロック３２Ｂは、第２の演算処理部２２によって実行される処理に対応し、第３の演算処理ブロック３２Ｃは、第３の演算処理部２３によって実行される処理に対応し、第４の演算処理ブロック３３Ａは、第４の演算処理部２４によって実行される処理に対応し、第５の演算処理ブロック３３Ｂは、第５の演算処理部２５によって実行される処理に対応し、第６の演算処理ブロック３４Ａは、第６の演算処理部２６によって実行される処理に対応する。さらに、第７の演算処理（キャリア波生成処理）ブロック３４Ｂは、キャリア生成部１４によって実行される処理に対応し、第８の演算処理（ＰＷＭ信号成処理）ブロック３５は、ＰＷＭ信号生成部１５によって実行される処理に対応する。また、信号出力処理ブロック３６は、ＰＷＭ信号をＰＷＭコンバータ３に出力する際のインタフェース処理などに対応する。
　つぎに、本実施の形態にかかるコンバータ制御部２０の動作を図１に示す各構成要素と図２に示す各処理ブロックとに関係づけて説明する。
（第１の演算処理部２１の動作）
　コンバータ制御部２０に入力されたコンバータ出力電圧Ｖｄは、Ａ／Ｄ変換器６ａにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第１の演算処理部２１内のフィルタ７ａに入力され、加減算器１１ａで直流電圧基準Ｖｄ*とフィルタ７ａの出力との差分が算出され、定電圧制御部１３で直流電圧補正量Ｖｄａが算出される（第１の演算処理ブロック３２Ａ）。
（第２の演算処理部２２の動作）
　コンバータ制御部２０に入力されたコンバータ出力電流ＩＬは、Ａ／Ｄ変換器６ｂにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第２の演算処理部２２内の演算増幅器１０ａにて、ゲインＧ１を乗じた２次電流フィードフォワード量Ｉｓｆが算出される（第２の演算処理ブロック３２Ｂ）。
（第３の演算処理部２３の動作）
　コンバータ制御部２０に入力された架線電圧Ｖｓは、Ａ／Ｄ変換器６ｄにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。変換されたディジタル信号は、第３の演算処理部２３内のフィルタ７ｂに入力され、架線電圧フィルタ出力Ｖｓ０が生成されるとともに、架線電圧フィルタ出力Ｖｓ０が基本正弦波生成部８に入力され、基本正弦波ＳＷＦが算出される（第３の演算処理ブロック３２Ｃ）。
　なお、これら第１の演算処理部２１～第３の演算処理部２３の動作は、同時並行処理が可能であるため、ＦＰＧＡ上で異なる回路を用いた演算処理とすることができる。
（第４の演算処理部２４の動作）
　コンバータ制御部２０に入力されたコンバータ入力電流Ｉｓは、Ａ／Ｄ変換器６ｃにてディジタル信号に変換される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。一方、第１の演算処理部２１～第３の演算処理部２３による各出力である、直流電圧補正量Ｖｄａ、２次電流フィードフォワード量Ｉｓｆ、基本正弦波ＳＷＦは、第４の演算処理部２４に入力される。ここで、直流電圧補正量Ｖｄａと２次電流フィードフォワード量Ｉｓｆは、第４の演算処理部２４内の加減算器１１ｂに入力され、その加算出力Ｉｓｐが乗算器１２によって基本正弦波ＳＷＦと乗算され、コンバータ入力電流基準Ｉｓ*が算出されるとともに、Ａ／Ｄ変換器６ｃにてディジタル信号に変換されたコンバータ入力電流Ｉｓとの偏差ΔＩｓが加減算器１１ｃで算出され、演算増幅器１０ｂにてゲインＧ２を乗じた第１の補正量Ｖｓｐが算出される（以上、第４の演算処理ブロック３３Ａ）。
（第５の演算処理部２５の動作）
　Ａ／Ｄ変換器６ｃにてディジタル信号に変換されコンバータ入力電流Ｉｓは、第５の演算処理部２５内の余弦波生成部９にも入力される（信号入力処理・Ａ／Ｄ変換処理ブロック３１）。第５の演算処理部２５では、コンバータ入力電流Ｉｓに基づき余弦波生成部９にて余弦波ＣＷＦが生成されるとともに、演算増幅器１０ｃにてゲインＧ３を乗じた補正量ＶＬが算出される。算出された補正量ＶＬと第３の演算処理部２３から入力された架線電圧フィルタ出力Ｖｓ０とが加減算器１１ｅに入力され、その減算出力が第２の補正量Ｖｃｉとして算出される（以上、第５の演算処理ブロック３３Ｂ）。
　なお、これら第４の演算処理部２４および第５の演算処理部２５の動作も、同時並行処理が可能であるため、ＦＰＧＡ上で異なる回路を用いた演算処理とすることができる。
（第６の演算処理部２６の動作）
　第４の演算処理部２４および第５の演算処理部２５による各出力である、第１の補正量Ｖｓｐおよび第２の補正量Ｖｃｉは、第６の演算処理部２６内の加減算器１１ｄに入力され、その減算出力がコンバータ電圧基準Ｖｃとして算出される（第６の演算処理ブロック３４Ａ）。
（キャリア生成部１４の動作）
　キャリア生成部１４では、第３の演算処理部２３から入力された基本正弦波ＳＷＦに基づき、ＰＷＭ信号の生成に必要なキャリアＳＡが算出される（第７の演算処理ブロック３４Ｂ）。なお、キャリア生成部１４による演算処理は、上記第４の演算処理部２４および第５の演算処理部２５による各演算処理と並行して実施してもよいし、上記第６の演算処理部２６による演算処理と並行して実施してもよい。
（ＰＷＭ信号生成部１５の動作）
　ＰＷＭ信号生成部１５では、上記第６の演算処理部２６で算出されたコンバータ電圧基準Ｖｃと、キャリア生成部１４で算出されたＳＡとに基づき、ＰＷＭコンバータ３を駆動するＰＷＭ制御信号が生成される（第８の演算処理ブロック３５）。また、生成されたＰＷＭ制御信号は、ＰＷＭコンバータ３に向けて出力される（信号出力処理ブロック３６）。
　上述のように、本実施の形態にかかるコンバータ制御部では、各演算処理等をコンバータ制御部全体の処理周期Ｔ１内で行うとともに、これらの各演算処理が処理周期Ｔ１内に収まるようにＦＰＧＡにて行うようにしている。
　図３は、図２に示した信号入力処理・Ａ／Ｄ変換処理ブロックの具体的な処理内容を示した図である。図３に示すように、信号入力処理・Ａ／Ｄ変換処理ブロックでは、コンバータ直流電圧ＶｄのＡ／Ｄ変換処理５１、コンバータ出力電流ＩＬのＡ／Ｄ変換処理５２、架線電圧ＶｓのＡ／Ｄ変換処理５３、コンバータ入力電流ＩｓのＡ／Ｄ変換処理５４、直流電圧基準Ｖｄ*の信号入力処理５５、ゲイン定数Ｇ１，Ｇ２，Ｇ３の入力処理５６、フィルタ定数の入力処理５７などの処理が行われる。
　ここで、ＦＰＧＡにてコンバータ制御部の演算を実現する場合、各演算に用いる定数をＦＰＧＡに組み込んでおくことが考えられる。しかしながら、ＦＰＧＡ論理の変更はソフトウエア論理の変更に比べて特殊な器材が必要となり、作業が煩雑になる。このため、例えば調整の段階で制御部の定数を変更しようとした際に簡単に変更作業が行えず、調整に時間がかかる。
　一方、本実施の形態にかかるコンバータ制御部では、図３に示すように、信号入力処理・Ａ／Ｄ変換処理ブロック３１において、制御演算で用いるゲイン定数Ｇ１～Ｇ３やフィルタ定数の設定または変更をソフトウエアから読み込む構成としているので、調整に時間がかかるという問題は発生しない。すなわち、本実施の形態にかかるコンバータ制御部では、ゲイン定数やフィルタ定数の変更を、ソフトウエアの変更で実現するようにしているので、ＦＰＧＡ組込み定数の変更のような特別な器材や手順を必要としなくなり、調整の容易化、時間短縮を図ることができる。
　なお、図２および図３に示す処理では、ゲイン定数やフィルタ定数の読み込みは、各処理周期の冒頭において実行するようにしているが、この限りではない。例えば、電源投入直後のような予め決められたタイミングにて読み込み処理を行うようにしてもよく、本実施の形態と同様な効果が得られる。
　上述したように、本実施の形態による交流電気車の制御装置によれば、コンバータ制御部の演算をＦＰＧＡにて実現する際に、コンバータ制御に必要な複数の演算処理のうち、同時演算が可能な演算処理の幾つかを組合せて並行処理するようにしているので、ビット数が大きい固定小数点数演算でありながら、高速での処理を実現できる。
　また、本実施の形態による交流電気車の制御装置によれば、コンバータ制御に必要な複数の演算処理をＦＰＧＡによる処理の中で全て完結させることができるので、処理速度の異なる制御モジュール間における意図しない処理の遅れやタイミングずれなどを回避することができる。その結果、コンバータ動作により発生する帰線高調波を低減することができ、他の信号機器の動作に対する影響を小さくすることが可能となる。
　また、本実施の形態による交流電気車の制御装置によれば、制御演算で用いるゲイン定数やフィルタ定数の変更を、ソフトウエアの変更で実現できるので、ＦＰＧＡ組込み定数の変更のような特別な器材や手順が不要となり、調整の容易化、調整時間の短縮化が可能となる。
　図４は、図１とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。図１の制御装置では、架線電圧Ｖｓとして主変圧器２の１次側の電圧をモニタするように構成していたが、図４の制御装置では、主変圧器２の３次側の電圧をモニタするように構成している。なお、主変圧器２の３次側の電圧をモニタする構成であっても、コンバータ制御部２０を図１と同一または同等に構成することで、上記した制御装置と同様な効果が得られることは言うまでもない。
　また、図５は、図１および図４とは異なる構成の交流電気車に適用される制御装置の構成を示す図である。図１の交流電気車は１台のＰＷＭコンバータを有する構成であったが、図５の交流電気車は２台のＰＷＭコンバータが負荷に対して並列に接続されている。このような交流電気車の場合、図５に示すように、第１の演算処理部２１および第２の演算処理部２２を共通化する一方で、第３の演算処理部２３～第６の演算処理部２６、ならびにキャリア生成部１４およびＰＷＭ信号生成部１５を個別に設けることで、図２と同様な演算処理ブロックに分割した処理が可能となる。したがって、図５に示す制御装置の構成であっても、上記した制御装置と同様な効果が得られることは言うまでもない。
　また、本実施の形態にかかる制御装置では、信号入力処理・Ａ／Ｄ変換処理ブロックおよび信号出力処理ブロック３６以外の演算処理ブロックを、第１～第８の演算処理ブロックに区分しているため、図１、図４、図５のように交流電気車の仕様・構成、あるいは制御装置の仕様・構成が変更される場合であっても、当該仕様等変更に対応して必要な演算ブロックのみ変更すればよいので、機種変更・調整の容易化、時間短縮化が可能となる。また、故障などの不具合に対しても故障の切り分けが容易になるので、復旧の容易性と装置の信頼性を向上させることが可能となる。
　なお、本実施の形態のように制御装置の演算処理を第１～第８の演算処理ブロックに区分した場合、個々のリソースが小さくなり、ＦＰＧＡ上の配置の自由度が増加する。このため、高速演算処理を維持しつつ、比較的小型のＦＰＧＡを複数構成することができ、制御装置全体の小型化を図ることも可能である。
　以上のように、本発明にかかる交流電気車の制御装置は、コンバータ部の制御演算をＦＰＧＡにて処理することができる発明として有用である。

Claims (8)

  1. 　交流架線より変圧器を介して入力された交流電圧を直流電圧に変換するＰＷＭコンバータを有する交流電気車に適用され、当該ＰＷＭコンバータの動作を制御するコンバータ制御部を備えた交流電気車の制御装置において、
    　前記コンバータ制御部で実行される演算処理は、複数の演算処理ブロックに区分されており、
    　前記区分された複数の演算処理ブロックはＦＰＧＡで構成されるとともに、当該区分された複数の演算処理ブロックの幾つかは同時並行処理が可能となるように構成されている
    　ことを特徴とする交流電気車の制御装置。
  2. 　前記ＦＰＧＡで構成された演算処理ブロックの演算において使用するゲイン定数およびフィルタ定数を含む定数の設定または変更は、当該ＦＰＧＡで構成された演算処理ブロック以外の処理ブロックにおけるソフトウエア処理によって行われることを特徴とする請求項１に記載の交流電気車の制御装置。
  3. 　前記ＦＰＧＡで構成された複数の演算処理ブロックには、
    　所定の直流電圧基準と、実際のコンバータ直流電圧とに基づき、直流電圧補正量を算出して出力する第１の演算処理部と、
    　コンバータ出力電流に基づいてコンバータ入力電流のフィードフォワード量を算出して出力する第２の演算処理部と、
    　フィルタを介した架線電圧を出力するとともに、架線電圧のフィルタ出力により基本正弦波を算出して出力する第３の演算処理部と、
    　が含まれることを特徴とする請求項１または２に記載の交流電気車の制御装置。
  4. 　前記第１の演算処理部、前記第２の演算処理部、および前記第３の演算処理部は、同時並行処理が可能となるように構成されていることを特徴とする請求項３に記載の交流電気車の制御装置。
  5. 　前記ＦＰＧＡで構成された複数の演算処理ブロックには、
    　直流電圧補正量、コンバータ入力電流の２次電流フィードフォワード量、基本正弦波、およびコンバータ入力電流に基づき、コンバータ電圧基準の生成に必要な第１の補正量を算出して出力する第４の演算処理部と、
    　架線電圧のフィルタ出力と、コンバータ入力電流とに基づき、コンバータ電圧基準の生成に必要な第２の補正量を算出する第５の演算処理部と、
    　が含まれることを特徴とする請求項１～４の何れか１項に記載の交流電気車の制御装置。
  6. 　前記第４の演算処理部および前記第５の演算処理部は、同時並行処理が可能となるように構成されていることを特徴とする請求項５に記載の交流電気車の制御装置。
  7. 　前記ＦＰＧＡで構成された複数の演算処理ブロックには、
    　前記第１の補正量と、前記第２の補正量とに基づき、コンバータ電圧基準を算出して出力する第６の演算処理部と、
    　基本正弦波に基づき、前記ＰＷＭコンバータを駆動するためのＰＷＭ信号の生成に必要なキャリアを算出して出力する第７の演算処理部と、
    　前記コンバータ電圧基準と、前記キャリアとに基づき、前記ＰＷＭ信号を生成して出力する第８の演算処理部と、
    　が含まれることを特徴とする請求項５または６に記載の交流電気車の制御装置。
  8. 　前記第６の演算処理部および前記第７の演算処理部は、同時並行処理が可能となるように構成されていることを特徴とする請求項７に記載の交流電気車の制御装置。
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