JP2001025265A - オンディレイ補償用アームオン検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 オンディレイ補償に供する、インバータのア
ーム電圧パルスを精度良く検出できるようにする。 【解決手段】 スイッチング素子Ｓ１〜Ｓ６のそれぞれ
にインバータアームのオン，オフ状態を検出し、その結
果からインバータのアーム電圧パルスを検出する検出回
路Ｃ１〜Ｃ６を設けることにより、検出遅れのない高精
度な検出を可能とする。なお、上側アームの検出回路Ｃ
１，Ｃ３，Ｃ５の出力はそのままでは電圧レベルが高す
ぎるので、レベルダウン回路Ｄｗ１，Ｄｗ３，Ｄｗ５に
より制御回路で扱う信号の電圧レベルにまで下げた後、
制御回路のオンディレイ補償器に与えるようにする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、インバータで用
いられるオンディレイ補償回路（デッドタイム補償回路
ともいう）のためのアーム電圧のパルス幅検出回路に関
する。

【０００２】

【従来の技術】図４に従来例を示す。同図（ａ）は主回
路部、（ｂ）は制御回路部を示す。同図（ａ）のインバ
ータ回路において、上下アームを構成するスイッチング
素子Ｓ１〜Ｓ６は、一方がオンのとき他方はオフする動
作を、交互に繰り返すことによって、出力電圧を制御す
るようにしている。しかし、制御回路やスイッチング素
子の動作遅延により、このスイッチング素子のオン，オ
フが入れ替わる際に両方ともオン状態となり、電源短絡
を起こす可能性がある。これを防止するため、スイッチ
ング期間が切り替わる際、短絡防止の目的でこのスイッ
チング素子を同時にオフする期間を挿入するようにして
いる。これを、オンディレイと呼ぶ。

【０００３】ところが、オンディレイを挿入すると、イ
ンバータが出力すべき電圧パルス幅と実際に発生するイ
ンバータの電圧パルス幅との間に誤差を生じ、出力電圧
低下，電流ひずみなどの問題が生じる。そこで、電圧指
令値パルス幅とインバータのアーム電圧パルス幅とを比
較し、誤差が生じた分スイッチング素子のオン，オフ比
率を補正して誤差を修正する方式がある。

【０００４】図５（ａ）は相電流がインバータからモー
タに流れる場合、図５（ｂ）はその逆にモータからイン
バータに流れる場合の、オンディレイ補償動作を示すタ
イムチャートである。ここで、インバータ主回路用直流
電源のプラス電位側をＰ電位、マイナス電位側をＮ電位
と呼ぶこととすると、図５（ａ）では、オンディレイ期
間中（ＤＴ）に発生しているアーム電圧はＮ電位なの
で、上アームオンディレイ期間中はＰＷＭパルス指令に
対し電圧誤差が生じる。オンディレイ補償器はＰＷＭパ
ルス指令入力パルス幅とインバータアーム電圧パルス幅
とを比較し、その結果得られるインバータアーム電圧パ
ルス幅誤差の分だけ、上アームのオン期間を矢印で示す
ように延長させて補償する。

【０００５】図５（ｂ）においては、オンディレイ期間
中に発生しているアーム電圧はＰ電位なので、下アーム
オンディレイ期間中はＰＷＭパルス指令に対し電圧誤差
が生じる。オンディレイ補償器は上記と同じく、ＰＷＭ
パルス指令入力パルス幅とインバータアーム電圧パルス
幅とを比較し、その結果得られるインバータアーム電圧
パルス幅誤差の分だけ、下アームのオン期間を矢印で示
すように延長させて補償する。なお、上記のような方式
を採用するには、インバータのアーム電圧パルス幅を何
らかの方法で知る必要があり、従来は図４（ａ）のよう
に、インバータのアーム電圧Ｖｕａｒｍを例えば抵抗Ｒ
１０，Ｒ１１により分圧して、その値をｃｏｍｐ１０で
比較し、この出力をフォトカプラＰＣ１で絶縁して図４
（ｂ）のオンディレイ補償器へ与えるようにしているの
が一般的である。

【０００６】

【発明が解決しようとする課題】しかしながら、上記の
ような従来方式のインバータアーム電圧のパルス幅検出
回路では、分圧抵抗での発生損失を低減する目的から、
高い抵抗値を持った分圧抵抗が選定されるため、ノイズ
が重畳しやすいだけでなく、高周波的には抵抗とコンデ
ンサが並列に接続されたものと等価となり、検出精度が
低下する。また、制御回路とインバータ回路との絶縁を
行なうためフォトカプラ等の絶縁素子を使う必要があ
り、検出遅れを生じさせている。

【０００７】そのため、図４のような回路でオンディレ
イ補償をしようとすると、ＰＷＭパルス指令入力パルス
幅とインバータアーム電圧パルス幅との比較精度が低下
し、誤差電圧分を適切に補償できなくなる。その結果、
オンディレイから生じるインバータアーム電圧パルス幅
誤差の補償精度を低下させ、電動機制御などでは回転む
らなどが生じることになる。また、図４のような回路で
は、外付け部品点数が多いという問題もある。したがっ
て、この発明の課題は、 検出遅れの改善。 ノイズによる影響の低減。 ゲート駆動回路とともにＩＣ化を可能とし外付け部品
点数を削減すること。などを図ることにある。

【０００８】

【課題を解決するための手段】このような課題を解決す
るため、この発明では、各アームが半導体スイッチング
素子とフリーホイールダイオードとの逆並列回路からな
り、直流から交流に変換するインバータの各上下アーム
それぞれのオン状態を検出するために、前記半導体スイ
ッチング素子のエミッタ側にマイナス側が接続される直
流電源と、直流電源のプラス側に接続される第１の抵抗
と、この第１抵抗の他方端子にアノードが接続され、カ
ソードが前記半導体スイッチング素子のコレクタに接続
されるダイオードと、マイナス側が前記直流電源のマイ
ナス側に接続される基準電位と、この基準電位のプラス
側と前記ダイオードのアノード側端子の電位とがそれぞ
れ入力されるコンパレータとを、前記インバータの各上
下アームの半導体スイッチング素子に対して設け、か
つ、各上アーム側には、前記コンパレータ出力がゲート
に接続され、前記直流電源のプラス側がソースに接続さ
れてコンパレータ出力信号のレベルをダウンさせるＰチ
ャンネルＦＥＴと、このＦＥＴのドレインと下アーム側
の前記半導体スイッチング素子のエミッタ間に接続され
る第２の抵抗と、この第２抵抗の端子電圧を検出する電
圧検出部とを設け、この電圧検出部の出力を上アームの
オン状態検出信号、前記インバータの下アーム側のコン
パレータ出力を下アームのオン状態検出信号としてそれ
ぞれ、オンディレイによるインバータの出力電圧パルス
幅の指令値と実際値との誤差電圧を補償するための補償
回路に入力することを特徴とする。

【０００９】

【発明の実施の形態】図１はこの発明の実施の形態を示
す構成図である。同図（ａ）は主回路部、（ｂ）は制御
回路部を示す。すなわち、インバータ主回路を形成する
各上下アームの半導体スイッチング素子Ｓ１〜Ｓ６に対
してインバータアームオン検出回路Ｃ１〜Ｃ６を設ける
とともに、上側アームの半導体スイッチング素子Ｓ１，
Ｓ３，Ｓ５に対しては検出回路出力のレベルをダウンさ
せるためのレベルダウン回路Ｄｗ１，Ｄｗ３，Ｄｗ５を
付加して構成され、ＰＷＭパルス発生器で生成されたＰ
ＷＭパルスと、検出回路Ｃ１〜Ｃ６およびレベルダウン
回路Ｄｗ１，Ｄｗ３，Ｄｗ５で生成されたインバータア
ーム電圧パルスとを比較し、オンディレイによるインバ
ータアーム電圧パルス幅誤差を補償するものである。

【００１０】検出回路Ｃ１，Ｃ２およびレベルダウン回
路Ｄｗ１の詳細は図２に示すように、半導体スイッチン
グ素子Ｓ１のエミッタにマイナス側が接続される直流電
源Ｅ１と、この直流電源Ｅ１のプラス側に接続される抵
抗Ｒ１と、この抵抗Ｒ１の他端にアノードが接続され、
カソードが半導体スイッチング素子Ｓ１のコレクタに接
続されるダイオードＤ１と、マイナス側が直流電源Ｅ１
のマイナス側に接続される基準電位ｒｅｆ１と、この基
準電位ｒｅｆ１のプラス側とダイオードＤ１のアノード
側端子の電位とがそれぞれ入力されるコンパレータｃｏ
ｍｐ１とからなる検出回路Ｃ１が半導体スイッチング素
子Ｓ１に対して設けられるとともに、上記コンパレータ
出力がゲートに接続され、上記直流電源Ｅ１のプラス側
がソースに接続されて上アーム側からの信号レベルをダ
ウンさせるためのＰチャンネル電界効果トランジスタＦ
ＥＴ１と、このＦＥＴ１のドレインと下アーム側の上記
半導体スイッチング素子Ｓ１のエミッタ間に接続される
抵抗Ｒ３と、この抵抗Ｒ３の端子電圧Ｖ１を検出する電
圧検出部とからなるレベルダウン回路Ｄｗ１が設けられ
る。なお、下アーム側の半導体スイッチング素子Ｓ２に
対しては、上記Ｃ１と同様の検出回路Ｃ２が設けられ
る。

【００１１】上記のように構成することで、インバータ
アーム電圧パルスがＰ電位であれば上アームはオン状態
であり、このアームに設けられたアームオン検出回路Ｃ
１のダイオードＤ１が導通し、このダイオードＤ１のア
ノードに接続されたコンパレータｃｏｍｐ１はハイ（Ｈ
ｉ）出力となる。これは、インバータのアーム電圧のパ
ルスがＰ電位であることを示している。そして、この信
号をもとにレベルダウン回路Ｄｗ１のＦＥＴ１を活性領
域で動作させてＰ電位の大部分を負担（消費）させ、直
列に接続された抵抗Ｒ３の端子電圧を検出すれば、この
信号のグランド電位がＮ電位、つまり制御回路のグラン
ド電位と同電位の信号に変換されて制御回路に与えられ
る。一方、インバータアーム電圧パルスがＮ電位であれ
ば下アームはオン状態であり、このアームに設けられた
アームオン検出回路Ｃ２のダイオードＤ２が導通し、こ
のダイオードＤ２のアノードに接続されたコンパレータ
ｃｏｍｐ２はハイ（Ｈｉ）出力となる。これは、インバ
ータのアーム電圧のパルスがＮ電位であることを示して
いる。このコンパレータ出力信号のグランド電位がＮ電
位、つまり制御回路のグランド電位であることから、こ
の信号は直接制御回路に与えられる。

【００１２】図３に図１，図２の動作波形を示す。これ
も相電流がインバータからモータに流れる場合の例であ
り、レベルダウン回路からの出力を上アームのオン状態
検出信号Ｖ１とし、下アーム側の検出回路のコンパレー
タ出力を下アームのオン状態検出信号Ｖ２として用いる
点が特徴で、その他のオンディレイ補償原理は従来と同
様なので詳細は省略する。なお、Ｖｕ＊‘はＰＷＭ指令
入力、ＶｕａｒｍはインバータＵ相アーム電圧、Ｖｃｏ
ｍｐＩＮはコンパレータｃｏｍｐ１の入力電圧、Ｖｃｏ
ｍｐＯＵＴはコンパレータｃｏｍｐ１の出力電圧、Ｖ１
は上側アームオン検出電圧、Ｖ２は下側アームオン検出
電圧、Ｖｕａｒｍ−ｄｅｔはインバータＵ相アーム電圧
検出出力、Ｖｕａｒｍ−ｅｒｒは誤差電圧、Ｇｕ＊‘，
Ｇｘ＊‘はＰＷＭパルス出力をそれぞれ示す。

【００１３】

【発明の効果】この発明によれば、インバータのスイッ
チングパターンに付加されるオンディレイの補償回路に
用いられる、インバータアームの電圧パルス検出に当た
り、インバータアームのオン，オフに連動するダイオー
ドのオン，オフを検出するようにしたので、 ノイズ耐量の向上 検出精度の向上 が見込まれるだけでなく、電圧パルス検出に当たって上
アームと下アームの絶縁を取る必要がなく、分圧抵抗も
不要なので、ＩＣ化（集積化）が可能である。その結
果、 部品点数削減 省スペース化 コストダウン が実現でき、安価で高性能な回路を得ることができる。

【図面の簡単な説明】

【図１】この発明の実施の形態を示す構成図である。

【図２】図１の部分詳細構成図である。

【図３】図１，図２の動作説明図である。

【図４】従来例を示す構成図である。

【図５】図４の動作説明図である。

【符号の説明】

Ｓ１〜Ｓ６…スイッチング素子、ＦＤ１〜ＦＤ６…フリ
ーホイールダイオード、Ｄ１，Ｄ２…ダイオード、Ｒ１
〜Ｒ５，Ｒ１０〜Ｒ１４…抵抗、ｃｏｍｐ１，ｃｏｍｐ
２，ｃｏｍｐ１０〜１２…コンパレータ、Ｅ１，Ｅ２…
直流電源、Ｃ１〜Ｃ５…アームオン検出回路、ＰＣ１〜
ＰＣ３…フォトカプラ、Ｄｗ１，Ｄｗ３，Ｄｗ５…レベ
ルダウン回路、ＦＥＴ１…電界効果トランジスタ（Ｐチ
ャンネルＦＥＴ）、ｒｅｆ１，ｒｅｆ２…基準電位、Ｖ
ｕ＊，Ｖｖ＊，Ｖｗ＊…相電圧指令値、Ｖ１〜Ｖ６…ア
ームオン検出値、Ｇｕ，Ｇｘ，Ｇｖ，Ｇｙ，Ｇｗ，Ｇｚ
…スイッチング素子のゲート信号、Ｖｕａｒｍ−ｄｅ
ｔ，Ｖｖａｒｍ−ｄｅｔ，Ｖｗａｒｍ−ｄｅｔ…インバ
ータアーム電圧パルス検出値、Ｖｕａｒｍ…Ｕ相アーム
電圧、ＶｃｏｍｐＩＮ…ｃｏｍｐ１の入力電圧、Ｖｃｏ
ｍｐＯＵＴ…ｃｏｍｐ１の出力電圧、ＤＴ…オンディレ
イ期間。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 五十嵐 征輝 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 Ｆターム(参考） 5H007 BB06 CA01 CB05 CC23 DC05 EA02 FA06

Claims (1)

【特許請求の範囲】
1. 【請求項１】 各アームが半導体スイッチング素子とフ
   リーホイールダイオードとの逆並列回路からなり、直流
   から交流に変換するインバータの各上下アームそれぞれ
   のオン状態を検出する検出回路であって、 前記半導体スイッチング素子のエミッタ側にマイナス側
   が接続される直流電源と、直流電源のプラス側に接続さ
   れる第１の抵抗と、この第１抵抗の他方端子にアノード
   が接続され、カソードが前記半導体スイッチング素子の
   コレクタに接続されるダイオードと、マイナス側が前記
   直流電源のマイナス側に接続される基準電位と、この基
   準電位のプラス側と前記ダイオードのアノード側端子の
   電位とがそれぞれ入力されるコンパレータとを、前記イ
   ンバータの各上下アームの半導体スイッチング素子に対
   して設け、かつ、各上アーム側には、前記コンパレータ
   出力がゲートに接続され、前記直流電源のプラス側がソ
   ースに接続されてコンパレータ出力信号のレベルをダウ
   ンさせるＰチャンネルＦＥＴと、このＦＥＴのドレイン
   と下アーム側の前記半導体スイッチング素子のエミッタ
   間に接続される第２の抵抗と、この第２抵抗の端子電圧
   を検出する電圧検出部とを設け、この電圧検出部の出力
   を上アームのオン状態検出信号、前記インバータの下ア
   ーム側のコンパレータ出力を下アームのオン状態検出信
   号としてそれぞれ、オンディレイによるインバータの出
   力電圧パルス幅の指令値と実際値との誤差電圧を補償す
   るための補償回路に入力することを特徴とするオンディ
   レイ補償用アームオン検出回路。