JP2001015619A - 不揮発性半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】 【課題】電荷保持特性及び絶縁耐圧を維持したまま浮遊
ゲートと制御ゲート間の絶縁膜（酸化膜換算膜厚）を薄
膜化でき、制御ゲート加工後に必要な酸化工程におい
て、浮遊ゲート及び制御ゲートにバーズビークが侵入し
て容量が低下するのを防止できる不揮発性半導体記憶装
置の製造方法を提供する。 【解決手段】素子分離領域１２により区画された素子領
域の半導体基板１１上にトンネル酸化膜１３が形成さ
れ、トンネル酸化膜１３上に浮遊ゲート１４が形成され
る。浮遊ゲート１４上にＣＶＤ法によりシリコン酸化膜
１５Ａが形成され、浮遊ゲート１４とシリコン酸化膜１
５Ａとの界面近傍に窒素が導入されて窒化層１５Ｂが形
成される。さらに、シリコン酸化膜１５Ａ上に減圧ＣＶ
Ｄ法によりシリコン窒化膜１５Ｃが形成され、シリコン
窒化膜１５Ｃ上に制御ゲート１６が形成される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置の製造方法に関するものであり、特にスタックゲ
ート構造を有するメモリセルの浮遊ゲートと制御ゲート
間の絶縁膜の製造方法に関するものである。

【０００２】

【従来の技術】現在、浮遊ゲートと制御ゲートを有する
不揮発性半導体記憶装置においては、浮遊ゲートと制御
ゲート間の絶縁膜として酸化膜／窒化膜／酸化膜の３層
からなる絶縁膜（ＯＮＯ膜）を用いている。

【０００３】図１１は、前記半導体記憶装置におけるメ
モリセルの断面図である。

【０００４】ｐ形シリコン基板１０１には素子分離領域
１０２が形成され、素子分離領域１０２により区画され
た素子領域にはトンネル酸化膜１０３が形成されてい
る。このトンネル酸化膜１０３上には浮遊ゲート１０
４、前記３層からなる絶縁膜（ＯＮＯ膜）１０５、制御
ゲート１０６が形成されている。前記絶縁膜（ＯＮＯ
膜）１０５の断面構造を図１２に示す。下層には酸化膜
１０５Ａが形成され、中間層には窒化膜１０５Ｂ、上層
には酸化膜１０５Ｃが形成されている。

【０００５】通常、不揮発性半導体記憶装置では、浮遊
ゲート１０４に電子を注入し、これを実用上十分な時間
保持しておく必要がある。電子の保持状態においては、
その電子によって発生する比較的弱い電界（自己電界）
が浮遊ゲート１０４と制御ゲート１０６の間の絶縁膜
（ＯＮＯ膜）１０５に印加された状態になる。ＯＮＯ膜
１０５の下層の酸化膜１０５Ａが６ｎｍ以上あれば、Fo
wler-Nordheim型のトンネル電流電導機構を示し低電界
で流れる電流は極めて少ないため、実用上十分な時間電
子を浮遊ゲート１０４に閉じこめることができる。ま
た、上層の酸化膜１０５Ｃが３ｎｍ以上あると、ホール
の注入を防止でき、３層膜として高電界でも高い絶縁性
を有することができる。

【０００６】上述したように、従来のＯＮＯ膜では、ダ
イレクトトンネル現象を防ぐために、下層の酸化膜１０
５Ａを６ｎｍ以上の膜厚にする必要があり、上層の酸化
膜１０５Ｃもホールの注入を防ぐために、３ｎｍ以上の
膜厚にする必要がある。また、ピンホールに代表される
ような欠陥がなく、整った窒化膜の機能を有する膜を形
成するためには、窒化膜１０５Ｂも、一般には最低でも
５ｎｍ前後の膜厚にする必要がある。すると、従来の酸
化膜／窒化膜／酸化膜の構造では、このＯＮＯ膜を誘電
率で酸化膜の膜厚に換算すると、その換算膜厚は１２ｎ
ｍ前後になる。これは、窒化膜は酸化膜に比べて誘電率
が２倍程度大きいため、その膜厚は酸化膜に換算した場
合１／２に換算されるからである。ここで、窒化膜の機
能とは、ホールの注入がなければ高電界印加時のリーク
電流が少ないこと、電子のトラッピングにより電界集中
部（浮遊ゲートのエッジなど）での電界を緩和してくれ
ることである。

【０００７】

【発明が解決しようとする課題】ところで、近年、周辺
トランジスタの耐圧やメモリセルの動作電圧等を低下さ
せたいという要求から、前記絶縁膜１０５（ＯＮＯ膜）
の酸化膜換算膜厚を薄膜化する必要が生じている。

【０００８】しかし、上下層の酸化膜１０５Ｃ、１０５
Ａがそれぞれ３ｎｍ、６ｎｍより薄くなると、電荷保持
が困難となり、絶縁性、信頼性が低下する。例えば、下
層の酸化膜１０５Ａの膜厚が６ｎｍより薄くなると、ダ
イレクトトンネルによるリーク電流が無視できない値と
なり、電荷保持が困難となる。また、上層の酸化膜１０
５Ｃが３ｎｍより薄くなると、大量のホールが窒化膜１
０５Ｂに注入され、絶縁耐圧として寄与する膜は下層の
酸化膜１０５Ａのみになってしまう。

【０００９】さらに、前記窒化膜１０５Ｂも５ｎｍ程度
より薄くなると、リーク電流の低減や電界集中の緩和が
不十分になり、信頼性が低下する。よって、絶縁膜１０
５は、酸化膜換算膜厚で１２ｎｍ前後より薄くできな
い。

【００１０】また、ＯＮＯ膜１０５の場合、制御ゲート
加工後に、通常、必要な酸化工程において、図１３に示
すように、酸化膜１０５Ａと浮遊ゲート１０４間、酸化
膜１０５Ｃと制御ゲート１０６間に酸化のためのバーズ
ビーク１０７が侵入し、浮遊ゲートと制御ゲート間の容
量を下げてしまうという問題が発生する。図１３は、バ
ーズビークが発生した場合の浮遊ゲート、絶縁膜、制御
ゲートを有するメモリセルの断面図である。バーズビー
クの容量への影響は、特にゲート長が短くなると大きく
なる。

【００１１】そこで本発明は、前記課題に鑑みてなされ
たものであり、電荷保持特性及び絶縁耐圧を維持したま
ま浮遊ゲートと制御ゲート間の絶縁膜（酸化膜換算膜
厚）を薄膜化でき、制御ゲート加工後に必要な酸化工程
において、浮遊ゲート及び制御ゲートにバーズビークが
侵入して容量が低下するのを防止できる不揮発性半導体
記憶装置の製造方法を提供することを目的とする。

【００１２】すなわち、言い換えると、本発明は浮遊ゲ
ートと制御ゲート間の容量結合比を増し、低電圧でメモ
リセルを駆動できるようにすることが目的であり、この
ために浮遊ゲートと制御ゲート間に形成される絶縁膜の
酸化膜換算膜厚を薄くすると共に、ゲートバーズビーク
の侵入による容量結合の低下を防止する。

【００１３】

【課題を解決するための手段】前記目的を達成するため
に、本発明に係る不揮発性半導体記憶装置の製造方法
は、半導体基板上にゲート絶縁膜を形成する工程と、前
記ゲート絶縁膜上に浮遊ゲートを形成する工程と、前記
浮遊ゲート上に、ＣＶＤ法によりシリコン酸化膜を形成
する工程と、前記浮遊ゲートと前記シリコン酸化膜との
界面近傍に、窒素を導入して窒化層を形成する工程と、
前記シリコン酸化膜上にシリコン窒化膜を形成する工程
と、前記シリコン窒化膜上に制御ゲートを形成する工程
とを具備することを特徴とする。

【００１４】また、本発明に係る不揮発性半導体記憶装
置の製造方法は、半導体基板上にゲート絶縁膜を形成す
る工程と、前記ゲート絶縁膜上に浮遊ゲートを形成する
工程と、前記浮遊ゲート上に、ＣＶＤ法によりシリコン
酸化膜を形成する工程と、前記浮遊ゲートと前記シリコ
ン酸化膜との界面近傍に、窒素を導入して第１の窒化層
を形成する工程と、前記シリコン酸化膜の表面に、窒素
を導入して第２の窒化層を形成する工程と、前記第２の
窒化層上に制御ゲートを形成する工程とを具備すること
を特徴とする。

【００１５】また、本発明に係る不揮発性半導体記憶装
置の製造方法は、半導体基板上に素子分離領域を形成す
る工程と、前記素子分離領域により区画された素子領域
の前記半導体基板上にトンネル酸化膜を形成する工程
と、前記トンネル酸化膜上に浮遊ゲートを形成する工程
と、前記浮遊ゲート上に、ＣＶＤ法によりシリコン酸化
膜を形成する工程と、前記浮遊ゲートと前記シリコン酸
化膜との界面近傍に、窒素を導入して窒化層を形成する
工程と、前記シリコン酸化膜上に、減圧ＣＶＤ法により
シリコン窒化膜を形成する工程と、前記シリコン窒化膜
上に制御ゲートを形成する工程とを具備することを特徴
とする。

【００１６】酸化膜形成方法としては熱酸化とＣＶＤ法
による酸化膜があるが、本発明ではＣＶＤ酸化膜を用い
る。これは、通常、浮遊ゲートの空乏化を防ぐために大
量にｎ型不純物がドーピングされた多結晶シリコンを熱
酸化すると、酸化膜の膜質は良くないためであり、高温
で酸化すると特性が改善するが、高温では本願が目的と
している薄い膜が形成しにくかったり、下層のトンネル
酸化膜の劣化を招くといった問題があるためである。

【００１７】すなわち、本発明では、リーク電流を防ぐ
ための膜として、ＣＶＤ酸化膜を用いている。浮遊ゲー
トと制御ゲート間の絶縁膜をＯＮＯ膜にしない場合、浮
遊ゲートのエッジにおいて電界集中による電子の抜けが
問題になるが、これを防ぐために、浮遊ゲートとＣＶＤ
酸化膜との界面を強力に窒化処理する。また、必要に応
じて浮遊ゲートのエッジを丸める。これにより、高電界
印加時のリーク電流を低減し、電界集中部における電界
を緩和する。また、浮遊ゲートとＣＶＤ酸化膜との界面
に形成された窒化層は、ゲート加工後の後酸化工程にお
けるバーズビークの侵入も抑制する。

【００１８】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態について説明する。

【００１９】まず、この発明の実施の形態の製造方法よ
り製造される不揮発性半導体記憶装置の構造について簡
単に説明する。

【００２０】図１は、前記不揮発性半導体記憶装置の構
造を示す断面図である。

【００２１】ｐ形シリコン基板１１には素子分離領域１
２が形成され、この素子分離領域１２により囲まれた素
子領域にはトンネル酸化膜１３が形成されている。この
トンネル酸化膜１３上には、浮遊ゲート１４、絶縁膜１
５、制御ゲート１６が順に形成されている。

【００２２】［第１の実施の形態］次に、第１の実施の
形態の前記不揮発性半導体記憶装置の製造方法について
説明する。

【００２３】図２〜図５は、前記不揮発性半導体記憶装
置の製造方法を示す工程における断面図である。

【００２４】まず、図２に示すように、ｐ形シリコン基
板１１に、トレンチアイソレーションなどによる素子分
離領域１２を形成して、この素子分離領域１２により区
画された素子領域を形成する。この素子領域のシリコン
基板１１上にトンネル酸化膜１３を形成する。その後、
図３に示すように、このトンネル酸化膜１３上に、ＣＶ
Ｄ法により多結晶シリコン膜を膜厚１００〜２００ｎｍ
程度形成する。続いて、ＲＩＥ法により多結晶シリコン
膜をパターニングして、浮遊ゲート１４を形成する。な
お、トンネル酸化膜と、浮遊ゲートとなる多結晶シリコ
ン膜の一部を堆積した後に素子分離のための溝を掘り、
絶縁膜で埋め込むという順序で形成する方法もある。

【００２５】次に、図３中の４に示す部分の拡大図を用
いて、絶縁膜１５の形成方法を述べる。図４（ａ）〜
（ｃ）は、浮遊ゲート１４上に形成される絶縁膜１５の
形成方法を示す断面の拡大図である。図４（ｄ）は、後
述する別例の前記絶縁膜の構造を示す断面の拡大図であ
る。

【００２６】図４（ａ）に示すように、浮遊ゲート１４
上に、ＣＶＤ法によりシリコン酸化膜１５Ａを膜厚７ｎ
ｍ形成する。シリコン酸化膜１５Ａの形成方法として
は、熱酸化法とＣＶＤ法がある。熱酸化法の場合には、
不純物をドーピングした多結晶シリコン膜（浮遊ゲート
材料）の熱酸化膜は一般に膜質が悪く、リーク電流が大
きい。リーク電流を下げるには、高温で酸化する必要が
あるが、高温酸化工程は浮遊ゲート下のトンネル酸化膜
の膜質を劣化させるので、スタックゲート型のフラッシ
ュメモリには好ましくない。

【００２７】ＣＶＤ法の場合には、トリクロールシラン
の分解によるＨＴＯ（High Temperature Oxide）酸化膜
を堆積するのが望ましい。これは、このＨＴＯ酸化膜は
絶縁性が高く、熱酸化膜に近いリーク特性を示すからで
ある。

【００２８】この他に、ジクロールシランを原料ガスに
用いたＨＴＯ酸化膜、ＴＥＯＳ系ガスの分解によるＣＶ
Ｄ酸化膜がある。特に前者は、膜質が良好で良く用いら
れているが、トリクロールシランの分解によるＨＴＯ酸
化膜に比較すると、リーク電流が大きいため、前述した
ように、薄膜の膜質の良好なＣＶＤ酸化膜を形成する場
合には、トリクロールシランの分解によるＨＴＯ酸化膜
の方がよりが望ましい。

【００２９】トリクロールシランの分解によるＨＴＯ酸
化膜は、ＳｉＣｌ４＋２Ｎ２Ｏ→ＳｉＯ２＋２Ｃｌ２＋
２Ｎ２ という反応で例えば８５０℃から９００℃とい
った温度で形成される。一般的には、ジクロールシラン
のＨＴＯ酸化膜に比較して、含有Ｈ２量がすこし少な
く、含有Ｃｌは多い膜である。

【００３０】次に、図４（ｂ）に示すように、浮遊ゲー
ト１４と前記シリコン酸化膜１５Ａとの界面近傍に、窒
素を導入して窒化層１５Ｂを形成する。Ｎ２Ｏ、ＮＯ、
アンモニアなどのガス中で熱処理（窒化処理）を行うこ
とによって、浮遊ゲート１４とシリコン酸化膜１５Ａと
の界面近傍に窒化層１５Ｂを形成できる。

【００３１】このとき、下地のトンネル酸化膜１３へ水
素が侵入し、膜質の劣化を招く場合があるので、ここで
用いる窒化処理においては、水素を含まないＮ２Ｏ、Ｎ
Ｏによる窒化の方が望ましい。例えば、Ｎ２ＯやＮＯガ
ス中で９５０℃の温度で熱処理を行う。プロセス条件に
より導入できる窒素の量は変わるが、これにより界面近
傍にatomic％として数％〜２０％前後の窒素を導入する
ことが可能である。反応温度は、必要に応じてさらに上
げてもよい。

【００３２】浮遊ゲート１４上の窒化層１５Ｂは、トラ
ップを低減させる処理を特に付加しなければ一般に電子
トラップを含むため、浮遊ゲート１４のエッジにおける
電界集中を緩和して高電界動作時のリーク電流を抑制す
る働きを持つ。また、窒化層１５Ｂは、浮遊ゲートとＣ
ＶＤ酸化膜の界面にバーズビークが侵入することを十分
に防止できる。

【００３３】なおここでは、減圧ＣＶＤ法で浮遊ゲート
上に窒化膜を形成し、その上にＣＶＤ酸化膜を形成する
方法を用いることはできない。これは、ＣＶＤ窒化膜と
ＣＶＤ酸化膜の界面及びＣＶＤ窒化膜自体が多量のトラ
ップを含むために、このトラップへの電子の出入りによ
り、メモリセルのしきい値電圧が変動するからである。
これは、例えばS.Moriらにより、IEEE Trans. On Elect
ron Devices vol.39 pp.283(1992)に報告されている。

【００３４】次に、図４（ｃ）に示すように、前記シリ
コン酸化膜１５Ａ上に、減圧ＣＶＤ法によりシリコン窒
化膜１５Ｃを膜厚６ｎｍ形成する。このシリコン窒化膜
１５Ｃは、制御ゲート１６に、浮遊ゲート１４に対する
負の電位を加えて、電子を浮遊ゲート１４からシリコン
基板１１に引き抜こうという場合に、制御ゲート１６か
ら浮遊ゲート１４へ電子が注入されるのを有効に防ぐ働
きを持つ。これは、シリコン窒化膜１５Ｃがアノード側
にホールの注入を防ぐに足る膜厚を有する場合、高電界
でのリーク電流を酸化膜に比較して低く抑えられるから
である。

【００３５】例えば、最近のＮＯＲ型のフラッシュメモ
リやＮＡＮＤ型のフラッシュメモリにおいては、電子を
チャネル全面で浮遊ゲートからシリコン基板に引き抜く
動作が行われる。このとき、制御ゲートから浮遊ゲート
に注入される電子の量が多いと、消去時間が長くかかっ
てしまうか、逆に書き込まれが起きる場合がある。特
に、ＮＯＲ型フラッシュメモリでは、電子を注入する場
合はドレイン側からのチャネルホットエレクトロン注入
を用いる場合が多く、動作時に浮遊ゲートと制御ゲート
間に高い電界がかかるのは浮遊ゲートから電子を引き抜
く場合のみであり、その時のリーク電流を減らせること
が非常に重要になる。

【００３６】このようにして、図５に示すように、膜厚
７ｎｍのシリコン酸化膜１５Ａ（窒化層１５Ｂを含む）
と、膜厚６ｎｍのシリコン窒化膜１５Ｃからなる絶縁膜
１５を浮遊ゲート１４上に形成する。この場合、絶縁膜
１５を、誘電率で酸化膜の膜厚に換算すると、その換算
膜厚は１０ｎｍとなる。これは、窒化膜は酸化膜に比べ
て誘電率が２倍程度大きいため、その膜厚は酸化膜に換
算した場合１／２に換算されるからである。膜厚７ｎｍ
のシリコン酸化膜１５Ａが存在すれば、ダイレクトトン
ネリングによるリーク電流は流れず、そのため電荷保持
特性には全く問題がない。なお、より厳密には、ＣＶＤ
酸化膜は窒化処理がなされるため、誘電率が上がるの
で、７ｎｍの膜でも窒化処理後には換算膜厚は７ｎｍよ
りも薄くなるというメリットもある。

【００３７】次に、図１に示すように、前記シリコン窒
化膜１５Ｃ上、すなわち絶縁膜１５上に、ＣＶＤ法によ
り多結晶シリコン膜を膜厚２００〜４００ｎｍ程度形成
する。続いて、ＲＩＥ法により２層になっている多結晶
シリコン膜をパターニングして、制御ゲート１６と浮遊
ゲート１４を形成する。その後は、通常用いられる製造
方法により、不揮発性半導体記憶装置が製造される。

【００３８】このような製造工程により、浮遊ゲート１
４と制御ゲート１６間の絶縁膜１５の実効酸化膜厚を、
電荷保持特性や絶縁耐圧を維持したままで薄膜化でき
る。特に、前記絶縁膜１５を薄膜化しても、浮遊ゲート
１４からシリコン基板１１に電子を放出させる際に問題
が発生することはない。

【００３９】また、通常の不揮発性半導体記憶装置で
は、浮遊ゲート上に絶縁膜を形成した後、トランジスタ
部の前記絶縁膜、浮遊ゲート材料、トンネル酸化膜を除
去する。その後、酸化を行って周辺トランジスタのゲー
ト酸化膜を形成する工程が用いられる。前記絶縁膜がＯ
ＮＯ膜の場合、シリコン窒化膜が中間層に存在し、その
表面も前記周辺トランジスタのゲート酸化膜形成時の条
件ではほとんど酸化されないため、ＯＮＯ膜をマスク材
として周辺回路領域を酸化することができる。この第１
の実施の形態による絶縁膜１５の構造でも、最上層にシ
リコン窒化膜１５Ｃが存在するため、メモリセル部の浮
遊ゲート１４上の絶縁膜１５には影響を与えずに、周辺
トランジスタのゲート酸化膜を形成することができる。

【００４０】なお、最上層のシリコン窒化膜１５Ｃの膜
厚があまりに厚い場合、シリコン窒化膜１５Ｃ中にトラ
ップされた電荷によるメモリセルのしきい値電圧への影
響が無視できなくなってくる。このため、シリコン窒化
膜１５Ｃの膜厚は、６ｎｍ以下とすることが望ましい。

【００４１】前記シリコン窒化膜１５Ｃの主な目的は、
ゲートバーズビークの侵入を防止することと、周辺回路
部の酸化工程における酸化剤のブロック膜として働くこ
とであり、必ずしもトラップが大量に含まれる必要はな
く、むしろ少ないほうがよい。このため、シリコン窒化
膜１５Ｃは、例えばトラップの少ないＪＶＤ法（JetVap
or Deposition法）で堆積したシリコン窒化膜でもよ
い。この方法は、例えばApplied Surfaces science 117
/118(1997) pp256-267に開示されている。また、シリコ
ン窒化膜１５Ｃ中の含有水素濃度を１×１０^１９ｃｍ
^−３以下に制御すれば、他の成膜方法によって形成して
も同等の低いトラップ密度が得られ、トラップへの電荷
の出入りによるしきい値電圧Ｖｔｈの不安定性を低減で
きる。

【００４２】また、デバイスの製造工程上、周辺のゲー
ト酸化工程を先に行ってしまうことにより、浮遊ゲート
と制御ゲート間の絶縁膜表面がむきだしにならず、酸化
工程にさらされない場合には、ゲートバーズビークの侵
入を抑制できればよい。このため、図４（ｄ）に示すよ
うに、シリコン窒化膜１５Ｃが存在しなくとも、シリコ
ン酸化膜１５Ａ表面にある程度の窒化層１５Ｄが存在す
ればよい場合もある。強力に窒化を行って、浮遊ゲート
１４とＣＶＤ酸化膜１５Ａ界面に加えて酸化膜１５Ａ表
面にも多量の窒素を導入する場合、最上層のシリコン窒
化膜１５Ｃは省略してもよい。

【００４３】また、この実施の形態の半導体記憶装置で
は、浮遊ゲート１４の多結晶シリコン膜とＣＶＤにより
形成したシリコン酸化膜（ＣＶＤ酸化膜）１５Ａとの界
面近傍を窒化して電子トラップを生成し、電界緩和効果
を発揮させている。しかし、ＯＮＯ膜における酸化膜と
窒化膜との界面のように、多量の電子トラップは形成で
きない。このため、浮遊ゲート１４のエッジ部分に電界
集中などの問題が生じる場合には、浮遊ゲート１４上に
ＣＶＤ酸化膜１５Ａを形成する前に、図６に示すよう
に、浮遊ゲート１４のエッジ１４Ａを丸める工程を追加
するとよい。

【００４４】浮遊ゲート１４のエッジでの電界集中は、
浮遊ゲート１４と制御ゲート１６間の絶縁膜１５の酸化
膜換算膜厚をＴoxとすれば、 （Ｔox／Ｉｎ（１＋Ｔox／Ｒ））×１／Ｒ なる式で計算できる。この式から、Ｔox＝１２ｎｍの場
合で電界集中（平面部に対してエッジで何倍の電界がか
かるか）を２倍以内に抑制しようとする場合、エッジの
曲率半径は最低でも５ｎｍ以上必要である。曲率を１０
ｎｍにすれば、電界集中は１．５倍、５０ｎｍの曲率で
は１．２倍以下に抑制できる。実際には、通常の窒化処
理をすることによるリーク電流の低減は、例えば電流量
が１／２に抑制できるといった範囲であるから、電界集
中は１．２倍くらいには抑制したく、したがって、曲率
としては５０ｎｍ以上にできれば、高い絶縁性が得られ
る。

【００４５】このエッジ１４Ａを丸める工程には、ＣＤ
Ｅ（Chemical Dry Etching）や、高温希釈酸化で多結晶
シリコン膜の酸化を行った後に、生成された酸化膜を除
去して丸めるという方法を用いればよい。これ以外に
も、例えば９５０℃〜１０００℃で水素雰囲気中で処理
することにより丸めたり、適切なウェット処理を用いる
等、方法はいろいろある。図６は、このときの不揮発性
半導体記憶装置の断面図である。

【００４６】以上説明したようにこの第１の実施の形態
によれば、電荷保持特性及び絶縁耐圧を維持したまま浮
遊ゲートと制御ゲート間の絶縁膜を薄膜化できる不揮発
性半導体記憶装置の製造方法を提供することができる。
前記絶縁膜を薄膜化しても、浮遊ゲートからシリコン基
板に電子を放出させる際に問題が発生することはないま
た、前記絶縁膜形成後の周辺トランジスタのゲート酸化
膜を形成する工程においても、従来のＯＮＯ膜と同様
に、この絶縁膜をマスクとして周辺部のみ酸化して所望
の膜厚のゲート酸化膜を形成することができる。

【００４７】［第２の実施の形態］前記第１の実施の形
態の不揮発性半導体記憶装置は、前述したような効果を
有し十分に実用できるものであるが、シリコン酸化膜１
５Ａと浮遊ゲート１４（多結晶シリコン膜）との界面に
存在する自然酸化膜は膜質が悪く、またその膜が存在す
ることで最終的な窒化層１５Ｂの層厚制御性を悪化させ
る場合がある。また、この自然酸化膜は、ＣＶＤ酸化膜
を堆積する装置内で堆積工程が始まる前に成長する場合
もある。このような場合には、浮遊ゲート（多結晶シリ
コン膜）１４形成後、シリコン酸化膜１５Ａの堆積前
に、浮遊ゲート１４の表面を窒化しておくことが有効で
ある。

【００４８】以下に、第２の実施の形態の前記不揮発性
半導体記憶装置の製造方法について説明する。

【００４９】図２、図３、図７（ａ）〜（ｄ）は、前記
不揮発性半導体記憶装置の製造方法を示す工程における
断面図である。

【００５０】まず、前記第１の実施の形態と同様に、図
２に示すように、ｐ形シリコン基板１１に、トレンチア
イソレーションなどによる素子分離領域１２を形成し
て、この素子分離領域１２により区画された素子領域を
形成する。この素子領域のシリコン基板１１上にトンネ
ル酸化膜１３を形成する。その後、図３に示すように、
このトンネル酸化膜１３上に、ＣＶＤ法により多結晶シ
リコン膜を膜厚１００〜２００ｎｍ程度形成する。続い
て、ＲＩＥ法により多結晶シリコン膜をパターニングし
て、浮遊ゲート１４を形成する。

【００５１】次に、図３中の４に示す部分の拡大図を用
いて、浮遊ゲートと制御ゲート間の絶縁膜２１の形成方
法を述べる。図７（ａ）〜（ｄ）は、浮遊ゲート１４上
に形成される絶縁膜２１の形成方法を示す断面の拡大図
である。

【００５２】図７（ａ）に示すように、浮遊ゲート１４
上に、窒化処理によりシリコン窒化膜１４Ｂを形成す
る。このシリコン窒化膜１４Ｂは、Ｎ２Ｏ、ＮＯ、アン
モニアなどのガス中で熱処理（窒化処理）を行うことに
よって形成する。このとき、下地のトンネル酸化膜１３
への悪い影響を抑えるという意味からはアンモニアでは
なく、Ｎ２Ｏ、ＮＯによる窒化の方が望ましい。これに
より、多結晶シリコン膜（浮遊ゲート１４）上に存在し
た自然酸化膜をなくしてしまう。

【００５３】さらに、図７（ｂ）に示すように、浮遊ゲ
ート１４表面に形成されたシリコン窒化膜１４Ｂ上に、
ＣＶＤ法によりシリコン酸化膜１５Ａを膜厚７ｎｍ形成
する。このシリコン酸化膜１５Ａの形成では、前記第１
の実施の形態と同様に、トリクロールシランの分解によ
るＨＴＯ（High Temperature Oxide）酸化膜を形成す
る。この膜は、絶縁性が高く、熱酸化膜に近いリーク特
性を示すため、シリコン酸化膜１５Ａに用いる膜として
望ましい。この他に、ジクロールシランによるＨＴＯ酸
化膜、ＴＥＯＳ系のＣＶＤ酸化膜があるが、これらは一
般にトリクロールシランのＨＴＯ酸化膜に比較するとリ
ーク電流が大きいため、トリクロールシランによるＨＴ
Ｏ酸化膜が最も好ましい。

【００５４】次に、図７（ｃ）に示すように、シリコン
窒化膜１４Ｂと前記シリコン酸化膜１５Ａとの界面近傍
に、窒素を導入して窒化層１５Ｂを形成する。このとき
の製造条件等については、図４（ｂ）に示した前記第１
の実施の形態と同様であるため、説明は省略する。

【００５５】次に、図７（ｄ）に示すように、前記シリ
コン酸化膜１５Ａ上に、減圧ＣＶＤ法によりシリコン窒
化膜１５Ｃを膜厚６ｎｍ形成する。このときの製造条件
等については、図４（ｃ）に示した前記第１の実施の形
態と同様であるため、説明は省略する。

【００５６】このようにして、図８に示すように、膜厚
７ｎｍのシリコン酸化膜１５Ａ（窒化層１５Ｂを含
む）、膜厚６ｎｍのシリコン窒化膜１５Ｃ、及びシリコ
ン窒化膜１４Ｂからなる絶縁膜２１を浮遊ゲート１４上
に形成する。この場合、絶縁膜２１を、誘電率で酸化膜
の膜厚に換算すると、その換算膜厚は１０ｎｍとなる。
これは、窒化膜は酸化膜に比べて誘電率が２倍程度大き
いため、その膜厚は酸化膜に換算した場合１／２に換算
されるからである。さらに、シリコン窒化膜１４Ｂは、
その他の膜に比べて十分に薄いため、考慮していない。
膜厚７ｎｍのシリコン酸化膜１５Ａが存在すれば、ダイ
レクトトンネリングによるリーク電流は流れず、そのた
め電荷保持特性には全く問題がない。

【００５７】次に、図９に示すように、前記シリコン窒
化膜１５Ｃ上、すなわち絶縁膜２１上に、ＣＶＤ法によ
り多結晶シリコン膜を膜厚２００〜４００ｎｍ程度形成
する。続いて、ＲＩＥ法により２層になっている多結晶
シリコン膜をパターニングして、制御ゲート１６と浮遊
ゲート１４を形成する。その後は、通常用いられる製造
方法により、不揮発性半導体記憶装置が製造される。

【００５８】このような製造工程により、浮遊ゲート１
４と制御ゲート１６間の絶縁膜２１の実効酸化膜厚を、
電荷保持特性や絶縁耐圧を維持したままで薄膜化でき
る。特に、前記絶縁膜２１を薄膜化しても、浮遊ゲート
１４からシリコン基板１１に電子を放出させる際に問題
が発生することはない。

【００５９】また、通常の不揮発性半導体記憶装置で
は、浮遊ゲート上に絶縁膜を形成した後、トランジスタ
部の前記絶縁膜、浮遊ゲート材料、トンネル酸化膜を除
去する。その後、酸化を行って周辺トランジスタのゲー
ト酸化膜を形成する工程が用いられる。前記絶縁膜がＯ
ＮＯ膜の場合、シリコン窒化膜が中間層に存在し、その
表面も前記周辺トランジスタのゲート酸化膜形成時の条
件ではほとんど酸化されないため、ＯＮＯ膜をマスク材
として周辺回路領域を酸化することができる。この第２
の実施の形態による絶縁膜２１の構造でも、最上層にシ
リコン窒化膜１５Ｃが存在するため、メモリセル部の浮
遊ゲートの絶縁膜には影響を与えずに、周辺トランジス
タのゲート酸化膜を形成することができる。

【００６０】また、この実施の形態の半導体記憶装置で
は、浮遊ゲート１４の多結晶シリコン膜とＣＶＤにより
形成したシリコン酸化膜（ＣＶＤ酸化膜）１５Ａとの界
面近傍を窒化して電子トラップを生成し、電界緩和効果
を発揮させている。しかし、ＯＮＯ膜における酸化膜と
窒化膜との界面のように、多量の電子トラップは形成で
きない。このため、浮遊ゲート１４のエッジ部分に電界
集中などの問題が生じる場合には、浮遊ゲート１４上に
ＣＶＤ酸化膜１５Ａを形成する前に、図１０に示すよう
に、浮遊ゲート１４のエッジ１４Ａを丸める工程を追加
するとよい。

【００６１】浮遊ゲート１４のエッジでの電界集中は、
浮遊ゲート１４と制御ゲート１６間の絶縁膜２１の酸化
膜換算膜厚をＴoxとすれば、 （Ｔox／Ｉｎ（１＋Ｔox／Ｒ））×１／Ｒ なる式で計算できる。この式から、Ｔox＝１２ｎｍの場
合で電界集中（平面部に対してエッジで何倍の電界がか
かるか）を２倍以内に抑制しようとする場合、エッジの
曲率半径は最低でも５ｎｍ以上必要である。曲率を１０
ｎｍにすれば、電界集中は１．５倍、５０ｎｍの曲率で
は１．２倍以下に抑制できる。実際には、通常の窒化処
理をすることによるリーク電流の低減は、例えば電流量
が１／２に抑制できるといった範囲であるから、電界集
中は１．２倍くらいには抑制したく、したがって、曲率
としては５０ｎｍ以上にできれば、高い絶縁性が得られ
る。

【００６２】このエッジを丸める工程には、ＣＤＥ（Ch
emical Dry Etching）や、高温希釈酸化で多結晶シリコ
ン膜の酸化を行った後に、生成された酸化膜を除去して
丸めるという方法を用いればよい。これ以外にも、例え
ば９５０℃〜１０００℃で水素雰囲気中で処理すること
により丸めたり、適切なウェット処理を用いる等、方法
はいろいろある。図１０は、このときの不揮発性半導体
記憶装置の断面図である。その他の効果及び作用におい
て、前記第１の実施の形態と同様である部分は説明を省
略する。

【００６３】以上説明したようにこの第２の実施の形態
によれば、前記第１の実施の形態に比べて、電荷保持特
性及び絶縁耐圧をより安定に維持したまま浮遊ゲートと
制御ゲート間の絶縁膜を薄膜化できる不揮発性半導体記
憶装置の製造方法を提供することができる。前記絶縁膜
を薄膜化しても、浮遊ゲートからシリコン基板に電子を
放出させる際に問題が発生することはない。また、前記
絶縁膜形成後の周辺トランジスタのゲート酸化膜を形成
する工程においても、従来のＯＮＯ膜と同様に、この絶
縁膜をマスクとして周辺部のみ酸化して所望の膜厚のゲ
ート酸化膜を形成することができる。

【００６４】本発明の実施形態では、リーク電流を防ぐ
ための膜として、ＣＶＤ酸化膜を用いている。浮遊ゲー
トと制御ゲート間の絶縁膜をＯＮＯ膜にしない場合、浮
遊ゲートのエッジにおいて電界集中による電子の抜けが
問題になるが、これを防ぐために、浮遊ゲートとＣＶＤ
酸化膜との界面を強力に窒化処理する。また、必要に応
じて浮遊ゲートのエッジを丸める。これにより、高電界
印加時のリーク電流を低減し、電界集中部における電界
を緩和する。また、浮遊ゲートとＣＶＤ酸化膜との界面
に形成された窒化層は、ゲート加工後の後酸化工程にお
けるバーズビークの侵入も抑制する。

【００６５】さらに、一般的なフラッシュメモリの製造
工程においては、この浮遊ゲートと制御ゲート間の絶縁
膜を耐酸化性マスクとして、周辺回路のゲート酸化膜を
形成する場合がある。また、前記絶縁膜は、チャネル全
面からのFowler-Nordheimトンネル消去（電子を浮遊ゲ
ートから基板に放出）を行う場合、制御ゲートから浮遊
ゲートへ流れる電流を抑制することが望ましい。さら
に、ゲート加工後の後酸化工程におけるバーズビークの
侵入を防止するために、ＣＶＤ酸化膜の上部に、ＣＶＤ
法によるシリコン窒化膜を形成する。このように、浮遊
ゲートと制御ゲート間絶縁膜として、浮遊ゲートとの界
面が窒化されたＣＶＤ酸化膜と、このＣＶＤ酸化膜の上
部にＣＶＤ法により堆積したシリコン窒化膜を形成す
る。

【００６６】

【発明の効果】以上述べたように本発明によれば、電荷
保持特性及び絶縁耐圧を維持したまま浮遊ゲートと制御
ゲート間の絶縁膜（酸化膜換算膜厚）を薄膜化でき、制
御ゲート加工後に必要な酸化工程において、浮遊ゲート
及び制御ゲートにバーズビークが侵入して容量が低下す
るのを防止できる不揮発性半導体記憶装置の製造方法を
提供することが可能である。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態の製造方法より製
造される不揮発性半導体記憶装置の構造を示す断面図で
ある。

【図２】この発明の第１、第２の実施の形態の不揮発性
半導体記憶装置の製造方法を示す第１工程の断面図であ
る。

【図３】前記第１、第２の実施の形態の不揮発性半導体
記憶装置の製造方法を示す第２工程の断面図である。

【図４】（ａ）〜（ｃ）は、前記第１の実施の形態の不
揮発性半導体記憶装置の製造方法を示す第３工程の断面
図である。（ｄ）は、別例の絶縁膜の構造を示す断面図
である。

【図５】前記第１の実施の形態の不揮発性半導体記憶装
置の製造方法を示す第４工程の断面図である。

【図６】前記第１の実施の形態の変形例の製造方法より
製造される不揮発性半導体記憶装置の構造を示す断面図
である。

【図７】前記第２の実施の形態の不揮発性半導体記憶装
置の製造方法を示す第３工程の断面図である。

【図８】前記第２の実施の形態の不揮発性半導体記憶装
置の製造方法を示す第４工程の断面図である。

【図９】この発明の第２の実施の形態の製造方法より製
造される不揮発性半導体記憶装置の構造を示す断面図で
ある。

【図１０】前記第２の実施の形態の変形例の製造方法よ
り製造される不揮発性半導体記憶装置の構造を示す断面
図である。

【図１１】従来の不揮発性半導体記憶装置の構造を示す
断面図である。

【図１２】前記不揮発性半導体記憶装置における浮遊ゲ
ートと制御ゲート間の絶縁膜の構造を示す断面図であ
る。

【図１３】前記不揮発性半導体記憶装置においてバーズ
ビークが発生した場合の構造を示す断面図である。

【符号の説明】

１１…ｐ形シリコン基板 １２…素子分離領域 １３…トンネル酸化膜 １４…浮遊ゲート １５…絶縁膜 １６…制御ゲート １５Ａ…シリコン酸化膜 １５Ｂ…窒化層 １５Ｃ…シリコン窒化膜 １４Ａ…浮遊ゲートのエッジ １４Ｂ…シリコン窒化膜 ２１…絶縁膜 １０１…ｐ形シリコン基板 １０２…素子分離領域 １０３…トンネル酸化膜 １０４…浮遊ゲート １０５…絶縁膜（ＯＮＯ膜） １０５Ａ…酸化膜 １０５Ｂ…窒化膜 １０５Ｃ…酸化膜 １０６…制御ゲート

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F001 AA25 AA43 AA63 AB08 AB09 AC02 AC06 AD12 AD53 AD60 AE08 AG21 AG23 AG30 5F083 EP02 EP23 EP55 EP76 EP77 ER02 ER05 ER09 ER14 ER19 GA22 GA30 JA04 NA01 PR15 PR21 PR33

Claims (10)

【特許請求の範囲】
1. 【請求項１】半導体基板上にゲート絶縁膜を形成する工
   程と、 前記ゲート絶縁膜上に浮遊ゲートを形成する工程と、 前記浮遊ゲート上に、ＣＶＤ法によりシリコン酸化膜を
   形成する工程と、 前記浮遊ゲートと前記シリコン酸化膜との界面近傍に、
   窒素を導入して窒化層を形成する工程と、 前記シリコン酸化膜上にシリコン窒化膜を形成する工程
   と、 前記シリコン窒化膜上に制御ゲートを形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
   製造方法。
2. 【請求項２】半導体基板上にゲート絶縁膜を形成する工
   程と、 前記ゲート絶縁膜上に浮遊ゲートを形成する工程と、 前記浮遊ゲート上に、ＣＶＤ法によりシリコン酸化膜を
   形成する工程と、 前記浮遊ゲートと前記シリコン酸化膜との界面近傍に、
   窒素を導入して第１の窒化層を形成する工程と、 前記シリコン酸化膜の表面に、窒素を導入して第２の窒
   化層を形成する工程と、 前記第２の窒化層上に制御ゲートを形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
   製造方法。
3. 【請求項３】半導体基板上に素子分離領域を形成する工
   程と、 前記素子分離領域により区画された素子領域の前記半導
   体基板上にトンネル酸化膜を形成する工程と、 前記トンネル酸化膜上に浮遊ゲートを形成する工程と、 前記浮遊ゲート上に、ＣＶＤ法によりシリコン酸化膜を
   形成する工程と、 前記浮遊ゲートと前記シリコン酸化膜との界面近傍に、
   窒素を導入して窒化層を形成する工程と、 前記シリコン酸化膜上に、減圧ＣＶＤ法によりシリコン
   窒化膜を形成する工程と、 前記シリコン窒化膜上に制御ゲートを形成する工程と、 を具備することを特徴とする不揮発性半導体記憶装置の
   製造方法。
4. 【請求項４】前記浮遊ゲート上にシリコン酸化膜を形成
   する工程の前に、前記浮遊ゲートの表面に窒素を導入し
   て窒化層を形成する工程をさらに具備することを特徴と
   する請求項１乃至３のいずれか１つに記載の不揮発性半
   導体記憶装置の製造方法。
5. 【請求項５】前記浮遊ゲート上にシリコン酸化膜を形成
   する工程の前に、前記浮遊ゲートが分離されている部分
   に存在するエッジを、曲率５ｎｍ以上で丸める工程をさ
   らに具備することを特徴とする請求項１乃至３のいずれ
   か１つに記載の不揮発性半導体記憶装置の製造方法。
6. 【請求項６】前記シリコン酸化膜を形成する工程は、ト
   リクロールシランを用いた反応でＨＴＯ（High Tempera
   ture Oxide）膜を形成する工程であることを特徴とする
   請求項１乃至３のいずれか１つに記載の不揮発性半導体
   記憶装置の製造方法。
7. 【請求項７】前記シリコン窒化膜を形成する工程は、形
   成される前記シリコン窒化膜中の含有水素量を１×１０
   ^１９ｃｍ^−３以下に抑えるように行われることを特徴と
   する請求項１または３に記載の不揮発性半導体記憶装置
   の製造方法。
8. 【請求項８】前記シリコン窒化膜の膜厚は、６ｎｍ以下
   であることを特徴とする請求項１または３に記載の不揮
   発性半導体記憶装置の製造方法。
9. 【請求項９】前記浮遊ゲート上に、前記シリコン酸化
   膜、前記窒化層、及び前記シリコン窒化膜を形成後、周
   辺回路領域の前記シリコン酸化膜、前記窒化層、前記シ
   リコン窒化膜、前記浮遊ゲート、及びゲート絶縁膜を除
   去し、前記浮遊ゲート上の前記シリコン窒化膜を耐酸化
   性マスクとして周辺回路領域のゲートの酸化を行うこと
   を特徴とする請求項１、３、１１のいずれか１つに記載
   の不揮発性半導体記憶装置の製造方法。
10. 【請求項１０】前記窒化層を形成する工程は、Ｎ２Ｏあ
    るいはＮＯのガス中で熱処理を行う工程であることを特
    徴とする請求項１乃至３のいずれか１つに記載の不揮発
    性半導体記憶装置の製造方法。