JP2001069001A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】 【課題】 ロックタイムを短くできる上に、ロックタイ
ムの短縮のための回路がロック時の動作や安定性に影響
を与えることがないＰＬＬ回路の提供。 【解決手段】 位相比較部３１は、入力信号と電圧制御
発振器３の出力信号との位相差を検出し、検出位相差が
３６０°以下の場合には、その位相差に応じて電圧制御
発振器３の発振周波数を高くするアップ要求信号ＵＰま
たはその発振周波数を低くするダウン要求信号ＤＷを出
力する。この信号により、ループフィルタ３２に含まれ
るコンデンサの充放電を緩やかに行い、この充放電電圧
を電圧制御発振器３に出力する。一方、その検出位相差
が３６０°以上の場合には、その位相差に応じてさらに
アップ要求信号ＵＰ１…またはダウン要求信号ＤＷ１…
を出力し、これらの信号により上記のコンデンサの充放
電を急激に行い、この充放電電圧を電圧制御発振器３に
出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、モータの速度制御
や周波数シンセサイザなどの各分野に適用できるＰＬＬ
（Ｐｈａｓｅ−Ｌｏｃｋｅｄ Ｌｏｏｐ）回路に関し、
特に安定性に優れ、かつロックタイムを短縮できるＰＬ
Ｌ回路に関するものである。

【０００２】

【従来の技術】従来からのこの種のＰＬＬ回路として
は、図５に示すようなものが知られている。このＰＬＬ
回路は、図５に示すように、位相比較回路１と、ループ
フィルタ２と、電圧制御発振器３とから構成されてい
る。位相比較回路１は、図６に示すように、４つのＲ−
Ｓフリップフロップ１１〜１４と、４入力のナンドゲー
ト１５と、４つのインバータ１６〜１９とから構成され
ている。さらに詳述すると、この位相比較回路１は、Ｒ
−Ｓフリップフロップ１１が入力信号ＩＮの立ち上りを
検出するとともに、Ｒ−Ｓフリップフロップ１２が電圧
制御発振器３の出力信号ＯＵＴの立ち上がりを検出し、
入力信号ＩＮの位相が出力信号ＯＵＴの位相よりも進ん
でいる場合には、その位相差に等しい時間だけ出力信号
ＯＵＴの周波数を高くするためのアップ要求信号ＵＰを
「Ｈ」レベルとし、逆に、入力信号ＩＮの位相が出力信
号ＯＵＴの位相よりも遅れている場合には、その位相差
に等しい時間だけ出力信号ＯＵＴの周波数を低くするた
めのダウン要求信号ＤＷを「Ｈ」レベルとするようにな
っている。

【０００３】ループフィルタ２は、図７に示すように、
電流源２１と、この電流源２１のスイッチ２２と、電流
源２４のスイッチ２３と、電流源２４とが、電源とアー
スとの間に直列に接続されている。そして、スイッチ２
２とスイッチ２３とが接続される共通接続点とアースと
の間に、コンデンサＣと抵抗Ｒとが直列に接続されてい
る。スイッチ２２の接点は、位相比較回路１から出力さ
れるアップ要求信号ＵＰにより開閉自在に構成されてい
る。また、スイッチ２３の接点は、そのダウン要求信号
ＤＷにより開閉自在に構成されている。

【０００４】電圧制御発振器３は、ループフィルタ２の
出力電圧に基づいて発振周波数が可変自在に構成されて
いる。次に、このような構成からなる従来のＰＬＬ回路
の動作について、図５〜図７を参照して説明する。位相
比較回路１には、入力信号ＩＮと電圧制御発振器３の出
力信号ＯＵＴとが入力され、入力信号ＩＮの立ち上りが
Ｒ−Ｓフリップフロップ１１に検出され、電圧制御発振
器３の出力信号ＯＵＴの立ち上がりがＲ−Ｓフリップフ
ロップ１２が検出される。そして、入力信号ＩＮの位相
が出力信号ＯＵＴの位相よりも進んでいる場合には、そ
の位相差に等しい時間だけ出力信号ＯＵＴの周波数を高
くするためのアップ要求信号ＵＰが「Ｈ」レベルにな
り、逆に、入力信号ＩＮの位相が出力信号ＯＵＴの位相
よりも遅れている場合には、その位相差に等しい時間だ
け出力信号ＯＵＴの周波数を低くするためのダウン要求
信号ＤＷが「Ｈ」レベルになる。

【０００５】ループフィルタ２では、アップ要求信号Ｕ
Ｐが「Ｈ」レベルになると、この信号ＵＰによりスイッ
チ２２の接点が閉状態になるので、電流源２１からの電
流によりコンデンサＣが充電される。この結果、ループ
フィルタ２の出力電圧が上昇し、これにより電圧制御発
振器３の発振周波数が高くなり、目標値となる。一方、
ダウン要求信号ＤＷが「Ｈ」レベルになると、この信号
ＤＷによりスイッチ２３の接点が閉状態になるので、こ
れによりコンデンサＣの電荷がスイッチ２３、電流源２
４を経由して放電される。この結果、ループフィルタ２
の出力電圧が低下し、これにより電圧制御発振器３の発
振周波数が低くなり、目標としている値となる。

【０００６】以上のようなフィードバック制御により、
入力信号ＩＮの周波数と出力信号ＯＵＴの周波数が一致
する。ところで、ＰＬＬ回路では、一般にロックタイム
が短いことが望まれるが、これを実現した従来技術とし
て特開平１０−２８５０２４号公報に記載の高速ロック
アップ機能付きＰＬＬ回路が知られている。

【０００７】このＰＬＬ回路は、チャージポンプに電流
値の異なる２つの電流源を有し、位相比較回路の出力に
ディレイ回路を接続し、ディレイ回路の出力を電流源に
接続させたスイッチの制御信号として用い、これにより
電流源を選択するようにしたものである。また、このＰ
ＬＬ回路では、位相比較回路の入力の位相差が大きいと
きには電流値の大きな電流源を、その位相差が小さいと
きには電流値が小さな電流源をチャージポンプの出力電
流として出力し、ロックタイムを短くすることができる
ようになっている。

【０００８】

【発明が解決しようとする課題】ところで、ＰＬＬ回路
では、ロックタイムが短く、かつロック時の安定性が高
いことが要求される。しかし、上述の従来回路では、ロ
ックタイムを短くするためには、ループフィルタの電流
源の容量を大きくする必要があるが、電流源を大きくす
ると安定性が犠牲になるという不都合がある。その一
方、ロック時の安定性を高くするためには、ループフィ
ルタの電流源の容量を小さくする必要があるが、電流源
を小さくするとロックタイムが長くなるという不都合が
ある。

【０００９】また、上述の特開平１０−２８５０２４号
公報に記載のＰＬＬ回路では、上述のようにロックタイ
ムを短くすることができる。しかし、ロックの有無にか
かわず、ロックタイムの短縮のためのディレイ回路が常
に動作しているので、ロック時にも電力が消費されると
いう不都合がある。そこで、本発明は、上記の背景の下
になされたものであり、ロックタイムを短くできる上
に、ロックタイムの短縮のための回路がロック時の動作
や安定性に影響を与えることがないＰＬＬ回路を提供す
ることを目的とする。

【００１０】

【課題を解決するための手段】上記課題を解決し、本発
明の目的を達成するために、請求項１〜請求項３に記載
の各発明は以下のように構成した。すなわち、請求項１
に記載の発明は、位相比較手段と、制御電圧生成手段
と、電圧制御発振器とを備えたＰＬＬ回路であって、前
記位相比較手段は、入力信号と前記電圧制御発振器の出
力信号との位相差を検出し、この検出位相差に応じて１
または２以上の周波数制御信号を出力するようになって
おり、前記制御電圧生成手段は、前記１または２以上の
周波数制御信号に応じて速度の異なる充放電を充電器に
行い、この充放電電圧を前記電圧制御発振器に出力する
ようになっており、前記電圧制御発振器は、前記充放電
電圧に応じて発振周波数が可変自在になっていることを
特徴とするものである。

【００１１】また、請求項２に記載の発明は、請求項１
に記載のＰＬＬ回路において、前記位相比較手段は、前
記入力信号と前記電圧制御発振器の出力信号との位相差
を検出し、検出位相差が３６０°（２π）以下の場合に
はその位相差に応じた第１の周波数制御信号を出力し、
検出位相差が３６０°以上の場合にはその位相差に応じ
て前記第１の周波数制御信号の他に第２の周波数制御信
号を出力するようになっていることを特徴とするもので
ある。

【００１２】さらに、請求項３に記載の発明は、請求項
２に記載のＰＬＬ回路において、前記制御電圧生成手段
は、電流量の異なる複数の電流源と、前記複数の電流源
に基づいて充放電されるコンデンサとを備え、前記位相
比較手段から第１の周波数制御信号が出力された場合に
は、前記電流源の中から電流量が最小の電流源を選択
し、この選択した電流源により前記コンデンサの充放電
を行い、他方、前記位相比較手段から第１と第２の両周
波数制御信号が出力された場合には、前記最小の電流源
の他にそれよりも電流量が大きな電流源の双方を選択
し、この選択した両電流源により前記コンデンサの充放
電を行うようになっていることを特徴とするものであ
る。

【００１３】このような構成からなる本発明では、入力
信号と電圧制御発振器の出力信号との位相差が大きな場
合、例えばその位相差が３６０°（２π）以上の場合に
は、充電器の充放電の速度を急激に変化でき、この充放
電電圧を電圧制御発振器に対して供給できるので、従来
のＰＬＬ回路に比べてロックタイムを短縮できる。ま
た、本発明では、入力信号と電圧制御発振器の出力信号
との位相差が３６０°以下の場合には、電流量が最小の
電流源を選択し、この選択した電流源によりコンデンサ
の充放電の速度を緩やかに変化させ、他方、その位相差
が３６０°以上の場合には、その最小の電流源の他にそ
れよりも電流量が大きな電流源の双方を選択し、この選
択した両電流源によりコンデンサの充放電の速度を急激
に変化させるようにしたので、ロックタイム短縮のため
の回路が、ロック時の動作や安定性に影響を与えること
がない。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態につい
て図面を参照して説明する。図１は、本発明のＰＬＬ回
路の実施の形態の全体の構成を示すブロック図である。
この実施形態に係るＰＬＬ回路は、図１に示すように、
位相比較手段としての位相比較部３１と、制御電圧生成
手段としてのループフィルタ３２と、電圧制御発振器３
とから構成されている。

【００１５】位相比較部３１は、複数の位相比較回路３
１−０、３１−１…３１−ｎから構成され、入力信号Ｉ
Ｎの位相が電圧制御発振器３３の出力信号ＯＵＴの位相
に対して進んでいるかまたは遅れているかを検出し、そ
の位相が進んでいる場合には、その進みの程度に応じて
出力信号ＯＵＴの周波数を高くするためのアップ要求信
号（周波数制御信号）ＵＰ、ＵＰ１…ＵＰｎのうちの１
または２以上について出力し、他方、その位相が遅れて
いる場合には、その遅れの程度に応じて出力信号ＯＵＴ
の周波数を低くするためのダウン要求信号（周波数制御
信号）ＤＷ、ＤＷ１…ＤＷｎのうちの１または２以上に
ついて出力するようになっている。

【００１６】ループフィルタ３２は、図３に示すよう
に、複数の位相比較回路３１−０、３１−１…３１−ｎ
に対応する複数の電流源回路３２−０、３２−１…３２
−ｎを備えている。電流源回路３２−０、３２−１…
は、充電用の電流源３２１と、この電流源３２１のスイ
ッチ３２２と、放電用の電流源３２４のスイッチ３２３
と、放電用の電流源３２４とから構成され、これらは電
源とアース間に直列に接続されている。電流源回路３２
−０、３２−１…のスイッチ３２２とスイッチ３２３と
の共通接続部とアースとの間に、コンデンサＣと抵抗Ｒ
とが直列に接続され、この直列接続されるコンデンサＣ
と抵抗Ｒの両端の電圧が電圧制御発振器３に制御電圧と
して出力されるようになっている。

【００１７】電流源回路３２−０、３２−１…のスイッ
チ３２２の各接点は、位相比較部３１から出力されるア
ップ要求信号ＵＰ、ＵＰ１、ＵＰ２…により開閉自在に
構成されている。また、電流源回路３２−０、３２−１
…のスイッチ３２３の各接点は、位相比較部３１から出
力されるダウン要求信号ＤＷ、ＤＷ１、ＤＷ２…により
開閉自在に構成されている。

【００１８】また、電流源回路３２−０、３２−１、３
２−２…の電流源３２１と電流源３２４は、電流源回路
３２−０のものがその電流量が一番小さく、電流源回路
３２−１、電流源回路３２−２…にいくに従ってその電
流量が大きくなるように構成されている。電圧制御発振
器３は、ループフィルタ３２からの出力制御電圧に基づ
いて発振周波数が可変自在に構成されている。

【００１９】次に、位相比較部３１の具体的な回路の構
成について、図２を参照して説明する。位相比較部３１
は、図２に示すように、複数の位相比較回路３１−０、
３１−１…から構成される。ここで、位相比較回路３１
−０は、図６に示す位相比較回路１に相当するものであ
る。

【００２０】位相比較回路３１−０は、図２に示すよう
に、４つのＲ−Ｓフリップフロップ４１〜４４と、４入
力のナンドゲート４５と、４つのインバータ４６〜４９
とから構成されている。Ｒ−Ｓフリップフロップ４１は
ナンドゲート４１１、４１２から構成され、Ｒ−Ｓフリ
ップフロップ４２はナンドゲート４２１、４２２から構
成されている。また、Ｒ−Ｓフリップフロップ４３はナ
ンドゲート４３１、４３２から構成され、Ｒ−Ｓフリッ
プフロップ４４はナンドゲート４４１、４４２から構成
されている。

【００２１】さらに、位相比較回路３１−０について具
体的に説明すると、入力信号ＩＮがインバータ４６を介
してナンドゲート４１１の第１の入力端子に入力される
ようになっている。ここで、ナンドゲート４１１の入力
端子は、図中の一番上側の入力端子を第１の入力端子、
上から２番目の入力端子を第２の入力端子というものと
し、以下の他のナンドゲートについても同様とする。

【００２２】ナンドゲート４１１の出力端子は、ナンド
ゲート４１２の第１の入力端子、ナンドゲート４３１の
第１の入力端子、およびナンドゲート４５の第１の入力
端子にそれぞれ接続されている。ナンドゲート４１２の
出力端子は、ナンドゲート４１１の第２の入力端子に接
続されるとともにインバータ４７の入力端子に接続さ
れ、インバータ４７の出力端子からアップ要求信号ＵＰ
が出力されるようになっている。

【００２３】ナンドゲート４３１の第２の入力端子は、
ナンドゲート４３２の出力端子に接続されている。ま
た、ナンドゲート４３１の出力端子は、ナンドゲート４
３２の第１の入力端子、ナンドゲート４５の第２の入力
端子、およびナンドゲート４１２の第２の入力端子にそ
れぞれ接続されている。ナンドゲート４３２の第２の入
力端子は、ナンドゲート４４２の第１の入力端子、ナン
ドゲート４１２の第３の入力端子、およびナンドゲート
４２２の第１の入力端子に接続されている。また、ナン
ドゲート４５の出力端子は、ナンドゲート４１２の第３
の入力端子、およびナンドゲート４２２の第１の出力端
子に接続されている。

【００２４】一方、電圧制御発振器３の出力信号ＯＵＴ
が、インバータ４８を介してナンドゲート４２１の第２
の入力端子に入力されるようになっている。このナンド
ゲート４２１の出力端子は、ナンドゲート４２２の第３
の入力端子、ナンドゲート４４１の第２の入力端子、お
よびナンドゲート４５の第４の入力端子にそれぞれ接続
されている。ナンドゲート４２２の出力端子は、ナンド
ゲート４２１の第１の入力端子に接続されるとともにイ
ンバータ４９の入力端子に接続され、インバータ４９の
出力端子からダウン要求信号ＤＷが出力されるようにな
っている。

【００２５】ナンドゲート４４１の第１の入力端子は、
ナンドゲート４４２の出力端子に接続されている。ま
た、ナンドゲート４４１の出力端子は、ナンドゲート４
４２の第２の入力端子、ナンドゲート４５の第３の入力
端子、およびナンドゲート４２２の第２の入力端子にそ
れぞれ接続されている。次に、位相比較回路３１−１
は、図２に示すように、入力信号遅延回路５１と、出力
信号遅延回路５２と、４つのＲ−Ｓフリップフロップ５
３〜５６と、４入力のナンドゲート５７と、２つのイン
バータ５８、５９から構成されている。

【００２６】入力信号遅延回路５１は、入力信号ＩＮの
立ち上がり時に、その入力信号ＩＮを３個のインバータ
５１２〜５１４で所定時間だけ遅延させ、この遅延信号
をアンドゲート５１１から取り出し、この取り出した遅
延信号と位相比較回路３１−０からのアップ要求信号Ｕ
ＰとのＮＡＮＤ演算をナンドゲート５１５で行い、その
結果を出力するようになっている。

【００２７】また、出力信号遅延回路５２は、出力信号
ＯＵＴの立ち上がり時に、その出力信号ＯＵＴをインバ
ータ５２２〜５２４で所定時間だけ遅延させて、この遅
延信号をアンドゲート５２１から取り出し、この取り出
した遅延信号と位相比較回路３１−０からのダウン要求
信号ＤＷとのＮＡＮＤ演算をナンドゲート５２５で行
い、その結果を出力するようになっている。

【００２８】Ｒ−Ｓフリップフロップ５３は、ナンドゲ
ート５３１、５３２と、アンドゲート５３３から構成さ
れ、アンドゲート５３３に入力されるアップ要求信号Ｕ
Ｐが「Ｈ」レベルのときにのみフリップフロップ動作を
行い、それが「Ｌ」レベルのときには出力が変化しない
ように構成されている。従って、Ｒ−Ｓフリップフロッ
プ５３は、アップ要求信号ＵＰによってその動作が制御
されるようになっている。

【００２９】また、Ｒ−Ｓフリップフロップ５４は、ナ
ンドゲート５４１、５４２と、アンドゲート５４３から
構成され、アンドゲート５４３に入力されるダウン要求
信号ＤＷが「Ｈ」レベルのときにのみフリップフロップ
動作を行い、それが「Ｌ」レベルのときには出力が変化
しないように構成されている。従って、Ｒ−Ｓフリップ
フロップ５４は、ダウン要求信号ＤＷによってその動作
が制御されるようになっている。

【００３０】Ｒ−Ｓフリップフロップ５５は、ナンドゲ
ート５５１、５５２から構成され、Ｒ−Ｓフリップフロ
ップ５６は、ナンドゲート５６１、５６２から構成され
ている。さらに、位相比較回路３１−１について具体的
に説明すると、入力信号ＩＮがアンドゲート５１１の第
２の入力端子に直接入力されるとともに、その入力信号
ＩＮが３つのインバータ５１２〜５１４で遅延されてア
ンドゲート５１１の第１の入力端子に入力されるように
なっている。アンドゲート５１１の出力端子は、ナンド
ゲート５１５の第１の入力端子に接続されている。

【００３１】位相比較回路３１−０からのアップ要求信
号ＵＰが、ナンドゲート５１５の第２の入力端子と、ア
ンドゲート５３３の第１の入力端子にそれぞれ入力され
るようになっている。ナンドゲート５１５の出力端子
は、ナンドゲート５３１の第１の入力端子に接続され、
ナンドゲート５３１の出力端子は、アンドゲート５３３
の第２の入力端子に接続されている。

【００３２】アンドゲート５３３の出力端子は、ナンド
ゲート５３２の第１の入力端子、ナンドゲート５５１の
第１の入力端子、およびナンドゲート５７の第１の入力
端子にそれぞれ接続されている。ナンドゲート５３２の
出力端子は、ナンドゲート５３１の第２の入力端子に接
続されるとともにインバータ５８の入力端子に接続さ
れ、インバータ５８の出力端子からアップ要求信号ＵＰ
１が出力されるようになっている。

【００３３】ナンドゲート５５１の第２の入力端子は、
ナンドゲート５５２の出力端子に接続されている。ま
た、ナンドゲート５５１の出力端子は、ナンドゲート５
５２の第１の入力端子、ナンドゲート５７の第２の入力
端子、およびナンドゲート５３２の第２の入力端子にそ
れぞれ接続されている。ナンドゲート５５２の第２の入
力端子は、ナンドゲート５６２の第１の入力端子、ナン
ドゲート５３２の第３の入力端子、およびナンドゲート
５４２の第１の入力端子にそれぞれ接続されている。ま
た、ナンドゲート５７の出力端子は、ナンドゲート５３
２の第３の入力端子、およびナンドゲート５４２の第１
の出力端子に接続されている。

【００３４】一方、電圧制御発振器３の出力信号ＯＵＴ
が、アンドゲート５２１の第１の入力端子に直接入力さ
れるとともに、その出力信号ＯＵＴが３つのインバータ
５２２〜５２４で遅延されてアンドゲート５２１の第２
の入力端子に入力されるようになっている。アンドゲー
ト５２１の出力端子は、ナンドゲート５２５の第１の入
力端子に接続されている。

【００３５】位相比較回路３１−０からのダウン要求信
号ＤＷが、ナンドゲート５２５の第２の入力端子と、ア
ンドゲート５４３の第２の入力端子にそれぞれ入力され
るようになっている。ナンドゲート５２５の出力端子
は、ナンドゲート５４１の第２の入力端子に接続され、
ナンドゲート５４１の出力端子は、アンドゲート５４３
の第１の入力端子に接続されている。

【００３６】ナンドゲート５４３の出力端子は、ナンド
ゲート５４２の第３の入力端子、ナンドゲート５６１の
第２の入力端子、およびナンドゲート５７の第４の入力
端子にそれぞれ接続されている。ナンドゲート５４２の
出力端子は、ナンドゲート５４１の第１の入力端子に接
続されるとともにインバータ５９の入力端子に接続さ
れ、インバータ５９の出力端子からダウン要求信号ＤＷ
１が出力されるようになっている。

【００３７】ナンドゲート５６１の第１の入力端子は、
ナンドゲート５６２の出力端子に接続されている。ま
た、ナンドゲート５６１の出力端子は、ナンドゲート５
６２の第２の入力端子、ナンドゲート５７の第３の入力
端子、およびナンドゲート５４２の第２の入力端子にそ
れぞれ接続されている。次に、このような構成からなる
この実施形態に係るＰＬＬ回路の動作について、図４の
タイムチャートを参照して説明する。

【００３８】いま時刻ｔ１において、図４（Ａ）に示す
ように、位相比較部３１への入力信号ＩＮが「Ｌ」レベ
ルから「Ｈ」レベルに変化すると、この入力信号ＩＮの
立ち上がりを位相比較回路３１−０のＲ−Ｓフリップフ
ロップ４１が検出し、この結果、位相比較回路３１−０
から出力されるアップ要求信号ＵＰが図４（Ｂ）に示す
ように「Ｌ」レベルから「Ｈ」レベルに立ち上がる。

【００３９】次に、時刻ｔ２において、図４（Ａ）に示
すように、入力信号ＩＮが再び立ち上がると、アンドゲ
ート５１１の出力が「Ｈ」レベルになり、このときにア
ップ要求信号ＵＰが「Ｈ」レベルであるので、ナンドゲ
ート５１５の出力が「Ｌ」レベルとなる。この結果、フ
リップフロップ５３の出力は「Ｌ」レベルとなって、位
相比較回路３１−１から出力されるアップ要求信号ＵＰ
１は、図４（Ｅ）に示すように「Ｌ」レベルから「Ｈ」
レベルに変化する。

【００４０】ここで、位相比較部３１は、図１に示すよ
うに、位相比較回路３１−１、３１−２…３１−ｎを含
み、位相比較回路３１−２…３１−ｎは、図２示す位相
比較回路３１−１と同様に構成されている。このため、
時刻ｔ３〜ｔ５では、位相比較回路３１−１から出力さ
れるアップ要求信号ＵＰ１と同様なアップ要求信号ＵＰ
２、ＵＰ３、ＵＰ４が、位相比較回路３１−２、３１−
３、３１−４からそれぞれ出力される。

【００４１】換言すると、時刻ｔ１から時刻ｔ５までの
期間では、電圧制御発振器３からの出力信号ＯＵＴが
「Ｌ」レベルで立ち上がることがなく、入力信号ＩＮと
その出力信号ＯＵＴの位相差が３６０°（２π）以上あ
る。そこで、その位相差が３６０°異なるたびに、すな
わち、時刻ｔ２〜ｔ５の各時刻のたびに、位相比較回路
３１−１〜３１−４からアップ要求信号ＵＰ１〜ＵＰ４
が順次出力される。

【００４２】このように位相比較回路３１−０〜３１−
４から出力されるアップ要求信号ＵＰ０〜ＵＰ４によ
り、ループフィルタ３２における電流源回路３２−０〜
３２−４の各スイッチ３２２の接点が順次閉状態にな
る。このため、電流源回路３２−０〜３２−４の各電流
源３２１によりコンデンサＣが充電される。ここで、電
流源３２１の電流量は電流源回路３２−０が一番小さく
電流源回路３２−１、３２−２…にいくに従って電流量
が大きくなるようになっているので、入力信号ＩＮとそ
の出力信号ＯＵＴの位相差が大きいほどコンデンサＣに
大きな電流が流れて、その充電電圧の速度（変化率）を
大きくでき、その充電電圧を電圧制御発振器３の制御電
圧として出力できる。

【００４３】その後、時刻ｔ６において、図４（Ｂ）に
示すように、位相比較部３１に対する電圧制御発振器３
からの出力信号ＯＵＴが「Ｌ」レベルから「Ｈ」レベル
に変化すると、位相比較回路３１−０のＲ−Ｓフリップ
フロップ４２の出力が「Ｈ」レベルから「Ｌ」レベルに
変化するので、位相比較回路３１−０から出力されるダ
ウン要求信号ＤＷが図４（Ｄ）に示すように「Ｌ」レベ
ルから「Ｈ」レベルに変化する。このとき、ナンドゲー
ト４５の出力が「Ｈ」レベルから「Ｌ」レベルに変化す
るので、Ｒ−Ｓフリップフロップ４２の出力が「Ｈ」レ
ベルから「Ｌ」レベルに変化したのち直ちに「Ｈ」レベ
ルに戻る。このため、ダウン要求信号ＤＷは「Ｌ」レベ
ルとなり、図４（Ｄ）に示すように棒状のパルスとな
る。

【００４４】さらに、時刻ｔ６では、上記のようにナン
ドゲート４５の出力が「Ｈ」レベルから「Ｌ」レベルに
変化するので、これによりＲ−Ｓフリップフロップ４１
の出力が「Ｌ」レベルから「Ｈ」レベルに変化する。こ
のため、アップ要求信号ＵＰは、図４（Ｃ）に示すよう
に、「Ｈ」レベルから「Ｌ」レベルに変化する。その一
方、位相比較回路３１−１では、時刻ｔ６において、電
圧制御発振器３からの出力信号ＯＵＴが「Ｌ」レベルか
ら「Ｈ」レベルに変化すると、このときにはナンドゲー
ト５２５に入力されているダウン要求信号ＤＷは「Ｈ」
レベルのため、ナンドゲート５２５の出力は「Ｈ」レベ
ルから「Ｌ」レベルに一時的に変化する。このため、そ
の変化がＲ−Ｓフリップフロップ５４を経て、ナンドゲ
ート５７の出力を変化させる。これにより、Ｒ−Ｓフリ
ップフロップ５３の出力が「Ｌ」レベルから「Ｈ」レベ
ルに変化するので、アップ要求信号ＵＰ１は図４（Ｅ）
に示すように「Ｈ」レベルから「Ｌ」レベルに変化す
る。

【００４５】時刻ｔ７において、図４（Ｂ）に示すよう
に、電圧制御発振器３からの出力信号ＯＵＴが再び立ち
上がると、この出力信号ＯＵＴの立ち上がりを位相比較
回路３１−０のＲ−Ｓフリップフロップ４２が検出し、
この結果、位相比較回路３１−０から出力されるダウン
要求信号ＤＷが図４（Ｄ）に示すように「Ｌ」レベルか
ら「Ｈ」レベルに立ち上がる。

【００４６】時刻ｔ８において、図４（Ｂ）に示すよう
に、出力信号ＯＵＴが立ち上がると、アンドゲート５２
１の出力が「Ｈ」レベルになり、このときにダウン要求
信号ＤＷが「Ｈ」レベルであるので、ナンドゲート５２
５の出力が「Ｌ」レベルとなる。この結果、フリップフ
ロップ５４の出力は「Ｌ」レベルとなって、位相比較回
路３１−１から出力されるダウン要求信号ＤＷ１は、図
４（Ｆ）に示すように「Ｌ」レベルから「Ｈ」レベルに
変化する。

【００４７】その後、時刻ｔ９、ｔ１０では、位相比較
回路３１−１から出力されるダウンアップ要求信号ＤＷ
１と同様なダウン要求信号ＤＷ２、ＤＷ３が、位相比較
回路３１−２、３１−３からそれぞれ出力される（図１
参照）。換言すると、時刻ｔ７から時刻ｔ１０までの期
間では、入力信号ＩＮが「Ｌ」レベルのままであり、入
力信号ＩＮとその出力信号ＯＵＴの位相差が３６０°
（２π）以上ある。そこで、その位相差が３６０°異な
るたびに、すなわち、時刻ｔ８〜ｔ１０の各時刻のたび
に、位相比較回路３１−１〜３１−３からダウン要求信
号ＤＷ１〜ＤＷ３が順次出力される。

【００４８】このように位相比較回路３１−０〜３１−
３から出力されるダウン要求信号ＤＷ０〜ＤＷ３によ
り、ループフィルタ３２における電流源回路３２−０〜
３２−３の各スイッチ３２３の接点が順次閉状態にな
る。このため、電流源回路３２−０〜３２−３の各電流
源３２４によりコンデンサＣが放電される。ここで、電
流源３２４の電流量は電流源回路３２−０が一番小さく
電流源回路３２−１、３２−２…にいくに従って電流量
が大きくなるようになっている。このた、入力信号ＩＮ
とその出力信号ＯＵＴの位相差が大きいほどコンデンサ
Ｃの放電の速度（変化率）を大きくでき、その放電電圧
を電圧制御発振器３の制御電圧として出力できる。

【００４９】その後、時刻ｔ１１において、入力信号Ｉ
Ｎが「Ｌ」レベルから「Ｈ」レベルに変化すると、これ
により、位相比較回路３１−０、３１−１…からのダウ
ン要求信号ＤＷ、ＤＷ１…が「Ｈ」レベルから「Ｌ」レ
ベルに変化する（図４（Ｄ）および（Ｆ）参照）。以上
のような一連の動作により、ＰＬＬ動作の開始時に、入
力信号ＩＮと出力信号ＯＵＴの周波数が大きく異なりそ
の位相差が大きな場合でも、その位相差が徐々に減少し
ていき、その位相差が３６０°以内になり、さらに位相
差がなくなるようにすることができる。

【００５０】以上の動作をまとめると、以下のようにな
る。すなわち、位相比較部３１は、入力信号（参照信
号）ＩＮと電圧制御発振器３の出力信号ＯＵＴの位相を
比較し、その比較に応じてアップ要求信号ＵＰまたはダ
ウン要求信号ＤＷを出力する。さらに、その位相差が３
６０°以上の場合には、入力信号ＩＮ、出力信号ＯＵ
Ｔ、アップ要求信号ＵＰ、およびダウン要求信号ＤＷに
基づいて、アップ要求信号ＵＰ１またはダウン要求信号
ＤＷ１を出力する。同様に、位相差が３６０°異なるた
びにアップ要求信号ＵＰ２…ＵＰｎ、またはダウン要求
信号ＤＷ２…ＤＷｎを出力する。つまり、アップ要求信
号ＵＰ１…ＵＰｎ、またはダウン要求信号ＤＷ１…ＤＷ
ｎは、その位相差が３６０°異なる場合には、その位相
差をカウントする機能を持つことになる。

【００５１】また、入力信号ＩＮの立ち上がりエッジが
検出されると、ダウン要求信号ＤＷ、ＤＷ１…ＤＷｎが
「Ｈ」レベルから「Ｌ」レベルとなり、出力信号ＯＵＴ
の立ち上がりエッジが検出されると、アップ要求信号Ｕ
Ｐ、ＵＰ１…ＵＰｎが「Ｈ」レベルから「Ｌ」レベルと
なる。要するに、入力信号ＩＮと出力信号ＯＵＴは、ア
ップ要求信号ＵＰ、ＵＰ１…ＵＰｎと、ダウン要求信号
ＤＷ、ＤＷ１…ＤＷｎをリセットさせる機能をもってい
る。

【００５２】さらに、ＰＬＬ回路の立ち上がりの動作時
のように入力信号ＩＮと出力信号ＯＵＴの周波数が大き
く異なりその位相差が３６０°よりも大きな場合には、
アップ要求信号ＵＰ、ＵＰ１…、またはダウン要求信号
ＤＷ、ＤＷ１…により電流源回路３２−０、３２−１…
のスイッチ３２１またはスイッチ３２３の接点が閉状態
になる。このため、電流源回路３２−０、３２−１…の
電流源３２１からの大電流によりコンデンサＣを急速に
充電させ、または電流源回路３２−０、３２−１…の電
流源３２４によりコンデンサＣの電荷を急速に放電さ
せ、この充放電電圧を電圧制御発振器３に供給でき、そ
の発振周波数を大幅に変化させることができる。従っ
て、ロックタイムを従来に比べて短縮できる。

【００５３】一方、入力信号ＩＮと出力信号ＯＵＴの周
波数が同等である場合には、アップ要求信号ＵＰまたは
ダウン要求信号ＤＷのみにより電流源回路３２−０のス
イッチ３２１またはスイッチ３２３の接点が閉状態にな
る。このため、電流源回路３２−０の小容量の電流源３
２１からの小電流によりコンデンサＣを緩やかに充電さ
せ、または電流源回路３２−０の小容量の電流源３２４
によりコンデンサＣの電荷を緩やかに放電させ、この充
放電電圧を電圧制御発振器３に供給する。このため、ロ
ック時の安定性を高くすることができる。

【００５４】また、ロック時には、通常、位相差が３６
０°以上になることはなく、アップ要求信号ＵＰ１…Ｕ
Ｐｎ、およびダウン要求信号ＤＷ１…ＤＷｎは出力され
ないので、ロック時の動作にはそれらの信号が影響する
ことはない。このため、ロックタイムを短縮させるため
の回路が、ロック時の動作に影響することはない。以上
説明したように、本発明の実施形態は、入力信号と電圧
制御発振器３の出力信号との位相差が３６０°（２π）
以上の場合には、電流源回路３２−０、３２−１…の電
流源３２１からの大電流によりコンデンサＣを急速に充
電させ、または電流源回路３２−０、３２−１…の電流
源３２４によりコンデンサの電荷を急速に放電させ、こ
の充放電電圧を電圧制御発振器３に供給するようにした
ので、従来のＰＬＬ回路に比べてロックタイムを短縮で
きる。

【００５５】また、本発明の実施形態では、入力信号と
電圧制御発振器３の出力信号との位相差が３６０°以下
の場合には、電流源回路３２−０の電流量が最小の電流
源３２１または３２４を選択し、この選択した電流源に
よりコンデンサの充放電を緩やかに行い、他方、その位
相差が３６０°以上の場合には、その最小の電流源の他
にそれよりも電流量が大きな電流源の双方を選択し、こ
の選択した両電流源によりコンデンサの充放電を急激に
行うようにしたので、ロックタイム短縮のための回路
が、ロック時の動作や安定性に影響を与えることがな
い。

【００５６】

【発明の効果】以上述べたように、本発明によれば、入
力信号と電圧制御発振器の出力信号との位相差が大きな
場合、例えばその位相差が３６０°（２π）以上の場合
には、充電器の充放電の速度を急激に変化できるように
し、この充放電電圧を電圧制御発振器に対して供給でき
るので、従来のＰＬＬ回路に比べてロックタイムを短縮
できる。

【００５７】また、本発明では、入力信号と電圧制御発
振器の出力信号との位相差が３６０°以下の場合には、
電流量が最小の電流源を選択し、この選択した電流源に
よりコンデンサの充放電を緩やかに変化させ、他方、そ
の位相差が３６０°以上の場合には、その最小の電流源
の他にそれよりも電流量が大きな電流源の双方を選択
し、この選択した両電流源によりコンデンサの充放電を
急激に変化させるようにしたので、ロックタイム短縮の
ための回路が、ロック時の動作や安定性に影響を与える
ことがない。

【図面の簡単な説明】

【図１】本発明の実施形態の全体の構成を示すブロック
図である。

【図２】図１に示す位相比較部の具体的な回路図であ
る。

【図３】図１に示すループフィルタの具体的な回路図で
ある。

【図４】図２に示す回路の主要部の波形を示す波形図
（タイムチャート）である。

【図５】従来技術のブロック図である。

【図６】図５に示す位相比較回路の具体的な回路図であ
る。

【図７】図５に示すループフィルタの具体的な回路図で
ある。

【符号の説明】

３ 電圧制御発振器 ３１ 位相比較部 ３１−０〜３１−ｎ 位相比較回路 ３２ ループフィルタ ３２−０〜３２−ｎ 電流源回路 ４１〜４４ Ｒ−Ｓフリップフロップ ５１ 入力信号遅延回路５１ ５２ 出力信号遅延回路５２ ５３、５４ Ｒ−Ｓフリップフロップ ３２１、３２４ 電流源 ３２２、３２３ スイッチ Ｃ コンデンサ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 位相比較手段と、制御電圧生成手段と、
   電圧制御発振器とを備えたＰＬＬ回路であって、 前記位相比較手段は、入力信号と前記電圧制御発振器の
   出力信号との位相差を検出し、この検出位相差に応じて
   １または２以上の周波数制御信号を出力するようになっ
   ており、 前記制御電圧生成手段は、前記１または２以上の周波数
   制御信号に応じて速度の異なる充放電を充電器に行い、
   この充放電電圧を前記電圧制御発振器に出力するように
   なっており、 前記電圧制御発振器は、前記充放電電圧に応じて発振周
   波数が可変自在になっていることを特徴とするＰＬＬ回
   路。
2. 【請求項２】 前記位相比較手段は、 前記入力信号と前記電圧制御発振器の出力信号との位相
   差を検出し、 検出位相差が３６０°（２π）以下の場合にはその位相
   差に応じた第１の周波数制御信号を出力し、 検出位相差が３６０°以上の場合にはその位相差に応じ
   て前記第１の周波数制御信号の他に第２の周波数制御信
   号を出力するようになっていることを特徴とする請求項
   １に記載のＰＬＬ回路。
3. 【請求項３】 前記制御電圧生成手段は、 電流量の異なる複数の電流源と、 前記複数の電流源に基づいて充放電されるコンデンサと
   を備え、 前記位相比較手段から第１の周波数制御信号が出力され
   た場合には、前記電流源の中から電流量が最小の電流源
   を選択し、この選択した電流源により前記コンデンサの
   充放電を行い、他方、前記位相比較手段から第１と第２
   の両周波数制御信号が出力された場合には、前記最小の
   電流源の他にそれよりも電流量が大きな電流源の双方を
   選択し、この選択した両電流源により前記コンデンサの
   充放電を行うようになっていることを特徴とする請求項
   ２に記載のＰＬＬ回路。