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JPH0993100A - 位相比較器 - Google Patents

位相比較器

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Publication number
JPH0993100A
JPH0993100A JP7243239A JP24323995A JPH0993100A JP H0993100 A JPH0993100 A JP H0993100A JP 7243239 A JP7243239 A JP 7243239A JP 24323995 A JP24323995 A JP 24323995A JP H0993100 A JPH0993100 A JP H0993100A
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JP
Japan
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phase
input signal
circuit
output pulse
delay
Prior art date
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Application number
JP7243239A
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English (en)
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Inventor
Masatoshi Sato
正敏 佐藤
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Nippon Precision Circuits Inc
Original Assignee
Nippon Precision Circuits Inc
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Publication date
Application filed by Nippon Precision Circuits Inc filed Critical Nippon Precision Circuits Inc
Priority to JP24323995A priority Critical patent/JP3408030B2/ja
Priority to US08/716,078 priority patent/US5789947A/en
Publication of JPH0993100A publication Critical patent/JPH0993100A/ja
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    • H03—ELECTRONIC CIRCUITRY
    • H03D—DEMODULATION OR TRANSFERENCE OF MODULATION FROM ONE CARRIER TO ANOTHER
    • H03D13/00—Circuits for comparing the phase or frequency of two mutually-independent oscillations
    • H03D13/003—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means
    • H03D13/004—Circuits for comparing the phase or frequency of two mutually-independent oscillations in which both oscillations are converted by logic means into pulses which are applied to filtering or integrating means the logic means delivering pulses at more than one terminal, e.g. up and down pulses
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
    • H03L7/00—Automatic control of frequency or phase; Synchronisation
    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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    • H03L7/08—Details of the phase-locked loop
    • H03L7/085—Details of the phase-locked loop concerning mainly the frequency- or phase-detection arrangement including the filtering or amplification of its output signal
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  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

(57)【要約】 【課題】 本願の目的は、入力信号の位相が近接してい
る場合においても不感帯の存在しない位相比較器を提供
することである。 【解決手段】 入力信号ｂの位相が入力信号ｃの位相よ
りも進んでいるときにはその進みに対応した出力パルス
ｅを生じ、ｂの位相がｃの位相よりも遅れているときに
はその遅れに対応した出力パルスｆを生じる比較回路Ｃ
Ｐ１と、入力信号ａの位相が入力信号ｄの位相よりも進
んでいるときにはその進みに対応した出力パルスｇを生
じ、ａの位相がｄの位相よりも遅れているときにはその
遅れに対応した出力パルスｈを生じる比較回路ＣＰ２
と、出力パルスｅとｇとを合成する合成回路Ｇ１と、出
力パルスｆとｈとを合成する合成回路Ｇ２と、入力信号
ｂを入力信号ａに対して相対的に遅延させる遅延回路Ｄ
Ｌ１と、入力信号ｄを入力信号ｃに対して相対的に遅延
させる遅延回路ＤＬ２とを有する。

Description

【発明の詳細な説明】
【０００１】
【発明の技術分野】本願は、ＰＬＬ等に用いる位相比較
器に関する。
【０００２】
【従来の技術】図５にＰＬＬにおいて従来より広く用い
られている位相比較器を、図６に図５の位相比較器の動
作を示すタイミングチャートを示す。端子ＦＯＳＣには
入力信号“ｂ”が入力され、端子ＦＶＣＯには入力信号
“ａ”が入力される。位相比較器では信号“ａ”および
“ｂ”の位相を比較し、信号ａの位相がｂの位相に対し
て遅れているときにはその位相差に対応した出力パルス
“ｃ”を端子ＰＵＮに出力し、信号ａの位相がｂの位相
に対して進んでいるときにはその位相差に対応した出力
パルス“ｄ”を端子ＰＤＮに出力する。端子ＰＵＮおよ
び端子ＰＤＮはチャージポンプに接続されている。
【０００３】
【発明が解決しようとする課題】上記従来の位相比較器
では、信号“ａ”と信号“ｂ”との位相が近接している
場合には比較動作が行なわれず、図２に示すように出力
パルスが生じない不感帯が存在する。このような不感帯
が存在すると、ＰＬＬのロック時にジッタが増加すると
いう問題点がある。
【０００４】本願の目的は、入力信号の位相が近接して
いる場合においても不感帯の存在しない位相比較器を提
供することである。
【０００５】
【課題を解決するための手段】本願に係わる位相比較器
は、第１入力信号の位相が第２入力信号の位相よりも進
んでいるときにはその進みに対応した第１出力パルスを
生じ、上記第１入力信号の位相が上記第２入力信号の位
相よりも遅れているときにはその遅れに対応した第２出
力パルスを生じる第１比較回路と、第３入力信号の位相
が第４入力信号の位相よりも進んでいるときにはその進
みに対応した第３出力パルスを生じ、上記第３入力信号
の位相が上記第４入力信号の位相よりも遅れているとき
にはその遅れに対応した第４出力パルスを生じる第２比
較回路と、上記第１出力パルスと上記第３出力パルスと
を合成する第１合成回路と、上記第２出力パルスと上記
第４出力パルスとを合成する第２合成回路と、上記第１
入力信号を上記第３入力信号に対して相対的に遅延させ
る第１遅延回路とを有する。
【０００６】上記第１遅延回路の代わりに、上記第４入
力信号を上記第２入力信号に対して相対的に遅延させる
第２遅延回路を設けてもよい。
【０００７】上記第１遅延回路および上記第２遅延回路
の両方を設けてもよい。
【０００８】さらに、上記の各構成において、上記第１
合成回路の出力および上記第２合成回路の出力のうち、
一方の出力を他方の出力に対して相対的に遅延させる第
３遅延回路を設けてもよい。
【０００９】
【発明の実施の形態】図１は、本願に係わる第１の実施
の形態を示した電気回路図である。なお、特に断らない
限り、図１に示した位相比較器を用いてＰＬＬを構成す
る場合を想定して、以下説明する（図３に示した第２の
実施の形態および図４に示した第３の実施形態において
も同様）。
【００１０】比較回路ＣＰ１は、一方のＤ型フリップフ
ロップへの入力信号“ｂ”の位相が他方のＤ型フリップ
フロップへの入力信号“ｃ”の位相よりも進んでいると
きにはその位相の進みに対応した出力パルス“ｅ”を生
じ、一方のＤ型フリップフロップへの入力信号“ｂ”の
位相が他方のＤ型フリップフロップへの入力信号“ｃ”
の位相よりも遅れているときにはその位相の遅れに対応
した出力パルス“ｆ”を生じるものである。比較回路Ｃ
Ｐ２は、一方のＤ型フリップフロップへの入力信号
“ａ”の位相が他方のＤ型フリップフロップへの入力信
号“ｄ”の位相よりも進んでいるときにはその位相の進
みに対応した出力パルス“ｇ”を生じ、一方のＤ型フリ
ップフロップへの入力信号“ａ”の位相が他方のＤ型フ
リップフロップへの入力信号“ｄ”の位相よりも遅れて
いるときにはその位相の遅れに対応した出力パルス
“ｈ”を生じるものである。すなわち、比較回路ＣＰ１
およびＣＰ２の構成は全く同一のものとなっている。ま
た、比較回路ＣＰ１およびＣＰ２それぞれの入出力関係
（比較回路ＣＰ１では入力信号“ｂ”および“ｃ”と出
力パルス““ｅ”および“ｆ”との関係、比較回路ＣＰ
２では入力信号“ａ”および“ｄ”と出力パルス“ｇ”
および“ｈ”との関係）をそれぞれ単独で見た場合、一
般的な位相比較器（例えば従来の技術で示した図５の位
相比較器）の入出力関係と実質的に同様でとなってい
る。すなわち、図１に示した比較回路ＣＰ１およびＣＰ
２の構成は単なる一例にすぎず、上記のような入出力関
係を示す比較回路であればよい。
【００１１】遅延回路ＤＬ１は入力端子ＦＯＳＣに入力
したオシレータ等からの基準となる信号“ａ”を一定時
間遅延するものであり、遅延回路ＤＬ２は入力端子ＦＶ
ＣＯに入力したＶＣＯ等からの信号“ｃ”を一定時間遅
延するものである。これを別の観点から見ると、遅延回
路ＤＬ１は比較回路ＣＰ２の一方のＤ型フリップフロッ
プへの入力信号“ａ”を一定時間遅延させて比較回路Ｃ
Ｐ１の一方のＤ型フリップフロップへの入力信号“ｂ”
とするものであり、遅延回路ＤＬ２は比較回路ＣＰ１の
他方のＤ型フリップフロップへの入力信号“ｃ”を一定
時間遅延させて比較回路ＣＰ２の他方のＤ型フリップフ
ロップへの入力信号“ｄ”とするものである。なお、こ
こでは遅延回路ＤＬ１およびＤＬ２における各遅延時間
は等しいものとする。
【００１２】ゲートＧ１は比較回路ＣＰ１の一方の出力
パルス“ｅ”と比較回路ＣＰ２の一方の出力パルス
“ｇ”とを合成するものであり、ゲートＧ２は比較回路
ＣＰ１の他方の出力パルス“ｆ”と比較回路ＣＰ２の他
方の出力パルス“ｈ”とを合成するものである。ゲート
Ｇ１の出力“ｉ”は、遅延回路ＤＬ３で一定時間遅延さ
れた後、インバータで反転されて出力端子ＰＵＮに送ら
れる。ゲートＧ２の出力“ｊ”は、直接出力端子ＰＤに
送られる。出力端子ＰＵＮからの信号“ｋ”はアップ信
号として、出力端子ＰＤからの信号“ｊ”はダウン信号
として、それぞれチャージポンプに接続されている。こ
こで遅延回路ＤＬ３を設けた理由は、ゲートＧ１の出力
“ｉ”とＧ２の出力“ｊ”を両者とも直接チャージポン
プに接続すると、チャージポンプにおけるアップ制御と
ダウン制御が同時に行なわれるおそれがあるため、これ
を回避するためである。
【００１３】リセット端子ＲＥＳは、比較回路ＣＰ１お
よびＣＰ２内のＤ型フリップフロップをリセットするた
めのリセット信号を入力するものである。
【００１４】つぎに、図２に示したタイミングチャート
を参照して、図１に示した位相比較器の動作を説明す
る。
【００１５】入力端子ＦＯＳＣにはオシレータ等から基
準となる信号“ａ”が入力され、比較回路ＣＰ２の一方
のＤ型フリップフロップには信号“ａ”が直接入力さ
れ、比較回路ＣＰ１の一方のＤ型フリップフロップには
信号“ａ”を遅延回路ＤＬ１で一定時間遅延した信号
“ｂ”が入力される。入力端子ＦＶＣＯにはＶＣＯ等か
らの信号“ｃ”が入力され、比較回路ＣＰ１の他方のＤ
型フリップフロップには信号“ｃ”が直接入力され、比
較回路ＣＰ２の他方のＤ型フリップフロップには信号
“ｃ”を遅延回路ＤＬ２で一定時間遅延した信号“ｄ”
が入力される。
【００１６】比較回路ＣＰ１においては、一方のＤ型フ
リップフロップへの入力信号“ｂ”の位相が他方のＤ型
フリップフロップへの入力信号“ｃ”の位相よりも進ん
でいるときにはその位相の進みに対応したパルス幅の出
力パルス“ｅ”が出力され、一方のＤ型フリップフロッ
プへの入力信号“ｂ”の位相が他方のＤ型フリップフロ
ップへの入力信号“ｃ”の位相よりも遅れているときに
はその位相の遅れに対応したパルス幅の出力パルス
“ｆ”が出力される。比較回路ＣＰ２においては、一方
のＤ型フリップフロップへの入力信号“ａ”の位相が他
方のＤ型フリップフロップへの入力信号“ｄ”の位相よ
りも進んでいるときにはその位相の進みに対応したパル
ス幅の出力パルス“ｇ”が出力され、一方のＤ型フリッ
プフロップへの入力信号“ａ”の位相が他方のＤ型フリ
ップフロップへの入力信号“ｄ”の位相よりも遅れてい
るときにはその位相の遅れに対応したパルス幅の出力パ
ルス“ｈ”が出力される。
【００１７】比較回路ＣＰ１の一方の出力パルス“ｅ”
および比較回路ＣＰ２の一方の出力パルス“ｇ”はゲー
トＧ１で合成され、合成されたパルス“ｉ”は遅延回路
ＤＬ３で一定時間遅延された後インバータに入力する。
インバータからの出力信号はアップ信号“ｋ”として出
力端子ＰＵＮからチャージポンプに送られる。比較回路
ＣＰ１の他方の出力パルス“ｆ”および比較回路ＣＰ２
の他方の出力パルス“ｈ”はゲートＧ２で合成され、合
成パルスされたパルスはダウン信号“ｊ”として出力端
子ＰＤからチャージポンプに送られる。アップ信号
“ｋ”はダウン信号“ｊ”に対して遅延回路ＤＬ３によ
り一定時間遅延されているため、図２に示すように、ア
ップ信号“ｋ”のパルスとダウン信号“ｊ”のパルスは
時間的に重なっていない。したがって、チャージポンプ
におけるアップ制御とダウン制御が同時に行なわれるこ
とが回避される。
【００１８】図３は、本願に係わる第２の実施の形態を
示した電気回路図である。図３に示した位相比較器は、
図１に示した位相比較器から遅延回路ＤＬ２を省略し、
入力端子ＦＶＣＯと比較回路ＣＰ２のＤ型フリップフロ
ップの入力とを直接接続したものである。その他の構成
は図１に示した位相比較器と実質的に同様であり、動作
についても図１に示した位相比較器の動作から容易に類
推できるため、説明は省略する。図３に示した位相比較
器では、図１に示した位相比較器に対して遅延回路ＤＬ
２は省略されているが、図１に示した位相比較器と同様
に遅延回路ＤＬ１があるため、図１に示した位相比較器
と同様の効果が得られる。
【００１９】図４は、本願に係わる第３の実施の形態を
示した電気回路図である。図４に示した位相比較器は、
図１に示した位相比較器から遅延回路ＤＬ１を省略し、
入力端子ＦＯＳＣと比較回路ＣＰ１のＤ型フリップフロ
ップの入力とを直接接続したものである。その他の構成
は図１に示した位相比較器と実質的に同様であり、動作
についても図１に示した位相比較器の動作から容易に類
推できるため、説明は省略する。図４に示した位相比較
器では、図１に示した位相比較器に対して遅延回路ＤＬ
１は省略されているが、図１に示した位相比較器と同様
に遅延回路ＤＬ２があるため、図１に示した位相比較器
と同様の効果が得られる。
【００２０】なお、上記第１、第２および第３の実施の
形態においてはゲートＧ１の出力に遅延回路ＤＬ３を接
続したが、ゲートＧ１の出力には遅延回路ＤＬ３を接続
せずにゲートＧ２の出力に遅延回路ＤＬ３を接続しても
よい。この場合においても、チャージポンプにおけるア
ップ制御とダウン制御が同時に行なわれることが回避さ
れる。
【００２１】
【発明の効果】本願の請求項１〜３に係わる発明では、
入力信号の位相が近接している場合においても不感帯の
存在しない位相比較器を得ることが可能となる。
【００２２】本願の請求項４に係わる発明では、第１合
成回路の出力および第２合成回路の出力のうち一方の出
力を他方の出力に対して相対的に遅延させるため、パル
スどうしが重なることを防止することが可能となる。
【図面の簡単な説明】
【図１】本願に係わる第１の実施の形態を示した電気回
路図
【図２】図１の動作を説明するためのタイミングチャー
ト
【図３】本願に係わる第２の実施の形態を示した電気回
路図
【図４】本願に係わる第３の実施の形態を示した電気回
路図
【図５】従来の技術を示した電気回路図
【図６】図５の動作を説明するためのタイミングチャー
ト
【符号の説明】
ＣＰ１……第１比較回路 ＣＰ２……第２比較回路 Ｇ１……第１合成回路 Ｇ２……第２合成回路 ＤＬ１……第１遅延回路 ＤＬ２……第２遅延回路 ＤＬ３……第３遅延回路 ｂ……第１入力信号 ｃ……第２入力信号 ａ……第３入力信号 ｄ……第４入力信号 ｅ……第１出力パルス ｆ……第２出力パルス ｇ……第３出力パルス ｆ……第４出力パルス

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 第１入力信号の位相が第２入力信号の位
    相よりも進んでいるときにはその進みに対応した第１出
    力パルスを生じ、上記第１入力信号の位相が上記第２入
    力信号の位相よりも遅れているときにはその遅れに対応
    した第２出力パルスを生じる第１比較回路と、 第３入力信号の位相が第４入力信号の位相よりも進んで
    いるときにはその進みに対応した第３出力パルスを生
    じ、上記第３入力信号の位相が上記第４入力信号の位相
    よりも遅れているときにはその遅れに対応した第４出力
    パルスを生じる第２比較回路と、 上記第１出力パルスと上記第３出力パルスとを合成する
    第１合成回路と、 上記第２出力パルスと上記第４出力パルスとを合成する
    第２合成回路と、 上記第１入力信号を上記第３入力信号に対して相対的に
    遅延させる第１遅延回路とを有することを特徴とする位
    相比較器。
  2. 【請求項２】 第１入力信号の位相が第２入力信号の位
    相よりも進んでいるときにはその進みに対応した第１出
    力パルスを生じ、上記第１入力信号の位相が上記第２入
    力信号の位相よりも遅れているときにはその遅れに対応
    した第２出力パルスを生じる第１比較回路と、 第３入力信号の位相が第４入力信号の位相よりも進んで
    いるときにはその進みに対応した第３出力パルスを生
    じ、上記第３入力信号の位相が上記第４入力信号の位相
    よりも遅れているときにはその遅れに対応した第４出力
    パルスを生じる第２比較回路と、 上記第１出力パルスと上記第３出力パルスとを合成する
    第１合成回路と、 上記第２出力パルスと上記第４出力パルスとを合成する
    第２合成回路と、 上記第４入力信号を上記第２入力信号に対して相対的に
    遅延させる第２遅延回路とを有することを特徴とする位
    相比較器。
  3. 【請求項３】 第１入力信号の位相が第２入力信号の位
    相よりも進んでいるときにはその進みに対応した第１出
    力パルスを生じ、上記第１入力信号の位相が上記第２入
    力信号の位相よりも遅れているときにはその遅れに対応
    した第２出力パルスを生じる第１比較回路と、 第３入力信号の位相が第４入力信号の位相よりも進んで
    いるときにはその進みに対応した第３出力パルスを生
    じ、上記第３入力信号の位相が上記第４入力信号の位相
    よりも遅れているときにはその遅れに対応した第４出力
    パルスを生じる第２比較回路と、 上記第１出力パルスと上記第３出力パルスとを合成する
    第１合成回路と、 上記第２出力パルスと上記第４出力パルスとを合成する
    第２合成回路と、 上記第１入力信号を上記第３入力信号に対して相対的に
    遅延させる第１遅延回路と上記第４入力信号を上記第２
    入力信号に対して相対的に遅延させる第２遅延回路とを
    有することを特徴とする位相比較器。
  4. 【請求項４】 請求項１、２または３において、上記第
    １合成回路の出力および上記第２合成回路の出力のう
    ち、一方の出力を他方の出力に対して相対的に遅延させ
    る第３遅延回路をさらに設けたことを特徴とする位相比
    較器。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021119674A (ja) * 2017-06-23 2021-08-12 日本無線株式会社 Ｐｌｌ回路

Families Citing this family (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6115318A (en) 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
US6912680B1 (en) 1997-02-11 2005-06-28 Micron Technology, Inc. Memory system with dynamic timing correction
US5940608A (en) 1997-02-11 1999-08-17 Micron Technology, Inc. Method and apparatus for generating an internal clock signal that is synchronized to an external clock signal
US5946244A (en) 1997-03-05 1999-08-31 Micron Technology, Inc. Delay-locked loop with binary-coupled capacitor
JP3970974B2 (ja) * 1997-03-28 2007-09-05 富士通株式会社 デジタル信号の位相比較方法、位相比較器、ｐｌｌ回路、データ復調回路、及び、データ読み出し装置
KR100244466B1 (ko) * 1997-04-26 2000-02-01 김영환 클럭 위상 비교기
KR100215889B1 (ko) * 1997-05-06 1999-08-16 구본준 클럭 동기 회로
US6173432B1 (en) 1997-06-20 2001-01-09 Micron Technology, Inc. Method and apparatus for generating a sequence of clock signals
US5953284A (en) 1997-07-09 1999-09-14 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing of a clock signal used to latch digital signals, and memory device using same
US6011732A (en) 1997-08-20 2000-01-04 Micron Technology, Inc. Synchronous clock generator including a compound delay-locked loop
US5926047A (en) 1997-08-29 1999-07-20 Micron Technology, Inc. Synchronous clock generator including a delay-locked loop signal loss detector
US6101197A (en) 1997-09-18 2000-08-08 Micron Technology, Inc. Method and apparatus for adjusting the timing of signals over fine and coarse ranges
US6269451B1 (en) 1998-02-27 2001-07-31 Micron Technology, Inc. Method and apparatus for adjusting data timing by delaying clock signal
US6016282A (en) 1998-05-28 2000-01-18 Micron Technology, Inc. Clock vernier adjustment
US6338127B1 (en) 1998-08-28 2002-01-08 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used to latch respective digital signals, and memory device using same
US6279090B1 (en) 1998-09-03 2001-08-21 Micron Technology, Inc. Method and apparatus for resynchronizing a plurality of clock signals used in latching respective digital signals applied to a packetized memory device
US6349399B1 (en) 1998-09-03 2002-02-19 Micron Technology, Inc. Method and apparatus for generating expect data from a captured bit pattern, and memory device using same
US6029250A (en) 1998-09-09 2000-02-22 Micron Technology, Inc. Method and apparatus for adaptively adjusting the timing offset between a clock signal and digital signals transmitted coincident with that clock signal, and memory device and system using same
US6430696B1 (en) 1998-11-30 2002-08-06 Micron Technology, Inc. Method and apparatus for high speed data capture utilizing bit-to-bit timing correction, and memory device using same
US6374360B1 (en) 1998-12-11 2002-04-16 Micron Technology, Inc. Method and apparatus for bit-to-bit timing correction of a high speed memory bus
US6470060B1 (en) 1999-03-01 2002-10-22 Micron Technology, Inc. Method and apparatus for generating a phase dependent control signal
JP2000278123A (ja) * 1999-03-19 2000-10-06 Fujitsu Quantum Device Kk 誤差抑制位相比較回路及びこれを用いたｐｌｌ回路
US6100722A (en) * 1999-07-28 2000-08-08 Cypress Semiconductor Corp. Phase detector with extended linear range
KR100396544B1 (ko) * 2000-11-17 2003-09-02 삼성전자주식회사 광기록재생기기용 에러신호 검출장치
US6801989B2 (en) 2001-06-28 2004-10-05 Micron Technology, Inc. Method and system for adjusting the timing offset between a clock signal and respective digital signals transmitted along with that clock signal, and memory device and computer system using same
JP2003163592A (ja) * 2001-11-26 2003-06-06 Mitsubishi Electric Corp 位相比較器およびそれを用いたクロック発生回路
JP3983575B2 (ja) * 2002-03-19 2007-09-26 三菱電機株式会社 周波数比較器およびそれを用いるロック検出回路
US7168027B2 (en) 2003-06-12 2007-01-23 Micron Technology, Inc. Dynamic synchronization of data capture on an optical or other high speed communications link
US7234070B2 (en) 2003-10-27 2007-06-19 Micron Technology, Inc. System and method for using a learning sequence to establish communications on a high-speed nonsynchronous interface in the absence of clock forwarding
US7920665B1 (en) 2005-09-28 2011-04-05 Cypress Semiconductor Corporation Symmetrical range controller circuit and method
US7728675B1 (en) 2006-03-31 2010-06-01 Cypress Semiconductor Corporation Fast lock circuit for a phase lock loop
JP4751932B2 (ja) * 2006-07-28 2011-08-17 富士通株式会社 位相検出装置および位相同期装置
US7755397B2 (en) * 2008-07-23 2010-07-13 Agere Systems Inc. Methods and apparatus for digital phase detection with improved frequency locking
US8401140B2 (en) 2008-09-05 2013-03-19 Freescale Semiconductor, Inc. Phase/frequency detector for a phase-locked loop that samples on both rising and falling edges of a reference signal
US9178502B2 (en) * 2013-12-27 2015-11-03 Intel Corporation Apparatus for a monotonic delay line, method for fast locking of a digital DLL with clock stop/start tolerance, apparatus and method for robust clock edge placement, and apparatus and method for clock offset tuning
US10684561B2 (en) 2018-10-29 2020-06-16 Taiwan Semiconductor Manufacturing Co., Ltd. Lithography method

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1236494A (en) * 1969-06-23 1971-06-23 Marconi Co Ltd Improvements in or relating to phase difference detectors
US3646455A (en) * 1970-10-08 1972-02-29 Mohawk Data Sciences Corp Phase-detecting circuit
US3701013A (en) * 1971-03-18 1972-10-24 Allis Chalmers Mfg Co Power factor relay
US4128812A (en) * 1977-08-09 1978-12-05 The United States Of America As Represented By The Secretary Of The Army Phase discriminator
US4333055A (en) * 1979-11-23 1982-06-01 Trw Inc. Digital phase-frequency detector
US4959617A (en) * 1989-05-30 1990-09-25 Motorola, Inc. Dual state phase detector having frequency steering capability
US5142555A (en) * 1990-11-13 1992-08-25 Dallas Semiconductor Corporation Phase detector
US5347559A (en) * 1992-12-30 1994-09-13 Digital Equipment Corporation Apparatus and method of data transfer between systems using different clocks

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2021119674A (ja) * 2017-06-23 2021-08-12 日本無線株式会社 Ｐｌｌ回路

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JP3408030B2 (ja) 2003-05-19
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