JP2001068958A

JP2001068958A - ローパスフィルタおよび回路基板

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Publication number: JP2001068958A
Application number: JP24534999A
Authority: JP
Inventors: Shinji Isoyama; 伸治磯山; Katsuro Nakamata; 克朗中俣
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1999-08-31
Filing date: 1999-08-31
Publication date: 2001-03-16

Abstract

(57)【要約】【課題】小型、低背化を実現できるとともに、誘電体層
の積層精度が悪い場合でもストリップライン間における
浮遊量が増減することがなく、安定したフィルタ特性を
有するローパスフィルタおよび回路基板を提供する。【解決手段】誘電体層１０を複数積層してなる積層体内
に、異なる誘電体層１０間にそれぞれ形成された矩形ス
パイラル状の第１および第２ストリップライン２３、２
４の一端部同士をビアホール導体３２により接続してな
るインダクタと、異なる誘電体層１０間にそれぞれ形成
された一対の容量形成電極２１、２２からなるコンデン
サとを具備してなり、前記第１および第２ストリップラ
イン２３、２４の一対の長辺２３ａ、２３ｂ、２４ａ、
２４ｂ同士を、誘電体層１０の積層方向から見て交差さ
せた。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はローパスフィルタお
よび回路基板に関し、特に、ＲＦモジュール用回路基板
に内蔵され、携帯通信用電話機等の高周波回路無線部に
組み込まれるフィルタやデュプレクサ等に利用される高
周波用に適した積層型のローパスフィルタおよび回路基
板に関する。

【０００２】

【従来技術】従来の積層型高周波ローパスフィルタとし
ては、例えば、特開平９−２１４２７３号公報に開示さ
れるようなものがある。図６は、この公報に開示された
ローパスフィルタを示すもので、図７は等価回路図であ
る。

【０００３】図において、符号６１〜６８は誘電体層を
示すもので、誘電体層６１、６５、６７の上面にはそれ
ぞれアース電極６９ａ〜６９ｃが、誘電体層６２、６
３、６４の上面には、それぞれ一対のストリップライン
７０ａ、７０ｂが、誘電体層６６の上面には容量形成電
極７１ａ〜７１ｃが形成されている。

【０００４】誘電体層６２、６３、６４の上面のストリ
ップライン７０ａ同士、ストリップライン７０ｂ同士は
ビアホール導体７２ａ、７２ｂにより接続され、インダ
クタを構成しており、このインダクタは、図７の等価回
路図において、ストリップライン８１ａ、８１ｂとして
表されている。

【０００５】また、誘電体層６６の上面の容量形成電極
７１ａ〜７１ｃと、誘電体層６５、６７の上面のアース
電極６９ｂ、６９ｃの間でコンデンサを構成しており、
このコンデンサは、図７の等価回路図において、コンデ
ンサ８２ａ、８２ｂ、８２ｃとして表されている。

【０００６】ところで、携帯電話の小型、低背化に伴
い、電子部品の小型、低背化の要求は強く、電子部品の
モジュール化が進み、ローパスフィルタ、ハイパスフィ
ルタ、バンドパスフィルタ等のフィルタや、インピーダ
ンスマッチング用のマッチング回路などの受動回路を、
回路基板に内蔵することが要求され、別付けタイプの従
来のローパスフィルタでは対応することが困難になって
いる。

【０００７】また、携帯電話のデュアル化に伴い、単純
には受信用フィルタが２つ、送信用フィルタが２つ必要
になり、今後、トリプル化、多システム化が進むにつ
れ、フィルタの数は増加していく傾向にある。しかし、
携帯電話のサイズの大型化は許されず、更なる小型化お
よび低背化が要求されている。

【０００８】

【発明が解決しようとする課題】しかしながら、上記公
報に開示されたローパスフィルタのように、ストリップ
ラインを何層にも渡って重ねて形成することで、小型化
に対応した場合、低背化、あるいは、フィルタ特性の安
定化に問題が生じる。

【０００９】即ち、小型化を達成するために低背化する
と、誘電体層６２、６３、６４の上面に形成されたスト
リップライン７０は、誘電体層６１〜６８の積層方向か
らみて一部重畳していたため、誘電体層６３、６４を挟
持するストリップライン７０により、ローパスフィルタ
にとって不要なライン間の容量的干渉（浮遊容量）が大
きくなり、目標のフィルタ特性が実現できないという問
題があった。特に、高い比誘電率の誘電体層を用いる必
要があるバンドパスフィルタと共に内蔵する場合には、
この傾向が大きいという問題があった。

【００１０】また、例えば、未焼成の誘電体層を積層す
る際に少々ずれて積層された場合、ストリップラインの
位置が変化し、これらのストリップライン間の浮遊容量
が増減し、フィルタ特性に多大な影響を与えるという問
題があった。このため、より安定度の高い積層技術が必
要になるという問題があった。特に、バンドパスフィル
タ等を内蔵するのに有利な比誘電率の高い誘電体層を用
いた場合に上述の問題が顕著になってくる。

【００１１】逆に、ストリップラインを何層にも渡って
重ねないで形成するとともに、誘電体層を薄くすること
で低背化に対応した場合、大型化、即ち、占有面積が大
きくならざるをえないという問題があった。

【００１２】本発明は上記事情に鑑みて案出されたもの
であり、その目的は、小型、低背化を実現できるととも
に、誘電体層の積層精度が悪い場合でもストリップライ
ン間における浮遊容量が増減することがなく、安定した
フィルタ特性を有するローパスフィルタおよび回路基板
を提供することにある。

【００１３】

【課題を解決するための手段】本発明のローパスフィル
タは、誘電体層を複数積層してなる積層体内に、異なる
前記誘電体層間にそれぞれ形成された矩形スパイラル状
の第１および第２ストリップラインの一端部同士をビア
ホール導体により接続してなるインダクタと、異なる前
記誘電体層間にそれぞれ形成された一対の容量形成電極
からなるコンデンサとを有するとともに、前記第１およ
び第２ストリップラインの一対の長辺同士を、前記誘電
体層の積層方向から見て交差させたものである。

【００１４】このような構成を採用することにより、第
１および第２ストリップラインの一対の長辺同士が交差
しているため、ストリップライン間の浮遊容量を小さく
できるとともに、未焼成の誘電体層を積層する段階で、
第１ストリップラインと第２ストリップラインの相対位
置が少々ずれたとしても、ストリップライン間における
浮遊容量の増減が殆ど生じず、例えば、バンドパスフィ
ルタ等を内蔵するのに有利な比誘電率の高い誘電体層を
用いた場合でも、フィルタ特性に殆ど影響を与えること
がない。

【００１５】即ち、未焼成の誘電体層の積層時に、本来
の積層位置とずれて積層され、第１ストリップラインの
一方の長辺と第２ストリップラインの一方の短辺が近づ
いた場合には、第１ストリップラインの他方の長辺と第
２ストリップラインの他方の短辺が離れることになり、
また、第２ストリップラインの一方の長辺と第１ストリ
ップラインの一方の短辺が近づいた場合には、第２スト
リップラインの他方の長辺と第１ストリップラインの他
方の短辺が離れることになり、第１ストリップラインと
第２ストリップライン間における浮遊容量は殆ど変化な
いのである。

【００１６】また、第１ストリップラインと第２ストリ
ップラインの占める占有面積は殆ど重複しているため、
インダクタを形成するストリップラインの占有面積を小
さくすることができる。

【００１７】また、誘電体層の積層方向から見て、第１
および第２ストリップラインの一対の長辺同士が直交し
ており、かつ、前記第１ストリップラインの長辺と前記
第２ストリップラインの短辺、および前記第１ストリッ
プラインの短辺と前記第２ストリップラインの長辺とが
隣接していることが望ましい。このような構成を採用す
ることにより、上記したように、第１および第２ストリ
ップライン間における浮遊容量の増減を殆どなくすこと
ができるとともに、インダクタを形成するためのストリ
ップラインの占有面積をさらに小さくして、必要最小限
とすることができる。

【００１８】さらに、本発明の回路基板は上記ローパス
フィルタを内蔵したものである。上記したように、ライ
ン間の積層精度による浮遊容量の変動が殆どないことか
ら、高い比誘電率をもつ誘電体層を用いることが比較的
容易であり、このような高い比誘電率の誘電体層を用い
ることによりラインを短縮でき、小型化を達成でき、こ
れにより、特にバンドパスフィルタが内蔵容易な、小型
の回路基板を得ることができる。

【００１９】

【発明の実施の形態】図１は本発明のローパスフィルタ
を内蔵した回路基板の外観斜視図、図２は本発明のロー
パスフィルタのパターン構成を示す透視斜視図、図３は
図２のストリップライン等を誘電体層の積層方向から見
た透視図、図４は本発明のローパスフィルタの等価回路
図である。

【００２０】図１において、符号１は絶縁基体であり、
誘電体でもある。絶縁基体１の表面には表面電極２が形
成されている。表面電極２にはコンデンサ、インダク
タ、ダイオード等の各種チップ品（図示せず）が実装さ
れる。また、表面電極２は、絶縁基体１に内蔵されたフ
ィルタ等の素子の入出力電極の役割も果たす。

【００２１】絶縁基体１の側面には端面電極が形成さ
れ、端面アース電極３と端面入出力電極４の２種類があ
る。端面アース電極３は絶縁基体１に内蔵もしくは裏面
に形成されたアース電極と接続されている。また、端面
入出力電極４は誘電体層間、もしくは絶縁基体１の裏面
に形成された入出力電極と接続され、アンテナ、送信、
受信または電源等の入出力としての役割を果たす。絶縁
基体１内の破線部Ｆは内蔵されたローパスフィルタを表
し、そのパターン構成を図２に基づいて説明する。

【００２２】図２において、符号１１、１２はアース電
極で、回路基板のアース電極と共通のものである。符号
２１、２２は容量形成電極で、これらの容量形成電極２
１、２２間でローパスフィルタの入出力間容量を形成し
ている。

【００２３】また、絶縁基体１は、５層の誘電体層１０
ａ〜１０ｅから構成されており、上記容量形成電極２
１、２２、アース電極１２は、それぞれ誘電体層１０
ｂ、１０ｃ、１０ｄの上面に形成され、アース電極１１
は、誘電体層１０ａの下面に形成されている。

【００２４】符号２３、２４はそれぞれ矩形スパイラル
状の第１、第２ストリップラインで、その一端部がビア
ホール導体３２により接続され、これらで必要なインダ
クタを得ている。

【００２５】符号２７は対ＧＮＤ容量形成電極で、アー
ス電極１１との間で対ＧＮＤ容量を形成している。

【００２６】また、図２に示すように、ビアホール導体
３１〜３４により電極間の接続が行われている。表面電
極２はビアホール導体３１を通じてフィルタの入出力ラ
ンド２８に接続されている。ビアホール導体３２により
ランド２５、２６が接続され、２層の第１、第２ストリ
ップライン２３、２４が接続されている。ビアホール導
体３３によりフィルタの容量形成電極２２と表面電極２
が接続されている。ビアホール導体３４により第１スト
リップライン２３とビアホール導体３４の接続点である
ランド２５と対ＧＮＤ容量形成電極２７が接続され、ア
ース電極１１との間で対ＧＮＤ容量を形成することとな
る。

【００２７】そして、本発明のローパスフィルタでは、
図３に示すように、ストリップライン２３、２４が複数
箇所にて交差するように形成されている。即ち、第２ス
トリップライン２４の一対の長辺２４ａ、２４ｂと、第
１ストリップライン２３の一対の長辺２３ａが誘電体層
１０の積層方向から見て交差し、第２ストリップライン
２４の長辺２４ｂと、第１ストリップライン２３の一対
の長辺２３ａ、２３ｂが誘電体層１０の積層方向から見
て交差しており、第２ストリップライン２４の一対の長
辺２４ａ、２４ｂと、第１ストリップライン２３の一対
の長辺２３ａ、２３ｂとは、誘電体層１０の積層方向か
ら見て３点で直交している。図３（ｂ）はこの状態を模
式的に示した図である。

【００２８】また、第１ストリップライン２３の長辺２
３ａ、２３ｂと、第２ストリップライン２４の短辺２４
ｃ、２４ｄ、および第１ストリップライン２３の短辺２
３ｃ、２３ｄと、第２ストリップライン２４の長辺２４
ａ、２４ｂとが、誘電体層１０の積層方向から見て所定
間隔をおいて形成されている。

【００２９】図３において、符号４１は入出力間容量を
形成するところで（容量形成電極２１、２２の重なり部
分）、符号４２はストリップライン２３、２４同士をビ
アホール導体３２と接続するためのランド２５、２６の
重なり部分である。そして、第１および第２ストリップ
ライン２３、２４の一対の長辺２３ａ、２３ｂ、２４
ａ、２４ｂ同士を、誘電体層１０の積層方向から見て複
数個所で交差させることで、ストリップライン２３、２
４の占有面積を下げつつ、ストリップライン２３、２４
間容量（浮遊容量）の低減を図っている。

【００３０】本発明のローパスフィルタの層構成を詳細
に説明する。誘電体層１０ａの下面にはアース電極１１
が形成され、上面には対ＧＮＤ容量形成電極２７が形成
されている。

【００３１】誘電体層１０ｂの上面には容量形成電極２
１、第１ストリップライン２３が形成され、この第１ス
トリップライン２３の一端にランド２５、他端に入出力
ランド２８及び容量形成電極２１が形成されている。

【００３２】誘電体層１０ｃの上面には容量形成電極２
２、第２ストリップライン２４が形成され、この第２ス
トリップライン２４の一端にランド２６、他端に容量形
成電極２２が形成されている。

【００３３】誘電体層１０ｄの上面にはアース電極１２
が形成され、誘電体１０ｅの上面には表面電極２が形成
されている。尚、アース電極１２とビアホール導体３３
が接続しないように、アース電極１２のビアホール導体
３３の挿通位置は電極が抜かれた状態になっている。

【００３４】このようなローパスフィルタは、例えば、
複数の未焼成のグリーンシートに、ビアホール導体とな
る位置にビアホール用貫通孔を形成し、該貫通孔に導電
性ペーストを充填し、導電性ペーストが充填されたグリ
ーンシートに、ストリップライン２３、２４や容量形成
電極２１、２２、アース電極１１、１２となる導電性ペ
ーストを塗布し、導電性ペーストが塗布されたグリーン
シートを積層し、焼結一体化することによって作製され
る。

【００３５】尚、５層の誘電体層１０ａ〜１０ｅはそれ
ぞれ１枚のグリーンシートからでも、複数のグリーンシ
ートを積層して作製しても良い。特に、絶縁基体１に内
蔵されるバンドパスフィルタ、ローパスフィルタ、ハイ
パスフィルタ、マッチング回路やスイッチ回路の一部で
あるライン等（図１において、破線部以外のところに内
蔵されているが、記載を省略した）の層構成が、本発明
のローパスフィルタとは異なる場合には、各誘電体層毎
に、複数のグリーンシートを使用し、必要な層構成を得
なければならない。

【００３６】絶縁基体１を構成する誘電体材料として
は、内蔵されるストリップラインのインピーダンスが５
０Ω近くを実現でき、小型で高性能なバンドパスフィル
タを内蔵可能であるために、比誘電率が２０±５のもの
で、Ｑ値が高く、τｆが０に近いものが良い。例えば、
ａＭｇＯ・ｂＣａＯ・ｃＴｉＯ₂（２５≦ａ≦３５、
０．３≦ｂ≦７、６０≦ｃ≦７０、ａ＋ｂ＋ｃ＝１０
０、ａ、ｂ、ｃは重量比）に、ホウ素含有化合物をＢ₂
Ｏ₃換算で３〜２０重量部、リチウム含有化合物をＬｉ
₂Ｏ₃換算で１〜１０重量部添加したものなどがある。

【００３７】また、フィルタの各電極は、内蔵されるフ
ィルタ、ラインの損失を悪化させないために、銅、銀、
金等の低抵抗の導体を用いて形成することが望ましい。
そして、絶縁基体は９００〜１０００℃程度の低温焼成
材料を用いて回路基板との同時焼成を行うことが好まし
く、低温での同時焼成により効率的に製造できる。

【００３８】本発明のローパスフィルタの等価回路を図
４に示し、以下に説明する。符号５１は入出力間容量を
表し、容量形成電極２１、２２の間の容量を意味してい
る。

【００３９】５２はストリップライン（主にインダクタ
として機能）を表し、ストリップライン２３、２４で構
成されている。入出力間容量５１とストリップライン５
２により、通過周波数帯域、減衰極位置を制御すること
が可能である。符号５３、５４は容量形成電極２１、２
２とアース電極１１、１２との間の浮遊容量で、この浮
遊容量が大きくなるとストリップラインのインピーダン
ス整合がとれなくなり、フィルタの挿入損失が悪化す
る。本フィルタは、容量形成電極間の誘電体層を薄く
し、容量形成電極とアース電極間の誘電体層をできる限
り厚くすることで、浮遊容量を抑制している。

【００４０】符号５５は対ＧＮＤ容量形成電極２７とア
ース電極１１との間の容量である。

【００４１】対ＧＮＤ容量形成電極２７により、高域の
減衰特性の制御を行っている。

【００４２】なお、容量形成電極２１、２２のサイズを
変えることで、入出力容量５１の変化を抑え、フィルタ
特性の安定化を行うことも可能である。

【００４３】本発明のローパスフィルタでは、例えば、
未焼成の誘電体層の積層時に、本来の積層位置とずれて
積層され、第１ストリップライン２３の一方の長辺２３
ａと第２ストリップライン２４の一方の短辺２４ｃが近
づいた場合には、第１ストリップライン２３の他方の長
辺２３ｂと第２ストリップライン２４の他方の短辺２４
ｄが離れることになり、また、第２ストリップライン２
４の一方の長辺２４ｂと第１ストリップラインの一方の
短辺２３ｄが近づいた場合には、第２ストリップライン
２４の他方の長辺２４ａと第１ストリップライン２３の
他方の短辺２３ｃが離れることになり、第１ストリップ
ライン２３と第２ストリップライン２４間における浮遊
容量は殆ど変化がなく、フィルタ特性の変化が殆どな
い。このため、例えば、バンドパスフィルタ等を内蔵す
るのに有利な比誘電率の高い誘電体層を用いた場合で
も、フィルタ特性に殆ど影響を与えることがない。

【００４４】尚、図５に示すように、第１ストリップラ
イン２３の長辺２３ａ、２３ｂと、第２ストリップライ
ン２４の短辺２４ｃ、２４ｄ、および第１ストリップラ
イン２３の短辺２３ｃ、２３ｄと、第２ストリップライ
ン２４の長辺２４ａ、２４ｂとを、誘電体層１０の積層
方向から見て隣接して形成することにより、さらに、ス
トリップライン２３、２４の占有面積を小さくすること
ができ、小型化を達成できる。

【００４５】

【実施例】図１乃至図４に示す本発明のローパスフィル
タを内蔵した回路基板を作製した。回路基板の大きさは
７ｍｍ×５ｍｍ×０．８ｍｍ、比誘電率２０の誘電体材
料を用い、ストリップライン２３、２４の全長およびラ
イン幅を、それぞれ７．２ｍｍ、０．１ｍｍとし、容量
形成電極２１、２２の大きさを０．９×０．９ｍｍとし
たとき、９００ＭＨｚ帯で、挿入損失０．３５ｄＢ、１
８００ＭＨｚ帯における減衰量は２５ｄＢであった。

【００４６】また、誘電体層１０ｃ上のパターンのみを
０．１ｍｍ移動させたときの減衰極位置の変化は５０Ｍ
Ｈｚ程度であり、減衰量は２０ｄＢ以上を確保した。

【００４７】比較例として、上下のストリップライン
を、積層方向から見て重ねて形成する以外は、上記と同
様に形成したローパスフィルタを作製してフィルタ特性
を測定し、この後、誘電体層１０ｃ上のパターンのみを
０．１ｍｍ移動させたところ、減衰極位置の変化は９０
ＭＨｚ程度であり、減衰量は１５ｄＢ程度であった。

【００４８】

【発明の効果】本発明のローパスフィルタでは、未焼成
の誘電体層を積層する段階で、第１ストリップラインと
第２ストリップラインの相対位置が少々ずれたとして
も、ストリップライン間における浮遊容量の増減が殆ど
生じず、例えば、バンドパスフィルタ等を内蔵するのに
有利な比誘電率の高い誘電体層を用いた場合でも、フィ
ルタ特性の特性に殆ど影響を与えることがない。また、
第１ストリップラインと第２ストリップラインの占める
占有面積は殆ど重複しているため、フィルタの占有面積
を小さくすることができる。

【００４９】さらに、ライン間の積層精度による浮遊容
量の変動が殆どないことから、高い比誘電率をもつ誘電
体層を用いることが比較的容易であり、このような高い
比誘電率の誘電体層を用いることによりラインを短縮で
き、小型化を達成できる。これにより、特にバンドパス
フィルタが内蔵容易な小型の回路基板を得ることができ
る。

【図面の簡単な説明】

【図１】本発明のローパスフィルタを内蔵した回路基板
の外観斜視図である。

【図２】本発明のローパスフィルタの電極パターンを示
す透視斜視図である。

【図３】本発明のローパスフィルタの電極パターンを誘
電体層の積層方向から見た透視図である。

【図４】本発明のローパスフィルタの等価回路図であ
る。

【図５】本発明の他のローパスフィルタの電極パターン
を誘電体層の積層方向から見た透視図である。

【図６】従来のローパスフィルタを示す分解斜視図であ
る。

【図７】従来のローパスフィルタの等価回路図である。

【符号の説明】

１０ａ〜１０ｅ・・・誘電体層２１、２２・・・容量形成電極２３・・・第１ストリップライン２４・・・第２ストリップライン３１〜３４・・・ビアホール導体２３ａ、２３ｂ・・・第１ストリップラインの長辺２４ａ、２４ｂ・・・第２ストリップラインの長辺Ｆ・・・フィルタ

Claims

【特許請求の範囲】

【請求項１】誘電体層を複数積層してなる積層体内に、
異なる前記誘電体層間にそれぞれ形成された矩形スパイ
ラル状の第１および第２ストリップラインの一端部同士
をビアホール導体により接続してなるインダクタと、異
なる前記誘電体層間にそれぞれ形成された一対の容量形
成電極からなるコンデンサとを有するとともに、前記第
１および第２ストリップラインの一対の長辺同士を、前
記誘電体層の積層方向から見て交差させたことを特徴と
するローパスフィルタ。
【請求項２】誘電体層の積層方向から見て、第１および
第２ストリップラインの一対の長辺同士が直交してお
り、かつ、前記第１ストリップラインの長辺と前記第２
ストリップラインの短辺、および前記第１ストリップラ
インの短辺と前記第２ストリップラインの長辺とが隣接
していることを特徴とする請求項１記載のローパスフィ
ルタ。
【請求項３】請求項１または２記載のローパスフィルタ
を内蔵することを特徴とする回路基板。