[go: up one dir, main page]

JP2001068509A - 半導体実装方法および半導体デバイス - Google Patents

半導体実装方法および半導体デバイス

Info

Publication number
JP2001068509A
JP2001068509A JP23797399A JP23797399A JP2001068509A JP 2001068509 A JP2001068509 A JP 2001068509A JP 23797399 A JP23797399 A JP 23797399A JP 23797399 A JP23797399 A JP 23797399A JP 2001068509 A JP2001068509 A JP 2001068509A
Authority
JP
Japan
Prior art keywords
semiconductor element
bumps
bump
semiconductor
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP23797399A
Other languages
English (en)
Other versions
JP4165970B2 (ja
Inventor
Kenichi Yamamoto
憲一 山本
Hiroyuki Otani
博之 大谷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP23797399A priority Critical patent/JP4165970B2/ja
Publication of JP2001068509A publication Critical patent/JP2001068509A/ja
Application granted granted Critical
Publication of JP4165970B2 publication Critical patent/JP4165970B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H10W72/072
    • H10W72/07254
    • H10W72/241
    • H10W72/244
    • H10W72/247
    • H10W72/248

Landscapes

  • Wire Bonding (AREA)

Abstract

(57)【要約】 【課題】 接合強度が大で、クラック現象の生じにくい
高品質な半導体デバイスを得ることのできる半導体実装
方法を提供する。 【解決手段】 半導体素子1のパッド部2上に形成され
たバンプ3を、回路基板4上の電極5に接触させた状態
で、前記バンプ3を加圧加熱することにより、半導体素
子1を回路基板4に接合する半導体実装方法において、
前記電極5上の前記バンプ3の頂部10を囲む位置に、
複数の基板側バンプ6を予め形成し、半導体素子1側の
バンプ3を前記複数の基板側バンプ6の内側に接触した
状態で前記バンプ3および基板側バンプ6を加圧加熱す
ることにより、半導体素子1を回路基板4に接合させ
る。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、半導体素子を回路
基板に接合する半導体実装方法、およびその半導体実装
方法により得られる半導体デバイスに関するものであ
る。
【0002】
【従来の技術】近年、半導体素子を回路基板に実装する
方法としては、半導体素子上に設けたパッド部と回路基
板上に設けた電極を、予め半導体素子のパッド部に形成
したバンプを介して接合する半導体実装方法が用いられ
ていた。またバンプをパッド部に形成する方法としては
ボールボンディング法およびメッキ法等が用いられてい
た。
【0003】以下に図5を参照しながら、従来の半導体
実装方法について説明する。
【0004】予め半導体素子1のパッド部2上にボール
ボンディング法等によりバンプ3を形成し、この半導体
素子1に形成されたバンプ3を、接合する回路基板4上
の所定の電極5に対向するように位置決めする。次いで
バンプ3を、所定の電極5に超音波振動を加えながら接
触させた後、半導体素子1の背面より加熱ツール7にて
加圧加熱する。この圧力および熱エネルギはバンプ3ま
で伝達して、電極5との接合部9を昇温し、バンプ3を
電極5に拡散させる。これにより半導体素子1のパッド
部2と回路基板4の電極5とを接合させていた。
【0005】
【発明が解決しようとする課題】しかしながら、上記の
ような半導体実装方法において得られた半導体デバイス
は、下記のような問題が生じていた。
【0006】半導体素子を回路基板に接合する際、半導
体素子に超音波振動を加えながら回路基板の所定の電極
に接触させ、次いで加熱ツールにより加圧加熱するた
め、この接合部はバンプの変形によって、接合部内に強
い応力が発生し、半導体素子のパッド部に過大な負荷と
なり、パッド部にクラック現象を発生させる問題点があ
った。特に砒化ガリウム、インジウムリンの材質により
構成された半導体素子は柔らかくて傷が付きやすく、し
かも、もろくて欠けや割れも生じやすいため、よりクラ
ック現象を発生させていた。この結果、従来の半導体実
装方法において得られる半導体デバイスは、品質の劣化
したものであったり、また製造歩留りの低いものであっ
た。
【0007】本発明は上記問題点に鑑み、半導体素子と
回路基板を接合する際、半導体素子に形成したバンプの
変形を最小限にすることで、接合部内の応力を緩和し、
パッド部への負荷を軽減し、かつ接合強度の高い、実装
品質に優れた半導体デバイスを得ることのできる半導体
実装方法を提供することを目的とする。
【0008】
【課題を解決するための手段】本発明は上記目的を達成
するために、半導体素子のパッド部上に形成されたバン
プを、回路基板上の電極に接触させた状態で、前記バン
プを加圧加熱することにより、半導体素子を回路基板に
接合する半導体実装方法において、前記電極上の前記バ
ンプの頂部を囲む位置に、複数の基板側バンプを予め形
成し、半導体素子側のバンプを前記複数の基板側バンプ
の内側に接触した状態で前記バンプおよび基板側バンプ
を加圧加熱することにより、半導体素子を回路基板に接
合させることを特徴とする。
【0009】また、半導体素子側に形成したバンプの材
質と、回路基板側に形成した基板側バンプの材質が異な
ることを特徴とし、さらに前記基板側バンプが前記バン
プの一箇所に対し、少なくとも三箇所以上において、前
記バンプの頂部を囲むように形成されることを特徴とす
る。
【0010】本発明によれば、予め半導体素子にバンプ
を形成し、なおかつ回路基板においても、予め基板側バ
ンプを形成している。このような構成を備えた半導体素
子と回路基板とを接合する際、この接合部において、バ
ンプと基板側バンプとが互いに金属拡散して接合してな
る半導体デバイスを得ることができる。
【0011】上記のような本発明の半導体デバイスの接
合部は、従来の半導体実装方法において得られる半導体
デバイスの接合部と比較すると、基板側バンプはバンプ
の頂部を囲むように形成されているため、バンプと基板
側バンプは嵌合構造を形成しており、垂直方向のみなら
ず水平方向に対しても、強固な接合を得ることができ、
また半導体素子と回路基板との距離(接合部の大きさ)
を基板側バンプを有していることにより大とすることが
できる結果、半導体素子と回路基板との間の熱膨張率の
差によって生ずる接合部の変形による応力が緩和され、
半導体素子のパッド部にかかる負荷が軽減される。
【0012】
【発明の実施の形態】以下に本発明の実施形態を図1〜
図4に基づいて詳細に説明する。
【0013】図1の(a)(b)は本実施形態の半導体
実装方法によって得られる半導体デバイスの構成を示し
たものである。
【0014】図1において、1は半導体素子、2はパッ
ド部、3はバンプ、4は回路基板、5は電極、6は基板
側バンプ、7は加熱ツール、8は接合部、10は前記バ
ンプ3の頂部である。
【0015】次にこれらの基本構成のもとに、本実施形
態の半導体実装方法について説明する。
【0016】半導体素子1を回路基板4上に接合させる
半導体実装方法としては、図2に示すように、半導体素
子1のパッド部2上に、予めボールボンディング法など
によりバンプ3を形成する。また図3に示すように、前
記バンプ3を接合する回路基板4の所定の電極5におい
ても、予めボールボンディング法などにより基板側バン
プ6を形成する。このとき、基板側バンプ6の形成状態
は、図1の(b)に示すように、半導体素子1のパッド
部2上に形成されたバンプ3の一箇所に対して、回路基
板4の所定の電極5に形成された基板側バンプ6が、少
なくとも三箇所以上(図示例では三箇所)において前記
バンプ3の頂部10を囲むように形成する。またバンプ
3と基板側バンプ6との材質は各々異なる材質で形成さ
れている。この材質に関しては、詳しくは後述する。
【0017】このように形成された半導体素子1のバン
プ3を図4に示すように、接合する回路基板4側に形成
した基板側バンプ6に対向するように位置決めする。次
いで半導体素子1に回路基板4の所定の電極5に接触さ
せた後、半導体素子1の背面より加熱ツール7にて加圧
加熱する。この圧力および熱エネルギはバンプ3および
基板側バンプ6に伝達して、電極5との接合部8を昇温
し、バンプ3および基板側バンプ6を拡散させる。これ
により半導体素子1のパッド部2と回路基板4の電極5
とを接合することができる。
【0018】次に本実施形態のバンプ3と基板側バンプ
6の材質について説明する。
【0019】まず基板側バンプ6の材質は純度99.9
9%の高純度金(Au)による金属ワイヤより形成し
た。このようにして形成された基板側バンプ6の硬度
は、マイクロビッカース硬度計において計測すると、指
示値80が得られた。
【0020】次に半導体素子1側のバンプ3の材質は、
純度99.99%の高純度金(Au)にパラジウムを1
%程度添加した高張力金属ワイヤより形成した。このよ
うにして形成されたバンプ3の硬度はマイクロビッカー
ス硬度計において計測すると、指示値90が得られた。
【0021】このようにバンプ3と基板側バンプ6を各
々異なる材質で形成することにより、硬度差を設けるこ
とができる。これにより半導体素子1と回路基板4を接
合する際、接合部8における回路基板4側の基板側バン
プ6が半導体素子1側のバンプ3より低硬度のため、超
音波振動を加える際に生じる負荷を吸収する作用が働
く。さらに、加圧加熱を加える際、半導体素子1の熱膨
張率と回路基板4の熱膨張率の差により生じる負荷にお
いても、緩和することができ半導体素子1のパッド部2
への負荷の集中を防止して、パッド部2に生じるクラッ
クを防ぐことができる。これにより、半導体素子1の材
質としてシリコンだけでなく、機械的強度の低い砒化ガ
リウムやインジウムリン等の材質により構成された半導
体素子1に対しても有効である。
【0022】本発明は上記の実施形態に示すほか種々の
態様に構成することができる。例えば、本実施形態にお
いて、ボールボンディング法を用いてバンプ3および基
板側バンプ6を形成したが、メッキ法を用いても本実施
形態と同様の効果を得ることができる。また本実施形態
において、バンプおよび基板側バンプを形成する際、バ
ンプまたは基板側バンプのどちらか一方、もしくは双方
に、高さを一定化させるレベリング工程あるいはフラッ
タニング工程を施しておくと、より効果的である。
【0023】
【発明の効果】本発明によれば、接合強度が大で、クラ
ック現象の生じにくい高品質な半導体デバイスを得るこ
とのできる半導体実装方法を実現できる。
【図面の簡単な説明】
【図1】(a)本発明による半導体実装方法において得
られる半導体デバイスの断面図である。 (b)本発明による半導体実装方法において接合位置を
示す斜視図である。
【図2】(a)半導体素子の断面図である。 (b)半導体素子上にバンプを形成した断面図である。
【図3】(a)回路基板の断面図である。 (b)本発明による回路基板上に基板側バンプを形成し
た断面図である。
【図4】半導体素子を回路基板に接合するプロセスを示
す図である。
【図5】従来の半導体実装方法において得られる半導体
デバイスの断面図である。
【符号の説明】
1 半導体素子 2 パッド部 3 バンプ 4 回路基板 5 電極 6 基板側バンプ 7 加熱ツール 8 接合部 10 頂部

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体素子のパッド部上に形成されたバ
    ンプを、回路基板上の電極に接触させた状態で、前記バ
    ンプを加圧加熱することにより、半導体素子を回路基板
    に接合する半導体実装方法において、前記電極上の前記
    バンプの頂部を囲む位置に、複数の基板側バンプを予め
    形成し、半導体素子側のバンプを前記複数の基板側バン
    プの内側に接触した状態で前記バンプおよび基板側バン
    プを加圧加熱することにより、半導体素子を回路基板に
    接合させることを特徴とする半導体実装方法。
  2. 【請求項2】 半導体素子側に形成したバンプの材質
    と、回路基板側に形成した基板側バンプの材質が異なる
    ことを特徴とする請求項1記載の半導体実装方法。
  3. 【請求項3】 回路基板側に形成した基板側バンプが、
    半導体素子側に形成したバンプの一箇所に対し、少なく
    とも三箇所以上において、前記バンプの頂部を囲むよう
    に形成されることを特徴とする請求項1または2記載の
    半導体実装方法。
  4. 【請求項4】 請求項1から3のいずれかに記載の半導
    体実装方法を用いて得られる半導体デバイス。
JP23797399A 1999-08-25 1999-08-25 半導体実装方法および半導体デバイス Expired - Fee Related JP4165970B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP23797399A JP4165970B2 (ja) 1999-08-25 1999-08-25 半導体実装方法および半導体デバイス

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP23797399A JP4165970B2 (ja) 1999-08-25 1999-08-25 半導体実装方法および半導体デバイス

Publications (2)

Publication Number Publication Date
JP2001068509A true JP2001068509A (ja) 2001-03-16
JP4165970B2 JP4165970B2 (ja) 2008-10-15

Family

ID=17023227

Family Applications (1)

Application Number Title Priority Date Filing Date
JP23797399A Expired - Fee Related JP4165970B2 (ja) 1999-08-25 1999-08-25 半導体実装方法および半導体デバイス

Country Status (1)

Country Link
JP (1) JP4165970B2 (ja)

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210591A (ja) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006318974A (ja) * 2005-05-10 2006-11-24 Toshiba Components Co Ltd バンプ構造を用いた半導体素子及びその製造方法
JP2007043065A (ja) * 2005-06-28 2007-02-15 Fujitsu Ltd 半導体装置
JP2007266555A (ja) * 2006-03-30 2007-10-11 Denso Corp バンプ接合体の製造方法
JP2007324386A (ja) * 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、およびその製造方法
JP2018195673A (ja) * 2017-05-16 2018-12-06 富士通株式会社 バンプ及びその形成方法、並びに基板
WO2021261013A1 (ja) * 2020-06-23 2021-12-30 日立Astemo株式会社 電子制御装置および電子制御装置の製造方法

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006210591A (ja) * 2005-01-27 2006-08-10 Matsushita Electric Ind Co Ltd 半導体装置及びその製造方法
JP2006318974A (ja) * 2005-05-10 2006-11-24 Toshiba Components Co Ltd バンプ構造を用いた半導体素子及びその製造方法
JP2007043065A (ja) * 2005-06-28 2007-02-15 Fujitsu Ltd 半導体装置
JP2007266555A (ja) * 2006-03-30 2007-10-11 Denso Corp バンプ接合体の製造方法
JP2007324386A (ja) * 2006-06-01 2007-12-13 Fujitsu Ltd 半導体装置、およびその製造方法
JP2018195673A (ja) * 2017-05-16 2018-12-06 富士通株式会社 バンプ及びその形成方法、並びに基板
WO2021261013A1 (ja) * 2020-06-23 2021-12-30 日立Astemo株式会社 電子制御装置および電子制御装置の製造方法

Also Published As

Publication number Publication date
JP4165970B2 (ja) 2008-10-15

Similar Documents

Publication Publication Date Title
KR100220109B1 (ko) 테이프 자동접합 내부 리이드 접합방법
KR960039238A (ko) 와이어 본딩 방법 및 반도체 장치 및 와이어 본딩용 캐필러리 및 볼범프 형성방법
JPH06338504A (ja) 半導体装置およびその製造方法
JP2735022B2 (ja) バンプ製造方法
JP2001068509A (ja) 半導体実装方法および半導体デバイス
JPH01244630A (ja) 半導体ペレットのボンディング方法
JP3520410B2 (ja) 電子部品の実装方法
JP3972517B2 (ja) 電子部品の接続方法
JPH10154726A (ja) 半導体装置及びその製造方法
JP3428488B2 (ja) 電子部品の製造方法
JP2000216198A (ja) 半導体装置およびその製造方法
JP2005093780A (ja) 半導体装置
JP2821777B2 (ja) フリップチップ用ic及びその製造方法
JP2000357700A (ja) ボールボンディング方法および電子部品の接続方法
JP2002368033A (ja) バンプ構造とバンプの製造方法
JPH05121495A (ja) ワイヤボンデイング方法
JP3624857B2 (ja) 半導体装置の実装構造
JP3087890B2 (ja) ボンディング装置およびボンディング方法
JP2003197672A (ja) 半導体装置の製造方法
JPH0888250A (ja) Tabテープおよびtabインナーリードの接合方法
KR100193337B1 (ko) 전력 반도체 모듈의 전극 단자
JPH10199935A (ja) ワークの実装方法
JP2003258030A (ja) 電子部品実装方法
JP2661439B2 (ja) ボンディング方法およびその治具
KR20060000576A (ko) 테이프 케리어 패키지의 범프 구조

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060711

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20080404

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080408

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080605

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080701

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080729

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

LAPS Cancellation because of no payment of annual fees