JP2001060858A

JP2001060858A - ２つの電源を有するシステムのためのパワー・オン・リセット回路

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Publication number: JP2001060858A
Application number: JP2000214453A
Authority: JP
Inventors: David P Morrill; デーヴィッド・ピー・モーリル
Original assignee: Fairchild Semiconductor Corp
Current assignee: Fairchild Semiconductor Corp
Priority date: 1999-07-14
Filing date: 2000-07-14
Publication date: 2001-03-06
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Abstract

(57)【要約】【課題】電位が異なる電源を２つ有する可能性がある
システムと共に用いられるパワー・オン・リセット回路
を提供すること。【解決手段】分圧器だけを第１の電源（Ｖｃｃａ）に
結合し、パワー・オン・リセット回路（１００）の残り
のすべての構成要素を第２の電源に結合する。こうする
ことにより、第１の電源は第１のＮＯＲゲートの入力分
岐の付勢をトリガするのに用いられ、他方で、第２のＮ
ＯＲ入力分岐は依然として第２の電源（Ｖｃｃｂ）によ
って給電されることになる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、集積回路システム
に送信されるパワー・オン・リセット信号を発生する回
路に関する。特に、本発明は、高電位電源レールが所定
の電位に達するまでパワー・オン・リセットを遅らせる
（ホールド・オフする）ように動作するパワー・オン・
リセット回路に関する。更に詳しくは、本発明は、異な
る電位を給電される回路に結合されているときには、要
求に応じて動作するパワー・オン・リセット回路に関す
る。本発明は、論理レベル変換（translation）システ
ムとの関係で用いられるパワー・オン・リセット回路で
ある。

【０００２】

【従来の技術】パワー・オン・リセット回路は、半導体
ベースのシステムに、共通の高電位パワー・レールがあ
る最小限の電位に達したときにだけそのシステムの動作
をイネーブルする信号を送るように設計されている。こ
のようなパワー・オン・リセット回路は、元々は給電さ
れていない回路ボードなどのシステム又はサブシステム
を、給電されている拡張されて結合されている回路に
「ホットに」又は「ライブで」挿入することを可能にす
るのに用いられる。パワー・オン・リセット回路は、給
電されていないシステム又はサブシステムを、アクティ
ブなシステムに挿入される側の回路において損傷や予期
しない動作上の異常を生じさせる可能性がある初期的な
電位の変動から保護するためのものである。要するに、
パワー・オン・リセット回路は、サブシステムの付勢
を、パワー・レールの電位がその特定のサブシステムの
付勢に適したものになるまで、遅らせるように設計され
ているのである。

【０００３】電圧レベル・コンバータ又はトランスレー
タ・バッファが、１つの入力信号又は１対の入力信号に
付随する論理ハイ及び論理ローである電圧レベルを、下
流の回路と互換性を有するハイ及びロー電圧レベルに調
整するのに用いられる。トランスレータ・バッファは、
これらの電気信号を所望の振幅及びレートで、そして好
ましくは可能な限り最小の電力で伝送しなければならな
い。この信号の伝送は、同一の半導体ベースのチップ上
にある又は異なるチップ上にあるアクティブ・デバイス
の間で生じる。これらのデバイスは、相互に近接してい
る場合があるし、ある距離をもって相互に離間している
場合もある。１つ又は複数のバス接続を要する近接デバ
イス・インターフェースの例としては、あるプリント回
路ボードを１つのコンピューティング・システム内でバ
ックプレーン・バスなどを介して別のプリント回路ボー
ドに結合する場合がある。１つ又は複数のバス接続を要
する離間デバイス・インターフェースの例としては、あ
るコンピューティング・システムを別のコンピューティ
ング・システムに結合する場合がある。

【０００４】デジタル・システムでは、複数のデバイス
の間を移動する信号は、論理レベルがハイ（１又はオ
ン）と論理レベルがロー（０又はオフ）とのどちらかに
分類できる。論理ハイと論理ローとのどちらが伝送され
ているのかを定義する特定の信号電位は、その伝送に関
連する回路を形成している半導体素子に依存する。デジ
タル信号を生じさせるのに用いられる最も一般的な回路
構成には、ＣＭＯＳ、トランジスタ・トランジスタ・ロ
ジック（ＴＴＬ）、エミッタ・カップルド・ロジック
（ＥＣＬ）などがある。これらのロジックは、論理ハイ
信号を構成する値と論理ローを構成する値との間での
「スイング」（揺れ、swing）の関数として、様々な動
作をする。

【０００５】例えば、基本的に低速であり消費電力の小
さなＭＯＳトランジスタの使用に基づくＣＭＯＳロジッ
ク・システムでは、論理ロー信号は、０．０Ｖ（ボル
ト）である低電位パワー・レールＧＮＤから０．６Ｖま
での範囲で生じるのが一般的である。論理ハイ信号は、
ＶｃｃからＶｃｃ−０．６Ｖまでの範囲に生じるのが一
般的である。ただし、Ｖｃｃは、公称５Ｖの電源の場合
には４．５Ｖから５．５Ｖマスタ・デバイスの間で変動
し、公称３．３Ｖの電源の場合には３．０Ｖから３．６
Ｖの間で変動する。従って、３．３Ｖの電源の場合に
は、ローとハイとの間での差分的なスイングは、論理ロ
ーと論理ハイとの間で所望のシフトが生じることを保証
するためには、少なくとも２．４Ｖでなければならな
い。最近では、より小型のデバイスに給電する場合に
は、公称２Ｖの電源が用いられるようになっている。他
方で、ＴＴＬ及びＥＣＬは、基本的に高速であり消費電
力の大きなバイポーラ・トランジスタの使用に基づいて
いる。論理ローと論理ハイとの間のシフトのための差分
的なスイングは、ＣＭＯＳ動作の場合よりもかなり小さ
く、０．４Ｖ程度である。例えば、Ｖｃｃに依存するＴ
ＴＬ回路では、論理ハイは、電位が約Ｖｃｃ−０．８Ｖ
程度であり、論理ローは、電位がＶｃｃ−１．９Ｖ程度
である。従って、ＣＭＯＳ回路と非ＣＭＯＳ回路との間
の伝送に関しては、電位スイングの変動によって、ある
論理レベルから別の論理レベルへの所望のスイングのト
リガが自動的に保証されるということはない。更に、Ｔ
ＴＬ信号における小さな電位スイング、特に、低電圧Ｔ
ＴＬ（ＬＶＴＴＬ）でのスイングの場合には、それに接
続されているＣＭＯＳトランジスタとの関係では論理レ
ベルの変更を全く生じさせない可能性がある。あるい
は、完全なＣＭＯＳ電位（ハイであってもローであって
も）には達しない、又は、達したとしても比較的低速で
達するような信号スイングが、プルアップ（ＰＭＯＳ）
トランジスタ及びプルダウン（ＮＭＯＳ）トランジスタ
の両方を同時にオンにする場合もある。このような場合
には、オンであるＰＭＯＳ及びＮＭＯＳの両方のトラン
ジスタを流れる直接的なレール間の電流が生じることに
なる。この電流は、瞬時導通電流又は漏れ電流として知
られており、電力消費の点から見て望ましくない。

【０００６】パワー・オン・リセット回路には様々な設
計がある。従来のシステムにおいて適切であると考えら
れており、ある電位のリセット信号からそれよりも高い
電位の信号への変換を必要とする回路の単純化された回
路図が、図１に図解されている。図１に示されているト
ランスレータを必要とする従来のリセット回路には、第
１の電位を有する第１の高電位パワー・レールＶｃｃａ
によって給電される第１のリセット・サブ回路２０と、
第１の電位Ｖｃｃａよりも高い第２の電位を有する第２
の高電位パワー・レールＶｃｃｂによって給電される第
２のリセット・サブ回路３０とが含まれている。単純な
論理レベル・トランスレータ・サブ回路４０は、リセッ
ト・サブ回路２０に付随する電位をリセット・サブ回路
３０に付随する電位まで上昇させることによって、リセ
ット・サブ回路２０からリセット・サブ回路３０への、
更にはそれに結合された後続の回路への適切なインター
フェースを可能にする。適切なトランスレータ・サブ回
路の例が、図２に示されている。出力ノードＢにおける
変換された出力信号が、例えば論理ＮＯＲゲートＮＯＲ
を含む回路１０の出力の状態を制御することができる任
意の種類の論理ゲートへの一方の入力である。インバー
タＩＶ４の出力が、ＮＯＲへの他方の入力である。回路
２０及び３０の電位がある所定の値を超えたときには、
４０及びＩＶ４の出力は、共にローであって、パワー・
オン・リセット信号は、ＲＥＳＥＴがＶｃｃｂの電位で
論理ハイになるという意味で、付勢される。

【０００７】更に図１を参照すると、サブ回路２０は、
Ｒ１及びＲ２で形成されている分圧器を含む。ここで、
Ｒ１は高電位パワー・レールＶｃｃａに結合された高電
位ノードを有し、Ｒ２は共通の低電位パワー・レールＧ
ＮＤに結合された低電位ノードを有している。ＮＭＯＳ
トランジスタＭ１に直列に結合された抵抗Ｒ３は、イン
バータとして機能し、Ｒ３の高電位ノードはＶｃｃａに
結合されており、Ｒ３の低電位ノードはＭ１のドレイン
に結合されている。Ｍ１のソースはＧＮＤに結合され、
そのゲートは分圧器Ｒ１／Ｒ２の出力に結合されてい
る。Ｖｃｃａの電位は、上昇して、分圧器によって定義
されインバータＲ３／Ｍ１の出力が論理ハイから論理ロ
ーに変化するレベルに到達する。この出力信号は、イン
バータＩＶ１及びＩＶ２によって完全なＶｃｃａ電位に
おいて２回反転され、それによって、ノードＡにおける
ＩＶ２の出力は、Ｖｃｃａが完全な電位に達するときに
は論理ローと同等となる。注意すべきであるが、トラン
ジスタＭ１の代わりに、例えば、バイポーラ・トランジ
スタなど、別のスイッチング手段を用いることができ
る。

【０００８】サブ回路３０も同じように構成されてい
る。特に、サブ回路３０は、Ｒ４及びＲ５で形成されて
いる分圧器を含む。ここで、Ｒ４は第１の電位にある高
電位パワー・レールＶｃｃｂに結合された高電位ノード
を有し、Ｒ５はＧＮＤに結合された低電位ノードを有し
ている。ＮＭＯＳトランジスタＭ２に直列に結合された
抵抗Ｒ６は、インバータとして機能し、Ｒ６の高電位ノ
ードはＶｃｃｂに結合されており、Ｒ６の低電位ノード
はＭ２のドレインに結合されている。Ｍ２のソースはＧ
ＮＤに結合され、そのゲートは分圧器Ｒ４／Ｒ５の出力
に結合されている。Ｖｃｃｂの電位は、上昇して、分圧
器によって定義されインバータＲ６／Ｍ２の出力が論理
ハイから論理ローに変化するレベルに到達する。この出
力信号は、インバータＩＶ３及びＩＶ４によって完全な
Ｖｃｃｂ電位において２回反転され、それによって、Ｉ
Ｖ４の出力は、Ｖｃｃｂが完全な電位に達するときには
論理ローと同等となる。もちろん、Ｍ１の場合と同じよ
うに、例えば、バイポーラ・トランジスタなど、別のス
イッチング手段を用いて、トランジスタＭ２の機能を実
行させることができる。

【０００９】図２には、論理レベル・トランスレータ４
０が示されている。このトランスレータ４０は、Ｖｃｃ
ａ及びＧＮＤによって給電されるインバータＩＶ５を含
んでいる。ＩＶ５の入力は、ノードＡにおけるサブ回路
２０からのインバータＩＶ２の出力である。トランスレ
ータ４０は、更に、ＰＭＯＳトランジスタＭ３とインバ
ータＩＶ６及びＩＶ７を含む。第２の高電位レールＶｃ
ｃｂとＧＮＤとが、これら３つのデバイスすべてに給電
する。インバータＩＶ５の出力は、ＩＶ６及びＩＶ７へ
の入力である。ＩＶ６の出力は、Ｍ３のゲートに結合さ
れている。Ｍ３は、ソースがＶｃｃｂに結合され、ドレ
インがＩＶ５の出力に結合されている。トランジスタ４
０は、ＩＶ５の出力がハイでありかつＭ３がオンである
ときにだけ、ノードＢにおいて論理ローの信号を出力す
るように設計されている。ＩＶ５に論理ハイを生じさせ
るためには、Ｖｃｃａが、サブ回路２０のＭ１をオンさ
せるのに十分な程度の高さの電位を有していなければな
らない。トランスレータ４０のＭ３をオンさせるために
は、ＩＶ６への入力はハイでなければならず、Ｖｃｃｂ
の電位はＩＶ５によって出力される論理ハイの信号に付
随する電位よりも高いあるスレショルド値を超えなけれ
ばならない。そのような状態が生じると、電源は、下流
の回路に結合されるＲＥＳＥＴ信号の付勢をトリガする
適切な条件に到達したと考えられる。

【００１０】

【発明が解決しようとする課題】しかし、運の悪いこと
に、図２に示されたトランスレータ・サブ回路４０を図
１に示されたリセット回路１０と組み合わせて用いるこ
とには問題がある。特に、インバータＩＶ５が論理ハイ
信号を生じ、Ｖｃｃｂが実質的にオフであって電位を確
立しないときには、電流がＩＶ５の出力からオンになっ
ているトランジスタＭ３を通過してＶｃｃｂまで流れる
漏れ電流経路が生じてしまう。この結果として、システ
ムから不必要に電力を消費することになる漏れ電流が生
じてしまい、動作効率を低下させる。更に、トランスレ
ータ回路は電力を消費し、信号伝搬遅延を生じさせるこ
とにより、完全な変換が保証されないことがある。ま
た、貴重な回路内の空間を使用することになる。

【００１１】従って、電源を２つ有しておりそれらの電
源が異なる電位を有する可能性があるようなシステムと
共に用いられるパワー・オン・リセット回路が必要とさ
れている。必要なのは、そのようなパワー・オン・リセ
ット回路であって、電流が漏れる経路を有していないよ
うな回路である。更に、必要なのは、異なる電位の論理
信号を変換するためのトランスレータ回路を要すること
なく異なる電位を有する電源と関連する電源信号を伝搬
させるようなパワー・オン・リセット回路である。

【００１２】本発明の目的は、電源を２つ有しておりそ
れらの電源が異なる電位を有する可能性があるようなシ
ステムと共に用いられるパワー・オン・リセット回路を
提供することである。本発明の別の目的は、漏れ電流経
路を有していない、そのようなパワー・オン・リセット
回路を提供することである。本発明の更に別の目的は、
異なる電位の論理信号を変換するためのトランスレータ
回路を要することなく異なる電位を有する電源と関連す
る電源信号を伝搬させるようなパワー・オン・リセット
回路を提供することである。

【００１３】

【課題を解決するための手段】これらの及びそれ以外の
目的は、上述したトランスレータ回路を除去し、図１の
リセット回路の構成要素のいくつかの結合関係を変更す
ることにより、本発明によって達成される。特に、本発
明によるパワー・オン・リセット回路では、分圧器だけ
を第１の電源に結合し、このリセット回路の残りのすべ
ての構成要素を第２の電源に結合する。こうすることに
より、第１の電源は第１のＮＯＲゲートの入力分岐の付
勢をトリガするのに用いられ、他方で、第２のＮＯＲ入
力分岐は依然として第２の電源によって給電されること
になる。従来技術によるサブ回路２０のインバータ段
は、本発明の回路では、実施例について後述するような
態様で第２の電源に接続されることが好ましい。

【００１４】従来技術によるリセット回路の様々な構成
要素の結合関係を修正することによって、いくつかのパ
フォーマンス状の改善を達成することができる。第１
に、トランスレータ回路を含ませることに起因する欠点
は、トランスレータ回路自体を除去することによって解
消される。第２に、第１の電源に結合された分圧器は第
２の電源によって給電されるスイッチング手段の制御ノ
ードにだけ結合されるので漏れ電流が生じる経路が存在
しないという意味で、第１及び第２の電源の間には直接
的な電流経路が存在しない。第３に、第２の電源がオフ
であっても、第１の電源と関連する論理信号入力は、論
理ゲートによるリセット信号の制御のために、リセット
動作とは無関係である。最後に、本発明によるパワー・
オン・リセット回路は、いずれかの電源に関するリセッ
ト・パワー・オンのためのスレショルド電圧を特定の分
圧器の組に対して選択された抵抗値の関数として定義す
るのに用いることができる。

【００１５】本発明のこれら及びそれ以外の効果は、以
下の実施例に関する説明、添付の図面及び冒頭の特許請
求の範囲を検討することによって明らかになるはずであ
る。

【００１６】

【発明の実施の形態】本発明によるパワー・オン・リセ
ット回路１００の単純化された図解が図３に示されてい
る。本発明による回路１００に含まれている構成要素で
あって、図１に示されていた従来技術による回路１０の
構成要素と同じものは、同じ参照番号によって指示され
ている。リセット回路１００は、ある特定の電位を有す
る第１の高電位パワー・レールＶｃｃａによって給電さ
れるリセット調整分岐５０を含む。リセット回路１００
は、更に、レールＶｃｃａの電位とは異なるある特定の
電位を有する第２の高電位パワー・レールＶｃｃｂによ
って給電される翻訳及びリセット・サブ回路６０を含
む。分岐５０の出力は、ノードＣにおいて回路６０の入
力に結合されている。特に、ノードＣは、第１の電源に
調整されるセンス回路６１に信号を供給し、それによっ
て、ＮＯＲゲートＮＯＲや、入力信号を評価し選択され
た出力信号を提供することができるそれ以外の任意の適
当な論理デバイスなどの論理ゲートへの入力信号を調整
する。第２の回路である、第２の電源によって調整され
るセンス回路６２は、第２の入力を、レールＶｃｃｂの
電位によって調整されるＮＯＲに提供する。Ｖｃｃａ及
びＶｃｃｂの電位がある所定の値の組を超えたときに
は、６１及び６２の出力は、共にローとなり、ＲＥＳＥ
ＴがＶｃｃｂの電位において論理ハイになるという意味
で、パワー・オン・リセット信号が付勢される。

【００１７】更に図３を参照すると、分岐５０は、抵抗
Ｒ１及びＲ２として識別される抵抗によって形成される
分圧器を含む。ここで、Ｒ１は高電位パワー・レールＶ
ｃｃａに結合された高電位ノードを有し、Ｒ２は共通の
低電位パワー・レールＧＮＤに結合された低電位ノード
を有する。ノードＣにおいて分岐５０によって確立され
る電位の出力は、抵抗Ｒ１及びＲ２に関連する選択可能
な抵抗とＶｃｃａの電位とによって定義される。

【００１８】回路６１は、ＮＭＯＳトランジスタＭ１と
直列に結合された抵抗Ｒ３を含み、これらの組合せはイ
ンバータとして機能する。従来技術による回路１０との
相違点は、Ｍ１のゲートが依然としてノードＣに結合さ
れていることによりＶｃｃａがそのターンオンを制御
し、他方で、そのドレインの電位はＶｃｃｂの電位によ
って調整されるという事実に存在する。特に、Ｒ３の高
電位ノードはこの回路ではＶｃｃｂに結合されており、
他方で、その低電位ノードはＭ１のドレインに結合され
たままである。Ｍ１のソースは、ＧＮＤに結合されてい
る。Ｖｃｃａの電位は、上昇すると、分岐５０によって
定義されるあるレベルに到達する。これは、Ｖｃｃｂの
電位によって定義されるＲ３の低電位ノードが適切な電
位を有している場合に限るのであるが、Ｍ１がオンする
ことによってインバータＲ３／Ｍ１の出力が論理ハイか
ら論理ローに変化するという地点である。Ｖｃｃｂがオ
フである場合には、Ｍ１は動作することができない。回
路６１の残りの部分には、ＶｃｃａではなくＶｃｃｂに
よって給電される従来技術によるインバータＩＶ１及び
ＩＶ２が含まれる。注意すべきであるのは、任意の適切
な種類のスイッチング手段を、トランジスタＭ１の代わ
りに用いることができる。例えば、バイポーラ・トラン
ジスタを用いることができる。このスイッチング手段
は、分圧器の出力に結合された制御ノードと、第２の電
源Ｖｃｃｂによって給電される電流経路とを有している
ことが重要である。

【００１９】回路６２は、基本的には、従来技術による
サブ回路３０と同じままである。特に、回路６２は、抵
抗Ｒ４及びＲ５によって形成される分圧器を含んでお
り、Ｒ４は、第１の電位を有する高電位パワー・レール
Ｖｃｃｂに結合された高電位ノードを有し、Ｒ５は、Ｇ
ＮＤに結合された低電位ノードを有している。ＮＭＯＳ
トランジスタＭ２と直列に結合された抵抗Ｒ６は、イン
バータとして機能する。Ｒ６の高電位ノードはＶｃｃｂ
に結合され、その低電位ノードはＭ２のドレインに結合
されている。Ｍ２のソースはＧＮＤに結合され、そのゲ
ートは分圧器Ｒ４／Ｒ５の出力に結合されている。Ｖｃ
ｃｂの電位は、上昇すると、分圧器によって定義されイ
ンバータＲ６／Ｍ２の出力が論理ハイから論理ローに変
化するレベルに到達する。出力信号は、インバータＩＶ
３及びＩＶ４により、完全なＶｃｃｂ電位において、２
回反転される。それによって、ＩＶ４の出力は、Ｖｃｃ
ｂが完全な電位に達するときに論理ローと同等の値にあ
る。やはりトランジスタＭ２は、制御可能なスイッチン
グ手段を表すように示されており、例えば、制御ノード
と高電位及び低電位ノードとを有するバイポーラ・トラ
ンジスタでありうる。

【００２０】動作においては、Ｖｃｃａをパワーアップ
することによって、Ｒ１の両端での電圧降下よりも小さ
なＶｃｃａの電位と同等な電位がＣに与えられることに
なる。Ｃにおける電位がＭ１のゲートにおけるスレショ
ルド・ターンオン電位に到達すると、このトランジスタ
はオンになる。トランジスタＭ１がオンになることによ
って、ノードＤにおける論理ローの出力が確立され、こ
の出力はインバータＩＶ１及びＩＶ２によって反転され
て、論理ローをＮＯＲの第１の入力に提供する。Ｖｃｃ
ｂがＭ１の付勢を可能にする程度まで充分にパワーアッ
プされると、回路６２のインバータＩＶ４は論理ローを
ＮＯＲの第２の入力に与え、それによって、そのゲート
の出力において論理ハイ信号が確立され、ＲＥＳＥＴに
おいてパワー・オン・リセット信号が開始される。

【００２１】注意すべきであるが、回路１００は、２つ
の分圧器の組の抵抗の抵抗値を選択することによって、
ＮＯＲが付勢信号を生じるＶｃｃａ及びＶｃｃｂの電位
を定義するように修正することが可能である。また、レ
ールＶｃｃａ及びＶｃｃｂのいずれかを他方よりも高電
位にして、いずれかのレールにおける与えられた電位に
対するリセットの付勢を定義することも可能である。

【００２２】以上では、本発明を、特定の例示的な実施
例を参照しながら説明したが、冒頭の特許請求の範囲の
範囲内にあるすべての修正例や均等物がカバーされるこ
とが意図されている。

【図面の簡単な説明】

【図１】デュアル電源システムに結合される従来技術の
パワー・オン・リセット回路を示す単純化された回路図
である。

【図２】図１の従来技術によるパワー・オン・リセット
回路の一部として用いられる従来技術による論理レベル
・トランスレータを示す単純化された回路図である。

【図３】本発明によるデュアル電源用のパワー・オン・
リセット回路を示す単純化された回路図である。

Claims

【特許請求の範囲】

【請求項１】第１の高電位パワー・レールと第２の高
電位パワー・レールと低電位パワー・レールとによって
給電され、リセット出力ノードを含むパワー・オン・リ
セット回路であって、前記第１の高電位パワー・レール
は、前記第２の高電位パワー・レールによって供給され
る電位とは異なる電位を供給するように設計されてい
る、パワー・オン・リセット回路において、ａ）前記第１の高電位パワー・レールに結合された高電
位ノードと、前記低電位パワー・レールに結合された低
電位ノードと、出力とを有する分圧器分岐と、ｂ）前記分圧器分岐の前記出力に結合された制御ノード
を有する第１のリセット・サブ回路であって、前記第２
の高電位パワー・レールに結合されており、前記リセッ
ト出力ノードに結合された出力を有している、第１のリ
セット・サブ回路と、ｃ）前記第２の高電位パワー・レールに結合されてお
り、前記リセット出力ノードに結合された出力を有する
第２のリセット・サブ回路と、を備えており、前記第１のリセット・サブ回路の前記出
力の信号と前記第２のリセット・サブ回路の前記出力の
信号との組合せが前記リセット出力ノードにおける信号
を定義することを特徴とする回路。
【請求項２】請求項１記載の回路において、前記分圧
器分岐は第１及び第２の抵抗を有しており、前記第１の
抵抗は、前記第１の高電位パワー・レールに結合された
高電位ノードと前記第２の抵抗の高電位ノードに結合さ
れた低電位ノードとを含み、前記第２の抵抗は前記低電
位パワー・レールに結合された低電位ノードを含み、前
記第１の抵抗の前記低電位ノードは前記分圧器分岐の前
記出力ノードであることを特徴とする回路。
【請求項３】請求項２記載の回路において、前記第１
のリセット・サブ回路は、前記分圧器の前記出力ノード
に結合された制御ノードと前記低電位パワー・レールに
結合された低電位ノードとを有するスイッチング手段を
備えたインバータ分岐を含むことを特徴とする回路。
【請求項４】請求項３記載の回路において、前記スイ
ッチング手段はＮＭＯＳトランジスタであることを特徴
とする回路。
【請求項５】請求項４記載の回路において、前記第１
のリセット・サブ回路は、前記第２の高電位パワー・レ
ールに結合された高電位ノードと前記第１のリセット・
サブ回路の前記ＮＭＯＳトランジスタのドレインに結合
された低電位ノードとを有する抵抗を更に含むことを特
徴とする回路。
【請求項６】請求項５記載の回路において、前記第１
のリセット・サブ回路は直列に結合された第１及び第２
のインバータを更に含み、前記第１のインバータの入力
は前記第１のリセット・サブ回路の前記抵抗の前記低電
位ノードに結合され、前記第２のインバータの入力は前
記リセット出力ノードに結合されていることを特徴とす
る回路。
【請求項７】請求項６記載の回路において、前記第２
のリセット・サブ回路は第１及び第２の抵抗を有する第
２の分圧器を含み、前記第１の抵抗は、前記第２の高電
位パワー・レールに結合された高電位ノードと前記第２
の分圧器の前記第２の抵抗の高電位ノードに結合された
低電位ノードとを含み、前記第２の抵抗の低電位ノード
は前記低電位パワー・レールに結合されており、前記第
１の抵抗の前記低電位ノードは前記第２の分圧器の前記
出力ノードであることを特徴とする回路。
【請求項８】請求項７記載の回路において、前記第２
のリセット・サブ回路は、前記第２の分圧器の前記出力
ノードに結合された制御ノードと前記低電位パワー・レ
ールに結合された低電位ノードとを有する第２のスイッ
チング手段を備えたインバータ分岐を含むことを特徴と
する回路。
【請求項９】請求項８記載の回路において、前記第２
のスイッチング手段はＮＭＯＳトランジスタであること
を特徴とする回路。
【請求項１０】請求項９記載の回路において、前記第
２のリセット・サブ回路は、前記第２の高電位パワー・
レールに結合された高電位ノードと前記第２のリセット
・サブ回路の前記第２のＮＭＯＳトランジスタのドレイ
ンに結合された低電位ノードとを有する抵抗を更に含む
ことを特徴とする回路。
【請求項１１】請求項１０記載の回路において、前記
第２のリセット・サブ回路は直列に結合された第３及び
第４のインバータを更に含み、前記第３のインバータの
入力は前記第２の分圧器の前記第１の抵抗の前記低電位
ノードに結合され、前記第４のインバータの出力は前記
リセット出力ノードに結合されていることを特徴とする
回路。
【請求項１２】請求項１１記載の回路において、第１
の入力ノードと第２の入力ノードと出力とを有する論理
デバイスを更に備えており、前記第１の入力ノードは前
記第２のインバータの前記出力に結合され、前記第２の
入力ノードは前記第４のインバータの前記出力ノードに
結合され、前記出力ノードは前記リセット出力ノードに
結合されていることを特徴とする回路。
【請求項１３】請求項１２記載の回路において、前記
論理デバイスはＮＯＲゲートであることを特徴とする回
路。
【請求項１４】請求項１記載の回路において、前記第
１の高電位パワー・レールは、前記第２の高電位パワー
・レールの電位よりも高い電位において給電されている
ことを特徴とする回路。
【請求項１５】請求項１記載の回路において、前記第
２の高電位パワー・レールは、前記第１の高電位パワー
・レールの電位よりも高い電位において給電されている
ことを特徴とする回路。