JP2000332112A - 集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法 - Google Patents
集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法Info
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- JP2000332112A JP2000332112A JP2000078991A JP2000078991A JP2000332112A JP 2000332112 A JP2000332112 A JP 2000332112A JP 2000078991 A JP2000078991 A JP 2000078991A JP 2000078991 A JP2000078991 A JP 2000078991A JP 2000332112 A JP2000332112 A JP 2000332112A
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-
- H10P50/283—
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- H10W20/081—
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- H10W20/086—
-
- H10W20/096—
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- Drying Of Semiconductors (AREA)
- Cleaning Or Drying Semiconductors (AREA)
Abstract
(57)【要約】
【課題】 集積回路構造の銅金属相互接続層上の低比誘
電率絶縁材料の一以上の層において形成される一以上の
開口部からエッチング残留物を除去するための方法を提
供する。 【解決手段】 本方法は、異方性水素プラズマを提供し
て、プラズマ中のイオンと、露出した銅表面上の酸化銅
を含む一以上の開口部の底部におけるエッチング残留物
との間に化学反応を起こさせ、それによって、銅表面の
露出した部分を洗浄して、開口部の底部で銅をスパッタ
リングすることなくエッチング残留物を除去することを
含む。
電率絶縁材料の一以上の層において形成される一以上の
開口部からエッチング残留物を除去するための方法を提
供する。 【解決手段】 本方法は、異方性水素プラズマを提供し
て、プラズマ中のイオンと、露出した銅表面上の酸化銅
を含む一以上の開口部の底部におけるエッチング残留物
との間に化学反応を起こさせ、それによって、銅表面の
露出した部分を洗浄して、開口部の底部で銅をスパッタ
リングすることなくエッチング残留物を除去することを
含む。
Description
【0001】
【発明の属する技術分野】本発明は、集積回路構造に関
する。より詳細には、本発明は、銅金属被覆上に形成さ
れる低比誘電率材料の一以上の層を通って形成される開
口部から、酸化銅を含むエッチング残留物を洗浄する方
法に関する。
する。より詳細には、本発明は、銅金属被覆上に形成さ
れる低比誘電率材料の一以上の層を通って形成される開
口部から、酸化銅を含むエッチング残留物を洗浄する方
法に関する。
【0002】
【従来の技術】集積回路構造の構成においては、酸化ケ
イ素(SiO2)のような誘電体材料を従来使用して、
集積回路構造の導電性要素同士をお互いから電気的に分
離及びアイソレーションすなわち絶縁してきた。しかし
ながら、集積回路構造におけるそのような導電性要素間
の間隔がますます小さくなるにつれて、酸化ケイ素誘電
体を介したそのような導電性要素間のキャパシタンス
が、ますます大きな関心事となっている。そのようなキ
ャパシタンスは、多くの点で集積回路構造の全体の性能
にマイナスの影響を及ぼし、これは例えば回路の速度に
及ぼす影響及び隣接する導電性要素間の交さ結合(クロ
ストーク)に及ぼす影響が挙げられる。
イ素(SiO2)のような誘電体材料を従来使用して、
集積回路構造の導電性要素同士をお互いから電気的に分
離及びアイソレーションすなわち絶縁してきた。しかし
ながら、集積回路構造におけるそのような導電性要素間
の間隔がますます小さくなるにつれて、酸化ケイ素誘電
体を介したそのような導電性要素間のキャパシタンス
が、ますます大きな関心事となっている。そのようなキ
ャパシタンスは、多くの点で集積回路構造の全体の性能
にマイナスの影響を及ぼし、これは例えば回路の速度に
及ぼす影響及び隣接する導電性要素間の交さ結合(クロ
ストーク)に及ぼす影響が挙げられる。
【0003】酸化ケイ素絶縁体によって分離された隣接
する導電性要素間のキャパシタンスのこの絶えず増大し
ている問題が理由となって、集積回路構造のスケールが
減少し続けるにつれて、従来の酸化ケイ素(SiO2)
よりも低比誘電率を有する他の絶縁材料の使用が提案さ
れてきた。そのような材料の一つの種類は、有機酸化ケ
イ素材料であり、この材料ではシリコン原子に結合した
酸素原子の少なくとも一部を、例えばメチル(CH
3−)基の如きアルキル基のような一以上の有機基によ
って置換されている。そのような有機酸化ケイ素誘電体
材料は、約2.4から約3.5までの範囲にわたる比誘
電率を有しており、従って、従来の酸化ケイ素(SiO
2)絶縁材料に代わる低比誘電率の代替物として非常に
興味深い。
する導電性要素間のキャパシタンスのこの絶えず増大し
ている問題が理由となって、集積回路構造のスケールが
減少し続けるにつれて、従来の酸化ケイ素(SiO2)
よりも低比誘電率を有する他の絶縁材料の使用が提案さ
れてきた。そのような材料の一つの種類は、有機酸化ケ
イ素材料であり、この材料ではシリコン原子に結合した
酸素原子の少なくとも一部を、例えばメチル(CH
3−)基の如きアルキル基のような一以上の有機基によ
って置換されている。そのような有機酸化ケイ素誘電体
材料は、約2.4から約3.5までの範囲にわたる比誘
電率を有しており、従って、従来の酸化ケイ素(SiO
2)絶縁材料に代わる低比誘電率の代替物として非常に
興味深い。
【0004】酸化ケイ素絶縁材料におけるシリコン原子
に結合した酸素原子の幾つかを一以上の有機基で置換す
ることは、有機酸化ケイ素材料の比誘電率を低下させる
際に有益な効果を有し、従ってそのような誘電体材料に
よって分離される導電性要素の間のキャパシタンスを低
下させるが、シリコン原子と有機ラジカルとの間に形成
される結合は、従来の酸化ケイ素(SiO2)材料中に
見られるシリコン−酸素結合ほど安定していないことが
見い出された。
に結合した酸素原子の幾つかを一以上の有機基で置換す
ることは、有機酸化ケイ素材料の比誘電率を低下させる
際に有益な効果を有し、従ってそのような誘電体材料に
よって分離される導電性要素の間のキャパシタンスを低
下させるが、シリコン原子と有機ラジカルとの間に形成
される結合は、従来の酸化ケイ素(SiO2)材料中に
見られるシリコン−酸素結合ほど安定していないことが
見い出された。
【0005】特に、例えば、そのような低比誘電率有機
酸化ケイ素絶縁層の表面を酸化または「アッシング」シ
ステムにさらした時に(低比誘電率有機酸化ケイ素絶縁
層中に開口部を形成した後、この絶縁層からフォトレジ
スト・マスクを除去するために使用される)、そのよう
なアッシング処理にさらされた低比誘電率有機酸化ケイ
素絶縁層の表面に隣接するシリコン原子と有機ラジカル
との間の結合への損傷(切断)を、アッシングプロセス
が引き起こすことが見い出された。この有機−ケイ素結
合の切断は、その結果として、集積回路構造から除去さ
れつつある有機フォトレジスト材料と一緒に、シリコン
原子に以前は結合していた有機材料を除去する結果とな
る。有機ラジカルが切断されており、かつ、低比誘電率
有機酸化ケイ素絶縁層の損傷した表面中に残されたシリ
コン原子は、ダングリングボンドを有し、これは非常に
反応性があり、損傷した表面がもし水分にさらされる時
には吸水部位となる。
酸化ケイ素絶縁層の表面を酸化または「アッシング」シ
ステムにさらした時に(低比誘電率有機酸化ケイ素絶縁
層中に開口部を形成した後、この絶縁層からフォトレジ
スト・マスクを除去するために使用される)、そのよう
なアッシング処理にさらされた低比誘電率有機酸化ケイ
素絶縁層の表面に隣接するシリコン原子と有機ラジカル
との間の結合への損傷(切断)を、アッシングプロセス
が引き起こすことが見い出された。この有機−ケイ素結
合の切断は、その結果として、集積回路構造から除去さ
れつつある有機フォトレジスト材料と一緒に、シリコン
原子に以前は結合していた有機材料を除去する結果とな
る。有機ラジカルが切断されており、かつ、低比誘電率
有機酸化ケイ素絶縁層の損傷した表面中に残されたシリ
コン原子は、ダングリングボンドを有し、これは非常に
反応性があり、損傷した表面がもし水分にさらされる時
には吸水部位となる。
【0006】この出願と同日に我々のうちの二人によっ
て別に出願され、この出願の譲受人に譲渡された、出願
中の米国特許出願ドケット番号C3−4302名称”PRO
CESSFOR TREATING DAMAGED SURFACES OF LOW DIELECTRI
C CONSTANT ORGANO SILICONOXIDE INSULATION MATERIAL
TO INHIBIT MOISTURE ABSORPTION”において、水素プ
ラズマ又は窒素プラズマのいずれかを用いてそのような
損傷した側壁を処理することが提案されている。水素又
は窒素プラズマを用いるこの種の処理は、低比誘電率有
機酸化ケイ素絶縁層の損傷した表面に残されたダングリ
ングボンドを有するシリコン原子に水素又は窒素を結合
させ、損傷した表面でそのようなシリコン原子から切り
離される有機原料と置き換わらせる。これより、この種
のシリコンと水分との結合による、低比誘電率有機酸化
ケイ素絶縁層の損傷した表面の水分の吸収は、抑制され
る。
て別に出願され、この出願の譲受人に譲渡された、出願
中の米国特許出願ドケット番号C3−4302名称”PRO
CESSFOR TREATING DAMAGED SURFACES OF LOW DIELECTRI
C CONSTANT ORGANO SILICONOXIDE INSULATION MATERIAL
TO INHIBIT MOISTURE ABSORPTION”において、水素プ
ラズマ又は窒素プラズマのいずれかを用いてそのような
損傷した側壁を処理することが提案されている。水素又
は窒素プラズマを用いるこの種の処理は、低比誘電率有
機酸化ケイ素絶縁層の損傷した表面に残されたダングリ
ングボンドを有するシリコン原子に水素又は窒素を結合
させ、損傷した表面でそのようなシリコン原子から切り
離される有機原料と置き換わらせる。これより、この種
のシリコンと水分との結合による、低比誘電率有機酸化
ケイ素絶縁層の損傷した表面の水分の吸収は、抑制され
る。
【0007】しかしながら、低比誘電率有機酸化ケイ素
絶縁層に対する潜在的な損傷のこの問題は、銅が金属相
互接続としてバイア又は開口部の下に存在するときに悪
化する。なぜなら、開口部を形成するために使用したエ
ッチング液、及び/又はエッチング残留物を除去するた
めかまたはレジストマスクを除去するために使用した化
学洗浄処理が露出銅表面ともまた反応し、酸化銅(これ
は開口部を電気伝導性材料で充填する前に開口部(バイ
ア)から取り除かなければならない)を形成するかもし
れないからである。銅は、集積回路構造の相互接続材料
として一般的に使用される、アルミニウム、タングステ
ン又はチタンのような他の金属より電気伝導性が優れて
いるため、銅は時折金属相互接続材料として使用される
(従ってバイアの底に存在する)。さらに、(キャパシ
タンスの速度低下を緩和するために)結果として低比誘
電率絶縁材料の使用をもたらすことになる、より高速の
回路に対する同様の要求により、相互接続金属として銅
を使用することになるので、同じ集積回路構造中での銅
と低比誘電率絶縁材料との存在は考慮されなければなら
ない。
絶縁層に対する潜在的な損傷のこの問題は、銅が金属相
互接続としてバイア又は開口部の下に存在するときに悪
化する。なぜなら、開口部を形成するために使用したエ
ッチング液、及び/又はエッチング残留物を除去するた
めかまたはレジストマスクを除去するために使用した化
学洗浄処理が露出銅表面ともまた反応し、酸化銅(これ
は開口部を電気伝導性材料で充填する前に開口部(バイ
ア)から取り除かなければならない)を形成するかもし
れないからである。銅は、集積回路構造の相互接続材料
として一般的に使用される、アルミニウム、タングステ
ン又はチタンのような他の金属より電気伝導性が優れて
いるため、銅は時折金属相互接続材料として使用される
(従ってバイアの底に存在する)。さらに、(キャパシ
タンスの速度低下を緩和するために)結果として低比誘
電率絶縁材料の使用をもたらすことになる、より高速の
回路に対する同様の要求により、相互接続金属として銅
を使用することになるので、同じ集積回路構造中での銅
と低比誘電率絶縁材料との存在は考慮されなければなら
ない。
【0008】過去において、アルゴンプラズマは、非銅
金属相互接続の上の酸化ケイ素(SiO2)のような従
来の絶縁材料に形成される開口部のエッチング残留物を
除去するために使用されてきた。しかしながら、クリー
ニング・ガスとしてのアルゴンの使用は、また、開口部
によって露出した下部銅金属の望ましくないスパッタリ
ングを引き起こすかもしれない。これは、今度は、バイ
アの低k絶縁側壁上にそのようなスパッタされた銅の堆
積をもたらすかもしれない。銅は、(他の金属とは異な
り)絶縁材料中を移動することが知られているので、バ
イアの側壁上の銅のこの種の堆積は避けられなければな
らない。従来のアルゴンプラズマの代わりにエッチング
残留物を除去するために水素ガスとアルゴンガスとの混
合物を使用することが、Zhaoらの米国特許第5,6
60,682号(この発明の譲受人に譲渡された)にお
いて我々のうちの一人によって最近提案された。しかし
ながら、アルゴン水素混合物のアルゴンにより銅のスパ
ッタリングの可能性は依然として残っている。
金属相互接続の上の酸化ケイ素(SiO2)のような従
来の絶縁材料に形成される開口部のエッチング残留物を
除去するために使用されてきた。しかしながら、クリー
ニング・ガスとしてのアルゴンの使用は、また、開口部
によって露出した下部銅金属の望ましくないスパッタリ
ングを引き起こすかもしれない。これは、今度は、バイ
アの低k絶縁側壁上にそのようなスパッタされた銅の堆
積をもたらすかもしれない。銅は、(他の金属とは異な
り)絶縁材料中を移動することが知られているので、バ
イアの側壁上の銅のこの種の堆積は避けられなければな
らない。従来のアルゴンプラズマの代わりにエッチング
残留物を除去するために水素ガスとアルゴンガスとの混
合物を使用することが、Zhaoらの米国特許第5,6
60,682号(この発明の譲受人に譲渡された)にお
いて我々のうちの一人によって最近提案された。しかし
ながら、アルゴン水素混合物のアルゴンにより銅のスパ
ッタリングの可能性は依然として残っている。
【0009】
【発明が解決しようとする課題】従って、この種の開口
部の酸化銅残留物を除去するのと同様に、エッチング残
留物を除去するために、低比誘電率絶縁材料の露出した
表面上で銅をスパッタリングすることなく、低比誘電率
絶縁材料に形成された、バイア、トレンチ等の開口部を
洗浄するための方法を提供することは望ましい。
部の酸化銅残留物を除去するのと同様に、エッチング残
留物を除去するために、低比誘電率絶縁材料の露出した
表面上で銅をスパッタリングすることなく、低比誘電率
絶縁材料に形成された、バイア、トレンチ等の開口部を
洗浄するための方法を提供することは望ましい。
【0010】
【課題を解決するための手段】本発明によれば、一以上
の開口部の底部で銅相互接続層の表面の露出した部分を
洗浄することを含む、集積回路構造の銅金属相互接続層
上の低比誘電率絶縁材料の一以上の層において形成され
る一以上の開口部からエッチング残留物を除去する方法
が提供され、その方法は、異方性の水素プラズマを提供
してプラズマ中のイオンと一以上の開口部の底部(露出
した銅表面上の酸化銅を含む)のエッチング残留物との
間に化学反応を起こさせ、それによって銅表面の露出し
た部分を洗浄し、開口部の底部で銅をスパッタリングす
ることなくエッチング残留物を除去する、ことを含んで
いる。
の開口部の底部で銅相互接続層の表面の露出した部分を
洗浄することを含む、集積回路構造の銅金属相互接続層
上の低比誘電率絶縁材料の一以上の層において形成され
る一以上の開口部からエッチング残留物を除去する方法
が提供され、その方法は、異方性の水素プラズマを提供
してプラズマ中のイオンと一以上の開口部の底部(露出
した銅表面上の酸化銅を含む)のエッチング残留物との
間に化学反応を起こさせ、それによって銅表面の露出し
た部分を洗浄し、開口部の底部で銅をスパッタリングす
ることなくエッチング残留物を除去する、ことを含んで
いる。
【0011】
【発明の実施の形態】本発明は、集積回路構造の銅金属
相互接続層上の低比誘電率絶縁材料の一以上の層におい
て形成される一以上の開口部からエッチング残留物を除
去する方法を含んでおり、その方法は、異方性プラズマ
を提供してプラズマ中のイオンと開口部における酸化銅
を含むエッチング残留物との間に化学反応を起こさせ、
それによって開口部の底部で銅をスパッタリングするこ
となくエッチング残留物を除去することを含んでいる。
相互接続層上の低比誘電率絶縁材料の一以上の層におい
て形成される一以上の開口部からエッチング残留物を除
去する方法を含んでおり、その方法は、異方性プラズマ
を提供してプラズマ中のイオンと開口部における酸化銅
を含むエッチング残留物との間に化学反応を起こさせ、
それによって開口部の底部で銅をスパッタリングするこ
となくエッチング残留物を除去することを含んでいる。
【0012】a.図2−4の実施例 図2−4を参照して、本発明の方法が最も単純な形態で
示される。ここでは、銅金属相互接続上に形成された低
比誘電率絶縁材料の単層を通じてバイアをエッチング
し、バイアの形成及びレジスト・マスクの除去から残留
した、結果物としてのエッチング残留物を下部銅金属の
スパッタリングをすることなく取り除く。
示される。ここでは、銅金属相互接続上に形成された低
比誘電率絶縁材料の単層を通じてバイアをエッチング
し、バイアの形成及びレジスト・マスクの除去から残留
した、結果物としてのエッチング残留物を下部銅金属の
スパッタリングをすることなく取り除く。
【0013】図2は、シリコン基板のような半導体基板
2を示し、該基板2はその内部に形成されたトランジス
タ(図示せず)のような集積回路構造を有し、その上に
形成された第1の絶縁層10と該第1の絶縁層10上に
形成された銅相互接続層20とを有している。第1の絶
縁層10(本発明の一部を形成しない)は、従来の酸化
ケイ素(SiO2)絶縁材料を含んでいるか又は低比誘
電率絶縁材料を含んでなるかもしれない。銅相互接続層
20は、銅の従来のパターン化された層を含んでおり、
この層は集積回路構造の第1のワイヤリング・レベルと
して役立ち、第1の絶縁層10を通して形成されるコン
タクト開口部(図示せず)によって、選択的に基板上の
多様なコンタクトと接続している。
2を示し、該基板2はその内部に形成されたトランジス
タ(図示せず)のような集積回路構造を有し、その上に
形成された第1の絶縁層10と該第1の絶縁層10上に
形成された銅相互接続層20とを有している。第1の絶
縁層10(本発明の一部を形成しない)は、従来の酸化
ケイ素(SiO2)絶縁材料を含んでいるか又は低比誘
電率絶縁材料を含んでなるかもしれない。銅相互接続層
20は、銅の従来のパターン化された層を含んでおり、
この層は集積回路構造の第1のワイヤリング・レベルと
して役立ち、第1の絶縁層10を通して形成されるコン
タクト開口部(図示せず)によって、選択的に基板上の
多様なコンタクトと接続している。
【0014】低比誘電率(低k)絶縁材料の層30を、
銅相互接続層20上に形成する。用語「低比誘電率絶縁
材料」の使用は、約4.0未満、好ましくは約3.5未
満の比誘電率を有する絶縁材料を意味する。低k絶縁層
30上には窒化ケイ素のような材料の薄保護層40を形
成し、この層は保護キャッピング層40上に形成するレ
ジスト・マスク50のその後の除去の間、低k絶縁層3
0を保護するのに役立つものである。
銅相互接続層20上に形成する。用語「低比誘電率絶縁
材料」の使用は、約4.0未満、好ましくは約3.5未
満の比誘電率を有する絶縁材料を意味する。低k絶縁層
30上には窒化ケイ素のような材料の薄保護層40を形
成し、この層は保護キャッピング層40上に形成するレ
ジスト・マスク50のその後の除去の間、低k絶縁層3
0を保護するのに役立つものである。
【0015】保護層40(以下、窒化ケイ素層40と称
する)は、約15nmから約300nmまでの厚さの範
囲とすることができる。レジスト・マスク50は、図2
の開口部54に示されているように、その中に一以上の
開口部が形成され、それを通って低k絶縁層30(及び
その上の窒化ケイ素層40)をエッチングし、図2に示
すバイア34を形成する。窒化ケイ素層40はCHF3およ
びO2プラズマを使用してマスク開口部54を通じて一般
的にエッチングし得る。その一方で、低k絶縁層30は
酸化ケイ素エッチング液システム(例えばCF4およびH2
プラズマ又はCF4、C4F8及びアルゴンプラズマ)を用い
てエッチングし得る。
する)は、約15nmから約300nmまでの厚さの範
囲とすることができる。レジスト・マスク50は、図2
の開口部54に示されているように、その中に一以上の
開口部が形成され、それを通って低k絶縁層30(及び
その上の窒化ケイ素層40)をエッチングし、図2に示
すバイア34を形成する。窒化ケイ素層40はCHF3およ
びO2プラズマを使用してマスク開口部54を通じて一般
的にエッチングし得る。その一方で、低k絶縁層30は
酸化ケイ素エッチング液システム(例えばCF4およびH2
プラズマ又はCF4、C4F8及びアルゴンプラズマ)を用い
てエッチングし得る。
【0016】図2に示すように、バイア34を形成する
ために低k絶縁層30をエッチングすると、下部銅相互
接続層の銅表面上のバイア34において多少のエッチン
グ残留物36が結果として形成し得る。さらに、図3に
示すように、引き続くレジスト・マスク50の除去によ
り、バイア34中に更なるエッチング残留物38をもた
らすかもしれない。この残留物38は、バイア34の底
部で銅相互接続層20のそのような露出部分とレジスト
除去化学物質の反応によって、レジストマスク50の除
去の間、バイア34の底部で露出した銅表面上で形成さ
れた酸化銅を含んでいるかもしれない。いずれにして
も、バイア34の底部で露出した銅表面は、バイア34
を金属で満たして銅相互接続層20とバイア34を満た
すために使用される金属との間の良好なオーム接触の形
成を確実にする前に、酸化銅を含むそのような材料を除
去するために洗浄されなければならない。
ために低k絶縁層30をエッチングすると、下部銅相互
接続層の銅表面上のバイア34において多少のエッチン
グ残留物36が結果として形成し得る。さらに、図3に
示すように、引き続くレジスト・マスク50の除去によ
り、バイア34中に更なるエッチング残留物38をもた
らすかもしれない。この残留物38は、バイア34の底
部で銅相互接続層20のそのような露出部分とレジスト
除去化学物質の反応によって、レジストマスク50の除
去の間、バイア34の底部で露出した銅表面上で形成さ
れた酸化銅を含んでいるかもしれない。いずれにして
も、バイア34の底部で露出した銅表面は、バイア34
を金属で満たして銅相互接続層20とバイア34を満た
すために使用される金属との間の良好なオーム接触の形
成を確実にする前に、酸化銅を含むそのような材料を除
去するために洗浄されなければならない。
【0017】従来、下部金属相互接続層がアルミニウム
又は他の幾つかの(銅以外の)金属であるとき、金属表
面は、アルゴンプラズマを使用することによりそのよう
なエッチング残留物および金属酸化物を除去するために
洗浄された。しかしながら、この種のアルゴンプラズマ
はまた、バイアの底部でいくつかの露出した金属のスパ
ッタリングを起こし得る。このスパッタされた金属が銅
であるときに、バイア側壁上に銅がスパッタされた結果
として生じる再堆積は有害な影響を及ぼす。なせなら、
銅原子は、集積回路構造の構成において従来使用される
多くの他の金属と異なり、絶縁材料の壁内を拡散または
移動するからである。従って、銅のこの種のスパッタリ
ングを抑制するかまたは取り除くことは重要である。
b.水素プラズマ洗浄工程 本発明によれば、バイア34の底部の露出した銅表面は
水素プラズマの使用により洗浄され、酸化銅残留物を含
む、酸化物とエッチング残留物とがバイア34から除去
される。その際、プラズマ中の水素が下部銅をスパッタ
リングするよりはむしろ酸化銅を含むエッチング残留物
と化学的に反応する。銅をそのような水素プラズマで洗
浄するために、基板2を、約0.1ミリトールから約1
0ミリトールの範囲の圧力、一般的には約0.5ミリト
ールの圧力で約室温(20℃)から約300℃までの範
囲の温度、一般的には約150℃の温度に維持されてい
る高真空チャンバ内に配置する。図4の6で示すよう
に、マイナスのRFバイアス(約−200ボルトから−
400ボルトまで、一般的には−300ボルトである)
を基板2に印加する。このマイナスのバイアスを、従来
より、基板2が真空チャンバ内で載せられる基板支持体
(図示せず)を通じて基板2に印加する。この基板バイ
アスは、バイア34の側壁に衝撃を与えるよりはむし
ろ、プラズマ中の水素原子をバイア34の底部に到達さ
せることを確実にするために非常に重要である。即ち、
バイアの水素原子の流れを異方的にするために非常に重
要である。これは、エッチング残留物、及び洗浄される
べき銅相互接続表面がバイア34の底部にあるため、重
要である。
又は他の幾つかの(銅以外の)金属であるとき、金属表
面は、アルゴンプラズマを使用することによりそのよう
なエッチング残留物および金属酸化物を除去するために
洗浄された。しかしながら、この種のアルゴンプラズマ
はまた、バイアの底部でいくつかの露出した金属のスパ
ッタリングを起こし得る。このスパッタされた金属が銅
であるときに、バイア側壁上に銅がスパッタされた結果
として生じる再堆積は有害な影響を及ぼす。なせなら、
銅原子は、集積回路構造の構成において従来使用される
多くの他の金属と異なり、絶縁材料の壁内を拡散または
移動するからである。従って、銅のこの種のスパッタリ
ングを抑制するかまたは取り除くことは重要である。
b.水素プラズマ洗浄工程 本発明によれば、バイア34の底部の露出した銅表面は
水素プラズマの使用により洗浄され、酸化銅残留物を含
む、酸化物とエッチング残留物とがバイア34から除去
される。その際、プラズマ中の水素が下部銅をスパッタ
リングするよりはむしろ酸化銅を含むエッチング残留物
と化学的に反応する。銅をそのような水素プラズマで洗
浄するために、基板2を、約0.1ミリトールから約1
0ミリトールの範囲の圧力、一般的には約0.5ミリト
ールの圧力で約室温(20℃)から約300℃までの範
囲の温度、一般的には約150℃の温度に維持されてい
る高真空チャンバ内に配置する。図4の6で示すよう
に、マイナスのRFバイアス(約−200ボルトから−
400ボルトまで、一般的には−300ボルトである)
を基板2に印加する。このマイナスのバイアスを、従来
より、基板2が真空チャンバ内で載せられる基板支持体
(図示せず)を通じて基板2に印加する。この基板バイ
アスは、バイア34の側壁に衝撃を与えるよりはむし
ろ、プラズマ中の水素原子をバイア34の底部に到達さ
せることを確実にするために非常に重要である。即ち、
バイアの水素原子の流れを異方的にするために非常に重
要である。これは、エッチング残留物、及び洗浄される
べき銅相互接続表面がバイア34の底部にあるため、重
要である。
【0018】水素ガスをそれから5リットル真空チャン
バ内へ毎分約1標準立方センチメートル(sccm)か
ら約100sccmまでの流れと等価な流速で流し、プ
ラズマをそれから約20ワットから約400ワットの範
囲の電力、一般的には約300ワットの電力に維持され
得る従来の分離プラズマ電源を用いることによって発生
させ、維持する。例えば約100sccmの少量の窒素
ガスもまた最初に真空チャンバ内に流すことができ、プ
ラズマの発生を促進する。しかし、この窒素の流れは、
プラズマが発生するやいなや遮断する。酸化銅残留物3
8と同様に、残っているエッチング残留物36をバイア
34の底部で銅相互接続層20露出した部分から取り除
くのに十分な時間、基板をプラズマにさらす。通常、洗
浄時間は、約5秒から約5分までの範囲にわたるが、一
般的には約1分であろう。
バ内へ毎分約1標準立方センチメートル(sccm)か
ら約100sccmまでの流れと等価な流速で流し、プ
ラズマをそれから約20ワットから約400ワットの範
囲の電力、一般的には約300ワットの電力に維持され
得る従来の分離プラズマ電源を用いることによって発生
させ、維持する。例えば約100sccmの少量の窒素
ガスもまた最初に真空チャンバ内に流すことができ、プ
ラズマの発生を促進する。しかし、この窒素の流れは、
プラズマが発生するやいなや遮断する。酸化銅残留物3
8と同様に、残っているエッチング残留物36をバイア
34の底部で銅相互接続層20露出した部分から取り除
くのに十分な時間、基板をプラズマにさらす。通常、洗
浄時間は、約5秒から約5分までの範囲にわたるが、一
般的には約1分であろう。
【0019】洗浄工程が完了した後、洗浄基板を、好ま
しくは真空下で、物理蒸着(PVD)チャンバへ移動
し、そこで従来のプロセッシングをその後実行して、バ
イア・ライナーを形成しラインバイアを銅で充填する。
例えば、タンタル金属又は窒化タンタルのようなバイア
・ライナー材料をバイア34の底部の銅相互接続層20
の露出した部分と同様に、バイア34の側壁表面にスパ
ッタすることができる。バイアは、その後任意の従来の
充填方法を使用して銅で充填することができる。例え
ば、銅シード層をバイアのライナー材料上にスパッタす
ることができ、そして、その後銅を前記シード層の上に
塗布することができる。 c.洗浄前のバイアの損傷した側壁の任意の修復 バイア34の形成後でレジスマスク50の除去後である
が、本発明の洗浄操作より前に、バイア・エッチング又
はレジスト・マスクの除去のどちらかにより生じるかも
しれない低k絶縁材料に対するあらゆるバイア側壁損傷
は、バイアスされていない基板を水素プラズマにさらす
ことによって、プラズマ中の水素は損傷した低k材料と
接触し反応して、修復することができ、これは、上述の
出願中の米国特許出願ドケット番号C3−4302名
称”PROCESS FOR TREATING DAMAGEDSURFACES OF LOW DI
ELECTRIC CONSTANT ORGANO SILICON OXIDE INSULATION
MATERIAL TO INHIBIT MOISTURE ABSORPTION”において
記述され、クレームされていることに留意すべきであ
る。この修復工程は、上記の任意のパシベーション工程
がフォトレジスト・マスク除去より前に実施されなかっ
た場合、または、フォトレジストマスクの除去の前に実
施された パシベーション工程がフォトレジスト・マス
ク除去の間、バイア側壁への充分な保護にならなかった
場合、通常実施されるだろう。
しくは真空下で、物理蒸着(PVD)チャンバへ移動
し、そこで従来のプロセッシングをその後実行して、バ
イア・ライナーを形成しラインバイアを銅で充填する。
例えば、タンタル金属又は窒化タンタルのようなバイア
・ライナー材料をバイア34の底部の銅相互接続層20
の露出した部分と同様に、バイア34の側壁表面にスパ
ッタすることができる。バイアは、その後任意の従来の
充填方法を使用して銅で充填することができる。例え
ば、銅シード層をバイアのライナー材料上にスパッタす
ることができ、そして、その後銅を前記シード層の上に
塗布することができる。 c.洗浄前のバイアの損傷した側壁の任意の修復 バイア34の形成後でレジスマスク50の除去後である
が、本発明の洗浄操作より前に、バイア・エッチング又
はレジスト・マスクの除去のどちらかにより生じるかも
しれない低k絶縁材料に対するあらゆるバイア側壁損傷
は、バイアスされていない基板を水素プラズマにさらす
ことによって、プラズマ中の水素は損傷した低k材料と
接触し反応して、修復することができ、これは、上述の
出願中の米国特許出願ドケット番号C3−4302名
称”PROCESS FOR TREATING DAMAGEDSURFACES OF LOW DI
ELECTRIC CONSTANT ORGANO SILICON OXIDE INSULATION
MATERIAL TO INHIBIT MOISTURE ABSORPTION”において
記述され、クレームされていることに留意すべきであ
る。この修復工程は、上記の任意のパシベーション工程
がフォトレジスト・マスク除去より前に実施されなかっ
た場合、または、フォトレジストマスクの除去の前に実
施された パシベーション工程がフォトレジスト・マス
ク除去の間、バイア側壁への充分な保護にならなかった
場合、通常実施されるだろう。
【0020】d.図5−8の実施例 図5−8を参照して、本発明は構造における二重の層、
即ち「二重の波模様(dual damascene)」型を用いた使
用方法に関して説明する。図5−8に示されるこの第2
の実施例において、同様の要素は同様の数字が付けられ
ているが、レジスト・マスク50の形成後、典型的な開
口部54と共に、開口部44を窒化ケイ素層40を通じ
てエッチングし、後述するように窒化ケイ素層40がマ
スクとして作用することを可能とする。しかしながら、
第1の低k絶縁層は、マスク50の開口部54および窒化
ケイ素層40の開口部44によって、エッチングされな
い。むしろ、レジスト・マスク50をその後取り除き、
図6に示すように、窒化シリコン・マスク40上と開口
部44を通じて下部低k絶縁層30の露出した一部上と
に第2の低k絶縁層60をその後堆積させる。
即ち「二重の波模様(dual damascene)」型を用いた使
用方法に関して説明する。図5−8に示されるこの第2
の実施例において、同様の要素は同様の数字が付けられ
ているが、レジスト・マスク50の形成後、典型的な開
口部54と共に、開口部44を窒化ケイ素層40を通じ
てエッチングし、後述するように窒化ケイ素層40がマ
スクとして作用することを可能とする。しかしながら、
第1の低k絶縁層は、マスク50の開口部54および窒化
ケイ素層40の開口部44によって、エッチングされな
い。むしろ、レジスト・マスク50をその後取り除き、
図6に示すように、窒化シリコン・マスク40上と開口
部44を通じて下部低k絶縁層30の露出した一部上と
に第2の低k絶縁層60をその後堆積させる。
【0021】キャップ層70(窒化ケイ素層40と同じ
材料かつ同じ厚み範囲に形成し得る)をその後、第2の
低k絶縁層60上に形成し、更なるレジスト・マスクを
除去するためにその後使用される化学物質から、低k絶
縁層60の上面を保護する。図6において示される典型
的なマスク開口部84を有する第2のレジスト・マスク
80を、その後窒化ケイ素・キャップ層70上に形成す
る。
材料かつ同じ厚み範囲に形成し得る)をその後、第2の
低k絶縁層60上に形成し、更なるレジスト・マスクを
除去するためにその後使用される化学物質から、低k絶
縁層60の上面を保護する。図6において示される典型
的なマスク開口部84を有する第2のレジスト・マスク
80を、その後窒化ケイ素・キャップ層70上に形成す
る。
【0022】マスク開口部84により露出される窒化ケ
イ素・キャップ層70の一部を、その後エッチングす
る。それから、第2の低k絶縁層60の露出した部分をレ
ジスト・マスク80の開口部84によって、窒化シリコ
ン・マスク層40までエッチングし、その後、下部低k
絶縁層30の露出した部分を、窒化ケイ素・マスク層4
0中の以前に形成された開口部44によって、(同じエ
ッチング・ステップの間、同じエッチング液システムを
用いて)エッチングする。この場合、低k絶縁層60お
よび30を、CF4,C4F8,及びアルゴンプラズマ
(窒化ケイ素に対して選択的であり、すなわち、窒化ケ
イ素をエッチングすることに優先して低k絶縁材料をエ
ッチングするエッチングシステムである)のような酸化
ケイ素エッチングシステムによってエッチングする。
イ素・キャップ層70の一部を、その後エッチングす
る。それから、第2の低k絶縁層60の露出した部分をレ
ジスト・マスク80の開口部84によって、窒化シリコ
ン・マスク層40までエッチングし、その後、下部低k
絶縁層30の露出した部分を、窒化ケイ素・マスク層4
0中の以前に形成された開口部44によって、(同じエ
ッチング・ステップの間、同じエッチング液システムを
用いて)エッチングする。この場合、低k絶縁層60お
よび30を、CF4,C4F8,及びアルゴンプラズマ
(窒化ケイ素に対して選択的であり、すなわち、窒化ケ
イ素をエッチングすることに優先して低k絶縁材料をエ
ッチングするエッチングシステムである)のような酸化
ケイ素エッチングシステムによってエッチングする。
【0023】第2のレジスト・マスク80の開口部84
が現在取り除かれたレジスト・マスク50の開口部54
よりずっと広い点に留意すべきである。これは、マスク
開口部84により第2の低k層60に形成された開口部
が、マスク開口部84を通じて第2の低k層60に形成
されたトレンチ・ネットワークを含み、前記マスク開口
部84はこのトレンチ・ネットワーク中に形成されるで
あろう銅相互接続を意味し、一方、窒化シリコン・マス
ク40の開口部44は第1の低k絶縁層30を通じて形成
されるバイアを意味し、低k層30の下の銅相互接続層
20と共に、低k層60中に形成されるべきトレンチ・
ネットワーク中に形成される銅相互接続を接続するから
である。
が現在取り除かれたレジスト・マスク50の開口部54
よりずっと広い点に留意すべきである。これは、マスク
開口部84により第2の低k層60に形成された開口部
が、マスク開口部84を通じて第2の低k層60に形成
されたトレンチ・ネットワークを含み、前記マスク開口
部84はこのトレンチ・ネットワーク中に形成されるで
あろう銅相互接続を意味し、一方、窒化シリコン・マス
ク40の開口部44は第1の低k絶縁層30を通じて形成
されるバイアを意味し、低k層30の下の銅相互接続層
20と共に、低k層60中に形成されるべきトレンチ・
ネットワーク中に形成される銅相互接続を接続するから
である。
【0024】レジスト・マスク80は、その後、図7に
示すように、新たに形成されたトレンチ64およびバイ
ア34によって露出された銅相互接続層の一部上に、エ
ッチング残留物および銅酸化物38’を残しつつ、取り
除かれる。本発明によれば、この種の残留物は、図8に
て図示したように、先に述べた水素プラズマ洗浄工程を
施して、基板2に再びマイナスのRFバイアスを施し、
トレンチ側壁の方へよりむしろトレンチ底部へ水素プラ
ズマ原子の異方性の流れを確実にすることによってトレ
ンチから取り除かれる。その結果、また、図8において
示されるように、既に実施例で述べられている如く、金
属又は伝導性の金属間化合物で被われる準備ができてい
てその後銅で満たされるトレンチ及びバイア含む洗浄さ
れた開口部となる。
示すように、新たに形成されたトレンチ64およびバイ
ア34によって露出された銅相互接続層の一部上に、エ
ッチング残留物および銅酸化物38’を残しつつ、取り
除かれる。本発明によれば、この種の残留物は、図8に
て図示したように、先に述べた水素プラズマ洗浄工程を
施して、基板2に再びマイナスのRFバイアスを施し、
トレンチ側壁の方へよりむしろトレンチ底部へ水素プラ
ズマ原子の異方性の流れを確実にすることによってトレ
ンチから取り除かれる。その結果、また、図8において
示されるように、既に実施例で述べられている如く、金
属又は伝導性の金属間化合物で被われる準備ができてい
てその後銅で満たされるトレンチ及びバイア含む洗浄さ
れた開口部となる。
【0025】e.実験例 本発明の方法を更に示すために、2つの同一のシリコン
基板で、図7において示される集積回路構造の一部とし
て低k層30および60、すなわち、それぞれの構造の
同一の層に形成される同一のトレンチおよびバイアを有
するものを製造することができる。構造のうちの1つは
従来のアルゴンプラズマ洗浄を施し、一方、他の構造は
本発明の水素プラズマ洗浄方法を施した。構造の両方と
もその後同じ金属充填および他の処理ステップを施し、
更なる加熱工程を含めて、双方の構造のそれぞれのトレ
ンチおよびバイアを同じ導電材料で満たした。もし双方
の構造をその後垂直に区分して、トレンチおよびバイア
の側壁に隣接する低k絶縁材料を露出させると、銅原子
は、明らかにアルゴン洗浄プラズマによってスパッタリ
ングされ、トレンチおよびバイアの側壁上へ再堆積し、
低k絶縁材料内を移動したことが分かった。対称的に、
本発明の水素洗浄プラズマによって洗浄された構造にお
いては、トレンチおよびバイアの側壁に隣接する低k絶
縁材料は、銅原子を含んでおらず、これより本発明の水
素洗浄プラズマが銅原子をスパッタリングせず、従って
トレンチおよびバイアの側壁上への銅原子の再堆積が生
ぜず低k絶縁材料内を移動しないことが示される。
基板で、図7において示される集積回路構造の一部とし
て低k層30および60、すなわち、それぞれの構造の
同一の層に形成される同一のトレンチおよびバイアを有
するものを製造することができる。構造のうちの1つは
従来のアルゴンプラズマ洗浄を施し、一方、他の構造は
本発明の水素プラズマ洗浄方法を施した。構造の両方と
もその後同じ金属充填および他の処理ステップを施し、
更なる加熱工程を含めて、双方の構造のそれぞれのトレ
ンチおよびバイアを同じ導電材料で満たした。もし双方
の構造をその後垂直に区分して、トレンチおよびバイア
の側壁に隣接する低k絶縁材料を露出させると、銅原子
は、明らかにアルゴン洗浄プラズマによってスパッタリ
ングされ、トレンチおよびバイアの側壁上へ再堆積し、
低k絶縁材料内を移動したことが分かった。対称的に、
本発明の水素洗浄プラズマによって洗浄された構造にお
いては、トレンチおよびバイアの側壁に隣接する低k絶
縁材料は、銅原子を含んでおらず、これより本発明の水
素洗浄プラズマが銅原子をスパッタリングせず、従って
トレンチおよびバイアの側壁上への銅原子の再堆積が生
ぜず低k絶縁材料内を移動しないことが示される。
【0026】従って、本発明は、集積回路構造の銅金属
相互接続層上の低比誘電率絶縁材料の層において形成さ
れる開口部からエッチング残留物を取り除くことができ
る方法を提供し、開口部の底部で銅相互接続層が表面の
露出した部分を異方性水素プラズマ(これはプラズマ中
のイオンと露出した銅表面上の酸化銅を含む一以上の開
口部の底部におけるエッチング残留物との間に化学反応
を生じさせる)を使用することによって洗浄する。銅表
面の露出した部分はしたがって洗浄され、開口部の底部
で銅のスパッタリングを生じることなくエッチング残留
物は取り除かれ、それによって、銅は低k絶縁材料の側
壁表面に再堆積されない。
相互接続層上の低比誘電率絶縁材料の層において形成さ
れる開口部からエッチング残留物を取り除くことができ
る方法を提供し、開口部の底部で銅相互接続層が表面の
露出した部分を異方性水素プラズマ(これはプラズマ中
のイオンと露出した銅表面上の酸化銅を含む一以上の開
口部の底部におけるエッチング残留物との間に化学反応
を生じさせる)を使用することによって洗浄する。銅表
面の露出した部分はしたがって洗浄され、開口部の底部
で銅のスパッタリングを生じることなくエッチング残留
物は取り除かれ、それによって、銅は低k絶縁材料の側
壁表面に再堆積されない。
【図1】 本発明の好適な実施例を示すフローシートで
ある。
ある。
【図2】 集積回路構造の銅相互接続層上の低比誘電率
材料の単層において形成される開口部を形成するために
使用されるレジスト・マスクを示す集積回路構造の断片
垂直断面図である。
材料の単層において形成される開口部を形成するために
使用されるレジスト・マスクを示す集積回路構造の断片
垂直断面図である。
【図3】 レジスト・マスクの除去後の図2の構造の断
片垂直断面図である。
片垂直断面図である。
【図4】 酸化銅残留物を含むエッチング残留物が水素
プラズマを使用した異方性のエッチングによって除去さ
れることを示す図3の構造の断片垂直断面図である。
プラズマを使用した異方性のエッチングによって除去さ
れることを示す図3の構造の断片垂直断面図である。
【図5】 集積回路構造の銅相互接続層上の低比誘電率
材料の第1の層の上に形成される窒化ケイ素・エッチン
グ停止層中の開口部を形成するために使用する第1のレ
ジスト・マスクを示す他の集積回路構造の断片垂直断面
図である。
材料の第1の層の上に形成される窒化ケイ素・エッチン
グ停止層中の開口部を形成するために使用する第1のレ
ジスト・マスクを示す他の集積回路構造の断片垂直断面
図である。
【図6】 第1のレジスト・マスクの除去後の図5の構
造の断片垂直断面図であり、窒化ケイ素・エッチング停
止層上に形成される低比誘電率材料の第2の層及び該低
比誘電率材料の第2の層上に形成される第2のレジスト
マスクを示している。
造の断片垂直断面図であり、窒化ケイ素・エッチング停
止層上に形成される低比誘電率材料の第2の層及び該低
比誘電率材料の第2の層上に形成される第2のレジスト
マスクを示している。
【図7】 低比誘電率材料の第1および第2の層を通じ
て開口部をエッチングし、第2のレジスト・マスクを除
去した後の図6の構造の断片垂直断面図である。
て開口部をエッチングし、第2のレジスト・マスクを除
去した後の図6の構造の断片垂直断面図である。
【図8】 酸化銅残留物を含むエッチング残留物が水素
プラズマを使用した異方性のエッチングによって取り除
かれることを示す図7の構造の断片垂直断面図である。
プラズマを使用した異方性のエッチングによって取り除
かれることを示す図7の構造の断片垂直断面図である。
2 基板 6 RFバイアス 10 第1の絶縁層 20 銅相互接続層 30 低比誘電率絶縁材料 34 バイア 36 エッチング残留物 38 エッチング残留物 40 保護キャッピング層 44 開口部 50 レジスト・マスク 54 マスク開口部 60 第2の低k絶縁層 70 窒化ケイ素・キャップ層 80 レジスト・マスク 84 開口部
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ウェイ−ジン・シャー アメリカ合衆国カリフォルニア州94086, サニーヴェイル,アイリス・アベニュー 1033 (72)発明者 ウィルバー・ジー・キャタベイ アメリカ合衆国カリフォルニア州95070, サラトガ,マクドール・ストリート 13199
Claims (17)
- 【請求項1】 半導体基板上に形成される集積回路構造
の銅金属相互接続層上の低比誘電率絶縁材料の一以上の
層において形成される一以上の開口部からエッチング残
留物を除去するための、前記一以上の開口部の底部で前
記銅相互接続層の表面の露出した部分を洗浄することを
含む方法であって、前記方法は、プラズマを提供し、そ
れによって前記エッチング残留物を除去し、前記低比誘
電率絶縁材料の前記一以上の層において形成される前記
一以上の開口部の側壁に銅を堆積させることなく前記銅
表面の前記露出した部分を洗浄する、前記方法。 - 【請求項2】 プラズマを提供し、それによってエッチ
ング残留物を除去し、前記一以上の開口部の側壁に銅を
堆積させることなく前記銅表面の前記露出した部分を洗
浄する前記工程は、更に、前記銅表面の前記露出した部
分を洗浄することができ、前記低比誘電率絶縁材料の前
記一以上の層において形成される前記一以上の開口部の
底部で銅をスパッタリングすることなく前記エッチング
残留物を除去することができるプラズマを提供すること
を含む、請求項1に記載の方法。 - 【請求項3】 プラズマを提供し、それによってエッチ
ング残留物を除去し、前記低比誘電率絶縁材料の前記一
以上の層において形成される前記一以上の開口部の側壁
に銅を堆積させることなく前記銅表面の前記露出した部
分を洗浄する前記工程は、更に、水素プラズマを提供す
ることを含む、請求項1に記載の方法。 - 【請求項4】 水素プラズマを提供し、それによってエ
ッチング残留物を除去し、前記低比誘電率絶縁材料の前
記一以上の層において形成される前記一以上の開口部の
側壁に銅を堆積させることなく前記銅表面の前記露出し
た部分を洗浄する前記工程は、更に、異方性水素プラズ
マを提供することを含む、請求項3に記載の方法。 - 【請求項5】 異方性水素プラズマを提供し、それによ
ってエッチング残留物を除去し、前記低比誘電率絶縁材
料の前記一以上の層において形成される前記一以上の開
口部の側壁に銅を堆積させることなく前記銅表面の前記
露出した部分を洗浄する前記工程は、更に、前記基板に
バイアスを印加し、前記異方性水素プラズマが前記銅表
面に隣接する前記一以上の開口部の底部に到達すること
を促進することを含む、請求項4に記載の方法。 - 【請求項6】 プラズマを提供し、それによってエッチ
ング残留物を除去し、前記一以上の開口部の側壁に銅を
堆積させることなく前記銅表面の前記露出した部分を洗
浄する前記工程は、更に、前記プラズマ中のイオンと前
記低比誘電率絶縁材料の前記一以上の層において形成さ
れる前記一以上の開口部の底部における前記エッチング
残留物との間に化学反応を起こさせることを含む、請求
項1に記載の方法。 - 【請求項7】 プラズマを提供し、それによってエッチ
ング残留物を除去し、前記低比誘電率絶縁材料の前記一
以上の層において形成される前記一以上の開口部の側壁
に銅を堆積させることなく前記銅表面の前記露出した部
分を洗浄する前記工程は、パッシベーション工程の後に
行われ、該パッシベーション工程は、窒素プラズマ、酸
素プラズマ、及び窒素と酸素とのプラズマの組合せから
なる群から選択されるプラズマを用いて前記一以上の開
口部の側壁を処理することを含む、請求項1記載の方
法。 - 【請求項8】 プラズマを提供し、それによってエッチ
ング残留物を除去し、前記低比誘電率絶縁材料の前記一
以上の層において形成される前記一以上の開口部の側壁
に銅を堆積させることなく前記銅表面の前記露出した部
分を洗浄する前記工程は、修復工程の後に行われ、該修
復工程は、前記基板にバイアスを印加せずに、水素プラ
ズマを用いて前記一以上の開口部の側壁を処理すること
を含む、請求項1記載の方法。 - 【請求項9】 半導体基板上に形成される集積回路構造
の銅金属相互接続層上の低比誘電率絶縁材料の一以上の
層において形成される一以上の開口部からエッチング残
留物を除去するための、前記一以上の開口部の底部で前
記銅相互接続層の表面の露出した部分を洗浄することを
含む方法であって、前記方法は、異方性水素プラズマを
提供して、プラズマ中のイオンと前記一以上の開口部の
底部における前記露出された銅表面上の酸化銅を含むエ
ッチング残留物との間に化学反応を起こさせ、それによ
って、前記銅表面の前記露出した部分を洗浄して、前記
一以上の開口部の底部で銅をスパッタリングすることな
く前記エッチング残留物を除去する、前記方法。 - 【請求項10】 前記基板にバイアスを印加し、前記銅
表面に隣接する前記低比誘電率絶縁材料の前記一以上の
層において形成される前記一以上の開口部の底部に到達
する前記異方性水素プラズマを提供することを更に含む
請求項9記載の方法。 - 【請求項11】 異方性水素プラズマを提供し、それに
よってエッチング残留物を除去し、前記低比誘電率絶縁
材料の前記一以上の層において形成される前記一以上の
開口部の側壁に銅を堆積させることなく前記銅表面の前
記露出した部分を洗浄する前記工程は、パッシベーショ
ン工程の後に行われ、該パッシベーション工程は、窒素
プラズマ、酸素プラズマ、及び窒素と酸素とのプラズマ
の組合せからなる群から選択されるプラズマを用いて前
記一以上の開口部の側壁を処理することを含む、請求項
9記載の方法。 - 【請求項12】 異方性水素プラズマを提供し、それに
よってエッチング残留物を除去し、前記低比誘電率絶縁
材料の前記一以上の層において形成される前記一以上の
開口部の側壁に銅を堆積させることなく前記銅表面の前
記露出した部分を洗浄する前記工程は、修復工程の後に
行われ、該修復工程は、前記基板にバイアスを印加せず
に、水素プラズマを用いて前記一以上の開口部の側壁を
処理することを含む、請求項9記載の方法。 - 【請求項13】 集積回路構造基板の銅金属相互接続層
上の低比誘電率絶縁材料の一以上の層において形成され
る一以上の開口部からエッチング残留物を除去するため
の、前記低比誘電率絶縁材料の前記一以上の層において
形成される前記一以上の開口部の底部で前記銅相互接続
層の表面の露出した部分を洗浄することを含む方法であ
って、前記方法は、a)異方性水素プラズマを提供し
て、プラズマ中のイオンと前記低比誘電率絶縁材料の一
以上の層において形成された前記一以上の開口部の底部
における前記露出した銅表面上の酸化銅を含むエッチン
グ残留物との間に化学反応を起こさせ、それによって、
前記銅表面の前記露出した部分を洗浄して、前記一以上
の開口部の底部で銅をスパッタリングすることなく前記
エッチング残留物を除去する工程と;b)前記基板に、
約−200ボルトから約−400ボルトの範囲のマイナ
スのバイアスを印加し、前記異方性水素プラズマが前記
銅表面に隣接する前記一以上の開口部の底部に到達する
ように促進する工程とを含む前記方法。 - 【請求項14】 異方性水素プラズマを提供し、それに
よってエッチング残留物を除去し、前記低比誘電率絶縁
材料の前記一以上の層において形成される前記一以上の
開口部の側壁に銅を堆積させることなく前記銅表面の前
記露出した部分を洗浄する前記工程は、パッシベーショ
ン工程の後に行われ、該パッシベーション工程は、窒素
プラズマ、酸素プラズマ、及び窒素と酸素とのプラズマ
の組合せからなる群から選択されるプラズマを用いて前
記一以上の開口部の側壁を処理することを含む、請求項
13記載の方法。 - 【請求項15】 異方性水素プラズマを提供し、それに
よってエッチング残留物を除去し、前記低比誘電率絶縁
材料の前記一以上の層において形成される前記一以上の
開口部の側壁に銅を堆積させることなく前記銅表面の前
記露出した部分を洗浄する前記工程は、修復工程の後に
行われ、該修復工程は、前記基板にバイアスを印加せず
に、水素プラズマを用いて前記一以上の開口部の側壁を
処理することを含む、請求項13記載の方法。 - 【請求項16】 異方性水素プラズマを提供し、それに
よってエッチング残留物を除去し、前記低比誘電率絶縁
材料の前記一以上の層において形成される前記一以上の
開口部の側壁に銅を堆積させることなく前記銅表面の前
記露出した部分を洗浄する前記工程の後に物理蒸着工程
を行い、前記一以上の開口部の少なくとも側壁上でバイ
ア・ライナーを形成する、請求項13記載の方法。 - 【請求項17】 前記低比誘電率絶縁材料の前記一以上
の層において形成される前記一以上の開口部の少なくと
も側壁上でバイア・ライナーを形成する前記物理蒸着工
程は、更に、前記一以上の開口部の少なくとも側壁上に
タンタル堆積させることを含む、請求項16記載の方
法。
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|---|---|---|---|
| US09/281,602 US6204192B1 (en) | 1999-03-29 | 1999-03-29 | Plasma cleaning process for openings formed in at least one low dielectric constant insulation layer over copper metallization in integrated circuit structures |
| US09/281602 | 1999-03-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000078991A Pending JP2000332112A (ja) | 1999-03-29 | 2000-03-21 | 集積回路構造の銅金属被覆上の一以上の低比誘電率絶縁層に形成される開口部のためのプラズマ洗浄方法 |
Country Status (4)
| Country | Link |
|---|---|
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| DE (1) | DE60012807T2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005347472A (ja) * | 2004-06-02 | 2005-12-15 | Tokyo Electron Ltd | 基板処理方法および半導体装置の製造方法 |
| WO2006057236A1 (ja) * | 2004-11-25 | 2006-06-01 | Tokyo Electron Limited | 基板処理方法および半導体装置の製造方法 |
| US7098139B2 (en) | 2003-02-17 | 2006-08-29 | Renesas Technology Corp. | Method of manufacturing a semiconductor device with copper wiring treated in a plasma discharge |
| JP2023514804A (ja) * | 2020-06-22 | 2023-04-11 | アプライド マテリアルズ インコーポレイテッド | 選択的間隙充填のための低温プラズマ前洗浄 |
Families Citing this family (107)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6524974B1 (en) | 1999-03-22 | 2003-02-25 | Lsi Logic Corporation | Formation of improved low dielectric constant carbon-containing silicon oxide dielectric material by reaction of carbon-containing silane with oxidizing agent in the presence of one or more reaction retardants |
| GB2349392B (en) * | 1999-04-20 | 2003-10-22 | Trikon Holdings Ltd | A method of depositing a layer |
| US6444556B2 (en) * | 1999-04-22 | 2002-09-03 | Micron Technology, Inc. | Chemistry for chemical vapor deposition of titanium containing films |
| EP1087432A1 (en) * | 1999-09-24 | 2001-03-28 | Interuniversitair Micro-Elektronica Centrum Vzw | A method for improving the quality of a metal layer deposited from a plating bath |
| US20030015496A1 (en) * | 1999-07-22 | 2003-01-23 | Sujit Sharan | Plasma etching process |
| JP4471243B2 (ja) * | 1999-08-27 | 2010-06-02 | 東京エレクトロン株式会社 | エッチング方法およびプラズマ処理方法 |
| US20050022839A1 (en) * | 1999-10-20 | 2005-02-03 | Savas Stephen E. | Systems and methods for photoresist strip and residue treatment in integrated circuit manufacturing |
| US6756674B1 (en) | 1999-10-22 | 2004-06-29 | Lsi Logic Corporation | Low dielectric constant silicon oxide-based dielectric layer for integrated circuit structures having improved compatibility with via filler materials, and method of making same |
| US6423628B1 (en) | 1999-10-22 | 2002-07-23 | Lsi Logic Corporation | Method of forming integrated circuit structure having low dielectric constant material and having silicon oxynitride caps over closely spaced apart metal lines |
| US6391795B1 (en) | 1999-10-22 | 2002-05-21 | Lsi Logic Corporation | Low k dielectric composite layer for intergrated circuit structure which provides void-free low k dielectric material between metal lines while mitigating via poisoning |
| US6316354B1 (en) | 1999-10-26 | 2001-11-13 | Lsi Logic Corporation | Process for removing resist mask of integrated circuit structure which mitigates damage to underlying low dielectric constant silicon oxide dielectric layer |
| US6285038B1 (en) | 2000-03-01 | 2001-09-04 | Micron Technology, Inc. | Integrated circuitry and DRAM integrated circuitry |
| US6346490B1 (en) | 2000-04-05 | 2002-02-12 | Lsi Logic Corporation | Process for treating damaged surfaces of low k carbon doped silicon oxide dielectric material after plasma etching and plasma cleaning steps |
| JP4677654B2 (ja) * | 2000-04-19 | 2011-04-27 | 日本電気株式会社 | 透過型液晶表示装置及びその製造方法 |
| US6506678B1 (en) | 2000-05-19 | 2003-01-14 | Lsi Logic Corporation | Integrated circuit structures having low k porous aluminum oxide dielectric material separating aluminum lines, and method of making same |
| US6426286B1 (en) * | 2000-05-19 | 2002-07-30 | Lsi Logic Corporation | Interconnection system with lateral barrier layer |
| US6365528B1 (en) | 2000-06-07 | 2002-04-02 | Lsi Logic Corporation | Low temperature process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric-material characterized by improved resistance to oxidation and good gap-filling capabilities |
| US6346488B1 (en) | 2000-06-27 | 2002-02-12 | Lsi Logic Corporation | Process to provide enhanced resistance to cracking and to further reduce the dielectric constant of a low dielectric constant dielectric film of an integrated circuit structure by implantation with hydrogen ions |
| US6492731B1 (en) | 2000-06-27 | 2002-12-10 | Lsi Logic Corporation | Composite low dielectric constant film for integrated circuit structure |
| US6368979B1 (en) | 2000-06-28 | 2002-04-09 | Lsi Logic Corporation | Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure |
| US6350700B1 (en) | 2000-06-28 | 2002-02-26 | Lsi Logic Corporation | Process for forming trenches and vias in layers of low dielectric constant carbon-doped silicon oxide dielectric material of an integrated circuit structure |
| US7125809B1 (en) * | 2000-08-31 | 2006-10-24 | Micron Technology, Inc. | Method and material for removing etch residue from high aspect ratio contact surfaces |
| US6455411B1 (en) * | 2000-09-11 | 2002-09-24 | Texas Instruments Incorporated | Defect and etch rate control in trench etch for dual damascene patterning of low-k dielectrics |
| US6489242B1 (en) | 2000-09-13 | 2002-12-03 | Lsi Logic Corporation | Process for planarization of integrated circuit structure which inhibits cracking of low dielectric constant dielectric material adjacent underlying raised structures |
| US6391768B1 (en) | 2000-10-30 | 2002-05-21 | Lsi Logic Corporation | Process for CMP removal of excess trench or via filler metal which inhibits formation of concave regions on oxide surface of integrated circuit structure |
| US6423630B1 (en) | 2000-10-31 | 2002-07-23 | Lsi Logic Corporation | Process for forming low K dielectric material between metal lines |
| US6537923B1 (en) | 2000-10-31 | 2003-03-25 | Lsi Logic Corporation | Process for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines |
| US6420277B1 (en) | 2000-11-01 | 2002-07-16 | Lsi Logic Corporation | Process for inhibiting crack formation in low dielectric constant dielectric films of integrated circuit structure |
| US6858195B2 (en) | 2001-02-23 | 2005-02-22 | Lsi Logic Corporation | Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material |
| US6572925B2 (en) | 2001-02-23 | 2003-06-03 | Lsi Logic Corporation | Process for forming a low dielectric constant fluorine and carbon containing silicon oxide dielectric material |
| US6649219B2 (en) | 2001-02-23 | 2003-11-18 | Lsi Logic Corporation | Process for forming a low dielectric constant fluorine and carbon-containing silicon oxide dielectric material characterized by improved resistance to oxidation |
| US6503840B2 (en) | 2001-05-02 | 2003-01-07 | Lsi Logic Corporation | Process for forming metal-filled openings in low dielectric constant dielectric material while inhibiting via poisoning |
| US6834656B2 (en) * | 2001-05-23 | 2004-12-28 | Axcelis Technology, Inc. | Plasma process for removing polymer and residues from substrates |
| US6559048B1 (en) | 2001-05-30 | 2003-05-06 | Lsi Logic Corporation | Method of making a sloped sidewall via for integrated circuit structure to suppress via poisoning |
| US6562700B1 (en) | 2001-05-31 | 2003-05-13 | Lsi Logic Corporation | Process for removal of resist mask over low k carbon-doped silicon oxide dielectric material of an integrated circuit structure, and removal of residues from via etch and resist mask removal |
| US6583026B1 (en) | 2001-05-31 | 2003-06-24 | Lsi Logic Corporation | Process for forming a low k carbon-doped silicon oxide dielectric material on an integrated circuit structure |
| US6875702B2 (en) * | 2001-06-11 | 2005-04-05 | Lsi Logic Corporation | Plasma treatment system |
| US6566171B1 (en) | 2001-06-12 | 2003-05-20 | Lsi Logic Corporation | Fuse construction for integrated circuit structure having low dielectric constant dielectric material |
| US6930056B1 (en) | 2001-06-19 | 2005-08-16 | Lsi Logic Corporation | Plasma treatment of low dielectric constant dielectric material to form structures useful in formation of metal interconnects and/or filled vias for integrated circuit structure |
| US6559033B1 (en) | 2001-06-27 | 2003-05-06 | Lsi Logic Corporation | Processing for forming integrated circuit structure with low dielectric constant material between closely spaced apart metal lines |
| US6673721B1 (en) | 2001-07-02 | 2004-01-06 | Lsi Logic Corporation | Process for removal of photoresist mask used for making vias in low k carbon-doped silicon oxide dielectric material, and for removal of etch residues from formation of vias and removal of photoresist mask |
| US6723653B1 (en) | 2001-08-17 | 2004-04-20 | Lsi Logic Corporation | Process for reducing defects in copper-filled vias and/or trenches formed in porous low-k dielectric material |
| US6881664B2 (en) * | 2001-08-28 | 2005-04-19 | Lsi Logic Corporation | Process for planarizing upper surface of damascene wiring structure for integrated circuit structures |
| US6613665B1 (en) | 2001-10-26 | 2003-09-02 | Lsi Logic Corporation | Process for forming integrated circuit structure comprising layer of low k dielectric material having antireflective properties in an upper surface |
| US6528423B1 (en) * | 2001-10-26 | 2003-03-04 | Lsi Logic Corporation | Process for forming composite of barrier layers of dielectric material to inhibit migration of copper from copper metal interconnect of integrated circuit structure into adjacent layer of low k dielectric material |
| US6797627B1 (en) * | 2001-12-05 | 2004-09-28 | Taiwan Semiconductor Manufacturing Company Ltd. | Dry-wet-dry solvent-free process after stop layer etch in dual damascene process |
| US7390755B1 (en) | 2002-03-26 | 2008-06-24 | Novellus Systems, Inc. | Methods for post etch cleans |
| US7547635B2 (en) | 2002-06-14 | 2009-06-16 | Lam Research Corporation | Process for etching dielectric films with improved resist and/or etch profile characteristics |
| US6933246B2 (en) * | 2002-06-14 | 2005-08-23 | Trikon Technologies Limited | Dielectric film |
| US20040018715A1 (en) * | 2002-07-25 | 2004-01-29 | Applied Materials, Inc. | Method of cleaning a surface of a material layer |
| US6693043B1 (en) | 2002-09-20 | 2004-02-17 | Novellus Systems, Inc. | Method for removing photoresist from low-k films in a downstream plasma system |
| EP1554413B1 (en) * | 2002-10-25 | 2013-07-24 | TEL Solar AG | Method for producing semiconducting devices |
| KR20050087840A (ko) * | 2002-12-20 | 2005-08-31 | 에이저 시스템즈 인크 | 구리 상호 접속 구조체로의 본딩 구조체 및 방법 |
| KR100888150B1 (ko) * | 2002-12-24 | 2009-03-16 | 동부일렉트로닉스 주식회사 | 반도체 소자의 트렌치 형성 방법 |
| US7018925B2 (en) * | 2003-01-06 | 2006-03-28 | Texas Instruments Incorporated | Post high voltage gate oxide pattern high-vacuum outgas surface treatment |
| US6703317B1 (en) * | 2003-01-30 | 2004-03-09 | Taiwan Semiconductor Manufacturing Co., Ltd | Method to neutralize charge imbalance following a wafer cleaning process |
| US7232766B2 (en) * | 2003-03-14 | 2007-06-19 | Lam Research Corporation | System and method for surface reduction, passivation, corrosion prevention and activation of copper surface |
| US7078344B2 (en) | 2003-03-14 | 2006-07-18 | Lam Research Corporation | Stress free etch processing in combination with a dynamic liquid meniscus |
| US7140374B2 (en) | 2003-03-14 | 2006-11-28 | Lam Research Corporation | System, method and apparatus for self-cleaning dry etch |
| US6939796B2 (en) | 2003-03-14 | 2005-09-06 | Lam Research Corporation | System, method and apparatus for improved global dual-damascene planarization |
| US7009281B2 (en) | 2003-03-14 | 2006-03-07 | Lam Corporation | Small volume process chamber with hot inner surfaces |
| US7217649B2 (en) | 2003-03-14 | 2007-05-15 | Lam Research Corporation | System and method for stress free conductor removal |
| DE10320472A1 (de) * | 2003-05-08 | 2004-12-02 | Kolektor D.O.O. | Plasmabehandlung zur Reinigung von Kupfer oder Nickel |
| US20040259375A1 (en) * | 2003-06-17 | 2004-12-23 | Derderian Garo J. | Removal of metal oxidation |
| JP4191096B2 (ja) * | 2003-07-18 | 2008-12-03 | Tdk株式会社 | 磁性材を含む被加工体の加工方法及び磁気記録媒体の製造方法 |
| US7799685B2 (en) * | 2003-10-13 | 2010-09-21 | Mattson Technology, Inc. | System and method for removal of photoresist in transistor fabrication for integrated circuit manufacturing |
| US7361605B2 (en) * | 2004-01-20 | 2008-04-22 | Mattson Technology, Inc. | System and method for removal of photoresist and residues following contact etch with a stop layer present |
| US7319071B2 (en) * | 2004-01-29 | 2008-01-15 | Micron Technology, Inc. | Methods for forming a metallic damascene structure |
| US7338903B2 (en) * | 2004-04-24 | 2008-03-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Sequential reducing plasma and inert plasma pre-treatment method for oxidizable conductor layer |
| US20070193602A1 (en) * | 2004-07-12 | 2007-08-23 | Savas Stephen E | Systems and Methods for Photoresist Strip and Residue Treatment in Integrated Circuit Manufacturing |
| US7288484B1 (en) | 2004-07-13 | 2007-10-30 | Novellus Systems, Inc. | Photoresist strip method for low-k dielectrics |
| JP4343798B2 (ja) * | 2004-08-26 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
| US20060102197A1 (en) * | 2004-11-16 | 2006-05-18 | Kang-Lie Chiang | Post-etch treatment to remove residues |
| US7202176B1 (en) * | 2004-12-13 | 2007-04-10 | Novellus Systems, Inc. | Enhanced stripping of low-k films using downstream gas mixing |
| US8193096B2 (en) | 2004-12-13 | 2012-06-05 | Novellus Systems, Inc. | High dose implantation strip (HDIS) in H2 base chemistry |
| US7205164B1 (en) | 2005-01-19 | 2007-04-17 | Silicon Magnetic Systems | Methods for fabricating magnetic cell junctions and a structure resulting and/or used for such methods |
| US7309653B2 (en) * | 2005-02-24 | 2007-12-18 | International Business Machines Corporation | Method of forming damascene filament wires and the structure so formed |
| US7049209B1 (en) | 2005-04-01 | 2006-05-23 | International Business Machines Corporation | De-fluorination of wafer surface and related structure |
| US8129281B1 (en) | 2005-05-12 | 2012-03-06 | Novellus Systems, Inc. | Plasma based photoresist removal system for cleaning post ash residue |
| US7446034B2 (en) * | 2005-10-06 | 2008-11-04 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for making a metal seed layer |
| US7582557B2 (en) * | 2005-10-06 | 2009-09-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Process for low resistance metal cap |
| KR100712818B1 (ko) * | 2005-12-16 | 2007-04-30 | 동부일렉트로닉스 주식회사 | 구리 배선 형성 방법 |
| US7732322B2 (en) * | 2006-02-23 | 2010-06-08 | International Business Machines Corporation | Dielectric material with reduced dielectric constant and methods of manufacturing the same |
| US7740768B1 (en) | 2006-10-12 | 2010-06-22 | Novellus Systems, Inc. | Simultaneous front side ash and backside clean |
| US20080153282A1 (en) * | 2006-12-21 | 2008-06-26 | Texas Instruments, Incorporated | Method for preparing a metal feature surface |
| US8435895B2 (en) | 2007-04-04 | 2013-05-07 | Novellus Systems, Inc. | Methods for stripping photoresist and/or cleaning metal regions |
| US7777344B2 (en) | 2007-04-11 | 2010-08-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Transitional interface between metal and dielectric in interconnect structures |
| US20090004851A1 (en) * | 2007-06-29 | 2009-01-01 | Taiwan Semiconductor Manufacturing Co., Ltd. | Salicidation process using electroless plating to deposit metal and introduce dopant impurities |
| US8282842B2 (en) * | 2007-11-29 | 2012-10-09 | United Microelectronics Corp. | Cleaning method following opening etch |
| US8591661B2 (en) | 2009-12-11 | 2013-11-26 | Novellus Systems, Inc. | Low damage photoresist strip method for low-K dielectrics |
| JP4776719B2 (ja) * | 2009-08-31 | 2011-09-21 | 株式会社東芝 | 磁気記録媒体の製造方法 |
| US8609526B2 (en) * | 2009-10-20 | 2013-12-17 | Taiwan Semiconductor Manufacturing Company, Ltd. | Preventing UBM oxidation in bump formation processes |
| KR101770008B1 (ko) * | 2009-12-11 | 2017-08-21 | 노벨러스 시스템즈, 인코포레이티드 | 고주입량 주입 박리 전에 실리콘을 보호하기 위한 개선된 패시베이션 공정 |
| US20110143548A1 (en) * | 2009-12-11 | 2011-06-16 | David Cheung | Ultra low silicon loss high dose implant strip |
| US9613825B2 (en) | 2011-08-26 | 2017-04-04 | Novellus Systems, Inc. | Photoresist strip processes for improved device integrity |
| US9070750B2 (en) | 2013-03-06 | 2015-06-30 | Novellus Systems, Inc. | Methods for reducing metal oxide surfaces to modified metal surfaces using a gaseous reducing environment |
| US9865501B2 (en) | 2013-03-06 | 2018-01-09 | Lam Research Corporation | Method and apparatus for remote plasma treatment for reducing metal oxides on a metal seed layer |
| US8765546B1 (en) | 2013-06-24 | 2014-07-01 | United Microelectronics Corp. | Method for fabricating fin-shaped field-effect transistor |
| US9469912B2 (en) | 2014-04-21 | 2016-10-18 | Lam Research Corporation | Pretreatment method for photoresist wafer processing |
| US9514954B2 (en) | 2014-06-10 | 2016-12-06 | Lam Research Corporation | Peroxide-vapor treatment for enhancing photoresist-strip performance and modifying organic films |
| US9472377B2 (en) | 2014-10-17 | 2016-10-18 | Lam Research Corporation | Method and apparatus for characterizing metal oxide reduction |
| US9887160B2 (en) * | 2015-09-24 | 2018-02-06 | International Business Machines Corporation | Multiple pre-clean processes for interconnect fabrication |
| CN107564888B (zh) | 2016-07-01 | 2020-09-15 | 中芯国际集成电路制造(上海)有限公司 | 互连结构及其制造方法 |
| US10443146B2 (en) | 2017-03-30 | 2019-10-15 | Lam Research Corporation | Monitoring surface oxide on seed layers during electroplating |
| US20200144397A1 (en) * | 2018-11-05 | 2020-05-07 | Applied Materials, Inc. | Methods and apparatus for silicon-germanium pre-clean |
| US11342225B2 (en) * | 2019-07-31 | 2022-05-24 | Taiwan Semiconductor Manufacturing Company, Ltd. | Barrier-free approach for forming contact plugs |
| US12154784B2 (en) * | 2021-12-07 | 2024-11-26 | Taiwan Semiconductor Manufacturing Co., Ltd. | Semiconductor devices and methods of manufacture |
Family Cites Families (24)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3012861A (en) | 1960-01-15 | 1961-12-12 | Du Pont | Production of silicon |
| US3178392A (en) | 1962-04-09 | 1965-04-13 | Rohm & Haas | Heterocyclic and linear siliconmethylene and polysiloxane compounds containing siliconmethylene units and their preparation |
| US3920865A (en) | 1969-03-29 | 1975-11-18 | Degussa | Process of hydrophorizing highly dispersed metal or metalloid oxides |
| US3832202A (en) | 1972-08-08 | 1974-08-27 | Motorola Inc | Liquid silica source for semiconductors liquid silica source for semiconductors |
| US4771328A (en) | 1983-10-13 | 1988-09-13 | International Business Machine Corporation | Semiconductor device and process |
| US4705725A (en) | 1986-11-28 | 1987-11-10 | E. I. Du Pont De Nemours And Company | Substrates with sterically-protected, stable, covalently-bonded organo-silane films |
| JP2874297B2 (ja) | 1989-12-18 | 1999-03-24 | 東ソー株式会社 | 逆相クロマトグラフィー用充填剤及びその製造方法 |
| FR2677668B1 (fr) * | 1991-06-14 | 1993-10-15 | France Telecom | Procede de nettoyage de surfaces metalliques oxydees dans la fabrication de reseaux d'interconnexions et plaquettes pour de tels reseaux. |
| JPH0677402A (ja) | 1992-07-02 | 1994-03-18 | Natl Semiconductor Corp <Ns> | 半導体デバイス用誘電体構造及びその製造方法 |
| JP3271359B2 (ja) * | 1993-02-25 | 2002-04-02 | ソニー株式会社 | ドライエッチング方法 |
| US5364800A (en) | 1993-06-24 | 1994-11-15 | Texas Instruments Incorporated | Varying the thickness of the surface silicon layer in a silicon-on-insulator substrate |
| US5470801A (en) | 1993-06-28 | 1995-11-28 | Lsi Logic Corporation | Low dielectric constant insulation layer for integrated circuit structure and method of making same |
| JPH0922896A (ja) * | 1995-07-07 | 1997-01-21 | Toshiba Corp | 金属膜の選択的形成方法 |
| KR100209365B1 (ko) | 1995-11-01 | 1999-07-15 | 김영환 | 에스.오.아이 반도체 웨이퍼의 제조방법 |
| US5660682A (en) | 1996-03-14 | 1997-08-26 | Lsi Logic Corporation | Plasma clean with hydrogen gas |
| US5882489A (en) | 1996-04-26 | 1999-03-16 | Ulvac Technologies, Inc. | Processes for cleaning and stripping photoresist from surfaces of semiconductor wafers |
| US5939763A (en) | 1996-09-05 | 1999-08-17 | Advanced Micro Devices, Inc. | Ultrathin oxynitride structure and process for VLSI applications |
| US5888906A (en) * | 1996-09-16 | 1999-03-30 | Micron Technology, Inc. | Plasmaless dry contact cleaning method using interhalogen compounds |
| US5858879A (en) | 1997-06-06 | 1999-01-12 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for etching metal lines with enhanced profile control |
| US6025263A (en) | 1997-07-15 | 2000-02-15 | Nanya Technology Corporation | Underlayer process for high O3 /TEOS interlayer dielectric deposition |
| US5904154A (en) | 1997-07-24 | 1999-05-18 | Vanguard International Semiconductor Corporation | Method for removing fluorinated photoresist layers from semiconductor substrates |
| US5874745A (en) | 1997-08-05 | 1999-02-23 | International Business Machines Corporation | Thin film transistor with carbonaceous gate dielectric |
| US6107192A (en) * | 1997-12-30 | 2000-08-22 | Applied Materials, Inc. | Reactive preclean prior to metallization for sub-quarter micron application |
| US6066574A (en) | 1998-11-06 | 2000-05-23 | Advanced Micro Devices, Inc. | Hot plate cure process for BCB low k interlevel dielectric |
-
1999
- 1999-03-29 US US09/281,602 patent/US6204192B1/en not_active Expired - Lifetime
-
2000
- 2000-03-21 JP JP2000078991A patent/JP2000332112A/ja active Pending
- 2000-03-29 DE DE60012807T patent/DE60012807T2/de not_active Expired - Lifetime
- 2000-03-29 EP EP00302590A patent/EP1041614B1/en not_active Expired - Lifetime
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7098139B2 (en) | 2003-02-17 | 2006-08-29 | Renesas Technology Corp. | Method of manufacturing a semiconductor device with copper wiring treated in a plasma discharge |
| US7462565B2 (en) | 2003-02-17 | 2008-12-09 | Renesas Technology Corp. | Method of manufacturing semiconductor device |
| JP2005347472A (ja) * | 2004-06-02 | 2005-12-15 | Tokyo Electron Ltd | 基板処理方法および半導体装置の製造方法 |
| US7772111B2 (en) | 2004-06-02 | 2010-08-10 | Tokyo Electron Limited | Substrate processing method and fabrication process of a semiconductor device |
| WO2006057236A1 (ja) * | 2004-11-25 | 2006-06-01 | Tokyo Electron Limited | 基板処理方法および半導体装置の製造方法 |
| JP2006156486A (ja) * | 2004-11-25 | 2006-06-15 | Tokyo Electron Ltd | 基板処理方法および半導体装置の製造方法 |
| JP2023514804A (ja) * | 2020-06-22 | 2023-04-11 | アプライド マテリアルズ インコーポレイテッド | 選択的間隙充填のための低温プラズマ前洗浄 |
| US11955381B2 (en) | 2020-06-22 | 2024-04-09 | Applied Materials, Inc. | Low-temperature plasma pre-clean for selective gap fill |
| JP7519445B2 (ja) | 2020-06-22 | 2024-07-19 | アプライド マテリアルズ インコーポレイテッド | 選択的間隙充填のための低温プラズマ前洗浄 |
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