JP2000331113A - 再構成可能な擬似アナログ電気回路装置 - Google Patents

Abstract

(57)【要約】 【構成】 再構成可能な擬似アナログ電気回路１０にお
いて、第１アナログ信号ａをゼロオフセットで、第２ア
ナログ信号を可変オフセットでＰＷＭ信号にそれぞれ変
換する。２つのＰＷＭ信号をフィールドプログラマブル
ゲートアレイ（ＦＰＧＡ）１６に入力し、コンピュータ
２２によってＦＰＧＡ１６内のセル１８およびそれらの
結線を設定することによって、ＦＰＧＡ１６で２つのＰ
ＷＭ信号の論理演算が行われ、その演算結果が積分回路
２０によってアナログ信号に復元され、出力アナログ信
号ｘが得られる。 【効果】 ＦＰＧＡ内での処理または演算の態様を適宜
設定でき、結果、再構成可能な擬似アナログ電気回路装
置が得られる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、擬似アナログ電気回
路装置に関し、特にたとえば２つまたはそれ以上のアナ
ログ信号をＰＷＭ信号に変換しそのＰＷＭ信号をフィー
ルドプログラマブルゲートアレイ(Field Programmable
Gate Array：以下単に「ＦＰＧＡ」と呼ぶ。) によって
ディジタル処理する、新規な、再構成可能な擬似アナロ
グ電気回路装置に関する。

【０００２】

【従来の技術】回路仕様の様々な要求に応えることがで
きる、再構成可能なハードウェアが知られている。特
に、アナログ電気信号を扱う電気回路の場合、再構成可
能なハードウェアを構成するために、アナログ電気素子
を再構成可能な結線手段によって集積することが多い。

【０００３】

【発明が解決しようとする課題】しかしながら、アナロ
グ電気素子はサイズが大きく、したがって、小規模なア
ナログ電気回路しか構築できない。

【０００４】それゆえに、この発明の主たる目的は、よ
り大規模な、再構成可能な擬似アナログ電気回路装置を
提供することである。

【０００５】

【課題を解決するための手段】この発明に従った再構成
可能な擬似アナログ電気回路装置は、第１アナログ信号
を固定オフセットでパルス幅変調して第１ＰＷＭ信号を
出力する第１パルス幅変調手段、第２アナログ信号を可
変オフセットでパルス幅変調して第２ＰＷＭ信号を出力
する第２パルス幅変調手段、第１ＰＷＭ信号および第２
ＰＷＭ信号を受けるディジタル演算手段、およびディジ
タル演算手段からの演算出力をアナログ変換して出力ア
ナログ信号を得る変換手段を備え、ディジタル演算手段
をフィールドプログラマブルゲートアレイ（ＦＰＧＡ）
で構成した、再構成可能な擬似アナログ電気回路装置で
ある。

【０００６】

【作用】第１パルス幅変調手段が第１アナログ信号を固
定オフセット（たとえばオフセット＝０）でパルス幅変
調して第１ＰＷＭ信号を出力する。これに対して、第２
パルス幅変調手段は、第２ＰＷＭ信号に時間的ゆらぎを
与えるように、可変オフセットで第２アナログ信号を第
２ＰＷＭ信号に変換する。ＦＰＧＡで構成したディジタ
ル演算手段が２つのＰＷＭ信号をディジタル的に演算ま
たは処理することによって、そのＦＰＧＡの出力に２つ
のアナログ信号がアナログ的に演算または処理されたと
等価のディジタル信号が得られ、それを変換手段によっ
てアナログ変換することによって、出力アナログ信号が
得られる。

【０００７】具体的な実施例では、第２パルス幅変調手
段はオフセットが最大値になるまでオフセット値を変
え、ディジタル演算手段は第１ＰＷＭ信号および第２Ｐ
ＷＭ信号を第２パルス幅変調手段によってオフセット値
を変更する都度論理演算して複数の論理演算結果を得、
複数の論理演算結果を所定の方法で処理することによっ
て演算出力を得る。

【０００８】なお、所定の方法が複数の論理和演算結果
の内最大値を選択することであれば、出力アナログ信号
として第１アナログ信号および第２アナログ信号を加算
した信号を得ることができる。

【０００９】また、所定の方法が複数の論理積演算結果
の平均値を計算することであれば、出力アナログ信号と
して第１アナログ信号および第２アナログ信号を積算し
た信号を得ることができる。

【００１０】

【発明の効果】この発明によれば、ディジタル演算手段
をＦＰＧＡで構成しているので、ディジタル演算手段に
おける演算または処理の態様を適宜変更することがで
き、したがって、擬似アナログ電気回路装置を再構成可
能に構成することができる。また、ＦＰＧＡを構成する
ゲート素子は従来のアナログ電気素子よりサイズが小さ
いので、大規模なアナログ電気回路を作ることができ
る。

【００１１】この発明のその他の目的，特徴および利点
は、添付図面に関連して行われる以下の実施例の詳細な
説明から一層明らかとなろう。

【００１２】

【実施例】図１を参照して、この実施例の再構成可能な
擬似アナログ電気回路装置１０は、第１アナログ信号を
パルス幅変調するＰＷＭ回路１２および第２アナログ信
号をパルス幅変調するＰＷＭ回路１４を含む。２つのＰ
ＷＭ回路１２および１４から出力される第１ＰＷＭ信号
および第２ＰＷＭ信号は、フィールドプログラマブルゲ
ートアレイ（ＦＰＧＡ）１６に入力される。

【００１３】ＦＰＧＡ１６は、たとえばｎ行・ｍ列
（ｎ，ｍはともに自然数）のマトリクス状に配列された
複数のセル１８を有し、各セル１８は、図２に示すよう
に、セル本体２４と、それに信号を入力しまたはそれか
ら信号を出力するための入力／出力ポートとを含む。入
力／出力ポートは、４方向に設けられていて、北方向に
ＮinおよびＮoutが、東方向にＥinおよびＥoutが、南方
向にＳinおよびＳoutが、そして西方向にＷinおよびＷo
utが、それぞれ設けられる。なお、添え字「in」は入力
ポートを、添え字「out」は出力ポートをそれぞれ示
す。

【００１４】セル本体２４内には、図示していないが、
ディジタル演算回路が形成されていて、そのディジタル
演算回路は、たとえば図３に示すような真理値表に従っ
て、入力Ｎ，Ｅ，Ｓ，Ｗに対して出力Ｎ，Ｅ，Ｓ，Ｗを
出す。なお、各セル１８の真理値表はそれぞれ同じであ
ってもよいし、それぞれ異なった処理が可能なように異
なる真理値表のものとして構成されていてもよい。

【００１５】そして、入力／出力ポートにはゲート回路
が個別に組み込まれていて、それぞれのゲート回路をオ
ンまたはオフすることによって、必要な入力ポートおよ
び／または出力ポートのみを能動化し、不必要な入力ポ
ートおよび／または出力ポートを不能動化することがで
きる。したがって、たとえば図１に示すコンピュータ２
２によって、各セル１８の入力／出力ポートを選択的に
能動化（または不能動化）することによって、マトリク
ス状に配置された多数のセル１８間の任意の可変的接続
を可能にする。つまり、コンピュータ２２によって各セ
ル１８間の接続を変えることによって、任意の処理また
は演算要素（ディジタル演算回路）を任意の接続または
結線状態で使用することができるので、ディジタル演算
手段としてのＦＰＧＡ１６の演算または処理の態様を変
えることができる。

【００１６】図１に示す第１および第２ＰＷＭ回路１２
および１４は、それぞれ、図４に示すようなＰＷＭ信号
を出力する。パルス幅変調は、周知のように、入力アナ
ログ信号のたとえば電圧値を、その電圧値に相関するオ
ンデューティを有するパルス信号に変換する。たとえ
ば、０Ｖ−１Ｖの範囲の入力アナログ信号をＰＷＭする
ものと仮定すると、電圧が０．５Ｖのアナログ信号は、
オンテューティ５０％（オン期間とオフ期間との比が
１：１）のＰＷＭ信号が出力される。

【００１７】また、図４の例では、「オフセット」を図
示しているが、このオフセットは、上述のＰＷＭ信号が
出力されるタイミングのずれであり、このオフセット時
間を変更することによって、出力されるＰＷＭ信号に時
間ゆらぎを付与することができる。図１の実施例では、
ＰＷＭ回路１２においては、固定オフセット（たとえば
オフセット＝０）で第１アナログ信号をパルス幅変調す
る。これに対して、ＰＷＭ１４では、時間ゆらぎを付与
できるように、可変オフセットで第２アナログ信号をパ
ルス幅変調する。

【００１８】ＦＰＧＡ１６は、このような２つのＰＷＭ
信号を受ける。２つのＰＷＭ信号はＦＰＧＡ１６内の任
意の位置のセル１８に与えられてよい。なぜなら、コン
ピュータ２２によって各セル１８間の接続状態を任意に
設定しまたは変更できるからである。すなわち、コンピ
ュータ２２によって使用するセル１８とそれらの間の結
線とを設定することによって、ＦＰＧＡ１６における処
理方法を任意に再構築できるのである。つまり、図１実
施例は再構成可能な擬似アナログ電気回路装置である。

【００１９】そして、最終段のセル、図１実施例では、
最右列(Column)最下行(Raw)段のセルにディジタル演算
出力が得られ、そのディジタル演算出力が積分回路２０
によって積分されることによって、アナログ信号に復元
される。つまり、入力信号がＰＷＭ信号であるので、そ
のディジタル演算出力もまたＰＷＭ信号であり、ＰＷＭ
信号を積分することによってそのＰＷＭ信号をアナログ
信号に変換することができる。ただし、実施例の積分回
路に代えて、他の任意のアナログ変換手段が用いられて
もよい。

【００２０】図５に示すフロー図は図１実施例の再構成
可能な擬似アナログ電気回路装置１０を２つの入力アナ
ログ信号ａおよびｂの加算回路として構成するための動
作を示し、このような動作はコンピュータ２２によって
ＦＰＧＡ１６内のセル１８を任意に選択しかつ任意に結
線することによって達成できる。

【００２１】２つのアナログ信号ａおよびｂを加算する
ためには、ステップＳ１１において、第１ＰＷＭ回路１
２によって、数１に従って、アナログ信号ａを、オフセ
ットｉ＝０で、パルス幅変調し第１ＰＷＭ信号Ａを得
る。

【００２２】

【数１】Ａ＝ＰＷＭ（ａ，０） 続くステップＳ１２で、第２ＰＷＭ回路１４によって、
数２に従って、アナログ信号ｂを、オフセットｉでパル
スはパルス幅変調して第２ＰＷＭ信号Ｂを得る。

【００２３】

【数２】Ｂ＝ＰＷＭ（ａ，ｉ） そして、ステップＳ１３において、数３のように、２つ
のＰＷＭ信号ＡおよびＢを加算（論理和）して、加算結
果Ｘ［ｉ］を得る。

【００２４】

【数３】Ｘ［ｉ］＝Ａ＋Ｂ［ｉ］ さらに、ステップＳ１４において、オフセット値ｉが最
大値になったかどうか判断し、最大値になっていなけれ
ばステップＳ１５でオフセット値ｉをインクリメント
（ｉ＝ｉ＋１）して、ステップＳ１２−Ｓ１４を繰り返
す。したがって、オフセット値ｉが最大値に達すると、
ステップＳ１４で“ＹＥＳ”が判断され、ステップＳ１
６に進む。

【００２５】ステップＳ１６では、先のステップＳ１３
を実行することによって得られた複数の加算結果Ｘ
［ｉ］の中から、最大値Ｘmaxを選択する。第１ＰＷＭ
信号Ａはゼロオフセットであり、第２ＰＷＭ信号のオフ
セットは可変である。先に述べたように、ＰＷＭ信号は
アナログ信号の大きさ（たとえば電圧）に相関するオン
期間を有するパルス信号である。２つのＰＷＭ信号を加
算するということは、２つのＰＷＭ信号の論理和をとる
ことである。論理和結果のオン期間が２つのＰＷＭ信号
の加算結果であり、それが最大のとき、第２ＰＷＭ信号
のオフセット値ｉが適正であったことを意味している。
そのため、この実施例では、最大値Ｘmaxを加算結果と
するのである。

【００２６】なお、最後のステップＳ１７では、最大値
Ｘmaxを積分回路２０で積分することによって、出力ア
ナログ信号ｘを得る。

【００２７】なお、発明者の実験では、第２ＰＷＭ信号
のオフセット値ｉを細かい刻みで設定するほど加算結果
の精度が向上するが、たとえばｉmax＝１００とした場
合、実験では誤差が１％程度であった。

【００２８】図６に示すフロー図は図１実施例の再構成
可能な擬似アナログ電気回路装置１０を２つの入力アナ
ログ信号ａおよびｂの積算回路として構成するための動
作を示し、このような動作はコンピュータ２２によって
ＦＰＧＡ１６内のセル１８を任意に選択しかつ任意に結
線することによって達成できる。

【００２９】２つのアナログ信号ａおよびｂを加算する
ためには、ステップＳ２１において、第１ＰＷＭ回路１
２によって、先に説明した数１に従って、アナログ信号
ａを、オフセットｉ＝０で、パルス幅変調し第１ＰＷＭ
信号Ａを得る。

【００３０】続くステップＳ２２で、第２ＰＷＭ回路１
４によって、先に説明した数２に従って、アナログ信号
ｂを、オフセットｉでパルスはパルス幅変調して第２Ｐ
ＷＭ信号Ｂを得る。

【００３１】そして、ステップＳ２３において、数４の
ように、２つのＰＷＭ信号ＡおよびＢを積算（論理積）
して、積算結果Ｘ［ｉ］を得る。

【００３２】

【数４】Ｘ［ｉ］＝Ａ＊Ｂ［ｉ］ さらに、ステップＳ２４において、オフセット値ｉが最
大値になったかどうか判断し、最大値になっていなけれ
ばステップＳ２５でオフセット値ｉをインクリメント
（ｉ＝ｉ＋１）して、ステップＳ２２−Ｓ２４を繰り返
す。したがって、オフセット値ｉが最大値に達すると、
ステップＳ２４で“ＹＥＳ”が判断され、ステップＳ２
６に進む。

【００３３】ステップＳ２６では、先のステップＳ２３
を実行することによって得られた複数の積算結果Ｘ
［ｉ］の平均値Ｘavrを計算するする。先に述べたよう
に、ＰＷＭ信号はアナログ信号の大きさ（たとえば電
圧）に相関するオン期間を有するパルス信号である。２
つのＰＷＭ信号を積算するということは、２つのＰＷＭ
信号の論理積をとることである。論理積結果のオン期間
が２つのＰＷＭ信号の積算結果であり、それの平均値Ｘ
avrにおける第２ＰＷＭ信号のオフセット値ｉが適正で
あったことを意味している。そのため、この実施例で
は、平均値Ｘavrを積算結果とするのである。

【００３４】そして、最後のステップＳ２７では、平均
値Ｘavrを積分回路２０で積分することによって、出力
アナログ信号ｘを得る。

【００３５】なお、第２ＰＷＭ信号のオフセット値ｉを
細かい刻みで設定するほど積算結果の精度が向上する
が、たとえばｉmax＝１００とした場合、実験では誤差
が１−２％程度であった。

【００３６】また、上述の説明では、再構成可能な擬似
アナログ電気回路１０を用いて擬似アナログ加算回路お
よび擬似アナログ積算回路が構成できることを具体的に
説明した。しかしながら、コンピュータ２２によってＦ
ＰＧＡ１６内のセル１８およびそれらの結線を適宜設定
することによって、他の任意の種類の処理または演算が
可能であることが容易に理解できる。

【図面の簡単な説明】

【図１】この発明の一実施例の再構成可能な擬似アナロ
グ電気回路装置を示すブロック図である。

【図２】図１実施例におけるセルを示す図解図である。

【図３】図２実施例におけるセルの真理値表の一例を示
す図解図である。

【図４】図１実施例におけるＰＷＭ回路から出力される
ＰＷＭ信号を例示する図解図である。

【図５】図１実施例において２つのアナログ信号を加算
するときの動作を示すフローである。

【図６】図１実施例において２つのアナログ信号を積算
するときの動作を示すフローである。

【符号の説明】 １０ …再構成可能な擬似アナログ電気回路 １２，１４ …ＰＷＭ回路 １６ …ＦＰＧＡ １８ …セル ２０ …積分回路 ２２ …コンピュータ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 邊見 均 東京都新宿区西新宿三丁目19番２号 日本 電信電話株式会社内 (72)発明者 下原 勝憲 京都府相楽郡精華町大字乾谷小字三平谷５ 番地 株式会社エイ・ティ・アール人間情 報通信研究所内

Claims (4)

【特許請求の範囲】
1. 【請求項１】第１アナログ信号を固定オフセットでパル
   ス幅変調して第１ＰＷＭ信号を出力する第１パルス幅変
   調手段、 第２アナログ信号を可変オフセットでパルス幅変調して
   第２ＰＷＭ信号を出力する第２パルス幅変調手段、 前記第１ＰＷＭ信号および前記第２ＰＷＭ信号を受ける
   ディジタル演算手段、および前記ディジタル演算手段か
   らの演算出力をアナログ変換して出力アナログ信号を得
   る変換手段を備え、 前記ディジタル演算手段をフィールドプログラマブルゲ
   ートアレイで構成した、再構成可能な擬似アナログ電気
   回路装置。
2. 【請求項２】前記第２パルス幅変調手段はオフセットが
   最大値になるまでオフセット値を変え、 前記ディジタル演算手段は前記第１ＰＷＭ信号および前
   記第２ＰＷＭ信号を前記第２パルス幅変調手段によって
   オフセット値を変更する都度論理演算して複数の論理演
   算結果を得、前記複数の論理演算結果を所定の方法で処
   理することによって前記演算出力を得る、請求項１記載
   の再構成可能な擬似アナログ電気回路装置。
3. 【請求項３】前記所定の方法は前記複数の論理和演算結
   果の内最大値を選択することであり、それによって前記
   出力アナログ信号として前記第１アナログ信号および前
   記第２アナログ信号を加算した信号を得る、請求項２記
   載の再構成可能な擬似アナログ電気回路装置。
4. 【請求項４】前記所定の方法は前記複数の論理積演算結
   果の平均値を計算することであり、それによって前記出
   力アナログ信号として前記第１アナログ信号および前記
   第２アナログ信号を積算した信号を得る、請求項２記載
   の再構成可能な擬似アナログ電気回路装置。