JP2000276369A

JP2000276369A - バスブリッジ回路、ａｓｉｃ、及び電子機器

Info

Publication number: JP2000276369A
Application number: JP11079547A
Authority: JP
Inventors: Yoshiaki Hashimoto; 良昭橋本
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 1999-03-24
Filing date: 1999-03-24
Publication date: 2000-10-06

Abstract

(57)【要約】【課題】故障個所を効率的に特定できる診断処理機能
を有するバスブリッジ回路、ＡＳＩＣ、電子機器を提供
すること【解決手段】ＣＰＵ２０が診断のためにＩ／Ｏレジス
タ１３への書き込み処理を実行すると、データ保持レジ
スタ６０はＣＰＵ２０からの第１のデータをトラップし
保持する。ＣＰＵ２０が確認のためにＩ／Ｏレジスタ１
３からの読み出し処理を連続して２回実行すると、デー
タ保持レジスタ６０からの第１のデータとＩ／Ｏレジス
タ１３からの第２のデータが連続してＣＰＵ２０に出力
される。ＣＰＵ２０は書き込みデータと第１、第２のデ
ータを比較し、ＢＵＳ１、ＢＵＳ２のいずれに故障個所
があるかを判断する。書き込み時の書き込みアドレスを
保持し、読み出し時の読み出しアドレスと比較する。リ
セット時にオンになり診断処理終了時にオフになる診断
モードフラグを記憶するフラグレジスタを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、バスブリッジ回
路、ＡＳＩＣ、及び電子機器に関する。

【０００２】

【背景技術及び発明が解決しようとする課題】ＣＰＵ
（広義にはプロセッサ）が組み込まれるＡＳＩＣ（マイ
クロコンピュータ等）や、該ＡＳＩＣが組み込まれる電
子機器においては、自身のシステム内の故障の内容とそ
の発生箇所を調べるための診断処理（自己診断処理）が
必要になる。そして、この診断処理においては、如何に
して効率的に故障内容と故障個所を特定するかが重要な
技術的課題になる。

【０００３】特に、ＡＳＩＣにおいてはＣＰＵや高速
メモリなどの高性能のデバイスが接続されるバスと、タ
イマ、ＰＩＯ、ＵＡＲＴなどの比較的低性能のＩ／Ｏデ
バイスが接続されるバスというように、２つのバスを有
するものが多い。そして、これらのバスは、通常、バス
ブリッジ回路と呼ばれるものを介して接続される。

【０００４】しかしながら、これまでの診断処理手法に
おいては、このような２つのバスを有するＡＳＩＣにお
ける効率的な診断処理を実現できなかった。

【０００５】また、例えば特開平２−１４８２２８、２
−１４８２２９には、第１、第２のバスの間にバッファ
回路とバス接続回路とを並列的に介在させる従来技術が
開示されている。

【０００６】しかしながら、この従来技術では、例えば
バッファ回路にデータを書き込む場合には、診断処理プ
ログラム自身が、バッファ回路のアドレスを指定するな
どの、データ書き込みに必要な種々の処理を行わなけれ
ばならなかった。また、バスの接続や切り離しを行う場
合には、診断処理プログラム自身が、バス接続回路のア
ドレスを指定し、バス接続処理やバス切り離し処理を制
御しなければならなかった。このため、診断処理プログ
ラムの処理負荷が過大になるという問題があった。

【０００７】更に、上記従来技術では、バッファ回路と
バス接続回路とが第１、第２のバス間に並列的に接続さ
れると共に、第２のバス側からもバッファ回路にデータ
の書き込みが可能であるため、配線の引き回しが複雑
化、煩雑化したり、回路が大規模化するなどの問題があ
った。

【０００８】本発明は、以上のような技術的課題に鑑み
てなされたものであり、その目的とするところは、故障
個所を効率的に特定できる診断処理機能を有するバスブ
リッジ回路、該バスブリッジ回路を用いたＡＳＩＣ、及
び該ＡＳＩＣを用いた電子機器を提供することにある。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に本発明は、第１のバスと、入出力デバイスが接続され
る第２のバスとの間に設けられ診断処理機能を有するバ
スブリッジ回路であって、プロセッサが診断のために入
出力デバイスへの書き込み処理を実行した場合に、プロ
セッサから前記第１のバスを介して前記入出力デバイス
に対して出力される第１のデータをトラップし保持する
データ保持レジスタと、前記書き込み処理が適正に行わ
れた否かを確認するためにプロセッサが前記入出力デバ
イスからの読み出し処理を実行した場合に、前記データ
保持レジスタから読み出される第１のデータと、前記入
出力デバイスから前記第２のバスを介して読み出される
第２のデータとをプロセッサに対して出力する回路とを
含むことを特徴とする。

【００１０】本発明によれば、プロセッサが診断のため
に入出力デバイス（特に入出力デバイスが有する入出力
レジスタ）への書き込み処理を実行すると、プロセッサ
からの第１のデータが、入出力デバイスに出力されると
共にデータ保持レジスタに保持される。また、プロセッ
サが確認のために入出力デバイスからの１又は複数回の
読み出し処理を実行すると、データ保持レジスタからの
第１のデータと入出力デバイスからの第２のデータと
が、プロセッサに対して出力される。

【００１１】従って、本発明によれば、プロセッサは、
書き込みデータ（書き込みデータの特定のビットを変更
したものでもよい）等と、読み出された第１、第２のデ
ータとを比較することで、第１、第２のバスのいずれに
故障個所があるかを、簡易に判断できるようになる。こ
の結果、診断処理の負担の軽減化、診断処理プログラム
の簡易化、コンパクト化等を図れるようになる。

【００１２】また本発明は、プロセッサが前記読み出し
処理を連続して２回実行した場合に、前記データ保持レ
ジスタからの第１のデータと前記入出力デバイスからの
第２のデータとが前後に連続してプロセッサに出力され
ることを特徴とする。このようにすれば、プロセッサ
は、連続して２回読み出し処理を実行するだけで、第
１、第２のデータを連続して読み出すことが可能にな
り、プロセッサの処理の簡易化、処理負担の軽減化を図
れるようになる。

【００１３】また本発明は、プロセッサが前記入出力デ
バイスへの書き込み処理を実行した場合に、その書き込
みアドレスを保持するアドレス保持レジスタと、プロセ
ッサが前記入出力デバイスからの読み出し処理を実行し
た場合に、その読み出しアドレスと、前記アドレス保持
レジスタに保持される前記書き込みアドレスとを比較す
るアドレス比較器とを含むことを特徴とする。このよう
にすれば、書き込み処理時の書き込みアドレスと読み出
し処理時の読み出しアドレスとが異なるのにもかかわら
ず、データ保持レジスタからの第１のデータがプロセッ
サに対して出力されてしまうという不具合を防止でき
る。

【００１４】また本発明は、リセット時にオンにセット
され診断処理の終了時にオフにセットされる診断モード
フラグを記憶するフラグレジスタを含み、前記診断モー
ドフラグがオンにセットされた場合には、診断モード時
の回路動作を行い、前記診断モードフラグがオフにセッ
トされた場合には、診断モード時の回路動作は行わずに
通常モード時の回路動作を行うことを特徴とする。この
ようにすれば、リセット時には、診断モードに自動的に
移行し、診断モード時の回路動作が自動的に行われるよ
うになる。また、診断モードフラグをオフにセットする
だけで、通常モードに自動的に移行し、診断モード時の
回路動作が行われないようになる。従って、少ない処理
負担で診断モードと通常モードの切り替えを制御できる
ようになる。

【００１５】また本発明に係るＡＳＩＣは、上記のいず
れかのバスブリッジ回路と、前記バスブリッジ回路に接
続される前記第１、第２のバスと、命令の実行処理を行
う前記プロセッサと、前記第２のバスに接続される前記
入出力デバイスと、前記入出力デバイスへの書き込み処
理と前記入出力デバイスからの読み出し処理を前記プロ
セッサの機能により実行する診断処理手段とを含むこと
を特徴とする。このようにすれば、ＡＳＩＣの信頼性の
向上、診断モード時の処理負担の軽減化を図れるように
なる。

【００１６】また本発明は、前記診断処理手段が、前記
書き込み処理と２回の前記読み出し処理とを１組とする
一連の診断処理を実行することを特徴とする。このよう
にすれば、ＡＳＩＣで使用される診断処理プログラムの
簡易化、コンパクト化を図れるようになる。

【００１７】また本発明に係る電子機器は、データを入
力するための入力手段と、前記ＡＳＩＣの制御の下で画
像及び音の少なくとも一方を出力する出力手段とを含む
ことを特徴とする。このようにすれば、電子機器の信頼
性の向上、低コスト化を図れるようになる。

【００１８】

【発明の実施の形態】以下、本発明の好適な実施形態に
ついて図面を用いて詳細に説明する。

【００１９】１．バスブリッジ回路図１に、本実施形態のバスブリッジ回路１０とその周辺
のブロック図を示す。

【００２０】本実施形態のバスブリッジ回路１０は、Ｂ
ＵＳ１（第１のバス）とＢＵＳ２（第２のバス）との間
に設けられ、これらのＢＵＳ１、ＢＵＳ２を接続する機
能を有する。

【００２１】ここでＢＵＳ１は、ＡＢ１（第１のアドレ
スバス）、ＢＣ１（第１のバス制御線）、ＤＢ１（第１
のデータバス）を含む。このＢＵＳ１としては、システ
ム用バスと呼ばれるものを考えることができ、ＢＵＳ１
には、ＣＰＵ２０や高速のメモリ３０などの高性能のデ
バイス（高速に処理を行うことが要求されるデバイス）
が接続される。また、ＢＵＳ１ではＢＣ１を用いたバス
制御も複雑なものとなっている。

【００２２】またＢＵＳ２は、ＡＢ２（第２のアドレス
バス）、ＢＣ２（第２のバス制御線）、ＤＢ２（第２の
データバス）を含む。このＢＵＳ２としては、ペリフェ
ラル用バスと呼ばれるものを考えることができ、ＣＰＵ
２０やメモリ３０に比べて低性能のＩ／Ｏデバイス（ペ
リフェラルデバイス）１２、１４、１６が接続される。
またＢＵＳ１では、ＢＣ２を用いたバス制御もＢＵＳ２
に比べて簡易になっている。

【００２３】ＢＵＳ１に接続されるＣＰＵ（広義にはプ
ロセッサ）２０は各種の命令の実行処理を行うものであ
り、診断処理部２２を有する。この診断処理部２２は、
ＣＰＵ２０の機能（ハードウェア）と、メモリ３０に格
納される診断処理プログラム３２とにより動作するソフ
トウェア手段である。

【００２４】ＢＵＳ２に接続されるＩ／Ｏデバイス１
２、１４、１６としては、例えばタイマ、ＰＩＯ、ＵＡ
ＲＴなどを考えることができ、各Ｉ／Ｏデバイス１２、
１４、１６は、少なくとも１つのＩ／Ｏレジスタ１３、
１５、１７を有する。このようなＩ／Ｏレジスタ１３、
１５、１７としては、ステータスレジスタ、制御レジス
タ、送信データレジスタ、受信データレジスタなどを考
えることができる。

【００２５】本実施形態のバスブリッジ回路１０は、デ
ータ保持レジスタ６０を含む。ここで、データ保持レジ
スタ６０は、ＣＰＵ２０（診断処理部２２）が、例えば
Ｉ／Ｏレジスタ１３（広義にはＩ／Ｏデバイス１２）へ
の書き込み処理を実行した場合に、ＣＰＵ２０からＢＵ
Ｓ１を介してＩ／Ｏレジスタ１３に対して出力される第
１のデータ（診断用データ）をトラップし保持する機能
を有する。ＣＰＵ２０は、Ｉ／Ｏレジスタ１３への書き
込み処理の実行後、その書き込み処理が適正に行われた
否かを確認するためにＩ／Ｏレジスタ１３からの読み出
し処理を実行する。この場合に、バスブリッジ回路１０
は、データ保持レジスタ６０から読み出される第１のデ
ータと、Ｉ／Ｏレジスタ１３からＢＵＳ２を介して読み
出される第２のデータとを、ＣＰＵ２０に対して出力す
る。

【００２６】より具体的には、本実施形態のバスブリッ
ジ回路１０は図２（Ａ）、（Ｂ）、（Ｃ）に示すように
動作する。

【００２７】即ち、ＣＰＵ２０がＩ／Ｏレジスタ１３へ
の書き込み処理を実行すると、図２（Ａ）のＥ１に示す
ように、ＣＰＵ２０からの第１のデータは、データ保持
レジスタ６０に書き込まれ保持される。また、Ｅ２に示
すように、この第１のデータはＩ／Ｏレジスタ１３に書
き込まれる。

【００２８】次に、ＣＰＵ２０がＩ／Ｏレジスタ１３か
らの読み出し処理を実行すると、１回目の読み出し処理
では、図２（Ｂ）のＥ３に示すようにデータ保持レジス
タ６０に保持されていた第１のデータがＣＰＵ２０に出
力される。また２回目の読み出し処理では、図２（Ｃ）
のＥ４に示すように、Ｉ／Ｏレジスタ１３からの第２の
データがＣＰＵ２０に出力される。

【００２９】なお図２（Ａ）、（Ｂ）、（Ｃ）では、Ｃ
ＰＵ２０が読み出し処理を連続して２回実行した場合
に、ＣＰＵ２０に対して、データ保持レジスタ６０から
の第１のデータを出力した後にＩ／Ｏレジスタ１２から
の第２のデータを出力している。しかしながら、これと
は逆に、第２にデータを出力した後に第１のデータを出
力するようにしてもよい。

【００３０】第１、第２のデータを読み出したＣＰＵ２
０は、これらの第１、第２のデータにエラーがあるか否
かを確認する。即ち、ＣＰＵ２０は、内蔵する汎用レジ
スタなどにＩ／Ｏレジスタへの書き込みデータを保持し
ている。そして、この保持されている書き込みデータと
読み出された第１、第２のデータとを比較し、一致すれ
ばエラーが無いと判断し、不一致ならばエラーがあると
判断する。

【００３１】但し、Ｉ／Ｏレジスタの種類によっては、
Ｉ／Ｏレジスタへのデータの書き込みにより特定のビッ
トが１から０或いは０から１に反転するものもある（こ
の場合には、エラーが無い場合にも第１のデータと第２
のデータとは異なるデータになる）。従って、このよう
な場合には、汎用レジスタに保持している書き込みデー
タのビットも反転させるようにする。

【００３２】ＣＰＵ２０（診断処理部２２）は、第１の
データにエラーがあれば、ＢＵＳ１（或いはその周辺）
に異常箇所があると判断する。第１のデータは、図２
（Ａ）のＥ１に示すようにＢＵＳ１を介してＣＰＵ２０
からデータ保持レジスタ６０に書き込まれ、図２（Ｂ）
のＥ３に示すようにＢＵＳ１を介してデータ保持レジス
タ６０からＣＰＵ２０に読み出されているからである。

【００３３】一方、ＣＰＵ２０は、第１のデータにエラ
ーが無く且つ第２のデータにエラーがあれば、ＢＵＳ２
（或いはその周辺）に異常箇所があると判断する。第２
のデータは、図２（Ａ）のＥ１、Ｅ２に示すようにＢＵ
Ｓ１、ＢＵＳ２を介してＣＰＵ２０からＩ／Ｏレジスタ
１３に書き込まれ、図２（Ｃ）のＥ４に示すようにＢＵ
Ｓ１、ＢＵＳ２を介してＩ／Ｏレジスタ１３からＣＰＵ
２０に読み出されているからである。

【００３４】このように本実施形態によれば、ＢＵＳ
１、ＢＵＳ２のいずれに故障個所があるかを、ＣＰＵ２
０が簡易に判断できるようになる。従って、故障個所の
特定が容易になり、診断処理の効率を大幅に向上でき
る。

【００３５】しかも、本実施形態によれば、ＣＰＵ２０
の診断処理の負担を大幅に軽減できる。

【００３６】即ち、特開平２−１４８２２８、２−１４
８２２９の従来技術では、診断処理プログラム自身が、
バッファ回路のアドレスの指定等の処理を行わなければ
ならない。また、診断処理プログラム自身が、バス接続
回路のアドレスを指定し、バス接続処理やバス切り離し
処理を制御しなければならない。従って、ＣＰＵの処理
負担が非常に重くなると共に、診断処理プログラムの記
述が複雑化し、プログラムが大規模化してしまう。

【００３７】これに対して本実施形態によれば、ＣＰＵ
２０（診断処理部２２）は、Ｉ／Ｏレジスタ１３への書
き込み処理と、Ｉ／Ｏレジスタ１３からの２回の読み出
し処理を単に実行すればよい。従って、ＣＰＵ２０の処
理負担を従来技術に比べて大幅に軽減できる。また診断
処理プログラム３２の記述も簡易になり、プログラムの
コンパクト化、バグの発生の低減化、プログラムの開発
期間の短縮化、プログラムを記憶するメモリの小容量化
等を図れるようになる。

【００３８】なお、ＣＰＵ２０は、Ｉ／Ｏレジスタ１３
についての診断が終わると、次はＩ／Ｏレジスタ１５の
診断、その次はＩ／Ｏレジスタ１７の診断というよう
に、ＢＵＳ２に接続される全てのＩ／Ｏデバイスの全て
のＩ／Ｏレジスタの診断を行うことになる。

【００３９】なお、データの書き込み時のＩ／Ｏレジス
タとデータの読み出し時のＩ／Ｏレジスタとは必ずしも
一致する必要はない。例えばＩ／Ｏデバイスが、送信デ
ータレジスタと、受信データレジスタと、送信データレ
ジスタ及び受信データレジスタを接続する自己ループと
を有していた場合を考える。この場合には、書き込み処
理時には送信データレジスタにデータを書き込み、読み
出し処理時には受信データレジスタからデータ（自己ル
ープを介して送信データレジスタから受信データレジス
タに送信されたデータ）を読み出すことになり、書き込
み時のＩ／Ｏレジスタと読み出し時のＩ／Ｏレジスタと
は一致しないことになる。

【００４０】図３に、バスブリッジ回路１０の詳細な構
成例を示す。

【００４１】図３のバスブリッジ回路１０は、バッファ
３３、トライステートバッファ３４、アドレス保持レジ
スタ３６、アドレス比較器３８、制御信号変換部４０、
アクセス監視・動作制御部４２、フラグレジスタ４４、
トライステートバッファ４６、４８、５０、５２、５４
などを含む。

【００４２】ここで、アドレス保持レジスタ３６は、図
２（Ａ）のようにＣＰＵ２０がＩ／Ｏレジスタ１３（Ｉ
／Ｏデバイス１２）への書き込み処理を実行した場合
に、その書き込みアドレスを保持するものである。この
アドレス保持レジスタへの書き込みアドレスの保持は、
アクセス監視・動作制御部４２からのラッチ信号ＬＴ１
に基づいて行われる。またアドレス比較器３８は、図２
（Ｂ）、（Ｃ）に示すようにＣＰＵ２０が読み出し処理
を実行した場合に、その読み出しアドレスと、アドレス
保持レジスタ３６に保持される書き込みアドレスとを比
較するものである。そして、アドレス比較器３８は、読
み出しアドレスと書き込みアドレスとの一致、不一致を
信号ＣＱを用いてアクセス監視・動作制御部４２に伝え
ることになる。

【００４３】制御信号変換部４０は、ＢＣ１からの第１
のバス制御信号を、ＢＣ２への第２のバス制御信号に変
換するための処理を行う。例えば、より複雑な信号形態
の第１のバス制御信号を、より簡易な信号形態の第２の
バス制御信号に変換する処理を行う。即ち、第１のバス
制御信号が有するリード信号、ライト信号を、Ｌレベル
がリードを表しＨレベルがライトを表す１つのリード／
ライト信号に変換する処理などを行う。

【００４４】また、制御信号変換部４０は、アクセス監
視・動作制御部４２からの信号ＣＣに基づいて、ＢＣ２
への第２のバス制御信号の出力をイネーブルにしたり、
ディスエーブルにしたりする処理も行う。

【００４５】アクセス監視・動作制御部４２は、ＣＰＵ
２０によるバスアクセスを監視したり、バスブリッジ回
路１０の動作を制御する処理を行う。より具体的には、
ＡＢ１からのアドレス、ＢＣ１からの第１のバス制御信
号、アドレス比較器３８からの信号ＣＱ、フラグレジス
タ４４からの信号ＦＱを受け、各種の信号ＥＮ１、ＬＴ
１、ＬＴ２、ＬＴ３、ＷＲ１、ＷＲ２、ＲＤ１、ＲＤ
２、ＲＤ３を出力する。

【００４６】フラグレジスタ４４は、診断モードフラグ
を記憶する。この診断モードフラグは、例えば、パワー
オンリセット（広義にはリセット）時にオンにセットさ
れ、診断処理終了時にオフにセットされる。より具体的
には、パワーオンリセットにより発生させたパルス信号
等を用いて、フラグレジスタ４４の診断モードフラグを
オンにセットする。また診断処理が終了すると、ＣＰＵ
２０がＤＢ１、トライステートバッファ４６を介して、
フラグレジスタ４４の診断モードフラグをオフにセット
する。なお、フラグレジスタ４４の診断モードフラグの
オン、オフのセットは、アクセス監視・動作制御部４２
からのラッチ信号ＬＴ２に基づいて行われることにな
る。

【００４７】フラグレジスタ４４の診断モードフラグが
オンにセットされると、バスブリッジ回路１０は、診断
モード時の回路動作を行う。一方、診断モードフラグが
オフにセットされると、バスブリッジ回路１０は、診断
モード時の回路動作を行わずに、通常モード時の回路動
作を行う。より具体的には、診断モードフラグがオンに
セットされると、図２（Ａ）のＥ１に示すようにＣＰＵ
２０からの第１のデータをデータ保持レジスタ６０に保
持したり、図２（Ｂ）のＥ３に示すようにデータ保持レ
ジスタ６０からの第１のデータをＣＰＵ２０に出力する
回路動作を行う。一方、診断モードフラグがオフにセッ
トされると、このような回路動作を行わず、バスブリッ
ジ回路１０は、通常のバスブリッジの機能にしたがった
回路動作を行うようになる。

【００４８】このようなフラグレジスタ４４を設けるこ
とで、パワーオンリセット時に自動的に診断モードに移
行するようになり、図２（Ａ）のＥ１、図２（Ｂ）のＥ
３に示すような特殊な回路動作をバスブリッジ回路１０
が自動的に行うようになる。また、ＣＰＵ２０（診断処
理部２２）がフラグレジスタ４４の診断モードフラグを
オフにセットするだけで、診断モードから自動的に抜
け、上記のような特殊な回路動作をバスブリッジ回路１
０が行わないようになる。従って、ＣＰＵ２０は少ない
処理負担で診断モードと通常モードの切り替えを制御で
きるようになり、診断処理プログラム３２の簡易化、コ
ンパクト化を図れるようになる。

【００４９】データ保持レジスタ６０での第１のデータ
の保持はアクセス監視・動作制御部４２からのラッチ信
号ＬＴ３に基づいて行われる。

【００５０】より具体的には、図２（Ａ）に示すように
ＣＰＵ２０がＩ／Ｏレジスタ１３への書き込み処理を実
行すると、信号ＷＲ１がアクティブになることにより導
通状態となったトライステートバッファ４６を介して、
ＣＰＵ２０からの第１のデータがデータ保持レジスタ６
０に書き込まれる。また信号ＷＲ２がアクティブになる
ことにより導通状態になったトライステートバッファ４
８を介して上記第１のデータがＩ／Ｏレジスタ１３に書
き込まれる。

【００５１】また、図２（Ｂ）に示すようにＣＰＵ２０
が１回目の読み出し処理を実行すると、信号ＲＤ１、Ｒ
Ｄ２がアクティブになることにより導通状態になったト
ライステートバッファ５０、５２を介して、データ保持
レジスタ６０からの第１のデータがＣＰＵ２０に出力さ
れる。

【００５２】また、図２（Ｃ）に示すようにＣＰＵ２０
が２回目の読み出し処理を実行すると、信号ＲＤ３、Ｒ
Ｄ２がアクティブになることにより導通状態になったト
ライステートバッファ５４、５２を介して、Ｉ／Ｏレジ
スタ１３からの第２のデータがＣＰＵ２０に出力され
る。

【００５３】なお、ＣＰＵ２０が２回以上連続して書き
込み処理を実行する場合に、アドレス保持レジスタ３
６、データ保持レジスタ６０のビット数を、これらの全
ての書き込みアドレス、書き込みデータを保持できるビ
ット数に設定してもよい。

【００５４】また、アドレス保持レジスタ３６、フラグ
レジスタ４４、データ保持レジスタ６０の機能は、フリ
ップフロップや半導体メモリなどのハードウェアにより
実現できる。また、アドレス比較器３８、制御信号変換
部４０、アクセス監視・動作制御部４２の機能は、論理
回路、フリップフロップなどのハードウェアにより実現
できる。

【００５５】図４は、ＣＰＵ２０（診断処理部２２）が
行う処理について示すフローチャートである。以下、こ
のフローチャートを用いて、ＣＰＵ２０の処理とバスブ
リッジ回路１０の回路動作とを説明する。

【００５６】電源がオンになるとパワーオンリセットが
行われ、フラグレジスタ４４の診断モードフラグがオン
にセットされる（ステップＳ１）。

【００５７】次に、ＣＰＵ２０が例えばＩ／Ｏレジスタ
１３への書き込み処理を実行する（ステップＳ２）。

【００５８】すると、この場合には、図３のバッファ３
３、トライステートバッファ３４を介して、アドレスバ
スＡＢ１、ＡＢ２が接続される。また、ＣＰＵ２０から
の書き込みアドレスがアドレス保持レジスタ３６に保持
される。

【００５９】また制御信号変換部４０は、第１のバス制
御信号を第２のバス制御信号に変換してＢＣ２に出力す
る。

【００６０】またトライステートバッファ４６、４８が
導通状態になり、データ保持レジスタ６０にＣＰＵ２０
からの第１のデータが保持されると共に、この第１のデ
ータがＩ／Ｏレジスタ１３に書き込まれる。

【００６１】次に、ＣＰＵ２０が１回目の読み出し処理
を実行する（ステップＳ３）。

【００６２】すると、この場合には、トライステートバ
ッファ３４は非導通状態になり、アドレスバスＡＢ１、
ＡＢ２は非接続になる。また、ＣＰＵ２０からの読み出
しアドレスと、アドレス保持レジスタ３６に保持されて
いる書き込みアドレスとが、アドレス比較器３８により
比較される。そして、一致していればＣＱがアクティブ
になり、データ保持レジスタ６０からの第１のデータの
出力が許可される。なお、不一致の場合にはＣＱが非ア
クティブになり、データ保持レジスタ６０からの第１の
データの出力が不許可になる。

【００６３】また制御信号変換部４０は、ＢＣ２への第
２のバス制御信号の出力をディスイネーブルにする。

【００６４】またトライステートバッファ５０、５２が
導通状態、トライステートバッファ５４が非導通状態に
なり、データ保持レジスタ６０からの第１のデータがＣ
ＰＵ２０に出力される。

【００６５】次に、ＣＰＵ２０が、内蔵する汎用レジス
タに保持している書き込みデータと、ステップＳ３で読
み出された読み出しデータとを比較し、一致しているか
否かを判断する（ステップＳ４）。そして、不一致の場
合には、ステップＳ９のエラー処理に移行し、ＬＣＤや
ＣＲＴへのエラー表示等の処理を行う。

【００６６】次に、ＣＰＵ２０が２回目の読み出し処理
を実行する（ステップＳ５）。

【００６７】すると、この場合には、トライステートバ
ッファ３４は導通状態になり、アドレスバスＡＢ１、Ａ
Ｂ２が接続される。

【００６８】また制御信号変換部４０は、第１のバス制
御信号を第２のバス制御信号に変換してＢＣ２に出力す
る。

【００６９】またトライステートバッファ５２、５４が
導通状態、トライステートバッファ５０が非導通状態に
なり、Ｉ／Ｏレジスタ１３からの第２のデータがＣＰＵ
２０に出力される。

【００７０】次に、ＣＰＵ２０が、内蔵する汎用レジス
タに保持している書き込みデータと、ステップＳ５で読
み出された読み出しデータとを比較し、一致しているか
否かを判断する（ステップＳ６）。そして、不一致の場
合には、ステップＳ９のエラー処理に移行する。

【００７１】以上のようにして、ＢＵＳ２に接続される
全てのＩ／Ｏデバイスの全てのＩ／Ｏレジスタの診断処
理が順次実行される。そして、診断処理が終了すると、
ＣＰＵ２０が、フラグレジスタ４４の診断モードフラグ
をオフにセットする（ステップＳ７）。そして、初期設
定処理に移行する（ステップＳ８）。

【００７２】図４から明らかなように、本実施形態によ
れば、ＣＰＵ２０（診断処理部２２）は、書き込み処理
と２回の読み出し処理とを１組とする一連の診断処理を
順次実行するだけで、全てのＩ／Ｏデバイスの全てのＩ
／Ｏレジスタのエラー診断をできるようになる。従っ
て、特開平２−１４８２２８、２−１４８２２９の従来
技術に比べて、診断モード時のＣＰＵ２０の処理負担を
格段に軽減できる。また、診断処理プログラム３２のコ
ンパクト化、プログラムの開発期間の短縮化、プログラ
ムを記憶するメモリの小容量化等を図れるようになる。

【００７３】２．ＡＳＩＣ図５に、本実施形態のバスブリッジ回路１０を含むＡＳ
ＩＣ（マイクロコンピュータ）のブロック図の例を示
す。

【００７４】図５のＡＳＩＣでは、組み込み用途のＣＰ
Ｕとして近年脚光を浴びている、ＡＲＭ社のＡＲＭ（Ａ
ｄｖａｎｃｅｄＲＩＳＣＭａｃｈｉｎｅｓ）と呼ばれる
ＣＰＵ２０をそのコアに用いている。このＡＲＭは、高
速のスループットでありながら低消費電力で小規模で低
コストなＲＩＳＣ型のＣＰＵである。そして、このＡＲ
Ｍが組み込まれたＡＳＩＣは、携帯電話、ＧＳＭなどの
電子機器に組み込むのに好適なＡＳＩＣとして期待され
ている。

【００７５】ＡＲＭにおいては、ＡＳＢ（Ａｄｖａｎｃ
ｅｄＳｙｓｔｅｍＢｕｓ）とＡＰＢ（Ａｄｖａｎｃｅｄ
ＰｅｒｉｐｈｅｒａｌＢｕｓ）がバスブリッジ回路１
０を介して接続されるＡＭＢＡ（ＡｄｖａｎｃｅｄＭｉ
ｃｒｏｃｏｎｔｒｏｌｌｅｒＢｕｓＡｒｃｈｉｔｅｃｔ
ｕｒｅ）と呼ばれるバスアーキテクチャを採用してい
る。

【００７６】ＡＳＢ（第１のバス）はシステム用の高性
能のバスであり、高速な処理速度が要求されるデイバイ
スが接続されるバスとして適している。

【００７７】一方、ＡＰＢ（第２のバス）はペリフェラ
ル用のバスである。ＡＰＢは、ＡＳＢに比べると低性能
のバスであるが、低消費電力という観点からはＡＳＢよ
りも優れている。またバス制御もＡＳＢに比べて簡易に
なっている。

【００７８】図５に示すようにＡＳＢには、ＣＰＵ２
０、高速のメモリ３０などが接続されている。一方、Ａ
ＳＢとバスブリッジ回路１０を介して接続されるＡＰＢ
には、タイマ６２、ＰＩＯ６４、ＵＡＲＴ６６、割り込
みコントローラ６８などのＩ／Ｏデバイスが接続されて
いる。

【００７９】ＡＳＢはバスブリッジ回路（外部バスＩ／
Ｆ部）７０を介して外部バスに接続される。そして、こ
の外部バスには、ユーザロジック回路部７２、ＬＣＤ制
御部７４、外部メモリ７６などが接続される。

【００８０】ここで、ユーザロジック回路部７２は、ユ
ーザがゲートアレイなどを利用して設計した回路からな
るブロックである。このようなユーザロジック回路部７
２を設けることで、各ユーザ毎に仕様の異なるＡＳＩＣ
を実現できる。

【００８１】ＬＣＤ制御部７４は、ＬＣＤの表示を制御
するための各種信号を生成するためのものである。この
ようなＬＣＤ制御部７４を設けることで、携帯電話やＧ
ＳＭに好適なＡＳＩＣを実現できるようになる。外部メ
モリ７６は、外部に設けられるメモリであり、その機能
はＲＡＭやＲＯＭなどのハードウェアにより実現でき
る。

【００８２】図５のＡＳＩＣによれば、効率的な診断処
理が可能になり、システムの信頼性を高めることができ
る。特に、本実施形態のバスブリッジ回路１０の診断処
理機能を利用することで、故障内容と故障個所を効率的
に特定できるようになる。具体的には、ＡＳＢとＡＰＢ
のいずれで故障が発生したのかを簡易に特定できるよう
になる。また、診断モード時のＣＰＵ２０の処理負担を
格段に軽減できると共に、診断処理プログラムの簡易
化、コンパクト化を図れるようになる。これにより、Ａ
ＳＩＣの小規模化、開発期間の短縮化等を図れ、より低
コストのＡＳＩＣを提供できるようになる。

【００８３】なお、本実施形態の手法は、ＡＳＢと外部
バスを接続するバスブリッジ回路７０に適用することも
可能である。このようにすることで、ＡＳＢと外部バス
のいずれに故障個所が発生したのかを容易に特定できる
ようになる。

【００８４】３．電子機器図６に、図５のＡＳＩＣ（マイクロコンピュータ）を含
む電子機器のブロック図の一例を示す。この電子機器
は、ＡＳＩＣ５００、入力部５０２、メモリ５０４、電
源生成部５０６、画像出力部５０８、音出力部５１０を
含む。

【００８５】ここで、入力部５０２は、種々のデータを
入力するためのものである。ＡＳＩＣ５００は、この入
力部５０２により入力されたデータに基づいて種々の処
理を行うことになる。メモリ５０４は、ＡＳＩＣ５００
などの作業領域となるものである。電源生成部５０６
は、電子機器で使用される各種電源を生成するためのも
のである。画像出力部５０８は、電子機器が表示する各
種の画像（文字、アイコン、グラフィック等）を出力す
るためのものであり、その機能は、ＬＣＤやＣＲＴなど
のハードウェアにより実現できる。音出力部５１０は、
電子機器が出力する各種の音（音声、ゲーム音等）を出
力するためのものであり、その機能は、スピーカなどの
ハードウェアにより実現できる。

【００８６】図７（Ａ）に、電子機器の１つである携帯
電話５５０の外観図の例を示す。この携帯電話５５０
は、入力部として機能するダイヤルボタン５５２、マイ
ク５５３や、画像出力部として機能し電話番号や名前や
アイコンなどを表示するＬＣＤ５５４や、音出力部とし
て機能し音声を出力するスピーカ５５６を備える。

【００８７】図７（Ｂ）に、電子機器の１つである携帯
型ゲーム装置５６０の外観図の例を示す。この携帯型ゲ
ーム装置５６０は、入力部として機能する操作ボタン５
６２、十字キー５６４や、画像出力部として機能しゲー
ム画像を表示するＬＣＤ５６６や、音出力部として機能
しゲーム音を出力するスピーカ５６８を備える。

【００８８】図７（Ｃ）に、電子機器の１つである電子
手帳５７０の外観図の例を示す。この電子手帳５７０
は、入力部として機能するキーボード５７２や、画像出
力部として機能し文字、数字、グラフィックなどを表示
するＬＣＤ５７４を備える。

【００８９】図６〜図７（Ｃ）の電子機器に、図５のＡ
ＳＩＣを組み込むことで、電子機器の診断処理の効率化
を図れると共に、信頼性を高めることができる。また、
電子機器の故障個所の発見が容易になると共に電子機器
の低コスト化を図れるようになる。

【００９０】なお、診断処理を行うための診断処理プロ
グラムは、ＡＳＩＣを動作させるプログラム（ＢＩＯＳ
等）の中に組み込んでもよいし、電子機器を動作させる
プログラムの中に組み込んでもよい。

【００９１】また、本実施形態を利用できる電子機器と
しては、図７（Ａ）、（Ｂ）、（Ｃ）に示すもの以外に
も、携帯型情報端末、デジタルカメラ、ハードディスク
装置、光ディスク（ＣＤ、ＤＶＤ）装置、光磁気ディス
ク（ＭＯ）装置、オーディオ機器、電子手帳、電子卓上
計算機、ＰＯＳ端末、ページャー、タッチパネルを備え
た装置、プロジェクタ、ワードプロセッサ、ビューファ
インダ型又はモニタ直視型のビデオテープレコーダ、カ
ーナビゲーション装置、プリンタ等、種々の電子機器を
考えることができる。

【００９２】なお、本発明は本実施形態に限定されず、
本発明の要旨の範囲内で種々の変形実施が可能である。

【００９３】例えば本発明のバスブリッジ回路が接続さ
れるバスとしては、図５に示すようなＡＳＢ、ＡＰＢの
みならず、ＰＣＩ、ＩＳＡなど種々のバスを考えること
ができる。例えば、ＣＰＵが接続されるシステムバス
や、ＰＣＩや、ＩＳＡを有するシステムの場合に、シス
テムバスとＰＣＩを接続するバスブリッジ回路のみなら
ず、ＰＣＩとＩＳＡを接続するバスブリッジ回路にも本
発明を適用できる。

【００９４】また、バスブリッジ回路に３つ以上のバス
を接続する場合も、本発明の範囲内に含まれる。

【００９５】また、プロセッサ（診断処理手段）は、図
４に示すような処理を実行することが特に望ましいが、
図４とは異なる形態の処理を実行する（例えば書き込み
処理を連続して実行した後に、読み出し処理を連続して
実行する）ようにしてもよい。

【００９６】また、バスブリッジ回路の具体的な構成と
しては、図３に示すものが特に望ましいが、これに限定
されず種々の変形実施が可能である。

【００９７】また、本発明のＡＳＩＣや電子機器の構成
も、図５〜図７（Ｃ）で説明したものに限定されるもの
でなく、種々の変形実施が可能である。

【図面の簡単な説明】

【図１】本実施形態のバスブリッジ回路とその周辺につ
いてのブロック図である。

【図２】図２（Ａ）、（Ｂ）、（Ｃ）は、本実施形態の
基本的な動作を説明するための図である。

【図３】バスブリッジ回路の具体的な構成例を示すブロ
ック図である。

【図４】ＣＰＵ（診断処理部）が行う処理について示す
フローチャートである。

【図５】本実施形態のバスブリッジ回路を用いたＡＳＩ
Ｃ（マイクロコンピュータ）の構成例を示す図である。

【図６】図５のＡＳＩＣが組み込まれる電子機器のブロ
ック図の例である。

【図７】図７（Ａ）、（Ｂ）、（Ｃ）は、種々の電子機
器の外観図の例である。

【符号の説明】

１０バスブリッジ回路１２、１４、１６Ｉ／Ｏデバイス１３、１５、１７Ｉ／Ｏレジスタ２０ＣＰＵ２２診断処理部３０メモリ３２診断処理プログラム３３バッファ３４トライステートバッファ３６アドレス保持レジスタ３８アドレス比較器４０制御信号変換部４２アクセス監視・動作制御部４４フラグレジスタ４６、４８、５０、５２、５４トライステートバッフ
ァ６０データ保持レジスタ

Claims

【特許請求の範囲】

【請求項１】第１のバスと、入出力デバイスが接続さ
れる第２のバスとの間に設けられ診断処理機能を有する
バスブリッジ回路であって、プロセッサが診断のために入出力デバイスへの書き込み
処理を実行した場合に、プロセッサから前記第１のバス
を介して前記入出力デバイスに対して出力される第１の
データをトラップし保持するデータ保持レジスタと、前記書き込み処理が適正に行われた否かを確認するため
にプロセッサが前記入出力デバイスからの読み出し処理
を実行した場合に、前記データ保持レジスタから読み出
される第１のデータと、前記入出力デバイスから前記第
２のバスを介して読み出される第２のデータとをプロセ
ッサに対して出力する回路とを含むことを特徴とするバ
スブリッジ回路。
【請求項２】請求項１において、プロセッサが前記読み出し処理を連続して２回実行した
場合に、前記データ保持レジスタからの第１のデータと
前記入出力デバイスからの第２のデータとが前後に連続
してプロセッサに出力されることを特徴とするバスブリ
ッジ回路。
【請求項３】請求項１又は２において、プロセッサが前記入出力デバイスへの書き込み処理を実
行した場合に、その書き込みアドレスを保持するアドレ
ス保持レジスタと、プロセッサが前記入出力デバイスからの読み出し処理を
実行した場合に、その読み出しアドレスと、前記アドレ
ス保持レジスタに保持される前記書き込みアドレスとを
比較するアドレス比較器とを含むことを特徴とするバス
ブリッジ回路。
【請求項４】請求項１乃至３のいずれかにおいて、リセット時にオンにセットされ診断処理の終了時にオフ
にセットされる診断モードフラグを記憶するフラグレジ
スタを含み、前記診断モードフラグがオンにセットされた場合には、
診断モード時の回路動作を行い、前記診断モードフラグ
がオフにセットされた場合には、診断モード時の回路動
作は行わずに通常モード時の回路動作を行うことを特徴
とするバスブリッジ回路。
【請求項５】請求項１乃至４のいずれかのバスブリッ
ジ回路と、前記バスブリッジ回路に接続される前記第１、第２のバ
スと、命令の実行処理を行う前記プロセッサと、前記第２のバスに接続される前記入出力デバイスと、前記入出力デバイスへの書き込み処理と前記入出力デバ
イスからの読み出し処理を前記プロセッサの機能により
実行する診断処理手段と、を含むことを特徴とするＡＳＩＣ。
【請求項６】請求項５において、前記診断処理手段が、前記書き込み処理と２回の前記読み出し処理とを１組と
する一連の診断処理を実行することを特徴とするＡＳＩ
Ｃ。
【請求項７】請求項５又は６のＡＳＩＣと、データを入力するための入力手段と、前記ＡＳＩＣの制御の下で画像及び音の少なくとも一方
を出力する出力手段とを含むことを特徴とする電子機
器。