JP2000269804A - レベル変換回路及び半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】 レベル変換の高速化及び低消費電流化を図る
ことにある。 【解決手段】 正の低電位側から正の高電位側へ信号を
伝搬するレベル変換回路において、入力信号変遷時のエ
ッジに同期したワンショットパルス信号を発生するため
のワンショットパルス発生回路（１３）と、発生された
ワンショットパルスに基づいて、正の高電位側における
信号伝達ノードを強制プルアップするための強制プルア
ップ回路（１０）とを設ける。強制プルアップ回路は、
入力信号変遷時のエッジに同期したパルス信号が印加さ
れることにより、正の高電位側における信号伝達ノード
を強制プルアップする。この強制プルアップにより入力
信号変遷時の出力論理が高速に反転され、このことがレ
ベル変換の高速化及び低消費電流化を達成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、レベル変換回路の
改良技術に関し、例えば半導体集積回路に適用して有効
な技術に関する。

【０００２】

【従来の技術】半導体集積回路においては、外部から与
えられた電源電圧例えば５Ｖ電圧を、当該半導体集積回
路の内部回路において２．５Ｖに降圧し、そして内部機
能モジュールに供給することが行われる。また、当該半
導体集積回路における２．５Ｖ系回路の処理結果を５Ｖ
系回路に外部出力されることがある。かかる場合に直流
レベルを合わせる必要があり、それを行う回路として、
レベル変換（レベルシフト）回路が設けられる。レベル
変換回路としては、正の低電圧側から正の高電圧側へ信
号を伝搬する回路と、負の低電圧側から負の高電圧側へ
信号を伝搬する回路とがある。

【０００３】尚、直流レベル変換について記載された文
献の例としては、昭和５８年に株式会社オーム社から発
行された「ＬＳＩハンドブック（８０４頁）」がある。

【０００４】

【発明が解決しようとする課題】従来のレベル変換回路
について本願発明者が検討したところ、回路構成によっ
て立ち上がりが早い場合には立ち下がりが遅く、それと
逆に立ち下がりが早い場合には立ち上がりが遅い傾向に
あり、結局、いずれの場合でもレベル変換時間が長くな
ってしまうことが見いだされた。また、レベル変換回路
出力の立ち上がりあるいは立ち下がり時間（傾き）が長
い（大きい）ため、これを受ける次段ゲートでの貫通電
流が多い。さらに、レベル変換において電圧レベル差が
大きい場合には変換回路自体が正常に動作しない場合が
あり、そこのとがレベル変換回路の信頼性の向上を妨げ
ている。

【０００５】本発明の目的は、レベル変換の高速化及び
低消費電流化を図ることにある。

【０００６】また、本発明の別の目的は、信頼性の向上
を図ることにある。

【０００７】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【０００８】すなわち、第１の手段として、正の低電位
側から正の高電位側へ信号を伝搬するレベル変換回路に
おいて、入力信号変遷時のエッジに同期したワンショッ
トパルス信号を発生するためのワンショットパルス発生
回路（１３，３３）と、上記ワンショットパルス発生回
路で生成されたパルス信号が印加されることにより、正
の高電位側における信号伝達ノードを強制プルアップす
るための強制プルアップ回路（１０，３０）とを設け
る。

【０００９】上記した第１の手段によれば、強制プルア
ップ回路は、ワンショットパルス発生回路で発生された
ワンショットパルス信号が印加されることにより、正の
高電位側における信号経路を強制プルアップする。この
強制プルアップにより入力信号変遷時の出力論理が高速
に反転され、それが出力論理の反転に反映される。この
ことがレベル変換の高速化を達成する。このとき、上記
強制プルアップ回路は、正の高電位側電源に結合された
抵抗手段（１０２，３０２）と、上記抵抗手段に直列接
続され、上記ワンショットパルス生成回路から出力され
たワンショットパルスによって動作制御される第１トラ
ンジスタ（１０３，３０３）と、上記抵抗手段及び第１
トランジスタの直列接続ノードの電位に基づいて上記信
号経路に正の高電位を供給するための第２トランジスタ
（１０１，３０１）とを含んで容易に構成することがで
きる。

【００１０】第２の手段として、負の低電位側から負の
高電位側へ信号を伝搬するレベル変換回路において、入
力信号変遷時のエッジに同期したワンショットパルス信
号を発生するためのワンショットパルス発生回路（５
３，７３）と、上記ワンショットパルス発生回路で生成
されたパルス信号が印加されることにより、負の高電位
側における信号経路を強制プルダウンするための強制プ
ルダウン回路（５０，７０）とを設ける。

【００１１】上記した第２の手段によれば、強制プルダ
ウン回路は、入力信号変遷時のエッジに同期したパルス
信号が印加されることにより、負の高電位側における信
号経路を強制プルダウンする。この強制プルダウンによ
り入力信号変遷時の出力論理が高速に反転され、このこ
とがレベル変換の高速化を達成する。このとき、上記強
制プルダウン回路は、負の高電位側電源に結合された抵
抗手段（５０２，７０２）と、上記抵抗手段に直列接続
され、上記ワンショットパルス生成回路から出力された
ワンショットパルスによって動作制御される第３トラン
ジスタ（５０３，７０３）と、上記抵抗手段及び第３ト
ランジスタの直列接続ノードの電位に基づいて上記信号
経路に負の高電位を供給するための第４トランジスタ
（５０１，７０１）とを含んで容易に構成することがで
きる。

【００１２】そして、そのようなレベル変換回路を含ん
で半導体集積回路を構成すると、レベル変換時間が高速
化されていることから、レベル変換回路を介して内部回
路間での信号のやり取りに要する時間の短縮化を達成す
る。

【００１３】

【発明の実施の形態】図１５には、本発明にかかる半導
体集積回路の構成例が示される。

【００１４】図１５に示される半導体集積回路は、特に
制限されないが、電源回路１５１、ＲＡＭ（ランダム・
アクセス・メモリ）１５２、ＣＰＵ（中央処理装置）１
５３、レベルシフト回路１５４、及び論理回路１５５を
含み、それ自体公知の半導体集積回路製造技術により、
単結晶シリコン基板などの一つの半導体基板に形成され
る。電源回路１５１は、外部から供給された電源電圧Ｖ
ＣＣ＝５Ｖに基づいて、ＶＣＬ＝２．５Ｖを生成する。
このＶＣＬ＝２．５Ｖは、ＲＡＭ１５２、及びＣＰＵ１
５３へ、それらの動作用電圧として供給される。ＣＰＵ
１５３は、予め定められたプログラムに従って所定の演
算処理を実行する。上記ＲＡＭ１５３は、上記ＣＰＵ１
５３の演算処理における作業領域として利用される。Ｃ
ＰＵ１５３から出力される信号は、２．５Ｖ系であり、
それはレベル変換回路１５４で５Ｖ系に変換されてから
外部出力される。また、論理回路１５６は、基本的にＶ
ＣＣ＝５Ｖを電源として動作されるため、上記ＣＰＵ１
５３からの２．５Ｖ系信号を５Ｖ系信号に変換するため
のレベル変換回路１５６を含む。

【００１５】上記レベル変換回路１５４，１５５は互い
に同一構成のものが適用される。

【００１６】図１には上記レベル変換回路１５４の構成
例が示される。

【００１７】入力ノードＩＮを介して入力される信号を
反転するインバータ１１が設けられ、このインバータ１
１の出力論理を反転するためのインバータ１２が設けら
れる。上記インバータ１１，１２には、特に制限されな
いが、動作用として高電位側電源ＶＣＬ＝２．５Ｖが供
給される。尚、低電位側はグランドレベルとされる。

【００１８】ｐチャンネル型ＭＯＳトランジスタ１４と
ｎチャンネル型ＭＯＳトランジスタ１５とが直列接続さ
れ、ｐチャンネル型ＭＯＳトランジスタ１６とｎチャン
ネル型ＭＯＳトランジスタ１７とが直列接続される。そ
して、ｐチャンネル型ＭＯＳトランジスタ１４とｎチャ
ンネル型ＭＯＳトランジスタ１５との直列接続ノード
（Ｐで示される）が、ｐチャンネル型ＭＯＳトランジス
タ１６のゲート電極に結合され、ｐチャンネル型ＭＯＳ
トランジスタ１６とｎチャンネル型ＭＯＳトランジスタ
１７との直列接続ノードが、ｐチャンネル型ＭＯＳトラ
ンジスタ１４のゲート電極に結合される。上記ｐチャン
ネル型ＭＯＳトランジスタ１４，１６のソース電極に
は、高電位側電源ＶＣＨ＝５Ｖに結合される。また、ｎ
チャンネル型ＭＯＳトランジスタ１５，１７のソース電
極はグランドラインに結合される。

【００１９】上記ｐチャンネル型ＭＯＳトランジスタ１
６とｎチャンネル型ＭＯＳトランジスタ１７との直列接
続ノードからレベル変換回路の出力信号が得られる。

【００２０】さらに、上記インバータ１１の出力信号に
基づいてワンショットパルス信号を発生するためのワン
ショットパルス発生回路１３が設けられている。このワ
ンショットパルス発生回路１３は、特に制限されない
が、インバータ１３１とノアゲート１３２とが結合され
て成る。インバータ１３１の入力端子及びノアゲート１
３２の一方の入力端子が上記インバータ１１の出力端子
に結合される。上記インバータ１１の出力論理がハイレ
ベルからローレベルに遷移されるとき、ワンショットパ
ルス発生回路１３の出力ノードＡには、インバータ１３
１での信号遅延によって決定されるパルス幅のワンショ
ットパルス信号が出力される。

【００２１】上記ワンショットパルス発生回路１３で発
生されたワンショットパルス信号に基づいて、レベル変
換回路１５４における高電位側信号経路の出力ノードＯ
ＵＴを強制的にプルアップするための強制プルアップ回
路１０が設けられる。この強制プルアップ回路１０は、
特に制限されないが、ｐチャンネル型ＭＯＳトランジス
タ１０１、抵抗１０２、及びｎチャンネル型ＭＯＳトラ
ンジスタ１０３が結合されて成る。抵抗１０２は、本発
明における抵抗手段の一例であり、ポリシリコンによっ
て形成されている、チャンネル型ＭＯＳトランジスタ１
０１のソース電極及び抵抗１０２の一方の端子は、高電
位側電源ＶＣＨ＝５Ｖに結合されている。そして、抵抗
１０２とｎチャンネル型ＭＯＳトランジスタ１０３との
直列接続ノードの電位が、ｐチャンネル型ＭＯＳトラン
ジスタ１０１のゲート電極に伝達されるようになってい
る。

【００２２】ここで、ｐチャンネル型ＭＯＳトランジス
タのゲート幅、ゲート長をそれぞれを「Ｗｐ」、「Ｌ
ｐ」とすると、ｐチャンネル型ＭＯＳトランジスタの駆
動力βｐは、

【００２３】

【数１】βｐ＝Ｗｐ／Ｌｐ と表される。ｐチャンネル型ＭＯＳトランジスタ１６の
駆動力を「βｐ１」とし、ｐチャンネル型ＭＯＳトラン
ジスタ１０１の駆動力を「βｐ２」とすると、

【００２４】

【数２】βｐ１＜＜βｐ２ の関係が成立するように、上記ｐチャンネル型ＭＯＳト
ランジスタ１６，１０１の各定数が設定される。換言す
れば、ｐチャンネル型ＭＯＳトランジスタ１６に比べて
ｐチャンネル型ＭＯＳトランジスタ１０１の駆動力が十
分に大きくなるようにＭＯＳトランジスタの定数が設定
される。

【００２５】上記構成の動作を説明する。

【００２６】図２（ａ）には、図１に示される回路にお
ける主要部の動作波形が示され、図２（ｂ）には、図１
においてワンショットパルス発生回路１３及び強制プル
アップ回路１０が設けられない場合の動作波形が示され
る。

【００２７】図１においてワンショットパルス発生回路
１３及び強制プルアップ回路１０が設けられない場合に
は、図２（ｂ）に示されるように、入力ノードＩＮの論
理がローレベルからハイレベルに遷移された際の出力ノ
ードＯＵＴの波形は、立ち下がりに比べて立ち上がりが
遅れてしまう。これは、ｐチャンネル型ＭＯＳトランジ
スタ１６の駆動能力が、ｎチャンネル型ＭＯＳトランジ
スタ１７に比べて小さく設定されているためである。

【００２８】そこで、図１に示される回路構成ではワン
ショットパルス発生回路１３及び強制プルアップ回路１
０を設けることで、図２（ａ）に示されるように、出力
ノードＯＵＴの立ち上がりの高速化を図っている。すな
わち、入力ノードＩＮの論理がローレベルからハイレベ
ルに遷移されたとき、ワンショットパルス発生回路１３
からワンショットパルス信号が発生される。このワンシ
ョットパルス信号がハイレベルとなっている期間に、ｎ
チャンネル型ＭＯＳトランジスタ１０３がオンされ、そ
れによって、ｐチャンネル型ＭＯＳトランジスタ１０１
がオンされる。それにより、高電位側における信号経路
が強制プルアップされる。この強制プルアップの期間は
ノードＡのハイレベル期間、すなわち上記ワンショット
パルス信号のハイレベル期間に等しい。この強制プルア
ップにより、レベル変換回路１５４の出力論理が高速に
論理反転される。つまり、上記ｐチャンネル型ＭＯＳト
ランジスタ１０１がオンされ、それにより高電位側の信
号経路が強制プルアップされることで、出力ノードＯＵ
Ｔの立ち上がり特性が改善され、出力波形の立ち上がり
が早くなる。

【００２９】上記した例によれば、以下の作用効果を得
ることができる。

【００３０】（１）入力信号変遷時のエッジに同期した
パルス信号が印加されることにより、正の高電位側にお
ける信号伝達ノードを強制プルアップするための強制プ
ルアップ回路１０が設けられることにより、入力ノード
ＩＮがローレベルからハイレベルに遷移した際に、正の
高電位側における信号伝達ノードが強制プルアップさ
れ、この強制プルアップにより入力信号変遷時の出力論
理が高速に反転されることから出力波形の立ち上がり特
性が改善され、レベル変換が高速化される。

【００３１】（２）また、ワンショットパルス発生回路
１３の出力信号によってｎチャンネル型ＭＯＳトランジ
スタ１０３がオンされることにより、抵抗１０２を介し
て貫通電流が流れる。この貫通電流により高電位側電源
ＶＣＨが低下されるため、レベル変換のための実質的な
電位差が小さくなり、結果的に回路動作の高速化と安定
化を図ることができる。

【００３２】（３）強制プルアップ回路に流す貫通電流
は、ワンショットパルス幅と上記抵抗１０２の抵抗値で
制御可能であり、従来のレベル変換回路の次段ゲートで
の貫通電流より低く抑えることができるので、回路全体
での低消費電流化を図ることができる。

【００３３】図３には、本発明にかかるレベル変換回路
１５４の別の構成例が示される。

【００３４】入力ノードＩＮを介して入力される信号を
反転するインバータ３１が設けられ、このインバータ３
１の出力論理を後段回路に伝達するためのｎチャンネル
型ＭＯＳトランジスタ３２が設けられる。上記インバー
タ３１には、特に制限されないが、動作用として高電位
側電源ＶＣＬ＝２．５Ｖが供給される。低電位側はグラ
ンドレベルとされる。また、ｎチャンネル型ＭＯＳトラ
ンジスタ３２のゲート電極にも高電位側電源ＶＣＬ＝
２．５Ｖが供給される。

【００３５】ｐチャンネル型ＭＯＳトランジスタ３５と
ｎチャンネル型ＭＯＳトランジスタ３６とが直列接続さ
れることでインバータが形成される。ｐチャンネル型Ｍ
ＯＳトランジスタ３５のソース電極は高電位側電源ＶＣ
Ｈに結合され、ｎチャンネル型ＭＯＳトランジスタ３６
のソース電極はグランドラインに結合される。また、ｐ
チャンネル型ＭＯＳトランジスタ３５とｎチャンネル型
ＭＯＳトランジスタ３６との直列接続ノードは、このレ
ベル変換回路の出力ノードとされる。ｐチャンネル型Ｍ
ＯＳトランジスタ３５及びｎチャンネル型ＭＯＳトラン
ジスタ３６のゲート電極はノードＱとされ、このノード
Ｑには、上記ｎチャンネル型ＭＯＳトランジスタ３２を
介して入力信号が伝達される。さらに、上記ノードＱに
はプルアップのためのｐチャンネル型ＭＯＳトランジス
タ３４が設けられる。このｐチャンネル型ＭＯＳトラン
ジスタのソース電極は高電位側電源ＶＣＨに結合され、
ゲート電極には上記出力ノードＯＵＴの信号が帰還され
るようになっている。

【００３６】さらに、入力ノードＩＮの信号論理に基づ
いてワンショットパルス信号を発生するためのワンショ
ットパルス発生回路３３が設けられている。このワンシ
ョットパルス発生回路３３は、特に制限されないが、イ
ンバータ３３１とノアゲート３３２とが結合されて成
る。インバータ３３１の入力端子及びノアゲート３３２
の一方の入力端子が上記インバータ３１の出力端子に結
合される。入力ノードＩＮの信号論理がローレベルから
ハイレベルに遷移されるとき、ワンショットパルス発生
回路１３の出力ノードＡには、インバータ３３１での信
号遅延によって決定されるパルス幅のワンショットパル
ス信号が出力される。

【００３７】上記ワンショットパルス発生回路３３で発
生されたワンショットパルス信号に基づいて、レベル変
換回路１５４における高電位側の信号経路を強制的にプ
ルアップするための強制プルアップ回路３０が設けられ
る。この強制プルアップ回路３０は、特に制限されない
が、ｐチャンネル型ＭＯＳトランジスタ３０１、抵抗３
０２、及びｎチャンネル型ＭＯＳトランジスタ３０３が
結合されて成る。抵抗３０２は本発明における抵抗手段
の一例とされ、特に制限されないが、ポリシリコンによ
って形成されている。ｐチャンネル型ＭＯＳトランジス
タ３０１のソース電極及び抵抗３０２の一方の端子は、
高電位側電源ＶＣＨ＝５Ｖに結合されている。そして、
抵抗３０２とｎチャンネル型ＭＯＳトランジスタ３０３
との直列接続ノードの電位が、ｐチャンネル型ＭＯＳト
ランジスタ３０１のゲート電極に伝達されるようになっ
ている。

【００３８】上記構成の動作を説明する。

【００３９】図４（ａ）には、図３に示される回路にお
ける主要部の動作波形が示され、図４（ｂ）には、図３
においてワンショットパルス発生回路３３及び強制プル
アップ回路３０が設けられない場合の動作波形が示され
る。

【００４０】図３においてワンショットパルス発生回路
３３及び強制プルアップ回路３０が設けられない場合に
は、図４（ｂ）に示されるように、入力ノードＩＮの論
理がローレベルからハイレベルに遷移された際の出力ノ
ードＯＵＴの波形は、立ち上がりに比べて立ち下がりが
遅れてしまう。

【００４１】そこで、図３に示される回路構成ではワン
ショットパルス発生回路３３及び強制プルアップ回路３
０を設けることで、図４（ａ）に示されるように、出力
ノードＯＵＴの立ち上がりの高速化を図っている。すな
わち、入力ノードＩＮの論理がハイレベルからローレベ
ルに遷移されたとき、ワンショットパルス発生回路３３
からワンショットパルス信号が発生され、このワンショ
ットパルス信号がハイレベルとなっている期間に、ｎチ
ャンネル型ＭＯＳトランジスタ３０３がオンされ、それ
により、ｐチャンネル型ＭＯＳトランジスタ３０１がオ
ンされ、高電位側信号経路であるノードＱが強制プルア
ップされる。この強制プルアップの期間はノードＱのハ
イレベル期間、すなわち上記ワンショットパルス信号の
ハイレベル期間に等しい。ノードＱ２の強制プルアップ
は出力信号に基づくｐチャンネル型ＭＯＳトランジスタ
３４のプルアップを支援する。

【００４２】このように上記ｐチャンネル型ＭＯＳトラ
ンジスタ３０１がオンされ、それによりノードＱが強制
プルアップされることで、出力ノードＯＵＴの立ち下が
り特性が改善されるため、レベル変換回路１５４の立ち
下がりが早くなる。

【００４３】上記した例によれば、以下の作用効果を得
ることができる。

【００４４】（１）入力信号変遷時のエッジに同期した
ワンショットパルス信号が印加されることにより、正の
高電位側における信号経路を強制プルアップするための
強制プルアップ回路１０が設けられるため、入力ノード
ＩＮがローレベルからハイレベルに遷移した際に、正の
高電位側における信号伝達ノードが強制プルアップさ
れ、この強制プルアップにより入力信号変遷時の出力論
理が高速に反転されることから出力波形の立ち上がり特
性が改善され、レベル変換が高速化される。

【００４５】（２）また、ワンショットパルス発生回路
３３の出力信号によってｎチャンネル型ＭＯＳトランジ
スタ３０３がオンされることにより、抵抗３０２を介し
て貫通電流が流れる。この貫通電流により高電位側電源
ＶＣＨが低下されるため、レベル変換のための実質的な
電位差が小さくなり、結果的に回路動作の高速化と安定
化を図ることができる。

【００４６】（３）強制プルアップ回路に流す貫通電流
は、ワンショットパルス幅と上記抵抗３０２の抵抗値で
制御可能であり、従来のレベル変換回路の次段ゲートで
の貫通電流より低く抑えることができるので、回路全体
での低消費電流化を図ることができる。

【００４７】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【００４８】例えば、図１及び図３では、正電圧レベル
を変換する構成が示されたが、半導体集積回路に適用さ
れるレベル変換回路としては、負の低電位側から負の高
電位側へ信号を伝搬する場合もある。

【００４９】図５及び図７には、負電圧レベルを変換す
るためのレベル変換回路示される。

【００５０】図５に示されるレベル変換回路について説
明する。

【００５１】入力ノードＩＮを介して入力される信号を
反転するインバータ５１が設けられ、このインバータ５
１の出力論理を反転するためのインバータ５２が設けら
れる。上記インバータ５１，５２には、動作用として低
電位側電源Ｖｓｓ供給される。

【００５２】ｐチャンネル型ＭＯＳトランジスタ５４と
ｎチャンネル型ＭＯＳトランジスタ５５とが直列接続さ
れ、ｐチャンネル型ＭＯＳトランジスタ５６とｎチャン
ネル型ＭＯＳトランジスタ５７とが直列接続される。そ
して、ｐチャンネル型ＭＯＳトランジスタ５４とｎチャ
ンネル型ＭＯＳトランジスタ５５との直列接続ノード
（Ｐで示される）が、ｎチャンネル型ＭＯＳトランジス
タ５７のゲート電極に結合され、ｐチャンネル型ＭＯＳ
トランジスタ５６とｎチャンネル型ＭＯＳトランジスタ
５７との直列接続ノードが、ｎチャンネル型ＭＯＳトラ
ンジスタ５５のゲート電極に結合される。上記ｐチャン
ネル型ＭＯＳトランジスタ５４，５６のソース電極に
は、高電位側電源ＶＣＣに結合される。また、ｎチャン
ネル型ＭＯＳトランジスタ５５，５７のソース電極は負
の高電位側電源ＶＳＸに結合される。ここで、負の高電
位側電源ＶＳＸは、負の低電位側電源ＶＳＳよりも低い
レベルとされる。

【００５３】上記ｐチャンネル型ＭＯＳトランジスタ５
６とｎチャンネル型ＭＯＳトランジスタ５７との直列接
続ノードからレベル変換回路の出力信号が得られる。

【００５４】さらに、上記インバータ５１の出力信号に
基づいてワンショットパルス信号を発生するためのワン
ショットパルス発生回路５３が設けられている。このワ
ンショットパルス発生回路５３は、特に制限されない
が、インバータ５３１とナンドゲート５３２とが結合さ
れて成る。インバータ５３１の入力端子及びナンドゲー
ト５３２の一方の入力端子が上記インバータ５１の出力
端子に結合される。上記インバータ５１の出力論理がハ
イレベルからローレベルに遷移されるとき、ワンショッ
トパルス発生回路１３の出力ノードＡには、インバータ
５３１での信号遅延によって決定されるパルス幅のワン
ショットパルス信号が出力される。

【００５５】上記ワンショットパルス発生回路５３で発
生されたワンショットパルス信号に基づいて、レベル変
換回路の出力ノードＯＵＴを強制的にプルダウンするた
めの強制プルダウン回路５０が設けられる。この強制プ
ルダウン回路５０は、特に制限されないが、ｎチャンネ
ル型ＭＯＳトランジスタ５０１、抵抗５０２、及びｐチ
ャンネル型ＭＯＳトランジスタ５０３が結合されて成
る。抵抗５０２は、本発明における抵抗手段の一例であ
り、特に制限されないが、ポリシリコンによって形成さ
れる。ｎチャンネル型ＭＯＳトランジスタ５０１のソー
ス電極及び抵抗５０２の一方の端子は、負の高電位側電
源ＶＳＸに結合されている。そして、抵抗５０２とｐチ
ャンネル型ＭＯＳトランジスタ５０３との直列接続ノー
ドの電位が、ｐチャンネル型ＭＯＳトランジスタ５０１
のゲート電極に伝達されるようになっている。

【００５６】ここで、ｎチャンネル型ＭＯＳトランジス
タ５７の駆動力を「βｎ１」とし、ｐチャンネル型ＭＯ
Ｓトランジスタ５０１の駆動力を「βｎ２」とすると、

【００５７】

【数３】βｎ１＜＜βｎ２ の関係が成立するように、上記ｎチャンネル型ＭＯＳト
ランジスタ５７，５０１の各定数が設定される。

【００５８】上記構成の動作を説明する。

【００５９】図６（ａ）には、図５に示される回路にお
ける主要部の動作波形が示され、図６（ｂ）には、図５
においてワンショットパルス発生回路５３及び強制プル
ダウン回路５０が設けられない場合の動作波形が示され
る。

【００６０】図５においてワンショットパルス発生回路
５３及び強制プルダウン回路５０が設けられない場合に
は、図６（ｂ）に示されるように、入力ノードＩＮの論
理がローレベルからハイレベルに遷移された際の出力ノ
ードＯＵＴの波形は、立ち上がりに比べて立ち下がりが
遅れてしまう。これは、ｎチャンネル型ＭＯＳトランジ
スタ５７の駆動能力が、ｐチャンネル型ＭＯＳトランジ
スタ５７に比べて小さく設定されているためである。

【００６１】そこで、図５に示される回路構成ではワン
ショットパルス発生回路５３及び強制プルアップ回路５
０を設けることで、図６（ａ）に示されるように、出力
ノードＯＵＴの立ち下がりの高速化を図っている。すな
わち、入力ノードＩＮの論理がローレベルからハイレベ
ルに遷移されたとき、ワンショットパルス発生回路５３
からワンショットパルス信号が発生される。このワンシ
ョットパルス信号がローレベルとなっている期間に、ｐ
チャンネル型ＭＯＳトランジスタ５０３がオンされ、そ
れによって、ｎチャンネル型ＭＯＳトランジスタ５０１
がオンされる。それにより、負の高電位側の信号経路が
強制プルダウンされる。この強制プルダウンの期間はノ
ードＡのローレベル期間、すなわち上記ワンショットパ
ルス信号のローレベル期間に等しい。

【００６２】このように上記ｎチャンネル型ＭＯＳトラ
ンジスタ５０１がオンされ、それにより出力ノードＯＵ
Ｔが強制プルダウンされることで、出力ノードＯＵＴの
立ち下がり特性が改善され、立ち下がりが早くなる。

【００６３】上記した例によれば、以下の作用効果を得
ることができる。

【００６４】（１）入力信号変遷時のエッジに同期した
パルス信号が印加されることにより、負の高電位側にお
ける信号経路を強制プルダウンするための強制プルダウ
ン回路５０が設けられるため、入力ノードＩＮがハイレ
ベルからローレベルに遷移した際に、負の高電位側にお
ける信号伝達ノードが強制プルダウンされ、この強制プ
ルダウンにより入力信号変遷時の出力論理が高速に反転
されることから出力波形の立ち下がり特性が改善され、
レベル変換が高速化される。

【００６５】（２）また、ワンショットパルス発生回路
５３の出力信号によってｐチャンネル型ＭＯＳトランジ
スタ５０３がオンされることにより、抵抗５０２を介し
て貫通電流が流れる。この貫通電流によりレベル変換の
ための実質的な電位差が小さくなり、結果的に回路動作
の高速化と安定化を図ることができる。

【００６６】（３）上記貫通電流は、ワンショットパル
ス幅と上記抵抗５０２の抵抗値で制御することが可能で
あり、従来のレベル変換回路の次段ゲートでの貫通電流
より低く抑えることができるので、回路全体での低消費
電流化を図ることができる。

【００６７】次に、図７に示されるレベル変換回路につ
いて説明する。

【００６８】入力ノードＩＮを介して入力される信号を
反転するインバータ７１が設けられ、このインバータ７
１の出力論理を後段回路に伝達するためのｐチャンネル
型ＭＯＳトランジスタ７２が設けられる。上記インバー
タ７１には、動作用として高電位側電源ＶＣＣが供給さ
れる。低電位側はグランドレベルＶＳＳとされる。ま
た、ｐチャンネル型ＭＯＳトランジスタ７２のゲート電
極にもグランドレベルＶＳＳが供給される。

【００６９】ｐチャンネル型ＭＯＳトランジスタ７５と
ｎチャンネル型ＭＯＳトランジスタ７６とが直列接続さ
れることでインバータが形成される。ｐチャンネル型Ｍ
ＯＳトランジスタ７５のソース電極は高電位側電源ＶＣ
Ｃに結合され、ｎチャンネル型ＭＯＳトランジスタ７６
のソース電極は負の高電位側電源ＶＳＸに結合される。
また、ｐチャンネル型ＭＯＳトランジスタ７５とｎチャ
ンネル型ＭＯＳトランジスタ７６との直列接続ノード
は、このレベル変換回路の出力ノードとされる。ｐチャ
ンネル型ＭＯＳトランジスタ７５及びｎチャンネル型Ｍ
ＯＳトランジスタ７６のゲート電極はノードＱとされ、
このノードＱには、上記ｐチャンネル型ＭＯＳトランジ
スタ７２を介して入力信号が伝達される。さらに、上記
ノードＱにはプルダウンのためのｎチャンネル型ＭＯＳ
トランジスタ７４が設けられる。このｎチャンネル型Ｍ
ＯＳトランジスタ７４のソース電極は負の高電位側電源
ＶＳＸに結合され、ゲート電極には上記出力ノードＯＵ
Ｔの信号が帰還されるようになっている。

【００７０】さらに、入力ノードＩＮの信号論理に基づ
いてワンショットパルス信号を発生するためのワンショ
ットパルス発生回路７３が設けられている。このワンシ
ョットパルス発生回路７３は、特に制限されないが、イ
ンバータ７３１とナンドゲート７３２とが結合されて成
る。インバータ７３１の入力端子及びナンドゲート７３
２の一方の入力端子が上記インバータ３１の入力端子に
結合される。入力ノードＩＮの信号論理がローレベルか
らハイレベルに遷移されるとき、ワンショットパルス発
生回路７３の出力ノードＡには、インバータ７３１での
信号遅延によって決定されるパルス幅のワンショットパ
ルス信号が出力される。

【００７１】上記ワンショットパルス発生回路７３で発
生されたワンショットパルス信号に基づいて、レベル変
換回路のノードＱを強制的にプルダウンするための強制
プルダウン回路７０が設けられる。この強制プルダウン
回路７０は、特に制限されないが、ｎチャンネル型ＭＯ
Ｓトランジスタ７０１、抵抗７０２、及びｎチャンネル
型ＭＯＳトランジスタ７０３が結合されて成る。抵抗７
０２は本発明における抵抗手段の一例であり、特に制限
されないが、ポリシリコンによって形成される。ｎチャ
ンネル型ＭＯＳトランジスタ７０１のソース電極及び抵
抗７０２の一方の端子は、負の高電位側電源ＶＳＸに結
合されている。そして、抵抗７０２とｐチャンネル型Ｍ
ＯＳトランジスタ７０３との直列接続ノードの電位が、
ｎチャンネル型ＭＯＳトランジスタ７０１のゲート電極
に伝達されるようになっている。

【００７２】上記構成の動作を説明する。

【００７３】図８（ａ）には、図７に示される回路にお
ける主要部の動作波形が示され、図８（ｂ）には、図７
においてワンショットパルス発生回路７３及び強制プル
ダウン回路７０が設けられない場合の動作波形が示され
る。

【００７４】図７においてワンショットパルス発生回路
７３及び強制プルダウン回路７０が設けられない場合に
は、図８（ｂ）に示されるように、入力ノードＩＮの論
理がローレベルからハイレベルに遷移された際の出力ノ
ードＯＵＴの波形は、立ち下がりに比べて立ち上がりが
遅れてしまう。

【００７５】そこで、図７に示される回路構成ではワン
ショットパルス発生回路７３及び強制プルダウン回路７
０を設けることで、図８（ａ）に示されるように、出力
ノードＯＵＴの立ち上がりの高速化を図っている。すな
わち、入力ノードＩＮの論理がローレベルからハイレベ
ルに遷移されたとき、ワンショットパルス発生回路７３
からワンショットパルス信号が発生され、このワンショ
ットパルス信号がローレベルとなっている期間に、ｐチ
ャンネル型ＭＯＳトランジスタ７０３がオンされ、それ
によって、ｎチャンネル型ＭＯＳトランジスタ７０１が
オンされる。それにより、ノードＱが強制プルダウンさ
れる。この強制プルダウンの期間はノードＡのローレベ
ル期間、すなわち上記ワンショットパルス信号のローレ
ベル期間に等しい。

【００７６】上記ｎチャンネル型ＭＯＳトランジスタ７
０１がオンされ、それによりノードＱが強制プルダウン
されることで、出力ノードＯＵＴの立ち上がり特性が改
善され、立ち上がりが早くなる。

【００７７】上記した例によれば、以下の作用効果を得
ることができる。

【００７８】（１）入力信号変遷時のエッジに同期した
パルス信号が印加されることにより、正の高電位側にお
ける信号伝達ノードを強制プルアップするための強制プ
ルアップ回路７０が設けられるため、入力ノードＩＮが
ローレベルからハイレベルに遷移した際に、負の高電位
側における信号経路が強制プルダウンされ、この強制プ
ルダウンにより入力信号変遷時の出力論理が高速に反転
されることから出力波形の立ち上がり特性が改善され、
レベル変換が高速化される。

【００７９】（２）また、ワンショットパルス発生回路
７３の出力信号によってｐチャンネル型ＭＯＳトランジ
スタ７０３がオンされることにより、抵抗７０２を介し
て貫通電流が流れる。この貫通電流によりレベル変換の
ための実質的な電位差が小さくなり、結果的に回路動作
の高速化と安定化を図ることができる。

【００８０】（３）上記貫通電流は、ワンショットパル
ス幅と上記抵抗７０２の抵抗値で制御することが可能で
あり、従来のレベル変換回路の次段ゲートでの貫通電流
より低く抑えることができるので、回路全体での低消費
電流化を図ることができる。

【００８１】図９及び図１０には上記強制プルアップ回
路１０，３０の別の構成例が示される。

【００８２】例えば強制プルアップ回路における抵抗手
段は、図９に示されるようにＭＯＳトランジスタによっ
て形成することができる。図９では、抵抗に代えてｐチ
ャンネル型ＭＯＳトランジスタ（ＰＭＯＳ）９１が適用
されている。このＭＯＳトランジスタのゲート電極はグ
ランドレベルとされる。また、図１０では上記抵抗手段
として、ディプレションタイプのｐチャンネル型ＭＯＳ
トランジスタ（ＰＭＯＳ）１０１が適用されている。ゲ
ート電極は、ソース電極とともに高電位側電源に結合さ
れる。ｐチャンネル型ＭＯＳトランジスタ９１はゲート
・ソース間電圧が大きいが、ディプレションタイプの場
合、ゲートソース間電圧Ｖｇｓ＝０であり、抵抗値の高
電位側電圧の依存性が少ない。つまり、抵抗値が安定し
ている。

【００８３】図１１及び図１２には強制プルダウン回路
５０，７０の別の構成例が示される。

【００８４】図１１では、上記抵抗手段として、ｎチャ
ンネル型ＭＯＳトランジスタ（ＮＭＯＳ）１１１が適用
されている。ゲート電極は高電位側電源レベルとされ
る。また、図１２では抵抗に代えてディプレションタイ
プのｎチャンネル型ＭＯＳトランジスタ（ＮＭＯＳ）１
２１が適用されている。ゲート電極は、ソース電極とと
もに負の高電位側電源に結合される。図１０に示される
のと同様に、ディプレションタイプの場合、ゲートソー
ス間電圧Ｖｇｓ＝０であり、抵抗値の高電位側電圧の依
存性が少ないという利点がある。

【００８５】図１３にはワンショットパルス発生回路１
３，３３，５３，７３の別の構成例が示される。

【００８６】図１３に示されるワンショットパルス発生
回路は、クロックドインバータ１３３，１３２と、２入
力アンドゲート１３４、及びインバータ１３１が結合さ
れて成る。クロックドインバータ１３２とインバータ１
３１とはループ状に結合されて、入力信号をラッチする
ラッチ回路として機能する。入力ノードＩＮはアンドゲ
ート１３４の一方の入力端子に伝達されるとともに、ク
ロックドインバータ１３３を介してアンドゲート１３４
の他方の端子に伝達される。クロックドインバータ１３
２，１３３は、相補レベルのクロック信号ＣＫ，ＣＫＢ
によって相補的に動作される。

【００８７】図１４には、図１３に示される回路の動作
タイミングが示される。

【００８８】図１４に示されるように、ノードＡにおえ
るワンショットパルス信号のパルス幅は、相補レベルの
クロック信号ＣＫ，ＣＫＢのパルス幅によって決定され
る。

【００８９】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるマイク
ロコンピュータに適用した場合について説明したが、本
発明はそれに限定されるものではなく、各種半導体集積
回路に広く適用することができる。

【００９０】本発明は、少なくとも直流レベル変換を行
うことを条件に適用することができる。

【００９１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００９２】すなわち、正の低電位側から正の高電位側
へ信号を伝搬するレベル変換回路において、ワンショッ
トパルス発生回路で発生されたワンショットパルス信号
に基づいて、正の高電位側における信号伝達ノードが強
制プルアップされ、この強制プルアップにより入力信号
変遷時の出力論理が高速に反転されることから、レベル
変換の高速化及び低消費電流化が達成される。

【００９３】負の低電位側から負の高電位側へ信号を伝
搬するレベル変換回路において、負の高電位側における
信号伝達ノードを強制プルダウンするための強制プルダ
ウン回路とが設けられることにより、上記ワンショット
パルス信号に基づいて、負の高電位側における信号伝達
ノードが強制プルダウンされるから、この強制プルダウ
ンにより入力信号変遷時の出力論理が高速に反転され、
それによってレベル変換の高速化及び低消費電流化が達
成される。

【００９４】そして、そのようなレベル変換回路を含ん
で半導体集積回路が構成されることにより、内部回路間
での信号のやり取りに要する時間の短縮化が達成され
る。

【図面の簡単な説明】

【図１】本発明にかかるレベル変換回路の構成例回路図
である。

【図２】図１に示されるレベル変換回路及びそれの比較
対照とされる回路の動作タイミング図である。

【図３】本発明にかかるレベル変換回路の別の構成例回
路図である。

【図４】図３に示されるレベル変換回路及びそれの比較
対照とされる回路の動作タイミング図である。

【図５】本発明にかかるレベル変換回路の別の構成例回
路図である。

【図６】図５に示されるレベル変換回路及びそれの比較
対照とされる回路の動作タイミング図である。

【図７】本発明にかかるレベル変換回路の別の構成例回
路図である。

【図８】図７に示されるレベル変換回路及びそれの比較
対照とされる回路の動作タイミング図である。

【図９】上記レベル変換回路に含まれる強制プルアップ
回路の別の構成例回路図である。

【図１０】上記レベル変換回路に含まれる強制プルアッ
プ回路の別の構成例回路図である。

【図１１】上記レベル変換回路に含まれる強制プルアッ
プ回路の別の構成例回路図である。

【図１２】上記レベル変換回路に含まれる強制プルダウ
ン回路の別の構成例回路図である。

【図１３】上記レベル変換回路に含まれるワンショット
パルス発生回路の別の構成例回路図である。

【図１４】図１３に示されるワンショットパルス発生回
路の動作タイミング図である。

【図１５】上記レベル変換回路を含む半導体集積回路の
構成例ブロック図である。

【符号の説明】

１０，３０ 強制プルアップ回路 １３，３３，５３，７３ ワンショットパルス発生回路 ５０，７０ 強制プルダウン回路 １５４，１５５ レベル変換回路 １０１，３０１，５０３，７０３ ｐチャンネル型ＭＯ
Ｓトランジスタ １０２，３０２，５０２ 抵抗 １０３，３０３，５０１，７０１ ｎチャンネル型ＭＯ
Ｓトランジスタ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 河合 洋造 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 Ｆターム(参考） 5F038 AR30 CD02 CD03 DF01 DF04 DF05 DF08 DF14 EZ20 5J056 AA32 BB02 BB17 BB19 CC00 CC15 CC21 DD13 DD28 DD29 EE11 FF08 GG06 HH01 HH02

Claims (7)

【特許請求の範囲】
1. 【請求項１】 正の低電位側から正の高電位側へ信号を
   伝搬するレベル変換回路において、 入力信号変遷時のエッジに同期したワンショットパルス
   信号を発生するためのワンショットパルス発生回路と、 上記ワンショットパルス発生回路で生成されたパルス信
   号が印加されることにより、正の高電位側における信号
   経路を強制プルアップするための強制プルアップ回路
   と、 を含むことを特徴とするレベル変換回路。
2. 【請求項２】 上記強制プルアップ回路は、正の高電位
   側電源に結合された抵抗手段と、上記抵抗手段に直列接
   続され、上記ワンショットパルス生成回路から出力され
   たワンショットパルスによって動作制御される第１トラ
   ンジスタと、 上記抵抗手段及び第１トランジスタの直列接続ノードの
   電位に基づいて上記信号経路に正の高電位を供給するた
   めの第２トランジスタと、 を含んで成る請求項１記載のレベル変換回路。
3. 【請求項３】 上記抵抗手段がｐチャネル型トランジス
   タで構成された請求項２記載のレベル変換回路。
4. 【請求項４】 負の低電位側から負の高電位側へ信号を
   伝搬するレベル変換回路において、 入力信号変遷時のエッジに同期したワンショットパルス
   信号を発生するためのワンショットパルス発生回路と、 上記ワンショットパルス発生回路で生成されたパルス信
   号が印加されることにより、負の高電位側における信号
   経路を強制プルダウンするための強制プルダウン回路
   と、 を含むことを特徴とするレベル変換回路。
5. 【請求項５】 上記強制プルアップ回路は、負の高電位
   側電源に結合された抵抗手段と、 上記抵抗手段に直列接続され、上記ワンショットパルス
   生成回路から出力されたワンショットパルスによって動
   作制御される第３トランジスタと、 上記抵抗手段及び第３トランジスタの直列接続ノードの
   電位に基づいて上記信号経路に負の高電位を供給するた
   めの第４トランジスタと、 を含んで成る請求項３記載のレベル変換回路。
6. 【請求項６】 上記抵抗手段がｎチャネル型トランジス
   タで構成された請求項５記載のレベル変換回路。
7. 【請求項７】 請求項１乃至６のいずれか１項記載のレ
   ベル変換回路を含んで一つの半導体基板に形成された半
   導体集積回路。