JP2000138371A

JP2000138371A - 半導体装置

Info

Publication number: JP2000138371A
Application number: JP31029798A
Authority: JP
Inventors: Masakazu Kanechika; 将一兼近; Koichi Mitsushima; 康一光嶋
Original assignee: Toyota Central R&D Labs Inc
Current assignee: Toyota Central R&D Labs Inc
Priority date: 1998-10-30
Filing date: 1998-10-30
Publication date: 2000-05-16

Abstract

(57)【要約】【課題】電気的に量子細線を形成できる半導体装置を提
供すること。【解決手段】ソ−ス領域１０１、チャネル領域１０４、
ドレイン領域１０２からなり、チャネル領域１０４上に
ゲート電極１０３を有するＭＩＳ型半導体装置を作製す
る。チャネル領域１０４の両側にトレンチ構造を設け、
第２ゲート電極１０６ａ、１０６ｂを形成する。ゲート
電極１０３に正電圧を印可した状態で、第２ゲ−ト電極
１０６に所定の負電圧を印可する。ゲート電極１０３の
電圧によって生じた反転層１１０が、第２ゲート電極１
０６ａ、１０６ｂの負電圧によって形成される空乏層１
０８ａ、１０８ｂの拡大により収縮し、反転層が量子細
線１０７となる。また、両第２ゲート電極１０６ａ、１
０６ｂに印可する電圧差によって、その量子細線１０７
の位置が制御される。これにより、チャネル領域１０４
内にトンネル接合が形成され、単電子制御が可能な半導
体装置となる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、チャネル領域の反
転層を細線化した電界効果トランジスタに関する。特に
量子細線あるいは量子ドット構造を空乏層により形成
し、単電子制御を可能とする半導体装置に関する。本発
明は、例えば、消費電力の極めて小さいトランジスタと
することができる。又、単電子の有無を論理上の１，０
とする単電子メモリに適用できる。

【０００２】

【従来の技術】例えば、ＭＯＳ型電界効果トランジスタ
は、ゲ−ト電圧による電界効果によって、絶縁膜と半導
体との界面の電気伝導率を変化させ、ソース領域・ドレ
イン領域間を流れる電流（多数キャリア）を制御するも
のである。これは、多大な発熱を伴うものである。近年
では、半導体製造技術の進展により、ナノオーダースケ
ールすなわち電子の量子力学的振る舞いを可能とする量
子ドットあるいは量子細線の製作が可能となっている。
例えば、１個の電子を制御する単電子トランジスタがそ
れである。図６に伝導体島（量子ドット）を利用した基
本的な単電子トランジスタの等価回路を、図８、９に量
子細線を利用したそれを示す。尚、量子細線を利用した
単電子トランジスタは、量子細線中に発生する量子ドッ
トを利用して、極少数の電子しか伝導しないため、ほと
んど発熱を伴うことがない。よって、省電力に極めて優
れた電子デバイスとして期待されている。

【０００３】図６に示すように、単電子トランジスタは
２個の微小トンネル接合１０、２０とそれに挟まれた１
０ｎｍスケールの伝導体島３０、および伝導体島の電位
を制御するゲート容量４０から構成されている。微小ト
ンネル接合は、図７に模式的に示す金属・絶縁物・金属
の構造からなる金属接合であり、その容量は例えばＴ＝
１Ｋにおいて１０^-15Ｆ程度、室温においては１０^-18
Ｆと極めて小さい量であることが必要である。この接合
容量Ｃは、次の電子のトンネリング条件から決定され
る。

【０００４】

【数１】Ｅ_F＋Ｋ_BＴ／２＜Ｅ_F−Ｋ_BＴ／２＋△Ｅ，△Ｅ＝ｅ²／２Ｃ（１）ここに、Ｅ_Fはフェルミエネルギ−、Ｋ_Bはボツルマン
定数８．６２×１０^-5（ｅＶ／Ｋ）、Ｔは絶対温度、ｅ
は電気素量１．６×１０^-19クーロン、Ｃはトンネル接
合容量、Ｔは絶対温度である。（１）式を書き換える
と、

【０００５】

【数２】Ｋ_BＴ＜△Ｅ＝ｅ²／２Ｃ（２）となり、これより絶対温度Ｔにおける単電子トランジス
タが動作するのに必要な接合容量Ｃが決定される。

【０００６】単電子トランジスタにおいて、電子が１個
から数個しか伝導しないのは、トンネル接合のクーロン
閉塞と呼ばれる現象のためである。上述のように、電子
がトンネル接合部を通り抜ける場合、トンネル接合には
帯電エネルギ−変化を伴う。言い換えれば、帯電エネル
ギー変化を与えられない電子は、通り抜ける事ができな
い。この帯電効果により、電流が流れにくくなる現象が
クーロンブロケードあるいはクーロン閉塞と呼ばれる。

【０００７】簡単に説明するため、図７に示す１個のト
ンネル接合を想定する。予めトンネル接合部に電荷ｑが
存在し、その上に僅かな電圧が印加され、例えば、電荷
ｑの中から、１個の電子がトンネルした場合を考える。
トンネル前の帯電エネルギ−は、１／２Ｃ・ｑ²，トン
ネル後のそれは１／２Ｃ・（ｑ−ｅ）²である。よっ
て、トンネル前後の接合の帯電エネルギ−変化は、△Ｅ
＝ｅ（ｅ／２−ｑ）／Ｃ、すなわち△Ｅ＝ｅ（ｅ／２Ｃ
−Ｖ）となる。また、この時、（２）式のクーロン閉
塞する条件△Ｅ＞Ｋ_BＴより、ｅ（ｅ／２Ｃ−Ｖ）＞Ｋ
_BＴとなる。

【０００８】これは、十分低温の場合は、ｅ（ｅ／２Ｃ
−Ｖ）＞Ｋ_BＴ≒０となり、トンネル接合にかけられる
電圧Ｖがｅ／２Ｃ近傍以下であるとクーロン閉塞が起こ
りトンネル電流は流れず、電圧ｅ／２Ｃ近傍を越える時
のみトンネル電流が流れることを示している。このよう
に接合容量の極めて小さいトンネル接合には、帯電効果
により電圧ｅ／２Ｃ近傍を境に、電流が断続されるクー
ロンブロケード現象が発生する。この現象を利用するこ
とにより、単電子が制御される。

【０００９】単電子トランジスタにおける微小トンネル
接合は１個でなく、２個又はそれ以上である。その役割
は、量子ドットを連結させることである。単電子トラン
ジスタでは、量子ドットの電位制御するためゲート容量
を介してゲート電極を接続し、ゲート電圧の変化によっ
て、ソース、微小トンネル接合、量子ドット、微小トン
ネル接合、ドレインの電子伝導を制御する。この場合、
微小トンネル接合のためにクーロンブッロクゲートが起
きたり起きなかったりして単電子制御が実現する。

【００１０】図８にシリコン量子細線を利用した単電子
トランジスタの構造を、図９にその等価回路を示す。動
作原理は、図６の単電子トランジスタと同等である。シ
リコン量子細線５０を製造する場合、その製造過程にお
いて不純物の混入、細線幅のくびれ、界面準位の揺らぎ
等が不可避的に発生し、微視的にはそれらが基となって
複数のトンネル接合６０、７０、８０等が形成されてい
る。この時も同様に、ゲート電極に電圧が印加される
と、ソース電極に接続されたソース不純物濃度層から単
電子が、微小トンネル接合および伝導体島を順次移動
し、ドレイン電極に接続されたドレイン不純物層に至
る。このようにして、量子細線を形成しても単電子トラ
ンジスタが実現される。

【００１１】

【発明が解決しようとする課題】しかしながら、上述の
量子細線を利用した単電子トランジスタでは、大きさと
位置が制御され、加工損傷のない品質のよい量子ドット
が量子細線中に作成される必要がある。それには、垂直
方向のみならず水平方向にもオングストロームオーダの
製造技術が必要とされ、必ずしも安価なデバイスとはな
らなかった。また、トンネル接合および伝導体島は偶然
性によって発現するものであり、その位置と数は制御さ
れて、再現性よく作成されるものではなかった。従っ
て、確実に単電子トランジスタが作成できるものではな
かった。

【００１２】本発明は、上記課題を解決するためになさ
れたものであり、電界効果トランジスタを用いた単電子
制御を可能とするデバイスにおいて、チャネル領域の側
面に電圧を印加することにより反転層の両側に空乏層を
電気的に形成することで細線化された反転層を得ること
である。さらに、細線化された反転層の幅や位置を印加
電圧の大きさで制御することで、確実に単電子トランジ
スタを発現させ、単電子制御を可能とする半導体装置を
提供することにある。

【００１３】

【課題を解決するための手段および作用】この目的を達
成するために、本発明は、ソ−ス領域、チャネル領域、
ドレイン領域を有する半導体装置であって、ゲ−ト電極
に印加された電圧によってチャネル領域に発生する反転
層を制御し、前記ドレイン領域ソース領域間を流れる電
流を制御する電界効果半導体装置において、チャネル領
域の側面に、電子の流れる方向に平行に第２ゲート電極
を設け、該第２ゲート電極に所定の電圧を印加すること
により前記チャネル領域の空乏層を拡大することで前記
反転層の幅を細線化したことを特徴とする。

【００１４】又、他の発明は、第２ゲート電極は、表面
から深さ方向に形成されたトレンチに形成されているこ
とを特徴とし、さらに、他の発明は、第２ゲート電極
は、露出されたチャネル領域の側壁に形成されているこ
とを特徴とする。又、他の発明は、ゲート電極、第２ゲ
ート電極は、チャネル領域に対して絶縁層を介して形成
されていることを特徴とし、さらに、他の発明は、第２
ゲートに印加される電圧の大きさにより細線化された反
転層の形成位置を制御することを特徴とする。又、他の
発明は、第２ゲートに印加される電圧の大きさにより細
線化された反転層の形成位置を制御することで、その反
転層上に微小トンネル接合が形成された単キャリアトラ
ンジスタを得ることを特徴とする。

【００１５】

【発明の作用及び効果】ゲート電極に電圧を印加する
と、チャネル領域には電流の経路となる反転層が形成さ
れ、ドレイン領域・ソース領域間には電流が流れる。第
２ゲート電極は反転層の流路に平行に反転層の側面に設
けられている。このため、この反転層が形成された状態
で、さらに上記第２ゲート電極に所定の電圧が印加され
ると、電界効果によって第２ゲート電極側から反転層の
幅を押し縮める形でチャネル内に空乏層が形成される。
この空乏層の大きさが第２ゲート電極に印加する電圧の
大きさで制御できる。よって、反転層を細線状とするこ
とが可能となる。第２ゲート電極は望ましくは反転層の
両側に形成することで、反転層の両側に空乏層を拡張さ
せて効率良く反転層を細線化することが可能となる。

【００１６】この第２ゲート電極を基板に垂直、即ち、
深さ方向に形成されたトレンチに形成することで、反転
層を効率良く細線化することができる。又、チャネル領
域の露出した側面に第２ゲート電極を形成しても、同様
に、反転層を効率良く細線化することができる。

【００１７】又、ゲート電極、第２ゲート電極は絶縁膜
上に形成された、所謂ＭＩＳ型とすることで、容易に形
成することが可能となる。その他、金属を半導体に蒸着
して、ショットキー接合によるゲート電極を形成しても
良い。

【００１８】これらの半導体装置においては、第２ゲー
ト電極に印加する電圧を制御することで、細線化された
反転層の幅、又は、位置、又は、幅と位置とを制御する
ことができる。例えば、チャネル領域をｐ型、ソース領
域とドレイン領域とをｎ型とすれば、反転層はｎ型とな
り、キャリアは電子となる。この素子において、ゲート
電極を正電位、第２ゲート電極を負電位、ソース領域を
アース電位、ドレイン領域に正電位を印加することで、
チャネル領域の表面に反転層が形成される。反転層はｎ
型、周囲はｐ型であるので、反転層の流路に平行な境界
において空乏層がｎ型の反転層に両側から拡大し、反転
層を細線化することができる。

【００１９】量子細線中には、多数の量子ドットが分布
しており、この量子ドットがトンネル接合と結合する
と、上記半導体装置は、単キャリアトランジスタとな
る。すなわち、製造後であっても、量子細線位置の電気
的制御によって、単キャリアトランジスタを簡単に形成
することができる。

【００２０】本願発明では、物理的な加工により量子細
線や量子ドットを得たものではなく、印加電圧による空
乏層により量子細線や量子ドットを得ているため、製造
がより簡単になると共により確実にそれらを形成するこ
とができる。よって、第２ゲート電極に印加する電圧に
よって、通常の電流から単キャリアまで制御可能な半導
体装置となる。また、その製造コストも安価となる。

【００２１】

【発明の実施の形態】（第１実施例）以下、本発明の実
施例を図面に基づいて説明する。図１に本実施形態の構
成を上面図で、図２にその内部構成を断面図で示す。切
断面は、図１の直線ＡＡ’である。本発明の半導体装置
は、ＭＩＳ型トランジスタの１種であり、ボロンを１０
¹⁷／ｃｍ³含有したｐ型シリコン基板１００上に、ソー
ス領域１０１、チャンネル領域１０４、ドレイン領域１
０２が形成され、チャネル領域１０４上には、絶縁膜で
あるゲート酸化膜１０５ａ、さらにその上にゲート電極
１０３が形成されている。

【００２２】ソース領域１０１、ドレイン領域１０２
は、例えば砒素のイオン注入によって形成されたｎ型層
であり、その不純物濃度は１×１０¹⁶〜５×１０¹⁹／ｃ
ｍ³である。チャンネル領域はシリコン基板１００と同
等のｐ型層であり、その不純物濃度は約１×１０¹⁶／ｃ
ｍ³である。すなわちｎ型ＭＯＳ電界効果トランジスタ
である。

【００２３】また、ゲート酸化膜１０５ａは、例えば酸
素雰囲気中で約１０００℃で熱処理することで得られ、
その厚さは約３０ｎｍである。また、その上に形成され
るゲ−ト電極１０３は、例えば、リンが高濃度にドープ
されたポリシリコンであり、それらはＣＶＤ等で得られ
る。

【００２４】本発明の半導体装置は、さらにチャネル領
域１０４の両側にリソグラフィ技術、エッチング技術を
用いて、電流路に平行（ｙ方向）にトレンチを形成し、
その内側に同じくゲート酸化膜１０５ｂを設け、その表
面に第２ゲート電極１０６ａ、１０６ｂを形成してい
る。ゲート酸化膜１０５ｂは、ゲート酸化膜１０５ａと
同じ工程で、第２ゲ−ト電極１０６ａ、１０６ｂはゲー
ト電極１０３と同じ工程で作成される。

【００２５】次に、上記構成の半導体装置の動作につい
て説明する。通常、ｎ型ＭＯＳトランジスタは、ゲ−ト
電極１０３による電界効果によって、半導体界面（チャ
ネル領域１０４）の電気伝導率を変化させ、ソース領域
１０１とドレイン領域１０２を流れる電流を制御する。

【００２６】ソース領域１０１とｐ型シリコン基板１０
０をアース電位、ドレイン領域１０２を正電位とし、ゲ
ート電極１０３に正電圧を印加すると、その電圧に応じ
た電界効果によってチャネル領域１０４とゲート酸化膜
１０５ａの界面付近に電子濃度の高いｎ型反転層１１０
が形成される。この状態では、ゲート電極１０３が平面
状であるので、反転層１１０も平面状に形成される。

【００２７】次に、チャネル領域１０４の両側に存在す
る第２ゲート電極１０６ａ、１０６ｂに負電圧を印加す
るとｐ型シリコン基板１００の正孔は第２ゲート電極１
０６ａ、１０６ｂのゲート酸化膜１０５ｂ側に引き寄せ
られる。これにより反転層１１０の流路に沿ってその両
側に空乏層１０８ａ、１０８ｂが広がる。この空乏層１
０８ａ、１０８ｂの大きさは、第２ゲート電極１０６
ａ、１０６ｂに印加する負電圧の絶対値が大きい程大き
くなる。これにより、図２に示すように、流路に沿って
細線化された反転層１０７を得ることができる。この細
線状の反転層１０７の幅は、第２ゲート電極１０６ａ、
１０６ｂに印加する負電圧の大きさにより制御でき、そ
の位置は、両側に存在する第２ゲート電極１０６ａ、１
０６ｂの印加される電圧の大きさとの比によって変化さ
せることができる。

【００２８】ｎ型ＭＯＳの場合、電子はソース領域１０
１からこの細線状の反転層１０７を介してドレイン領域
１０２に流れる。この時、反転層１０７の長さは、リソ
グラフィ技術で形成されたチャネル領域１０４の長さで
ある。すなわち反転層１０７の長さ（ｙ方向）は、リソ
グラフィ技術の限界値で制約される。

【００２９】細線状の反転層１０７の幅と位置とを電圧
により制御することで、数１０ｎｍオーダ−の幅の量子
細線１０７を得ることができる。例えば、ゲート電極１
０３に３Ｖ、第２ゲート電極１０６ａ、１０６ｂに- ３
Ｖの電圧を印加すると、チャンネル領域１０４の電流路
に垂直な方向（ｘ方向）幅の中央部に約２０ｎｍ幅の量
子細線１０７が形成される。また、両第２ゲート電極１
０６ａ、１０６ｂに印加される電圧のバランスを制御す
れば、この量子細線１０７のｘ方向の位置は、それらの
電圧差によって移動する。すなわち、電圧の大きさとそ
の差によって、量子細線の幅と位置が制御される。

【００３０】従来例で説明したように、チャンネル領域
１０４には、その製造過程において不純物の混入、界面
準位の揺らぎ等が不可避的に発生し、微視的に見ればそ
れらが基となって複数のトンネル接合が形成されてい
る。本発明の半導体装置によれば、上記両第２ゲート電
極１０６ａ、１０６ｂに印加する電圧に差を持たせる事
により、その量子細線１０７の位置を精度よく制御する
ことができる。従って、量子細線１０７上に上記複数
のトンネル接合を配置させる事ができる。量子細線１０
７上に複数のトンネル接合が配置され、その複数のトン
ネル接合間に量子ドットが形成されると、従来例で説明
したように単電子トランジスタが形成される。

【００３１】図３に、ゲート電極１０３に３Ｖ、第２ゲ
ート電極１０６ａ、１０６ｂに- ３Ｖ印加した時のゲー
ト電圧とドレイン電流の関係を示す。ゲート電圧の上昇
に従って、電子が１個づつ流れるクーロンオシレーショ
ンが観測される。すなわち、単電子トランジスタが形成
されている。尚、この時ソース・ドレイン間電圧は、約
１ｍＶである。このように、上記ＭＩＳ型半導体装置の
チャネル領域の両側に第２ゲート電極を設け、その電極
間に異なる負電圧を印加し、形成される量子細線の幅お
よび位置を制御すれば、簡単に単電子を制御する単電子
トランジスタが形成できる。よって、標準的な微細加工
によっても、安価で歩留まりのよい単電子が制御可能な
半導体装置となる。

【００３２】（第２実施例）第１実施例では、ｐ型シリ
コン基板にトレンチを作製し、すなわち下方に３次元構
造を構築し、その中に酸化膜および第２ゲート電極を作
成することにより、量子細線を電気的に形成した半導体
装置を得た。本実施例は、基板上に、同等のＭＩＳ型半
導体装置を実現するものである。そのために、ＳＯＩ基
板を使用した。ＳＯＩ基板とは、エピタキシャル技術等
により絶縁基板上に薄いシリコン単結晶を作成したもの
である。本実施例では、シリコン基板を熱酸化し、さら
にその上に単結晶シリコン膜成長させたＳＯＩ基板を採
用した。

【００３３】図４、図５に本発明の第２実施例を示す。
図４は、本実施形態の構成を表す上面図であり、図５は
内部構造を示す断面図である。切断面は、図４の直線Ｂ
Ｂ’である。本実施例の半導体装置は、シリコン支持基
板１１９、その上部に形成された埋め込み酸化膜１１
８、その上に形成されたｎ型ソ−ス領域１０１、ｎ型ド
レイン領域１０２及びチャネル領域１０４が形成される
ｐ型シリコン単結晶膜１１７から構成されている。ま
た、ｐ型シリコン単結晶膜１１７の上部には、順にゲー
ト酸化膜１０５ａ、ゲート電極１０３が形成され、さら
にその両側には、第１実施例と同様ゲート酸化膜１０５
ｂおよび第２ゲート電極１０６ａ、１０６ｂが形成され
ている。このように、本実施例の半導体装置は、立設さ
れたｐ型シリコン単結晶膜１１７を２つの第２ゲート電
極１０６ａ、１０６ｂで挟む構造となっている。尚、第
１実施例と同じ構成部位には、同じ番号が付されてい
る。

【００３４】次に、その製造方法を説明する。先ず、ｐ
型シリコン単結晶膜が形成せられたＳＯＩ基板をパター
ンニングする。その後ドライエッチングすることで不要
な部分を取り除き、ソース領域１０１、チャンネル領域
１０４、ドレイン領域１０２が連なったｐ型シリコン単
結晶膜１１７を作成する。その後、ソース領域１０１お
よびドレイン領域１０２をマスクし、例えば高温処理す
ることで、残されたｐ型シリコン単結晶膜１１７の周囲
にゲート酸化膜１０５ａ、１０５ｂを形成する。次に、
例えばエピタキシャル技術により、リンが高濃度にドー
プされたポリシリコンをその周囲に形成し、ゲート電極
１０３および第２ゲート電極１０６ａ、１０６ｂを形成
する。最後に、マスクされたソース領域１０１およびド
レイン領域１０２を露出させ、イオン注入技術により、
砒素をドープしｎ⁺型のソース領域１０１およびドレイ
ン領域１０２とする。尚、不純物濃度は、第１実施例と
同等である。このような過程で、ＳＯＩ基板上に第１実
施例と同等な単電子制御の可能なＭＩＳ型半導体装置が
形成される。

【００３５】また、その動作は第１実施例のそれと同等
である。すなわち、チャンネル領域１０４の両側に形成
された第２ゲート電極１０６ａ、１０６ｂに、ゲート電
極１０３より低い電圧、望ましくは基板よりも低い電
圧、即ち、負電圧を印加すると、電流路に平行に両側か
ら空乏層１０８ａ、１０８ｂが拡張されて、細線状の反
転層１０７がｙ軸方向に形成される。

【００３６】また、両第２ゲート電極１０６ａ、１０６
ｂに印加される電圧のバランスを制御すれば、第１実施
例と同様、この量子細線１０７の位置が、それらの電圧
差によって移動される。すなわち、電圧の大きさとその
差によって、量子細線の幅と位置が制御される。これに
より、チャネル領域１０４内のトンネル接合と結合さ
れ、単電子トランジスタが形成される。従って、ＳＯＩ
基板を利用しても、単電子制御が可能な半導体装置が作
成できる。

【００３７】（変形例）以上、本発明の基本的構造を示
したが、その他様々な変形例が考えられる。例えば、第
１、第２実施例のチャネル領域１０４の両側に第２ゲー
ト電極１０６ａ、１０６ｂを形成したが、印加する電圧
差を十分大きく取ることができれば、片側のみでもよ
い。また、第２実施例に使用されたはＳＯＩ構造は、他
の様々な方法で作られてもよい。例えばシリコン基板に
深く酸素イオンを打ち込み、その基板を熱処理する事に
よって、内部にＳi Ｏ2 を形成し、表面を薄いシリコン
単結晶とするＳＩＭＯＸ技術、あるいは、サファイア単
結晶の上にシリコン単結晶を成長させるＳＯＳ（Silico
n Ｏn Ｓapphire ）技術あるいは固層成長技術、貼
り合わせ技術等を用いてもよい。また、第１、第２実施
例では、便宜上ｎ型ＭＯＳトランジスタを例に挙げた
が、伝導形が逆のｐ型ＭＯＳトランジスタあるいは相補
的なＣＭＯＳトランジスタでもよい。チャネル領域に形
成されるｎ型反転層あるいはｐ型反転層が縮小されるよ
う、第２ゲート電極が採用されうる半導体装置であれば
その種類は問わない。

【図面の簡単な説明】

【図１】本発明の第１実施例に係わる半導体装置の構成
上面図。

【図２】本発明の第１実施例に係わる半導体装置の構成
断面図。

【図３】クーロンオシレーションを示した説明図。

【図４】本発明の第２実施例に係わる半導体装置の構成
上面図。

【図５】本発明の第２実施例に係わる半導体装置の構成
断面図。

【図６】単電子トランジスタ説明図。

【図７】トンネル接合説明図。

【図８】量子細線を用いた単電子トランジスタ構成上面
図。

【図９】量子細線を用いた単電子トランジスタ等価回路
図。

【符号の説明】

１００ｐ型シリコン基板１０１ソース領域１０２ドレイン領域１０３ゲート電極１０４チャネル領域１０５ａゲート酸化膜１０５ｂゲート酸化膜１０６第２ゲート電極１０７量子細線、細線状の反転層１１０面状の反転層１０８ａ、１０８ｂ空乏層１１７ｐ型シリコン単結晶膜１１８埋め込み酸化膜１１９シリコン支持基板

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/78 ６２２Ｆターム(参考） 5F040 DA02 DC01 EA05 EB12 EC20 EE01 EE10 5F110 AA09 AA16 BB03 BB05 BB13 CC02 DD05 DD13 DD25 EE09 EE22 EE27 EE45 FF02 FF12 FF23 GG02 GG12 GG32 HJ01 HJ04 HJ13

Claims

【特許請求の範囲】

【請求項１】ソ−ス領域、チャネル領域、ドレイン領域
を有する半導体装置であって、ゲ−ト電極に印加された
電圧によってチャネル領域に発生する反転層を制御し、
前記ドレイン領域ソース領域間を流れる電流を制御する
電界効果半導体装置において、前記チャネル領域の側面に、電子の流れる方向に平行に
第２ゲート電極を設け、該第２ゲート電極に所定の電圧
を印加することにより前記チャネル領域の空乏層を拡大
することで前記反転層の幅を細線化したことを特徴とす
る半導体装置。
【請求項２】前記第２ゲート電極は、表面から深さ方向
に形成されたトレンチに形成されていることを特徴とす
る請求項１に記載の半導体装置。
【請求項３】前記第２ゲート電極は、前記露出された前
記チャネル領域の側壁に形成されていることを特徴とす
る請求項１に記載の半導体装置。
【請求項４】前記ゲート電極、前記第２ゲート電極は、
前記チャネル領域に対して絶縁層を介して形成されてい
ることを特徴とする請求項１乃至請求項３のいずれか１
項に記載の半導体装置。
【請求項５】前記第２ゲートに印加される電圧の大きさ
により前記細線化された反転層の形成位置を制御するこ
とを特徴とする請求項１乃至請求項４のいずれか１項に
記載の半導体装置。
【請求項６】前記第２ゲートに印加される電圧の大きさ
により前記細線化された反転層の形成位置を制御するこ
とで、その反転層上に微小トンネル接合が形成された単
キャリアトランジスタを得ることを特徴とする請求項１
乃至請求項５のいずれか１項に記載の半導体装置。