JP2000114372A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2000114372A JP2000114372A JP10285197A JP28519798A JP2000114372A JP 2000114372 A JP2000114372 A JP 2000114372A JP 10285197 A JP10285197 A JP 10285197A JP 28519798 A JP28519798 A JP 28519798A JP 2000114372 A JP2000114372 A JP 2000114372A
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Abstract
(57)【要約】
【課題】配線ショートとコンタクト抵抗の増大が抑制さ
れた自己整合コンタクトをエッチストップを起こさずに
形成できる半導体装置の製造方法を提供する。 【解決手段】半導体基板１上にサイドウォール５を有す
るゲート電極３を形成する工程と、ＬＤＤ構造のソース
／ドレイン領域６、７を形成する工程と、全面にエッチ
ングストッパー層８を形成する工程と、ゲート電極間を
埋め込む有機絶縁膜１４を形成する工程と、全面に層間
絶縁膜９を形成する工程と、エッチングストッパー層８
の表面にポリマー層を堆積させながら、層間絶縁膜９お
よび有機絶縁膜１４にエッチングを行い開口を設ける工
程と、ポリマー層および前記開口底部のエッチングスト
ッパー層８を除去してコンタクトホール１０を形成する
工程と、上層配線１１を形成する工程とを有する半導体
装置の製造方法。
れた自己整合コンタクトをエッチストップを起こさずに
形成できる半導体装置の製造方法を提供する。 【解決手段】半導体基板１上にサイドウォール５を有す
るゲート電極３を形成する工程と、ＬＤＤ構造のソース
／ドレイン領域６、７を形成する工程と、全面にエッチ
ングストッパー層８を形成する工程と、ゲート電極間を
埋め込む有機絶縁膜１４を形成する工程と、全面に層間
絶縁膜９を形成する工程と、エッチングストッパー層８
の表面にポリマー層を堆積させながら、層間絶縁膜９お
よび有機絶縁膜１４にエッチングを行い開口を設ける工
程と、ポリマー層および前記開口底部のエッチングスト
ッパー層８を除去してコンタクトホール１０を形成する
工程と、上層配線１１を形成する工程とを有する半導体
装置の製造方法。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に、エッチストップ、配線ショートある
いはコンタクト抵抗の増加等の問題が解消された、安全
で信頼性の高い自己整合コンタクトを形成することがで
きる半導体装置の製造方法に関する。
方法に関し、特に、エッチストップ、配線ショートある
いはコンタクト抵抗の増加等の問題が解消された、安全
で信頼性の高い自己整合コンタクトを形成することがで
きる半導体装置の製造方法に関する。
【０００２】
【従来の技術】近年、半導体集積回路の高集積化は３年
で次世代へ進み、デザインルールは前世代の７割に縮小
されてきた。この縮小化に伴って半導体装置の高速化も
実現されてきた。例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイス等の半導
体装置においては、微細加工技術の進歩、特に光露光技
術の高解像度化によって、微細なデザインルールが適用
されてきた。
で次世代へ進み、デザインルールは前世代の７割に縮小
されてきた。この縮小化に伴って半導体装置の高速化も
実現されてきた。例えば、ＭＯＳ（Ｍｅｔａｌ Ｏｘｉ
ｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）デバイス等の半導
体装置においては、微細加工技術の進歩、特に光露光技
術の高解像度化によって、微細なデザインルールが適用
されてきた。
【０００３】光露光技術の高解像度化は、デザインルー
ルに対応した寸法加工精度、および重ね合わせ精度を満
足させながら、露光装置、レジスト材料およびレジスト
パターニングプロセスを改良することにより達成されて
きた。例えば、露光光源を短波長化し、その光源波長に
適したレジスト材料を開発したり、あるいは、位相シフ
ト法により微細パターンを形成すること等が行われてき
た。
ルに対応した寸法加工精度、および重ね合わせ精度を満
足させながら、露光装置、レジスト材料およびレジスト
パターニングプロセスを改良することにより達成されて
きた。例えば、露光光源を短波長化し、その光源波長に
適したレジスト材料を開発したり、あるいは、位相シフ
ト法により微細パターンを形成すること等が行われてき
た。
【０００４】しかしながら、露光装置については、ステ
ッパの位置合わせのばらつきの改善が困難となってい
る。位置合わせのばらつきを許容範囲内とするために
は、位置合わせの設計余裕（加工マージン）を十分に確
保する必要があり、結果的にセルサイズの縮小化の妨げ
となっている。したがって、位置合わせの設計余裕を減
少させ、セルサイズの縮小化が可能となる微細加工技術
が要求されている。その一つとして、コンタクトホール
の開口工程に用いるマスクに、位置合わせのための設計
余裕を設ける必要がない自己整合コンタクト（ＳＡＣ；
ＳｅｌｆＡｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術が注目
されている。
ッパの位置合わせのばらつきの改善が困難となってい
る。位置合わせのばらつきを許容範囲内とするために
は、位置合わせの設計余裕（加工マージン）を十分に確
保する必要があり、結果的にセルサイズの縮小化の妨げ
となっている。したがって、位置合わせの設計余裕を減
少させ、セルサイズの縮小化が可能となる微細加工技術
が要求されている。その一つとして、コンタクトホール
の開口工程に用いるマスクに、位置合わせのための設計
余裕を設ける必要がない自己整合コンタクト（ＳＡＣ；
ＳｅｌｆＡｌｉｇｎｅｄ Ｃｏｎｔａｃｔ）技術が注目
されている。
【０００５】上記のようなＳＡＣを有する電界効果トラ
ンジスタ（ＭＯＳトランジスタ）について、図６（Ａ）
の断面図を参照して説明する。図６（Ａ）は、シリコン
基板１上に形成された素子分離絶縁膜（不図示）によっ
て、相互に分離されている素子形成領域（アクティブ領
域）の一つを示す。素子分離絶縁膜は公知の方法、例え
ばシリコン窒化膜をマスクとしてシリコン基板を熱酸化
させるＬＯＣＯＳ法、あるいは、素子分離用溝に絶縁膜
を堆積させるＳＴＩ法により形成される。
ンジスタ（ＭＯＳトランジスタ）について、図６（Ａ）
の断面図を参照して説明する。図６（Ａ）は、シリコン
基板１上に形成された素子分離絶縁膜（不図示）によっ
て、相互に分離されている素子形成領域（アクティブ領
域）の一つを示す。素子分離絶縁膜は公知の方法、例え
ばシリコン窒化膜をマスクとしてシリコン基板を熱酸化
させるＬＯＣＯＳ法、あるいは、素子分離用溝に絶縁膜
を堆積させるＳＴＩ法により形成される。
【０００６】上記のアクティブ領域上にゲート絶縁膜２
が形成され、その上層に例えばポリシリコンからなるゲ
ート電極３が形成されている。ゲート電極３の上層には
例えば酸化シリコンからなるオフセット絶縁膜４が形成
され、ゲート電極３およびオフセット絶縁膜４の側壁に
は例えば酸化シリコンからなるサイドウォール５が形成
されている。また、ゲート電極下部に位置するチャネル
形成領域の両端には、低濃度の不純物を含有するＬＤＤ
領域６、および高濃度の不純物を含有するソース／ドレ
イン領域７が形成されている。
が形成され、その上層に例えばポリシリコンからなるゲ
ート電極３が形成されている。ゲート電極３の上層には
例えば酸化シリコンからなるオフセット絶縁膜４が形成
され、ゲート電極３およびオフセット絶縁膜４の側壁に
は例えば酸化シリコンからなるサイドウォール５が形成
されている。また、ゲート電極下部に位置するチャネル
形成領域の両端には、低濃度の不純物を含有するＬＤＤ
領域６、および高濃度の不純物を含有するソース／ドレ
イン領域７が形成されている。
【０００７】オフセット絶縁膜４およびサイドウォール
５を被覆するように、例えば窒化シリコンからなるエッ
チングストッパー層８が形成されている。その上層に、
例えば酸化シリコンからなる層間絶縁膜９が形成されて
いる。層間絶縁膜９にはソース／ドレイン領域７に達す
るコンタクトホール１０が開口されており、ソース／ド
レイン領域７に接する部分のエッチングストッパー層８
は除去されている。コンタクトホール１０の内壁面に、
ソース／ドレイン領域７に接続する上層配線１１が形成
されている。
５を被覆するように、例えば窒化シリコンからなるエッ
チングストッパー層８が形成されている。その上層に、
例えば酸化シリコンからなる層間絶縁膜９が形成されて
いる。層間絶縁膜９にはソース／ドレイン領域７に達す
るコンタクトホール１０が開口されており、ソース／ド
レイン領域７に接する部分のエッチングストッパー層８
は除去されている。コンタクトホール１０の内壁面に、
ソース／ドレイン領域７に接続する上層配線１１が形成
されている。
【０００８】次に、上記の半導体装置の製造方法につい
て、図６（Ｂ）〜８（Ｂ）を参照して説明する。まず、
シリコン基板１に例えばＬＯＣＯＳ法により素子分離絶
縁膜（不図示）を形成し、素子形成領域を相互に分離す
る。続いて、図６（Ｂ）に示すように、シリコン基板１
の表面を熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ
程度で形成する。その上層に、例えばＣＶＤ法（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によ
りゲート電極３用のポリシリコン層を堆積させる。その
上層に、例えばＣＶＤ法により酸化シリコンを堆積さ
せ、オフセット絶縁膜４を形成する。さらに、オフセッ
ト絶縁膜４の上層に、ゲート電極パターンを有するレジ
スト１２をフォトリソグラフィー工程により形成する。
レジスト１２をマスクとして、オフセット絶縁膜４およ
びポリシリコン層３に反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを施し、ゲート電極のパター
ニングを行う。
て、図６（Ｂ）〜８（Ｂ）を参照して説明する。まず、
シリコン基板１に例えばＬＯＣＯＳ法により素子分離絶
縁膜（不図示）を形成し、素子形成領域を相互に分離す
る。続いて、図６（Ｂ）に示すように、シリコン基板１
の表面を熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ
程度で形成する。その上層に、例えばＣＶＤ法（ｃｈｅ
ｍｉｃａｌ ｖａｐｏｒ ｄｅｐｏｓｉｔｉｏｎ）によ
りゲート電極３用のポリシリコン層を堆積させる。その
上層に、例えばＣＶＤ法により酸化シリコンを堆積さ
せ、オフセット絶縁膜４を形成する。さらに、オフセッ
ト絶縁膜４の上層に、ゲート電極パターンを有するレジ
スト１２をフォトリソグラフィー工程により形成する。
レジスト１２をマスクとして、オフセット絶縁膜４およ
びポリシリコン層３に反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを施し、ゲート電極のパター
ニングを行う。
【０００９】次に、図６（Ｃ）に示すように、レジスト
１２をアッシングにより除去した後、オフセット絶縁膜
４をマスクとしてシリコン基板１に低濃度の導電性不純
物をイオン注入し、ＬＤＤ領域６を形成する。次に、全
面に酸化シリコンを堆積させてからエッチバックを行
い、図７（Ａ）に示すように、サイドウォール５を形成
する。このエッチバックは、例えばＲＩＥにより行う。
さらに、サイドウォール５をマスクとしてシリコン基板
１に高濃度の導電性不純物をイオン注入し、ソース／ド
レイン領域７を形成する。
１２をアッシングにより除去した後、オフセット絶縁膜
４をマスクとしてシリコン基板１に低濃度の導電性不純
物をイオン注入し、ＬＤＤ領域６を形成する。次に、全
面に酸化シリコンを堆積させてからエッチバックを行
い、図７（Ａ）に示すように、サイドウォール５を形成
する。このエッチバックは、例えばＲＩＥにより行う。
さらに、サイドウォール５をマスクとしてシリコン基板
１に高濃度の導電性不純物をイオン注入し、ソース／ド
レイン領域７を形成する。
【００１０】次に、図７（Ｂ）に示すように、例えばＣ
ＶＤ法により全面に窒化シリコンを堆積させ、エッチン
グストッパー層８を形成する。続いて、図７（Ｃ）に示
すように、エッチングストッパー層８の上層の全面に、
例えば酸化シリコンを堆積させ、層間絶縁膜９を形成す
る。層間絶縁膜９としては、例えばテトラエトキシシラ
ン（ＴＥＯＳ）をオゾンを用いて減圧化で酸化させるこ
とにより形成された、ＬＰ−ＴＥＯＳ膜を用いることが
できる。その上層に、コンタクトホールパターンを有す
るレジスト１３をフォトリソグラフィー工程により形成
する。
ＶＤ法により全面に窒化シリコンを堆積させ、エッチン
グストッパー層８を形成する。続いて、図７（Ｃ）に示
すように、エッチングストッパー層８の上層の全面に、
例えば酸化シリコンを堆積させ、層間絶縁膜９を形成す
る。層間絶縁膜９としては、例えばテトラエトキシシラ
ン（ＴＥＯＳ）をオゾンを用いて減圧化で酸化させるこ
とにより形成された、ＬＰ−ＴＥＯＳ膜を用いることが
できる。その上層に、コンタクトホールパターンを有す
るレジスト１３をフォトリソグラフィー工程により形成
する。
【００１１】次に、図８（Ａ）に示すように、レジスト
１３をマスクとして層間絶縁膜９に、例えばＲＩＥ等の
エッチングを行い、エッチングストッパー層８の上面を
露出させるコンタクトホール１０を開口する。このエッ
チングは、例えばマグネトロンエッチャーを用いて、以
下の条件で行うことができる。エッチング条件 エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００
／４００ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
１３をマスクとして層間絶縁膜９に、例えばＲＩＥ等の
エッチングを行い、エッチングストッパー層８の上面を
露出させるコンタクトホール１０を開口する。このエッ
チングは、例えばマグネトロンエッチャーを用いて、以
下の条件で行うことができる。エッチング条件 エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００
／４００ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
【００１２】上記の条件でエッチングを行うことによ
り、エッチングストッパー層８（窒化シリコン）に対す
る、層間絶縁膜９（酸化シリコン）の選択比を１０程度
とすることができる。
り、エッチングストッパー層８（窒化シリコン）に対す
る、層間絶縁膜９（酸化シリコン）の選択比を１０程度
とすることができる。
【００１３】次に、図８（Ｂ）に示すように、上記のコ
ンタクトホール開口のためのエッチングとエッチング条
件を変更し、コンタクトホール内のエッチングストッパ
ー層８の一部を除去し、ソース／ドレイン領域７を露出
させるためのエッチングを行う。このエッチングは、例
えばマグネトロンエッチャーを用いて、以下の条件で行
うことができる。エッチング条件 エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／
５０ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
ンタクトホール開口のためのエッチングとエッチング条
件を変更し、コンタクトホール内のエッチングストッパ
ー層８の一部を除去し、ソース／ドレイン領域７を露出
させるためのエッチングを行う。このエッチングは、例
えばマグネトロンエッチャーを用いて、以下の条件で行
うことができる。エッチング条件 エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／
５０ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
【００１４】続いて、レジスト１３を除去してから、ア
ルミニウム等の導電体を用いてコンタクトホール１０の
内壁を被覆し、ソース／ドレイン領域７に接続する上層
配線１１を形成する。以上の工程により、図６（Ａ）に
示す半導体装置の構造となる。
ルミニウム等の導電体を用いてコンタクトホール１０の
内壁を被覆し、ソース／ドレイン領域７に接続する上層
配線１１を形成する。以上の工程により、図６（Ａ）に
示す半導体装置の構造となる。
【００１５】上記の従来の半導体装置の製造方法によれ
ば、レジスト１３にコンタクトホールパターンを形成す
る際に合わせずれが発生しても、コンタクトホール開口
のエッチングがエッチングストッパー層８の上面で一度
停止する。したがって、ゲート電極３は露出せず、ゲー
ト電極３と上層配線１１との配線ショートを防止するこ
とができる。また、エッチング条件を変更してエッチン
グを再開し、エッチングストッパー層８を除去する工程
においては、ゲート電極３はオフセット絶縁膜４および
サイドウォール５により被覆されている。したがって、
ゲート電極３の露出が防止され、コンタクトホール開口
工程の位置合わせのためのマスク上の設計余裕が不要と
なる。
ば、レジスト１３にコンタクトホールパターンを形成す
る際に合わせずれが発生しても、コンタクトホール開口
のエッチングがエッチングストッパー層８の上面で一度
停止する。したがって、ゲート電極３は露出せず、ゲー
ト電極３と上層配線１１との配線ショートを防止するこ
とができる。また、エッチング条件を変更してエッチン
グを再開し、エッチングストッパー層８を除去する工程
においては、ゲート電極３はオフセット絶縁膜４および
サイドウォール５により被覆されている。したがって、
ゲート電極３の露出が防止され、コンタクトホール開口
工程の位置合わせのためのマスク上の設計余裕が不要と
なる。
【００１６】
【発明が解決しようとする課題】しかしながら、上記の
従来の方法によりコンタクトホールを開口する場合、以
下に示すような問題が発生することがある。図７（Ｃ）
に示す工程において、コンタクトホール１０内にエッチ
ングストッパー層８の上面を露出させるエッチングを行
うには、ゲート電極３の上層のエッチングストッパー層
８までの層間絶縁膜９の深さＤ1 と、ゲート電極３の上
層のエッチングストッパー層８の上面からゲート電極間
のエッチングストッパー層８の上面までの深さＤ2 を合
わせた、Ｄ1 ＋Ｄ2 の深さ分のエッチングを行う必要が
ある。
従来の方法によりコンタクトホールを開口する場合、以
下に示すような問題が発生することがある。図７（Ｃ）
に示す工程において、コンタクトホール１０内にエッチ
ングストッパー層８の上面を露出させるエッチングを行
うには、ゲート電極３の上層のエッチングストッパー層
８までの層間絶縁膜９の深さＤ1 と、ゲート電極３の上
層のエッチングストッパー層８の上面からゲート電極間
のエッチングストッパー層８の上面までの深さＤ2 を合
わせた、Ｄ1 ＋Ｄ2 の深さ分のエッチングを行う必要が
ある。
【００１７】特に、深さＤ2 分のエッチングを行う際に
は、エッチングストッパー層８の一部が露出しており、
エッチングストッパー層８に対して十分に選択比が確保
された条件で、層間絶縁膜９をエッチングする必要があ
る。しかしながら、エッチングストッパー層８に対する
層間絶縁膜（ＬＰ−ＴＥＯＳ膜）９の選択比は１０程度
であり、十分ではない。エッチングストッパー層８には
深さＤ2 の１／１０の膜厚が必要であり、例えば、Ｄ2
＝４００ｎｍの場合、必要なエッチングストッパー層８
の膜厚は４０ｎｍとなる。実際には、層間絶縁膜９の膜
厚にはばらつきがあるため、４０ｎｍ以上の膜厚が必要
となる。
は、エッチングストッパー層８の一部が露出しており、
エッチングストッパー層８に対して十分に選択比が確保
された条件で、層間絶縁膜９をエッチングする必要があ
る。しかしながら、エッチングストッパー層８に対する
層間絶縁膜（ＬＰ−ＴＥＯＳ膜）９の選択比は１０程度
であり、十分ではない。エッチングストッパー層８には
深さＤ2 の１／１０の膜厚が必要であり、例えば、Ｄ2
＝４００ｎｍの場合、必要なエッチングストッパー層８
の膜厚は４０ｎｍとなる。実際には、層間絶縁膜９の膜
厚にはばらつきがあるため、４０ｎｍ以上の膜厚が必要
となる。
【００１８】例えば、膜厚１００ｎｍのエッチングスト
ッパー層８であれば、エッチングストッパーとしての機
能には問題ないが、その場合、図９に示すように、ゲー
ト電極３の間隔が狭くなるという問題が発生する。図９
（Ａ）に示すように、エッチングストッパー層８が厚く
なることによって、層間絶縁膜９の除去すべき部分が高
アスペクト比となる。これにより、図９（Ｂ）に示すよ
うに、エッチングストッパー層８の上面を露出させるま
でのエッチング工程において、途中でエッチストップが
起こり、次工程のソース／ドレイン領域７を露出させる
ためのエッチングが行えなくなる。
ッパー層８であれば、エッチングストッパーとしての機
能には問題ないが、その場合、図９に示すように、ゲー
ト電極３の間隔が狭くなるという問題が発生する。図９
（Ａ）に示すように、エッチングストッパー層８が厚く
なることによって、層間絶縁膜９の除去すべき部分が高
アスペクト比となる。これにより、図９（Ｂ）に示すよ
うに、エッチングストッパー層８の上面を露出させるま
でのエッチング工程において、途中でエッチストップが
起こり、次工程のソース／ドレイン領域７を露出させる
ためのエッチングが行えなくなる。
【００１９】上記のような高アスペクト比に起因したエ
ッチストップを回避する方法として、エッチングストッ
パー層８を露出させるまでのエッチング工程において、
エッチングガスに微量の酸素（例えば３〜５ｓｃｃｍ）
を添加する方法がある。この方法によれば、図１０
（Ａ）に示すように、上記のようなエッチストップは防
止されるが、エッチングストッパー層８に対する層間絶
縁膜９の選択比も低下することになる。
ッチストップを回避する方法として、エッチングストッ
パー層８を露出させるまでのエッチング工程において、
エッチングガスに微量の酸素（例えば３〜５ｓｃｃｍ）
を添加する方法がある。この方法によれば、図１０
（Ａ）に示すように、上記のようなエッチストップは防
止されるが、エッチングストッパー層８に対する層間絶
縁膜９の選択比も低下することになる。
【００２０】図１０（Ａ）に示すように、エッチングス
トッパー層８の一部がエッチングされて消失すると、続
く工程でソース／ドレイン領域７を露出させるエッチン
グを行った際に、図１０（Ｂ）に示すように、ゲート電
極３上部のオフセット絶縁膜４の一部がエッチングさ
れ、ゲート電極３の一部が露出することになる。この場
合、コンタクトホール１０内に上層配線１１を形成して
も、ゲート電極３と上層配線１１がショートして、デバ
イスとして正常に動作しなくなる。
トッパー層８の一部がエッチングされて消失すると、続
く工程でソース／ドレイン領域７を露出させるエッチン
グを行った際に、図１０（Ｂ）に示すように、ゲート電
極３上部のオフセット絶縁膜４の一部がエッチングさ
れ、ゲート電極３の一部が露出することになる。この場
合、コンタクトホール１０内に上層配線１１を形成して
も、ゲート電極３と上層配線１１がショートして、デバ
イスとして正常に動作しなくなる。
【００２１】また、エッチング条件を最適に調整するこ
とにより、ゲート電極３の露出を防止しながらソース／
ドレイン領域７を露出させ、コンタクトホールが開口で
きたとしても、別の問題が残る。前述したようにゲート
電極３の間隔が狭いために、コンタクトホールホール１
０内に露出するソース／ドレイン領域７の表面積が小さ
く、コンタクト抵抗が高くなる。あるいは、ゲート電極
３を被覆するオフセット絶縁膜４およびサイドウォール
５を、窒化シリコンを用いて形成することにより、エッ
チングストッパー層として機能させる方法も考えられ
る。この方法によれば、ゲート電極の間隔を狭くせず
に、エッチングストッパー層の実効的な膜厚を厚くする
ことが可能であるが、トランジスタのホットキャリア耐
性が低下するため、実用的ではない。
とにより、ゲート電極３の露出を防止しながらソース／
ドレイン領域７を露出させ、コンタクトホールが開口で
きたとしても、別の問題が残る。前述したようにゲート
電極３の間隔が狭いために、コンタクトホールホール１
０内に露出するソース／ドレイン領域７の表面積が小さ
く、コンタクト抵抗が高くなる。あるいは、ゲート電極
３を被覆するオフセット絶縁膜４およびサイドウォール
５を、窒化シリコンを用いて形成することにより、エッ
チングストッパー層として機能させる方法も考えられ
る。この方法によれば、ゲート電極の間隔を狭くせず
に、エッチングストッパー層の実効的な膜厚を厚くする
ことが可能であるが、トランジスタのホットキャリア耐
性が低下するため、実用的ではない。
【００２２】本発明は上記の問題点を鑑みてなされたも
のであり、したがって本発明は、エッチストップ、配線
ショートあるいはコンタクト抵抗の増加等の問題が解消
された、安全で信頼性の高い自己整合コンタクトを有す
る半導体装置の製造方法を提供することを目的とする。
のであり、したがって本発明は、エッチストップ、配線
ショートあるいはコンタクト抵抗の増加等の問題が解消
された、安全で信頼性の高い自己整合コンタクトを有す
る半導体装置の製造方法を提供することを目的とする。
【００２３】
【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体装置の製造方法は、半導体基板上に
導電体層を形成する工程と、前記導電体層上にオフセッ
ト絶縁膜を形成する工程と、前記オフセット絶縁膜およ
び前記導電体層に所定のパターニングを行い、ゲート電
極を形成する工程と、前記ゲート電極側面に絶縁体から
なるサイドウォールを形成する工程と、前記サイドウォ
ールをマスクとして前記半導体基板に不純物を拡散さ
せ、ソース／ドレイン領域を形成する工程と、全面に、
絶縁体からなり前記ゲート電極および前記サイドウォー
ルを被覆するエッチングストッパー層を形成する工程
と、前記エッチングストッパー層上に、上端が前記ゲー
ト電極上の前記エッチングストッパー層の高さと一致す
るように有機絶縁膜を形成し、前記ゲート電極間を前記
有機絶縁膜により埋め込む工程と、全面に、層間絶縁膜
を形成する工程と、前記層間絶縁膜および前記有機絶縁
膜にエッチングを行って開口を設け、前記開口内に露出
する前記エッチングストッパー層の表面に、エッチング
の反応生成物であるポリマー層を堆積させながら、前記
開口部の前記有機絶縁膜を除去する工程と、前記ポリマ
ー層を除去する工程と、前記開口底部の前記エッチング
ストッパー層を除去し、前記ソース／ドレイン領域を露
出させて、コンタクトホールを形成する工程と、前記コ
ンタクトホール内に導電体からなる上層配線を形成する
工程とを有することを特徴とする。
め、本発明の半導体装置の製造方法は、半導体基板上に
導電体層を形成する工程と、前記導電体層上にオフセッ
ト絶縁膜を形成する工程と、前記オフセット絶縁膜およ
び前記導電体層に所定のパターニングを行い、ゲート電
極を形成する工程と、前記ゲート電極側面に絶縁体から
なるサイドウォールを形成する工程と、前記サイドウォ
ールをマスクとして前記半導体基板に不純物を拡散さ
せ、ソース／ドレイン領域を形成する工程と、全面に、
絶縁体からなり前記ゲート電極および前記サイドウォー
ルを被覆するエッチングストッパー層を形成する工程
と、前記エッチングストッパー層上に、上端が前記ゲー
ト電極上の前記エッチングストッパー層の高さと一致す
るように有機絶縁膜を形成し、前記ゲート電極間を前記
有機絶縁膜により埋め込む工程と、全面に、層間絶縁膜
を形成する工程と、前記層間絶縁膜および前記有機絶縁
膜にエッチングを行って開口を設け、前記開口内に露出
する前記エッチングストッパー層の表面に、エッチング
の反応生成物であるポリマー層を堆積させながら、前記
開口部の前記有機絶縁膜を除去する工程と、前記ポリマ
ー層を除去する工程と、前記開口底部の前記エッチング
ストッパー層を除去し、前記ソース／ドレイン領域を露
出させて、コンタクトホールを形成する工程と、前記コ
ンタクトホール内に導電体からなる上層配線を形成する
工程とを有することを特徴とする。
【００２４】本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極間を前記有機絶縁膜により埋め込む
工程は、前記ゲート電極上を含む全面に、前記有機絶縁
膜を堆積させる工程と、前記有機絶縁膜の上端が前記ゲ
ート電極上の前記エッチングストッパー層の高さと一致
するまで、異方性エッチングによりエッチバックを行う
工程とを有することを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記有機絶縁膜は有機ＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜であることを特徴と
する。
は、前記ゲート電極間を前記有機絶縁膜により埋め込む
工程は、前記ゲート電極上を含む全面に、前記有機絶縁
膜を堆積させる工程と、前記有機絶縁膜の上端が前記ゲ
ート電極上の前記エッチングストッパー層の高さと一致
するまで、異方性エッチングによりエッチバックを行う
工程とを有することを特徴とする。本発明の半導体装置
の製造方法は、好適には、前記有機絶縁膜は有機ＳＯＧ
（ｓｐｉｎ ｏｎ ｇｌａｓｓ）膜であることを特徴と
する。
【００２５】本発明の半導体装置の製造方法は、好適に
は、前記層間絶縁膜および前記有機絶縁膜にエッチング
を行って開口を設ける工程は、フッ素原子を含有するエ
ッチングガスを用いてエッチングを行う工程であり、前
記ポリマー層は、炭素原子およびフッ素原子を含有する
フロロカーボンポリマー層であることを特徴とする。本
発明の半導体装置の製造方法は、さらに好適には、前記
エッチングガスは、ＣＦ4 またはＣ4 Ｆ8 を含むガスで
あることを特徴とする。
は、前記層間絶縁膜および前記有機絶縁膜にエッチング
を行って開口を設ける工程は、フッ素原子を含有するエ
ッチングガスを用いてエッチングを行う工程であり、前
記ポリマー層は、炭素原子およびフッ素原子を含有する
フロロカーボンポリマー層であることを特徴とする。本
発明の半導体装置の製造方法は、さらに好適には、前記
エッチングガスは、ＣＦ4 またはＣ4 Ｆ8 を含むガスで
あることを特徴とする。
【００２６】本発明の半導体装置の製造方法は、好適に
は、前記オフセット絶縁膜および前記サイドウォール
は、酸化シリコンからなることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記エッチングス
トッパー層は、窒化シリコンからなることを特徴とす
る。あるいは、本発明の半導体装置の製造方法は、好適
には、前記エッチングストッパー層は、窒化酸化シリコ
ンからなることを特徴とする。あるいは、本発明の半導
体装置の製造方法は、好適には、前記エッチングストッ
パー層は、酸化アルミニウムからなることを特徴とす
る。
は、前記オフセット絶縁膜および前記サイドウォール
は、酸化シリコンからなることを特徴とする。本発明の
半導体装置の製造方法は、好適には、前記エッチングス
トッパー層は、窒化シリコンからなることを特徴とす
る。あるいは、本発明の半導体装置の製造方法は、好適
には、前記エッチングストッパー層は、窒化酸化シリコ
ンからなることを特徴とする。あるいは、本発明の半導
体装置の製造方法は、好適には、前記エッチングストッ
パー層は、酸化アルミニウムからなることを特徴とす
る。
【００２７】本発明の半導体装置の製造方法は、好適に
は、前記層間絶縁膜は、酸化シリコンからなることを特
徴とする。本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極をマスクとして前記半導体基板に、
前記ソース／ドレイン領域と同一の導電型の不純物を、
前記ソース／ドレイン領域よりも低濃度で拡散させ、Ｌ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域
を形成する工程を有することを特徴とする。
は、前記層間絶縁膜は、酸化シリコンからなることを特
徴とする。本発明の半導体装置の製造方法は、好適に
は、前記ゲート電極をマスクとして前記半導体基板に、
前記ソース／ドレイン領域と同一の導電型の不純物を、
前記ソース／ドレイン領域よりも低濃度で拡散させ、Ｌ
ＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ）領域
を形成する工程を有することを特徴とする。
【００２８】これにより、コンタクトホール開口のため
のエッチング時にポリマー層を保護膜として機能させ、
エッチングストッパー層に対する層間絶縁膜あるいは有
機絶縁膜のエッチング選択比を大きくすることができ
る。したがって、エッチングストッパー層の薄膜化が可
能となり、ゲート電極の間隔が狭くなるのが防止され
る。コンタクト面積が十分に確保されるため、コンタク
ト抵抗の増大を抑制することができる。また、本発明の
半導体装置の製造方法によれば、エッチングストッパー
層を用いて自己整合的にコンタクトホールを形成するた
め、コンタクトホール開口のためのマスクに、位置合わ
せ用の設計余裕を設ける必要がなく、形成パターンの縮
小化が可能となる。
のエッチング時にポリマー層を保護膜として機能させ、
エッチングストッパー層に対する層間絶縁膜あるいは有
機絶縁膜のエッチング選択比を大きくすることができ
る。したがって、エッチングストッパー層の薄膜化が可
能となり、ゲート電極の間隔が狭くなるのが防止され
る。コンタクト面積が十分に確保されるため、コンタク
ト抵抗の増大を抑制することができる。また、本発明の
半導体装置の製造方法によれば、エッチングストッパー
層を用いて自己整合的にコンタクトホールを形成するた
め、コンタクトホール開口のためのマスクに、位置合わ
せ用の設計余裕を設ける必要がなく、形成パターンの縮
小化が可能となる。
【００２９】さらに、本発明の半導体装置の製造方法に
よれば、エッチングストッパー層の実効的な膜厚を大き
くする目的で、オフセット絶縁膜およびサイドウォール
にエッチングストッパー層と同質の材料を用いる必要が
ない。したがって、オフセット絶縁膜およびサイドウォ
ールにホットキャリア耐性の高い絶縁膜、好適には酸化
シリコンを用いることができ、安定で信頼性の高い自己
整合コンタクトホールを形成することができる。
よれば、エッチングストッパー層の実効的な膜厚を大き
くする目的で、オフセット絶縁膜およびサイドウォール
にエッチングストッパー層と同質の材料を用いる必要が
ない。したがって、オフセット絶縁膜およびサイドウォ
ールにホットキャリア耐性の高い絶縁膜、好適には酸化
シリコンを用いることができ、安定で信頼性の高い自己
整合コンタクトホールを形成することができる。
【００３０】
【発明の実施の形態】以下に、本発明の半導体装置の製
造方法の実施の形態について、図面を参照して説明す
る。図１（Ａ）は本実施形態の半導体装置の製造方法に
より製造される、半導体装置の断面図である。図１
（Ａ）は、シリコン基板１上に形成された素子分離絶縁
膜（不図示）によって、相互に分離されている素子形成
領域（アクティブ領域）の一つを示す。素子分離絶縁膜
は公知の方法、例えばシリコン窒化膜をマスクとしてシ
リコン基板を熱酸化させるＬＯＣＯＳ法、あるいは、素
子分離用溝に絶縁膜を堆積させるＳＴＩ法により形成さ
れる。
造方法の実施の形態について、図面を参照して説明す
る。図１（Ａ）は本実施形態の半導体装置の製造方法に
より製造される、半導体装置の断面図である。図１
（Ａ）は、シリコン基板１上に形成された素子分離絶縁
膜（不図示）によって、相互に分離されている素子形成
領域（アクティブ領域）の一つを示す。素子分離絶縁膜
は公知の方法、例えばシリコン窒化膜をマスクとしてシ
リコン基板を熱酸化させるＬＯＣＯＳ法、あるいは、素
子分離用溝に絶縁膜を堆積させるＳＴＩ法により形成さ
れる。
【００３１】上記のアクティブ領域上にゲート絶縁膜２
が形成され、その上層に例えばポリシリコンからなるゲ
ート電極３が形成されている。ゲート電極３の上層には
例えば酸化シリコンからなるオフセット絶縁膜４が形成
され、ゲート電極３およびオフセット絶縁膜４の側壁に
は例えば酸化シリコンからなるサイドウォール５が形成
されている。また、ゲート電極下部に位置するチャネル
形成領域の両端には、低濃度の不純物を含有するＬＤＤ
領域６、および高濃度の不純物を含有するソース／ドレ
イン領域７が形成されている。
が形成され、その上層に例えばポリシリコンからなるゲ
ート電極３が形成されている。ゲート電極３の上層には
例えば酸化シリコンからなるオフセット絶縁膜４が形成
され、ゲート電極３およびオフセット絶縁膜４の側壁に
は例えば酸化シリコンからなるサイドウォール５が形成
されている。また、ゲート電極下部に位置するチャネル
形成領域の両端には、低濃度の不純物を含有するＬＤＤ
領域６、および高濃度の不純物を含有するソース／ドレ
イン領域７が形成されている。
【００３２】オフセット絶縁膜４およびサイドウォール
５を被覆するように、例えば窒化シリコンからなるエッ
チングストッパー層８が形成されている。ゲート電極上
部のエッチングストッパー層８の上端まで、第１の層間
絶縁膜として有機絶縁膜（有機ＳＯＧ膜）１４が形成さ
れ、その上層に、例えば酸化シリコンからなる第２の層
間絶縁膜（以下、層間絶縁膜とする。）９が形成されて
いる。層間絶縁膜９および有機ＳＯＧ膜１４にはソース
／ドレイン領域７に達するコンタクトホール１０が開口
されており、ソース／ドレイン領域７に接する部分のエ
ッチングストッパー層８は除去されている。コンタクト
ホール１０の内壁面に、ソース／ドレイン領域７に接続
する上層配線１１が形成されている。
５を被覆するように、例えば窒化シリコンからなるエッ
チングストッパー層８が形成されている。ゲート電極上
部のエッチングストッパー層８の上端まで、第１の層間
絶縁膜として有機絶縁膜（有機ＳＯＧ膜）１４が形成さ
れ、その上層に、例えば酸化シリコンからなる第２の層
間絶縁膜（以下、層間絶縁膜とする。）９が形成されて
いる。層間絶縁膜９および有機ＳＯＧ膜１４にはソース
／ドレイン領域７に達するコンタクトホール１０が開口
されており、ソース／ドレイン領域７に接する部分のエ
ッチングストッパー層８は除去されている。コンタクト
ホール１０の内壁面に、ソース／ドレイン領域７に接続
する上層配線１１が形成されている。
【００３３】次に、本実施形態の半導体装置の製造方法
について図面を参照して説明する。まず、シリコン基板
１に例えばＬＯＣＯＳ法により素子分離絶縁膜（不図
示）を形成し、素子形成領域を相互に分離する。続い
て、図１（Ｂ）に示すように、シリコン基板１の表面を
熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ程度で形
成する。その上層に、例えばＣＶＤ法によりゲート電極
３用のポリシリコン層を堆積させる。その上層に、例え
ばＴＥＯＳを原料としたＣＶＤ法により酸化シリコンを
堆積させ、オフセット絶縁膜４を形成する。
について図面を参照して説明する。まず、シリコン基板
１に例えばＬＯＣＯＳ法により素子分離絶縁膜（不図
示）を形成し、素子形成領域を相互に分離する。続い
て、図１（Ｂ）に示すように、シリコン基板１の表面を
熱酸化してゲート絶縁膜２を膜厚５〜１０ｎｍ程度で形
成する。その上層に、例えばＣＶＤ法によりゲート電極
３用のポリシリコン層を堆積させる。その上層に、例え
ばＴＥＯＳを原料としたＣＶＤ法により酸化シリコンを
堆積させ、オフセット絶縁膜４を形成する。
【００３４】次に、図１（Ｃ）に示すように、オフセッ
ト絶縁膜４の上層に、ゲート電極パターンを有するレジ
スト１２をフォトリソグラフィー工程により形成する。
レジスト１２をマスクとして、オフセット絶縁膜４およ
びポリシリコン層３に反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを施し、ゲート電極のパター
ニングを行う。
ト絶縁膜４の上層に、ゲート電極パターンを有するレジ
スト１２をフォトリソグラフィー工程により形成する。
レジスト１２をマスクとして、オフセット絶縁膜４およ
びポリシリコン層３に反応性イオンエッチング（ＲＩ
Ｅ）等の異方性エッチングを施し、ゲート電極のパター
ニングを行う。
【００３５】次に、図２（Ａ）に示すように、レジスト
１２をアッシングにより除去した後、オフセット絶縁膜
４をマスクとしてシリコン基板１に低濃度の導電性不純
物をイオン注入し、ＬＤＤ領域６を形成する。続いて、
図２（Ｂ）に示すように、オフセット絶縁膜４を被覆す
るように全面に酸化シリコン層５’を堆積させてから、
図２（Ｃ）に示すようにエッチバックを行い、サイドウ
ォール５を形成する。このエッチバックは、例えばＲＩ
Ｅにより行う。
１２をアッシングにより除去した後、オフセット絶縁膜
４をマスクとしてシリコン基板１に低濃度の導電性不純
物をイオン注入し、ＬＤＤ領域６を形成する。続いて、
図２（Ｂ）に示すように、オフセット絶縁膜４を被覆す
るように全面に酸化シリコン層５’を堆積させてから、
図２（Ｃ）に示すようにエッチバックを行い、サイドウ
ォール５を形成する。このエッチバックは、例えばＲＩ
Ｅにより行う。
【００３６】次に、図３（Ａ）に示すように、サイドウ
ォール５をマスクとしてシリコン基板１に高濃度の導電
性不純物をイオン注入し、ソース／ドレイン領域７を形
成する。続いて、図３（Ｂ）に示すように、例えばＣＶ
Ｄ法により全面に窒化シリコンを堆積させ、エッチング
ストッパー層８を形成する。エッチングストッパー層８
には、ＬＰ−ＴＥＯＳ等の酸化シリコン系材料に対して
十分な選択比をとることができる材料であれば、窒化シ
リコン以外の材料を用いることもでき、例えば窒化酸化
シリコンあるいは酸化アルミニウム等の材料が挙げられ
る。
ォール５をマスクとしてシリコン基板１に高濃度の導電
性不純物をイオン注入し、ソース／ドレイン領域７を形
成する。続いて、図３（Ｂ）に示すように、例えばＣＶ
Ｄ法により全面に窒化シリコンを堆積させ、エッチング
ストッパー層８を形成する。エッチングストッパー層８
には、ＬＰ−ＴＥＯＳ等の酸化シリコン系材料に対して
十分な選択比をとることができる材料であれば、窒化シ
リコン以外の材料を用いることもでき、例えば窒化酸化
シリコンあるいは酸化アルミニウム等の材料が挙げられ
る。
【００３７】その後、図３（Ｃ）に示すように、有機Ｓ
ＯＧ膜１４を全面に塗布してから、４００℃、３０分の
熱処理を行って、塗膜を焼成する。続いて、図４（Ａ）
に示すように、ＲＩＥ等の異方性エッチングによるエッ
チバックを行って、ゲート電極上のエッチングストッパ
ー層８の上面が露出する位置で平坦化させる。このエッ
チバックにより、コンタクトホール形成領域を含むゲー
ト電極間のみに有機ＳＯＧ膜１４が残ることになる。
ＯＧ膜１４を全面に塗布してから、４００℃、３０分の
熱処理を行って、塗膜を焼成する。続いて、図４（Ａ）
に示すように、ＲＩＥ等の異方性エッチングによるエッ
チバックを行って、ゲート電極上のエッチングストッパ
ー層８の上面が露出する位置で平坦化させる。このエッ
チバックにより、コンタクトホール形成領域を含むゲー
ト電極間のみに有機ＳＯＧ膜１４が残ることになる。
【００３８】次に、図４（Ｂ）に示すように、有機ＳＯ
Ｇ膜１４およびエッチングストッパー層８を被覆するよ
うに、全面に、例えば酸化シリコンを堆積させ、層間絶
縁膜９を形成する。層間絶縁膜９としては、例えばテト
ラエトキシシラン（ＴＥＯＳ）をオゾンを用いて減圧化
で酸化させることにより形成された、ＬＰ−ＴＥＯＳ膜
を用いることができる。その上層に、コンタクトホール
パターンを有するレジスト１３をフォトリソグラフィー
工程により形成する。
Ｇ膜１４およびエッチングストッパー層８を被覆するよ
うに、全面に、例えば酸化シリコンを堆積させ、層間絶
縁膜９を形成する。層間絶縁膜９としては、例えばテト
ラエトキシシラン（ＴＥＯＳ）をオゾンを用いて減圧化
で酸化させることにより形成された、ＬＰ−ＴＥＯＳ膜
を用いることができる。その上層に、コンタクトホール
パターンを有するレジスト１３をフォトリソグラフィー
工程により形成する。
【００３９】次に、図４（Ｃ）に示すように、レジスト
１３をマスクとして層間絶縁膜９および有機ＳＯＧ膜１
４に、例えばＲＩＥ等のエッチングを行い、エッチング
ストッパー層８の上面を露出させるコンタクトホール１
０を開口する。このエッチングは、例えばマグネトロン
エッチャーを用いて、以下の条件で行うことができる。エッチング条件 エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００
／４００ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
１３をマスクとして層間絶縁膜９および有機ＳＯＧ膜１
４に、例えばＲＩＥ等のエッチングを行い、エッチング
ストッパー層８の上面を露出させるコンタクトホール１
０を開口する。このエッチングは、例えばマグネトロン
エッチャーを用いて、以下の条件で行うことができる。エッチング条件 エッチングガス：Ｃ4 Ｆ8 ／ＣＯ／Ａｒ＝１５／３００
／４００ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：１７００Ｗ
【００４０】上記の条件で層間絶縁膜９にコンタクトホ
ールを開口し、有機ＳＯＧ膜１４のエッチングが開始す
ると、フロロカーボン系のエッチングガスがプラズマ中
で電子との衝突により解離して、ＣＦx 分子が生成し、
有機ＳＯＧ膜１４の表面に吸着する。有機ＳＯＧ膜１４
の表面に吸着したＣＦx 分子にイオンが衝撃するとＳｉ
Ｃx Ｆy Ｏz 層が形成されるとともに、表面からＳｉＦ
4 、ＳｉＦ2 、ＣＯ、ＣＯ2 、ＣＯＦ2 等の揮発性反応
生成物が脱離して、エッチングが進行する。
ールを開口し、有機ＳＯＧ膜１４のエッチングが開始す
ると、フロロカーボン系のエッチングガスがプラズマ中
で電子との衝突により解離して、ＣＦx 分子が生成し、
有機ＳＯＧ膜１４の表面に吸着する。有機ＳＯＧ膜１４
の表面に吸着したＣＦx 分子にイオンが衝撃するとＳｉ
Ｃx Ｆy Ｏz 層が形成されるとともに、表面からＳｉＦ
4 、ＳｉＦ2 、ＣＯ、ＣＯ2 、ＣＯＦ2 等の揮発性反応
生成物が脱離して、エッチングが進行する。
【００４１】有機ＳＯＧ膜１４からエッチングされる過
剰な炭素がラジカルと反応するとフロロカーボンが形成
され、エッチングストッパー層８上に薄く堆積される。
窒化シリコンからなるエッチングストッパー層８は酸素
含有率が低いため、炭素が除去されず、表面にフロロカ
ーボンポリマー層１５が形成されることになる。フロロ
カーボンポリマー層１５が保護膜として機能するため、
エッチングストッパー層８に対する層間絶縁膜（ＬＰ−
ＴＥＯＳ膜）９の選択比を１５〜２０程度とすることが
できる。
剰な炭素がラジカルと反応するとフロロカーボンが形成
され、エッチングストッパー層８上に薄く堆積される。
窒化シリコンからなるエッチングストッパー層８は酸素
含有率が低いため、炭素が除去されず、表面にフロロカ
ーボンポリマー層１５が形成されることになる。フロロ
カーボンポリマー層１５が保護膜として機能するため、
エッチングストッパー層８に対する層間絶縁膜（ＬＰ−
ＴＥＯＳ膜）９の選択比を１５〜２０程度とすることが
できる。
【００４２】次に、図５（Ａ）に示すように、ライトア
ッシングを行って、エッチングストッパー層８上に堆積
されたフロロカーボンポリマー層１５を除去する。この
ライトアッシングは、酸素プラズマを用いて１０秒程度
行う。次に、図５（Ｂ）に示すように、上記のコンタク
トホール開口のためのエッチングとエッチング条件を変
更し、コンタクトホール１０底部に露出したエッチング
ストッパー層８を除去するためのエッチングを行う。こ
のエッチングは、例えばマグネトロンエッチャーを用い
て、以下の条件で行うことができる。エッチング条件 エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／
５０ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
ッシングを行って、エッチングストッパー層８上に堆積
されたフロロカーボンポリマー層１５を除去する。この
ライトアッシングは、酸素プラズマを用いて１０秒程度
行う。次に、図５（Ｂ）に示すように、上記のコンタク
トホール開口のためのエッチングとエッチング条件を変
更し、コンタクトホール１０底部に露出したエッチング
ストッパー層８を除去するためのエッチングを行う。こ
のエッチングは、例えばマグネトロンエッチャーを用い
て、以下の条件で行うことができる。エッチング条件 エッチングガス：ＣＨＦ3 ／Ｏ2 ／Ａｒ＝１０／１０／
５０ｓｃｃｍ 圧力：５．３Ｐａ ＲＦパワー（１３．５６ＭＨｚ）：６００Ｗ
【００４３】続いて、レジスト１３を除去してから、ア
ルミニウム等の導電体を用いてコンタクトホール１０の
内壁を被覆し、ソース／ドレイン領域７に接続する上層
配線１１を形成する。本実施形態の半導体装置の製造方
法によれば、シリコン基板１表面近傍の層間絶縁膜とし
て、有機ＳＯＧ膜１４が用いられることになる。有機Ｓ
ＯＧ膜１４は、酸化シリコンからなる層間絶縁膜９に比
較して高温熱処理耐性が乏しいため、コンタクトホール
内に埋め込む上層配線１１の材料としては、低融点金属
が適している。上層配線１１としてポリシリコン配線を
用いるには、高温熱処理で加工を行う必要があるため、
アルミニウムやアルミニウム合金等の低融点金属材料が
特に好ましい。
ルミニウム等の導電体を用いてコンタクトホール１０の
内壁を被覆し、ソース／ドレイン領域７に接続する上層
配線１１を形成する。本実施形態の半導体装置の製造方
法によれば、シリコン基板１表面近傍の層間絶縁膜とし
て、有機ＳＯＧ膜１４が用いられることになる。有機Ｓ
ＯＧ膜１４は、酸化シリコンからなる層間絶縁膜９に比
較して高温熱処理耐性が乏しいため、コンタクトホール
内に埋め込む上層配線１１の材料としては、低融点金属
が適している。上層配線１１としてポリシリコン配線を
用いるには、高温熱処理で加工を行う必要があるため、
アルミニウムやアルミニウム合金等の低融点金属材料が
特に好ましい。
【００４４】以上の工程により、図１（Ａ）に示す半導
体装置が得られる。本発明の半導体装置の製造方法は、
ＤＲＡＭやＳＲＡＭ等のＭＯＳトランジスタを含む半導
体メモリ、あるいはバイポーラトランジスタ、Ａ／Ｄコ
ンバータ等、多層配線を有し自己整合コンタクトホール
が形成される半導体装置であれば、いずれにも適用する
ことができる。
体装置が得られる。本発明の半導体装置の製造方法は、
ＤＲＡＭやＳＲＡＭ等のＭＯＳトランジスタを含む半導
体メモリ、あるいはバイポーラトランジスタ、Ａ／Ｄコ
ンバータ等、多層配線を有し自己整合コンタクトホール
が形成される半導体装置であれば、いずれにも適用する
ことができる。
【００４５】上記の本発明の実施形態の半導体装置の製
造方法によれば、エッチングストッパー層を用いて自己
整合的にコンタクトホールを形成するため、コンタクト
ホール開口のためのマスクに、位置合わせ用の設計余裕
を設ける必要がなく、形成パターンの縮小化が可能とな
る。また、本実施形態の半導体装置の製造方法によれ
ば、エッチングストッパー層に対する層間絶縁膜（酸化
シリコン）のエッチング選択比を向上させることがで
き、エッチングストッパー層の薄膜化が可能となる。こ
れにより、ゲート電極の間隔が狭くなるのが防止される
ため、コンタクト面積を確保でき、コンタクト抵抗の増
大を抑制することができる。
造方法によれば、エッチングストッパー層を用いて自己
整合的にコンタクトホールを形成するため、コンタクト
ホール開口のためのマスクに、位置合わせ用の設計余裕
を設ける必要がなく、形成パターンの縮小化が可能とな
る。また、本実施形態の半導体装置の製造方法によれ
ば、エッチングストッパー層に対する層間絶縁膜（酸化
シリコン）のエッチング選択比を向上させることがで
き、エッチングストッパー層の薄膜化が可能となる。こ
れにより、ゲート電極の間隔が狭くなるのが防止される
ため、コンタクト面積を確保でき、コンタクト抵抗の増
大を抑制することができる。
【００４６】本実施形態の半導体装置の製造方法によれ
ば、エッチングストッパー層の実効的な膜厚を大きくす
る目的で、オフセット絶縁膜およびサイドウォールにエ
ッチングストッパー層と同質の材料を用いる必要がな
い。したがって、オフセット絶縁膜およびサイドウォー
ルにホットキャリア耐性の高い絶縁膜を用いることがで
き、安定で信頼性の高い自己整合コンタクトホールを形
成することができる。
ば、エッチングストッパー層の実効的な膜厚を大きくす
る目的で、オフセット絶縁膜およびサイドウォールにエ
ッチングストッパー層と同質の材料を用いる必要がな
い。したがって、オフセット絶縁膜およびサイドウォー
ルにホットキャリア耐性の高い絶縁膜を用いることがで
き、安定で信頼性の高い自己整合コンタクトホールを形
成することができる。
【００４７】本発明の半導体装置の製造方法は、上記の
実施の形態に限定されない。例えば、本実施形態におい
てはゲート電極はポリシリコン層単層としているが、タ
ングステンシリサイド層を上層に積層させたポリサイド
構造（２層構造）、あるいは、大粒径ポリシリコンから
なる層を２層積層させ、その上層にシリサイド層を積層
させた３層構造であってもよい。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
実施の形態に限定されない。例えば、本実施形態におい
てはゲート電極はポリシリコン層単層としているが、タ
ングステンシリサイド層を上層に積層させたポリサイド
構造（２層構造）、あるいは、大粒径ポリシリコンから
なる層を２層積層させ、その上層にシリサイド層を積層
させた３層構造であってもよい。その他、本発明の要旨
を逸脱しない範囲で、種々の変更が可能である。
【００４８】
【発明の効果】本発明の半導体装置の製造方法によれ
ば、エッチングストッパー層に対する層間絶縁膜のエッ
チング選択比が向上され、エッチングストッパー層の薄
膜化が可能となるため、ゲート電極間のコンタクト面積
を確保し、エッチストップを防止することができる。し
たがって、配線ショートやコンタクト抵抗の増大が抑制
された、安定で信頼性の高い自己整合コンタクトを半導
体装置に形成することができる。
ば、エッチングストッパー層に対する層間絶縁膜のエッ
チング選択比が向上され、エッチングストッパー層の薄
膜化が可能となるため、ゲート電極間のコンタクト面積
を確保し、エッチストップを防止することができる。し
たがって、配線ショートやコンタクト抵抗の増大が抑制
された、安定で信頼性の高い自己整合コンタクトを半導
体装置に形成することができる。
【図１】（Ａ）は本発明の半導体装置の製造方法により
製造される、半導体装置の断面図であり、（Ｂ）および
（Ｃ）は本発明の半導体装置の製造方法の製造工程を示
す断面図である。
製造される、半導体装置の断面図であり、（Ｂ）および
（Ｃ）は本発明の半導体装置の製造方法の製造工程を示
す断面図である。
【図２】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方
法の製造工程を示す断面図である。
法の製造工程を示す断面図である。
【図３】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方
法の製造工程を示す断面図である。
法の製造工程を示す断面図である。
【図４】（Ａ）〜（Ｃ）は本発明の半導体装置の製造方
法の製造工程を示す断面図である。
法の製造工程を示す断面図である。
【図５】（Ａ）および（Ｂ）は本発明の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
【図６】（Ａ）は従来の半導体装置の製造方法により製
造される、半導体装置の断面図であり、（Ｂ）および
（Ｃ）は従来の半導体装置の製造方法の製造工程を示す
断面図である。
造される、半導体装置の断面図であり、（Ｂ）および
（Ｃ）は従来の半導体装置の製造方法の製造工程を示す
断面図である。
【図７】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図８】（Ａ）〜（Ｃ）は従来の半導体装置の製造方法
の製造工程を示す断面図である。
の製造工程を示す断面図である。
【図９】（Ａ）および（Ｂ）は従来の半導体装置の製造
方法の製造工程を示す断面図である。
方法の製造工程を示す断面図である。
【図１０】（Ａ）および（Ｂ）は従来の半導体装置の製
造方法の製造工程を示す断面図である。
造方法の製造工程を示す断面図である。
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電
極、４…オフセット絶縁膜、５…サイドウォール、５’
…酸化シリコン層、６…ＬＤＤ領域、７…ソース／ドレ
イン領域、８…エッチングストッパー層、９…層間絶縁
膜、１０…コンタクトホール、１１…上層配線、１２、
１３…レジスト、１４…有機ＳＯＧ膜、１５…フロロカ
ーボンポリマー層。
極、４…オフセット絶縁膜、５…サイドウォール、５’
…酸化シリコン層、６…ＬＤＤ領域、７…ソース／ドレ
イン領域、８…エッチングストッパー層、９…層間絶縁
膜、１０…コンタクトホール、１１…上層配線、１２、
１３…レジスト、１４…有機ＳＯＧ膜、１５…フロロカ
ーボンポリマー層。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F004 AA09 AA11 BA04 BB13 DA00 DA16 DA23 DA26 DB02 DB03 DB07 EA12 EA23 EA26 EA27 EA33 EB01 EB02 EB03 FA02 5F033 HH08 JJ01 KK01 QQ09 QQ10 QQ13 QQ15 QQ16 QQ21 QQ25 QQ31 QQ35 QQ37 QQ57 QQ65 RR04 RR06 RR08 RR25 SS04 SS11 SS13 SS22 TT04 TT07 VV04 XX02 XX09 5F040 DA10 DA14 DB01 EA08 EA09 EF02 EF03 EH02 EH05 EJ03 EJ08 EK01 FA02 FA05 FA10 FA12 FA16 FA18 FB01 FC21 FC22 FC27
Claims (11)
- 【請求項１】半導体基板上に、導電体層を形成する工程
と、 前記導電体層上に、オフセット絶縁膜を形成する工程
と、 前記オフセット絶縁膜および前記導電体層に所定のパタ
ーニングを行い、ゲート電極を形成する工程と、 前記ゲート電極側面に、絶縁体からなるサイドウォール
を形成する工程と、 前記サイドウォールをマスクとして前記半導体基板に不
純物を拡散させ、ソース／ドレイン領域を形成する工程
と、 全面に、絶縁体からなり、前記ゲート電極および前記サ
イドウォールを被覆するエッチングストッパー層を形成
する工程と、 前記エッチングストッパー層上に、上端が前記ゲート電
極上の前記エッチングストッパー層の高さと一致するよ
うに有機絶縁膜を形成し、前記ゲート電極間を前記有機
絶縁膜により埋め込む工程と、 全面に、層間絶縁膜を形成する工程と、 前記層間絶縁膜および前記有機絶縁膜にエッチングを行
って開口を設け、前記開口内に露出する前記エッチング
ストッパー層の表面に、エッチングの反応生成物である
ポリマー層を堆積させながら、前記開口部の前記有機絶
縁膜を除去する工程と、 前記ポリマー層を除去する工程と、 前記開口底部の前記エッチングストッパー層を除去し、
前記ソース／ドレイン領域を露出させて、コンタクトホ
ールを形成する工程と、 前記コンタクトホール内に、導電体からなる上層配線を
形成する工程とを有する半導体装置の製造方法。 - 【請求項２】前記ゲート電極間を前記有機絶縁膜により
埋め込む工程は、前記ゲート電極上を含む全面に、前記
有機絶縁膜を堆積させる工程と、 前記有機絶縁膜の上端が前記ゲート電極上の前記エッチ
ングストッパー層の高さと一致するまで、異方性エッチ
ングによりエッチバックを行う工程とを有する請求項１
記載の半導体装置の製造方法。 - 【請求項３】前記有機絶縁膜は、有機ＳＯＧ（ｓｐｉｎ
ｏｎ ｇｌａｓｓ）膜である請求項２記載の半導体装
置の製造方法。 - 【請求項４】前記層間絶縁膜および前記有機絶縁膜にエ
ッチングを行って開口を設ける工程は、フッ素原子を含
有するエッチングガスを用いてエッチングを行う工程で
あり、前記ポリマー層は、炭素原子およびフッ素原子を
含有するフロロカーボンポリマー層である請求項１記載
の半導体装置の製造方法。 - 【請求項５】前記エッチングガスは、ＣＦ4 またはＣ4
Ｆ8 を含むガスである請求項４記載の半導体装置の製造
方法。 - 【請求項６】前記オフセット絶縁膜および前記サイドウ
ォールは、酸化シリコンからなる請求項１記載の半導体
装置の製造方法。 - 【請求項７】前記エッチングストッパー層は、窒化シリ
コンからなる請求項１記載の半導体装置の製造方法。 - 【請求項８】前記エッチングストッパー層は、窒化酸化
シリコンからなる請求項１記載の半導体装置の製造方
法。 - 【請求項９】前記エッチングストッパー層は、酸化アル
ミニウムからなる請求項１記載の半導体装置の製造方
法。 - 【請求項１０】前記層間絶縁膜は、酸化シリコンからな
る請求項１記載の半導体装置の製造方法。 - 【請求項１１】前記ゲート電極をマスクとして前記半導
体基板に、前記ソース／ドレイン領域と同一の導電型の
不純物を、前記ソース／ドレイン領域よりも低濃度で拡
散させ、ＬＤＤ（ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａ
ｉｎ）領域を形成する工程を有する請求項１記載の半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28519798A JP4048618B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28519798A JP4048618B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114372A true JP2000114372A (ja) | 2000-04-21 |
| JP4048618B2 JP4048618B2 (ja) | 2008-02-20 |
Family
ID=17688372
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28519798A Expired - Fee Related JP4048618B2 (ja) | 1998-10-07 | 1998-10-07 | 半導体装置の製造方法 |
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| Country | Link |
|---|---|
| JP (1) | JP4048618B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002100685A (ja) * | 2000-08-23 | 2002-04-05 | Samsung Electronics Co Ltd | 半導体装置およびその製造方法 |
| US6848454B2 (en) | 2000-11-21 | 2005-02-01 | Sharp Kabushiki Kaisha | Method of manufacturing semiconductor device |
| JP2010080798A (ja) * | 2008-09-29 | 2010-04-08 | Renesas Technology Corp | 半導体集積回路装置および半導体集積回路装置の製造方法 |
| US7701004B2 (en) | 2005-07-15 | 2010-04-20 | Kabushiki Kaisha Toshiba | Semiconductor device and method of manufacturing thereof |
| JP2013506986A (ja) * | 2009-10-04 | 2013-02-28 | 東京エレクトロン株式会社 | 半導体デバイス、半導体デバイスの製造方法および半導体デバイスの製造装置 |
| US9263456B2 (en) | 2011-07-22 | 2016-02-16 | Ps4 Luxco S.A.R.L. | Semiconductor device and method for manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102018116726A1 (de) * | 2017-11-15 | 2019-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Selektive High-k-Bildung in einem Gate-Last-Prozess |
-
1998
- 1998-10-07 JP JP28519798A patent/JP4048618B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| Publication number | Publication date |
|---|---|
| JP4048618B2 (ja) | 2008-02-20 |
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