JP2000114099A

JP2000114099A - 薄膜コンデンサおよび基板

Info

Publication number: JP2000114099A
Application number: JP10276196A
Authority: JP
Inventors: Shigeo Atsunushi; 成生厚主
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 1998-09-29
Filing date: 1998-09-29
Publication date: 2000-04-21
Anticipated expiration: 2018-09-29
Also published as: JP3600740B2

Abstract

(57)【要約】【課題】実装が容易でかつ積層化が容易な低インダクタ
ンス構造を有する薄膜コンデンサを提供する。【解決手段】誘電体層１の下面に第１電極層２を、上面
に第２電極層３を形成してなる容量素子Ａ、Ｂ、Ｃ、Ｄ
を所定間隔を置いて複数並置するとともに、該複数の容
量素子Ａ、Ｂ、Ｃ、Ｄの間に、第１電極層２同士を接続
する複数の第１端子電極４を設け、かつ複数の容量素子
Ａ、Ｂ、Ｃ、Ｄの間に、第２電極層３同士を接続する複
数の第２端子電極層５を、第１端子電極層４と異なる位
置に設け、さらに端子電極層４、５に外部端子７を設け
てなるものである。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は薄膜コンデンサに関
し、例えば、高速動作する電気回路に配設され、高周波
ノイズのバイパス用、もしくは電源電圧の変動防止用に
供される、大容量、低インダクタンスの薄膜コンデンサ
および基板に関するものである。

【０００２】

【従来技術】近年においては、電子機器の小型化、高機
能化に伴い、電子機器内に設置される電子部品にも小型
化、薄型化、高周波対応などの要求が強くなってきてい
る。特に大量の情報を高速に処理する必要のあるコンピ
ュータの高速デジタル回路では、パーソナルコンピュー
タレベルにおいても、ＣＰＵチップ内のクロック周波数
は１００ＭＨｚから数百ＭＨｚ、チップ間バスのクロッ
ク周波数も３０ＭＨｚから１００ＭＨｚと高速化が顕著
である。

【０００３】また、ＬＳＩの集積度が高まりチップ内の
素子数の増大につれ、消費電力を抑えるために電源電圧
は低下の傾向にある。これらＩＣ回路の高速化、高密度
化、低電圧化に伴い、コンデンサ等の受動部品も小型大
容量化と併せて、高周波もしくは高速パルスに対して優
れた特性を示すことが必須になってきている。

【０００４】コンデンサを小型高容量にするためには一
対の電極に挟持された誘電体を薄くし、薄膜化すること
が最も有効である。薄膜化は上述した電圧の低下の傾向
にも適合している。

【０００５】一方、ＩＣ回路の高速動作に伴う諸問題は
各素子の小型化よりも一層深刻な問題である。このう
ち、コンデンサの役割である高周波ノイズの除去機能に
おいて特に重要となるのは、論理回路の切り替えが同時
に発生したときに生ずる電源電圧の瞬間的な低下を、コ
ンデンサに蓄積されたエネルギーを瞬時に供給すること
により低減する機能である。このような機能を有するコ
ンデンサがいわゆるデカップリングコンデンサである。

【０００６】デカップリングコンデンサに要求される性
能は、クロック周波数よりも速い負荷部の電流変動に応
じて、いかにすばやく電流を供給できるかにある。従っ
て、１００ＭＨｚから１ＧＨｚにおける周波数領域に対
してコンデンサとして確実に機能しなければならない。

【０００７】しかし、実際のコンデンサ素子は静電容量
成分の他に、抵抗成分、インダクタンス成分を持つ。容
量成分のインピーダンスは周波数増加とともに減少する
が、インダクタンス成分は周波数の増加とともに増大す
る。したがって、動作周波数が高くなるにつれ、素子の
持つインダクタンスが供給すべき過渡電流を制限し、論
理回路側の電源電圧の瞬時低下、または新たな電圧ノイ
ズを発生させる。結果として、論理回路上のエラーを引
き起こす。

【０００８】特に最近のＬＳＩは総素子数の増大による
消費電力増大を抑えるために電源電圧は低下しており、
電源電圧の許容変動幅も小さくなっている。従って、高
速動作時の電圧変動幅を最小に抑えるため、デカップリ
ングコンデンサ素子自身の持つインダクタンスを減少さ
せることが非常に重要である。

【０００９】インダクタンスを減少させる方法は３つあ
る。第１は電流経路の長さを最小にする方法、第２はあ
る電流経路が形成する磁場を近接する別の電流経路が形
成する磁場により相殺低減する方法、第３は電流経路を
ｎ個に分配して実効的なインダクタンスを１／ｎにする
方法である。

【００１０】第１の方法は、単位面積あたりの容量を増
加させて小型化を図る方法であり、コンデンサ素子を薄
膜化することにより達成できる。大容量で高周波特性の
良好なコンデンサを得る目的で、特開昭６０−９４７１
６号公報には誘電体厚さを１μｍ以下に薄膜化したもの
が開示されている。

【００１１】

【発明が解決しようとする課題】しかしながら、所望の
場所に実装できるデカップリングコンデンサを考えた場
合、ハンドリング可能な寸法として０．５ｍｍ×０．５
ｍｍ程度以上が必要であり、第１の薄膜、小型化の方法
のみでインダクタンスを低減するには限界があった。

【００１２】また、上記第１〜第３の方法を組み合わせ
て用いる方法も考えられるが、未だ、小型化、薄型化、
大容量化、高周波対応等の特性の点で、充分な特性を有
する薄膜コンデンサを得ることができなかった。

【００１３】本発明は、実装が容易でかつ積層化が容易
な低インダクタンス構造を有する薄膜コンデンサを提供
することを目的とする。

【００１４】

【課題を解決するための手段】本発明の薄膜コンデンサ
は、誘電体層の下面に第１電極層を、上面に第２電極層
を形成してなる容量素子を所定間隔を置いて複数並置す
るとともに、該複数の容量素子の間に、前記第１電極層
同士を接続する複数の第１端子電極層を設け、かつ前記
複数の容量素子の間に、前記第２電極層同士を接続する
複数の第２端子電極層を、前記第１端子電極層と異なる
位置に設け、さらに前記第１端子電極層および前記第２
端子電極層に外部端子を設けてなるものである。

【００１５】また、本発明の薄膜コンデンサは、複数の
誘電体層と複数の電極層を交互に積層してなり、前記電
極層が下側から交互に第１電極層または第２電極層とさ
れた容量素子を所定間隔を置いて複数並置するととも
に、該複数の容量素子の間に、同一平面上の前記第１電
極層同士を接続する複数の第１端子電極層を設け、かつ
前記複数の容量素子の間に、同一平面上の前記第２電極
層同士を接続する複数の第２端子電極層を、前記第１端
子電極層と異なる位置に設け、さらに最上層の前記第１
端子電極層および前記第２端子電極層に外部端子を設け
てなるものである。

【００１６】さらに、本発明の基板は、上記薄膜コンデ
ンサを基体の表面および／または内部に設けてなるもの
である。

【００１７】

【作用】本発明の薄膜コンデンサでは、複数の容量素子
を所定の間隔で並置し、容量素子間に設けられた複数の
第１端子電極層および第２端子電極層で、各容量素子の
第１電極層同士および第２電極層同士をそれぞれ接続
し、第１端子電極層および第２端子電極層上に外部端子
をそれぞれ形成したので、電流経路を分割することがで
き、インダクタンスを極めて小さくできる。

【００１８】また、各容量素子間に、第１電極層同士を
接続する複数の第１端子電極層と、第２電極層同士を接
続する複数の第２端子電極層が形成されており、これら
の端子電極層にそれぞれ外部端子を設けることにより容
量を取り出すことができるが、第１電極層同士を接続す
る第１端子電極層と、第２電極層同士を接続する第２端
子電極層を接近させて形成することができるので、第
１、第２端子電極層間の距離が短くなり、実効的な電流
経路が短くなるので、インダクタンスを極めて小さくす
ることができる。

【００１９】さらに、各第１、第２電極層を容量素子間
に形成されている第１、第２端子電極層を介して接続す
ることができるので、図８に示すような従来のコンデン
サの電極形状を変更するだけで同じような製法によって
作製でき、積層化が容易となる。

【００２０】また、外部との接点に用いる外部端子を、
誘電体層が直下に存在しない第１、第２端子電極層上に
形成することができるので、外部端子形成時または実装
時の熱応力による容量素子へのダメージ等を防止でき、
また、その弊害を考慮する必要がないので、作製および
実装が容易となる。

【００２１】

【発明の実施の形態】本発明の単板型タイプの薄膜コン
デンサは、図１および図２に示したように、誘電体層１
の下面に正極である第１電極層２、上面に負極である第
２電極層３を形成してなる容量素子Ａ、Ｂ、Ｃ、Ｄが所
定の間隔で並置されている。尚、図２では、誘電体層１
は破線で示した。

【００２２】容量素子Ａ、Ｂ、Ｃ、Ｄ間には複数の第１
端子電極層４、第２端子電極層５がそれぞれ形成され、
各容量素子Ａ、Ｂ、Ｃ、Ｄの第１電極層２同士および第
２電極層３同士はそれぞれ複数の第１端子電極層４、第
２端子電極層５を介して接続されている。これらの第１
端子電極層４と第２端子電極層５は、平面的に見て異な
る位置に形成されている。容量素子Ａ、Ｂ、Ｃ、Ｄおよ
び端子電極層４、５は、基板６の上面に形成されてい
る。

【００２３】そして、図２に示したように、第１電極層
２同士を接続する１２個の第１端子電極層４の上面、お
よび第２電極層３同士を接続する１２個の第２端子電極
層５の上面には、外部に露出する外部端子７がそれぞれ
形成されている。尚、図２には、便宜上、第２電極層３
および第２端子電極層５を斜線を引き、第１端子電極層
４上に形成される外部端子７を●で、第２端子電極層５
上に形成される外部端子を○で記載した。

【００２４】上述した端子電極層４、５により接続され
た各電極層２、３、誘電体層１の平面形状を図３に示し
た。第１電極層２および第１端子電極層４、および第２
電極層３および第２端子電極層５は、図３（ａ）（ｃ）
に示したように同一平面に形成され、全体として網の目
構造を形成している。電極層２、３、誘電体層１を積層
した時に、第１端子電極層４、第２端子電極層５はその
表面が外部に露出する位置に形成されている。

【００２５】さらに、誘電体層１は、図３（ｂ）に示し
たように、第１電極層２または第２電極層３を被覆する
ような大きさの長方形状とされている。誘電体層１同士
は、図３（ｂ）に示したように、所定の間隔で離間され
ていても良いし、また、図３（ｄ）に示したように、誘
電体層１は各端子電極層４、５の全面を被覆しない範囲
で、誘電体層１と同一材料からなる接続部８で連結して
形成してもよい。このような接続部８を形成することに
より、異なる極性の第１、第２端子電極層４、５間の絶
縁性を向上できる。

【００２６】尚、上記例では、４個の容量素子Ａ、Ｂ、
Ｃ、Ｄを有する場合を説明したが、容量素子の数は３個
以上であればよい。容量素子数が増えるほど端子電極層
の数が増加し、その上に形成する外部端子を多くするこ
とができるので、電流経路の分割数が増加し、インダク
タンスを小さくすることができる。

【００２７】また、容量素子間の複数の第１、第２端子
電極層４、５を４個形成した場合を説明したが、容量素
子間の複数の端子電極層４、５は２個以上あれば良い。

【００２８】本発明の薄膜コンデンサの外部端子７は、
図２に示した通り、第１、第２端子電極層４、５上にそ
れぞれ形成することができ、これにより容量が取り出さ
れるが、外部端子７に個数の制限はなく、第１、第２端
子電極層４、５の全てに外部端子７を形成する必要はな
く、図４に示すように、必要に応じて必要な数だけ形成
すれば良い。つまり、第１、第２端子電極層４、５の一
部に形成しても良い。しかしながら、充分な電流経路の
分割効果を得るためには、第１、第２端子電極層４、５
の全てに外部端子７を形成することが望ましい。

【００２９】誘電体層１および電極層２、３の厚みは、
０．１〜１μｍ、大きさは一辺が０．２〜３ｍｍとされ
ている。各層の厚み、大きさは材質や用途により適宜変
更することができる。

【００３０】本発明で用いられる基板６としては、アル
ミナ、サファイア、ＭｇＯ単結晶、ＳｒＴｉＯ₃単結
晶、ＳｉＯ₂被覆シリコンなどが望ましい。特に、薄膜
との反応性が小さく、安価で強度が大きく、かつ誘電体
膜または電極膜の結晶性という点からアルミナ、サファ
イアが望ましい。

【００３１】また、本発明の第１、第２電極層２、３、
第１、第２端子電極層４、５としては、金（Ａｕ）、白
金（Ｐｔ）、パラジウム（Ｐｄ）、銅（Ｃｕ）、銀（Ａ
ｇ）、チタン（Ｔｉ）、クロム（Ｃｒ）、ニッケル（Ｎ
ｉ）薄膜等があり、これらのうちでも誘電体との反応性
が小さく、酸化されにくい金（Ａｕ）や白金（Ｐｔ）、
抵抗の低い銅（Ｃｕ）薄膜が最適である。またこれらは
単独で用いても良いし、複数を組み合わせて用いても良
い。

【００３２】さらに、誘電体層１は、高周波領域におい
て高誘電率を有するものであれば良いが、その膜厚は１
μｍ以下が望ましい。例えば、誘電体層１は、金属元素
としてＰｂ、Ｍｇ、Ｎｂを含むペロブスカイト型複合酸
化物結晶からなる誘電体薄膜であって、測定周波数３０
０ＭＨｚ（室温）での比誘電率が１０００以上の誘電体
薄膜が望ましい。また、誘電体層１としては、例えば、
Ｂａ、Ｔｉを含むペロブスカイト型複合酸化物結晶、Ｐ
ＺＴ、ＰＬＺＴ、ＳｒＴｉＯ₃、Ｔａ₂Ｏ₅等でも良
く、特に限定されるものではない。このような誘電体層
１は、ＰＶＤ法、ＣＶＤ法、ゾルゲル法等の公知の方法
により作製される。

【００３３】外部端子７としては、形状的には、バンプ
状、箔状、板状、線状、ペースト状等があり、特に限定
されるものではなく、複数を組み合わせても良い。また
材質は、半田、Ｐｂ、Ｓｎ、Ａｇ、Ａｕ、Ｃｕ、Ｐｔ、
Ａｌ、Ｎｉ、導電性樹脂等があり、特に限定されるもの
ではなく、複数を組み合わせても良い。

【００３４】以上のように構成された薄膜コンデンサ
は、容量素子Ａ、Ｂ、Ｃ、Ｄの電極層２、３を複数の第
１、第２端子電極層４、５によりそれぞれ接続している
ため、電流経路を多岐に分割することができ、インダク
タンスを極めて小さくすることができる。

【００３５】また、容量素子Ａ、Ｂ、Ｃ、Ｄ間に形成さ
れる第１、第２端子電極層４、５を接近させることがで
きるので、端子電極層４、５にそれぞれ形成される外部
端子７間の距離Ｌを短くすることができるため、電流経
路が短縮され、インダクタンスを極めて小さくすること
ができる。

【００３６】即ち、従来の図８に示したような薄膜コン
デンサは、基板２０の上面に第１電極層２１、誘電体層
２２、第２電極層２３を順次積層し、第１電極層２１、
第２電極層２３の端部に容量取出部２４を形成して構成
されており、複数の薄膜コンデンサの容量取出部２４を
接続することにより並列接続することが考えられるが、
この場合には電流経路を複数に分割することができるも
のの、容量取出部２４間の距離が長くなるため、インダ
クタンス低減効果が小さいのである。

【００３７】また、外部との接点に用いる外部端子７が
端子電極層４、５上にそれぞれ形成されているため、正
負の外部端子７が上方に露出していることになり、例え
ば、電極が形成された基板の前記電極に外部端子７を接
合することにより実装でき、基板等への実装が容易とな
る。

【００３８】本発明の積層タイプの薄膜コンデンサを図
５により説明する。この図５によれば、積層型の薄膜コ
ンデンサは、図１に示した単板型タイプの薄膜コンデン
サに対して、さらに誘電体層と電極層を積層したもので
ある。

【００３９】即ち、第１、第２電極層２、３と誘電体層
１を交互に積層してなる容量素子を所定の間隔で並置
し、容量素子間には複数の第１、第２端子電極層４、５
がそれぞれ形成され、各容量素子の２層の第１電極層２
ａ、２ｂ同士は第１端子電極層４ａ、４ｂで、２層の第
２電極層３ａ、３ｂ同士は第２端子電極層５ａ、５ｂに
より接続されている。

【００４０】下側の第１電極層２ａ同士を接続する第１
端子電極層４ａと、上側の第１電極層２ｂ同士を接続す
る第１端子電極層４ｂが積層され、また下側の第２電極
層３ａ同士を接続する第２端子電極層５ａと、上側の第
２電極層３ｂ同士を接続する第２端子電極層５ｂとが積
層されている。最上層の第１端子電極層４ｂの上面、最
上層の第２端子電極層５ｂの上面は外部に露出してお
り、この部分に外部端子が形成されることになる。容量
素子および端子電極層４、５は、基板６の上面に形成さ
れている。

【００４１】このような図５に示された構造の積層型薄
膜コンデンサも、図１乃至図３に示された単板型の薄膜
コンデンサと全く同様、複数の外部端子による電流経路
の分割効果および第１、第２端子電極層４、５の近接形
成による電流経路の短縮効果によって、インダクタンス
を極めて小さくすることができ、最上層の第１、第２端
子電極層４、５上に外部端子を形成することができるの
で実装が容易となる。さらに、第１、第２電極層２、３
と誘電体層１を交互に積層しているため、高容量とな
る。

【００４２】また、第１、第２端子電極層４、５の直下
には誘電体層１が存在しないため、外部端子形成時や実
装時の熱応力による誘電体層１へのダメージ等を防止で
きる。

【００４３】また、本発明の薄膜コンデンサは、一般に
は、上記のように、基板表面に形成されて用いられる
が、基板内に内蔵して用いることもできる。積層タイプ
を基板内に内蔵する場合には、端子電極層同士は、例え
ば、基板内に形成されたスルーホール導体で接続され、
さらに外部端子もスルーホール導体で形成することがで
き、これにより各電極層の導通を確保でき、容量が取り
出される。

【００４４】また、電極層２、３の形状を長方形状とし
た例について説明したが、正方形状、円形状等どのよう
な形状であっても良い。

【００４５】

【実施例】実施例１電極層、端子電極層および誘電体層の形成は全て高周波
マグネトロンスパッタ法を用いた。スパッタ用ガスとし
てプロセスチャンバー内にＡｒガスを導入し、真空排気
により圧力は６．７Ｐａに維持した。

【００４６】プロセスチャンバー内には基板ホルダーと
３個のターゲットホルダーが設置され、３種類のターゲ
ット材料からのスパッタが可能である。スパッタ時には
成膜する材料種のターゲット位置に基板ホルダーを移動
させ、基板−ターゲット間距離は６０ｍｍに固定した。

【００４７】基板ホルダーとターゲット間には外部の高
周波電源により１３．５６ＭＨｚの高周波電圧を印可
し、ターゲット背面に設置された永久磁石により形成さ
れたマグネトロン磁界により、ターゲット近傍に高密度
のプラズマを生成させてターゲット表面のスパッタを行
った。

【００４８】高周波電圧の印可は３個のターゲットに独
立に可能である。基板ホルダーはヒータによる加熱機構
を有しており、スパッタ成膜中の基板温度は一定となる
よう制御した。

【００４９】また、基板ホルダーに設置された基板のタ
ーゲット側には厚さ０．１０ｍｍの金属マスクが３種類
設置でき、成膜パターンに応じて必要なマスクが基板成
膜面にセットできる構造とした。

【００５０】先ず、厚さ０．２５ｍｍのアルミナ焼結体
基板上に、第１電極層のマスクパターンをセットし、Ａ
ｕターゲットのスパッタにより第１電極層を形成し、続
いて第１電極層同士を接続する第１端子電極層のマスク
パターンをセットして第１端子電極層を形成した。これ
により図３（ａ）に示すような第１電極層同士を第１端
子電極層で接続した網の目構造の電極層が得られた。続
いてターゲットにＰｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃焼結体
を用い、誘電体層のマスクパターンをセットし、基板温
度５３５℃、高周波電力２００Ｗの条件で、図３（ｂ）
に示すような誘電体層を形成した。

【００５１】次に第２電極層のマスクパターンをセット
し、Ａｕターゲットのスパッタにより第２電極層を形成
し、さらに第２電極層同士を接続する第２端子電極層の
マスクパターンをセットして第２端子電極層を形成し
た。これにより図３（ｃ）に示すような第２電極層同士
を第２端子電極層で接続した網の目構造の電極層が得ら
れた。コンデンサとしての有効電極の総面積は１．２ｍ
ｍ²とした。

【００５２】作製した単板型薄膜コンデンサの端子電極
層上に半田バンプを形成して評価用ボードに実装した。
使用した半田バンプは直径０．１ｍｍで、各端子電極層
上に合計２４個形成し、図１および図２に示すような薄
膜コンデンサを作製した。各半田バンプ間の距離Ｌは
０．１５ｍｍとした。

【００５３】評価は、１ＭＨｚから１．８ＧＨｚでのイ
ンピーダンス特性を、インピーダンスアナライザー（ヒ
ュウレットパッカード社製ＨＰ４２９１Ａ）を用いて行
った結果、容量成分は２１．２ｎＦ、インダクタンス成
分３ｐＨの値を得た。また上記測定後、薄膜コンデンサ
の断面をＳＥＭ観察したところ、各誘電体層の厚さは
０．５μｍであった。

【００５４】実施例２実施例１と全く同様にして誘電体層５層の積層薄膜コン
デンサを作製し、実施例１と同様の方法で評価したとこ
ろ、容量成分は１０２ｎＦ、インダクタンス成分３ｐＨ
の値を得た。また上記測定後、積層型薄膜コンデンサの
断面をＳＥＭ観察したところ、各誘電体層の厚さは０．
５μｍであった。

【００５５】実施例３基板材、電極材、電極形成方法、形状、および寸法は実
施例１と全く同様にして、誘電体層のみをゾルゲル法に
より形成した。ゾルゲル法による膜の作製手順は以下の
とおりとした。

【００５６】酢酸ＭｇとＮｂエトキシドを１：２のモル
比で秤量し、２−メトキシエタノール中で還流操作（１
２４℃で２４時間）を行い、ＭｇＮｂ複合アルコキシド
溶液（Ｍｇ＝４．９５ｍｍｏｌ、Ｎｂ＝１０．０５ｍｍ
ｏｌ、２−メトキシエタノール１５０ｍｍｏｌ）を合成
した。次に酢酸鉛（無水物）１５ｍｍｏｌと１５０ｍｍ
ｏｌの２−メトキシエタノールを混合し、１２０℃での
蒸留操作により、Ｐｂ前駆体溶液を合成した。

【００５７】ＭｇＮｂ前駆体溶液とＰｂ前駆体溶液をモ
ル比Ｐｂ：（Ｍｇ＋Ｎｂ）＝１：１になるよう混合し、
室温で十分撹拌し、Ｐｂ（Ｍｇ_1/3Ｎｂ_2/3）Ｏ₃（Ｐ
ＭＮ）前駆体溶液を合成した。

【００５８】この溶液の濃度を２−メトキシエタノール
で約３倍に希釈し、塗布溶液とした。次に電極層上に、
前記塗布溶液をスピンコーターで塗布し、乾燥させた
後、３００℃で熱処理を１分間行い、ゲル膜を作製し
た。塗布溶液の塗布−熱処理の操作を繰り返した後、８
３０℃で１分間（大気中）の焼成を行い、Ｐｂ（Ｍｇ
_1/3Ｎｂ_2/3）Ｏ₃薄膜を得た。

【００５９】得られた上記誘電体薄膜の上にレジストを
塗布しフォトリソグラフィー工程によって露光、現像
し、これをマスクとするウェットエッチングにより、実
施例１と同様のパターン形状に誘電体膜のパターニング
を行い、実施例１と同様の薄層コンデンサを作製した。

【００６０】作製した薄膜コンデンサを実施例１同様、
評価ボードに実装し、１ＭＨｚから１．８ＧＨｚでのイ
ンピーダンス特性を、インピーダンスアナライザー（ヒ
ュウレットパッカード社製ＨＰ４２９１Ａ）を用いて測
定した。その結果、容量成分は５３ｎＦ、インダクタン
ス成分３ｐＨの値を得た。また上記測定後、薄膜コンデ
ンサの断面をＳＥＭ観察したところ、各誘電体層の厚さ
は０．６μｍであった。

【００６１】実施例４実施例３と全く同様にして薄膜コンデンサを作製し、図
４に示すように端子電極層上に形成する半田バンプを合
計１２個とし、実施例１と同様の方法で評価したとこ
ろ、容量成分は５２ｎＦ、インダクタンス成分７ｐＨの
値を得た。また上記測定後、薄膜コンデンサの断面をＳ
ＥＭ観察したところ、各誘電体層の厚さは０．６μｍで
あった。

【００６２】実施例５容量素子の数を３個にする以外は、実施例３と全く同様
にして図６に示すような薄膜コンデンサを作製した。コ
ンデンサとしての有効電極の総面積は０．９ｍｍ²とし
た。端子電極層上には、図６に示すように半田バンプを
合計１６個形成し、実施例１と同様の方法で評価したと
ころ、容量成分は４０ｎＦ、インダクタンス成分４ｐＨ
の値を得た。また上記測定後、薄膜コンデンサの断面を
ＳＥＭ観察したところ、各誘電体層の厚さは０．６μｍ
であった。

【００６３】実施例６図７に示すように端子電極層の数を減らし、半田バンプ
間の距離Ｌを０．３０ｍｍとする以外は、実施例３と全
く同様にして薄膜コンデンサを作製した。端子電極層上
には、図７に示すように半田バンプを合計１２個形成
し、実施例１と同様の方法で評価したところ、容量成分
は５３ｎＦ、インダクタンス成分１１ｐＨの値を得た。
また上記測定後、薄膜コンデンサの断面をＳＥＭ観察し
たところ、各誘電体層の厚さは０．６μｍであった。

【００６４】

【発明の効果】以上詳述したように、本発明の薄膜コン
デンサでは、容量素子が複数に分割され、かつ各容量素
子間に、第１電極層同士を接続する複数の第１端子電極
層と、第２電極層同士を接続する複数の第２端子電極層
が、第１端子電極層とは異なる位置にそれぞれ形成され
ており、これらの第１、第２端子電極層にそれぞれ外部
端子を設けることにより、電流経路を複数に分岐するこ
とができ、かつ外部端子間の距離を短くする、つまり実
効的な電流経路を短くすることができるので、インダク
タンスを極めて小さくすることができる。さらに本発明
の構造は積層化が容易であり、外部との接点に用いる外
部端子を端子電極層上に形成したので、外部端子形成時
に発生する熱応力による容量素子へのダメージを考慮す
る必要がなく、また実装も容易となる。

【図面の簡単な説明】

【図１】本発明の単板型の薄膜コンデンサを示す分解斜
視図である。

【図２】図１の平面図である。

【図３】図１の電極層を端子電極層により接続した網の
目構造の電極層、および誘電体層を示す平面図である。

【図４】外部端子を形成しない端子電極層を有する薄膜
コンデンサの平面図である。

【図５】本発明の積層型の薄膜コンデンサを示す分解斜
視図である。

【図６】容量素子が３個の薄膜コンデンサの平面図であ
る。

【図７】端子電極層間が広い薄膜コンデンサの平面図で
ある。

【図８】従来の薄膜コンデンサを示す分解斜視図であ
る。

【符号の説明】

１・・・誘電体層２、２ａ、２ｂ・・・第１電極層３、３ａ、３ｂ・・・第２電極層４、４ａ、４ｂ・・・第１端子電極層５、５ａ、５ｂ・・・第２端子電極層６・・・基板７・・・外部端子８・・・接続部Ａ、Ｂ、Ｃ、Ｄ・・・容量素子

Claims

【特許請求の範囲】

【請求項１】誘電体層の下面に第１電極層を、上面に第
２電極層を形成してなる容量素子を所定間隔を置いて複
数並置するとともに、該複数の容量素子の間に、前記第
１電極層同士を接続する複数の第１端子電極層を設け、
かつ前記複数の容量素子の間に、前記第２電極層同士を
接続する複数の第２端子電極層を、前記第１端子電極層
と異なる位置に設け、さらに前記第１端子電極層および
前記第２端子電極層に外部端子を設けてなることを特徴
とする薄膜コンデンサ。
【請求項２】複数の誘電体層と複数の電極層を交互に積
層してなり、前記電極層が下側から交互に第１電極層ま
たは第２電極層とされた容量素子を所定間隔を置いて複
数並置するとともに、該複数の容量素子の間に、同一平
面上の前記第１電極層同士を接続する複数の第１端子電
極層を設け、かつ前記複数の容量素子の間に、同一平面
上の前記第２電極層同士を接続する複数の第２端子電極
層を、前記第１端子電極層と異なる位置に設け、さらに
最上層の前記第１端子電極層および前記第２端子電極層
に外部端子を設けてなることを特徴とする薄膜コンデン
サ。
【請求項３】請求項１または２記載の薄膜コンデンサを
基体の表面および／または内部に設けてなることを特徴
とする基板。