JP2000022150A

JP2000022150A - 半導体装置の製造方法

Info

Publication number: JP2000022150A
Application number: JP10190357A
Authority: JP
Inventors: Takeshi Nanjo; 健南條
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1998-07-06
Filing date: 1998-07-06
Publication date: 2000-01-21

Abstract

(57)【要約】【課題】アナログデバイスのプロセスに対してサリサ
イド技術の整合性を確保し、かつ入出力部のシリサイド
化を完全に抑制し、デバイスの信頼性及び歩留まりを向
上させる。【解決手段】半導体基板３０１全面にチタン膜３０８
を形成し、その上に窒化チタン膜３１３を形成し、さら
にその上に、抵抗部３０４ｂ及び入出力用領域を除いて
レジスト３１０を形成する(ａ)。レジスト３１０をマス
クとして開口部の窒化チタン膜３１３を除去する(ｂ)。
レジスト３１０を除去した後、窒化チタン膜３１３をマ
スクとして開口部のチタン膜３０８を除去する(ｄ)。チ
タン膜３０８が残存しているロジック部のゲート電極１
０４ａ及び半導体基板３０１を熱処理によりシリサイド
化し、チタンシリサイド層３１１を形成する(ｅ)。未反
応なチタン膜３０８及び窒化チタン膜３１３を除去する
(ｆ)。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、微細化が進む半導
体装置の製造方法に関するものであり、特に、ゲート電
極及びソース・ドレイン電極で低抵抗化を目的としてシ
リサイド化した多結晶又は単結晶シリコンと、抵抗素子
などシリサイド化しない多結晶又は単結晶シリコンとを
ともに備えた半導体装置の製造方法に関するものであ
る。そのような半導体装置は、近年特に、製品化が進ん
でいる低電圧駆動で、低消費電力用途の半導体装置、例
えば携帯機器(ページャー、ＰＨＳ)等に搭載されるＤＳ
Ｐ(デジタル・シグナル・プロセッサ)、画像処理チップ
等の半導体装置として利用されている。

【０００２】

【従来の技術】近年、半導体装置の微細化及び高速化の
要求に伴い、トランジスタのゲート電極上及びソース・
ドレイン電極上を自己整合的にシリサイド化するサリサ
イド技術が一般に用いられるようになってきている。ゲ
ート電極、ソース電極及びドレイン電極に代表される多
結晶又は単結晶シリコンが露出している表面は、サリサ
イド技術により全てシリサイド化されることになり、形
成されたシリサイド層は、２〜５Ω/sheet程度の低抵抗
な層抵抗が得えられることから、デバイスの寄生抵抗低
減には必須の技術となりつつある。

【０００３】しかし、容量素子や抵抗素子を有するよう
なアナログデバイスにサリサイド技術を応用する場合
に、作製上の問題が発生する。すなわち、従来のアナロ
グデバイスにおいて、特に抵抗素子を形成する場合、１
００Ω/sheet程度のｎ型又はｐ型の高濃度不純物拡散層
領域を用いたり、１０００Ω/sheet程度のｎ型又はｐ型
のウエル領域を用いたり、又は２層ポリシリコンプロセ
スによる２０〜５０Ω/sheetの多結晶シリコンを用いた
りしていた。特に近年は、抵抗素子の微細化を図るため
に、比較的抵抗値が低い多結晶シリコンを用いる場合が
多くなっている。このようなアナログプロセスにサリサ
イド技術を組み合せると、抵抗素子用の多結晶シリコン
上もシリサイド化されて、２〜５Ω/sheet程度に低抵抗
化されてしまう。そのため、必要な抵抗を得るには、抵
抗素子の線幅をさらに細くする等の制御を行う必要が生
じる。

【０００４】また、シリサイド層は熱的安定性の低さ等
により、層抵抗のばらつきが大きいことに起因して、抵
抗値の制御が困難になっている。このような理由によ
り、サリサイド技術をアナログデバイスに応用する場合
は、抵抗素子を構成する多結晶シリコンにはシリサイド
化が起らないようにしなければならない。

【０００５】また、アナログデバイスに限らず、半導体
装置の入出力回路部は、比較的大電流を流すために、静
電気によるゲート酸化膜の破壊が問題となっている。そ
の問題に対し、一般的にはソース・ドレイン電極を形成
する高濃度の不純物拡散層領域のレイアウトを考慮し、
入出力部のトランジスタのゲート電極端部のゲート酸化
膜における電界の集中を極力低下するように努めてい
る。その方法として、ソース・ドレインの高濃度の不純
物拡散層領域の層抵抗が１００Ω/sheet程度と比較的高
抵抗であることを利用した電界集中の緩和によるものが
ある。

【０００６】しかし、そのような入出力回路部のデバイ
スにサリサイド技術を組み合せると、ソース・ドレイン
の高濃度の不純物拡散層領域上もシリサイド化されて、
２〜５Ω/sheet程度に低抵抗化されてしまうため、電界
緩和が十分に発揮できなくなってしまう。そのため、ゲ
ート酸化膜の静電破壊に対する耐性が低下し、不良の原
因となる。このような理由により、入出力回路部の特定
領域の高濃度拡散層領域上もシリサイド化が起らなくな
るようにしなければならない。

【０００７】これらの問題に対する従来例として、シリ
サイド層形成工程を変更し、シリコン酸化膜を高融点金
属膜上面に形成し、シリサイド層を形成しない箇所のシ
リコン酸化膜を除去した後、残存するシリコン酸化膜を
マスクとして高融点金属膜を除去する方法を図１に示す
(従来技術１)。

【０００８】図１(ａ)において、単結晶シリコンより成
る半導体基板１０１上に、シリコン酸化膜より成る素子
分離領域１０２、ゲート酸化膜１０３、その上の多結晶
シリコンより成るゲート電極１０４ａ、抵抗部のための
多結晶シリコン１０４ｂ、シリコン酸化膜より成るゲー
ト側壁絶縁膜１０６、低濃度不純物拡散層領域１０５、
及び高濃度不純物拡散層領域１０７が形成されている。
低濃度不純物拡散層領域１０５及び高濃度不純物拡散層
領域１０７は、トランジスタ部においてソース電極又は
ドレイン電極の役割を果たしている。半導体基板１０１
全面上に、フッ酸系の溶液前処理を行った後、高融点金
属であるチタン１０８をスパッタリング法により形成す
る。その上に、プラズマＣＶＤ法等により、シリコン酸
化膜１０９を形成する。さらにその上に、レジスト１１
０を、写真製版技術により、入出力部や及び抵抗部上を
開口するように形成する。

【０００９】図１(ｂ)において、レジスト１１０をエッ
チングマスクとして、ドライエッチング技術により入出
力部及び抵抗部上のシリコン酸化膜１０９を、チタン層
１０８とエッチング選択性を持たせて、エッチング除去
する。その後、図１(ｃ)において、レジスト１１０をプ
ラズマ処理により除去した後、シリコン酸化膜１０９を
エッチングマスクとして、アンモニア及び過酸化水素水
を含んだ薬液により、入出力部及び抵抗部上のチタン膜
１０８を除去する。なおこの時、上記薬液に対して、レ
ジスト膜は一般的に急激にエッチングされてしまうた
め、マスクとしてシリコン酸化膜１０９が必要となって
いる。

【００１０】次に、図１(ｄ)において、シリコン酸化膜
１０９をウエットエッチング又はドライエッチングによ
りエッチング除去する。次に、図１(ｅ)において、通常
の急速熱処理(Rapid Thermal Anneal、ＲＴＡと略記す
る)により６５０℃程度の熱処理を行い、チタンが残存
している箇所のゲート電極１０４の多結晶シリコン表面
及びソース・ドレイン電極１０５，１０７の単結晶シリ
コン表面をシリサイド化する。この時比較的高抵抗なシ
リサイド層１１１(３０〜５０Ω/sheet)が形成される。

【００１１】次に、図１(ｆ)において、素子分離領域１
０２上、ゲート側壁絶縁膜１０６上及びシリサイド層１
１１上に残存する未反応なチタン膜１０８及び上記熱処
理時に形成された窒化チタン膜を選択的にエッチング除
去する。この時、エッチング液としてアンモニア及び過
酸化水素水を含んだ薬液を用い、ウエットエッチング技
術によりエッチングする。次に、図１(ｇ)において、通
常のＲＴＡ法により８５０℃程度の熱処理を行い、シリ
サイド層１１１を２〜５Ω/sheet程度の低抵抗なシリサ
イド層１１２に相移転させる。

【００１２】次に、抵抗部のシリサイド化を抑制した他
の従来技術を紹介する(特開平７−２０２０１２号公報
参照、従来技術２)。図２に示すように、抵抗部上の多
結晶シリコン２０４ｂ表面にシリコン酸化膜２０６を残
存させ、サリサイド技術によるシリサイド化の時に、抵
抗部のみシリサイド化を起らせないようにしている。そ
の作成工程を紹介すると、まず図２(ａ)において、半導
体基板２０１上に、シリコン酸化膜より成る素子分離領
域２０２及びゲート酸化膜２０３、多結晶シリコンより
成るゲート電極２０４ａ及び抵抗部２０４ｂ、並びに低
濃度不純物拡散層領域２０５が形成されている。次に、
図２(ｂ)において、単結晶シリコンより成る半導体基板
２０１上に、シリコン酸化膜２０６を形成する。その
後、抵抗部２０４ｂ上にシリコン酸化膜２０６を残存さ
せるために、すなわち抵抗部２０４ｂにシリサイド層を
形成させないために、写真製版技術によりレジスト膜２
１０を抵抗素子上に形成する。

【００１３】その後、図２(ｃ)において、ドライエッチ
ング技術による異方性エッチングによりシリコン酸化膜
２０６をエッチングし、ゲート電極２０４ａの側壁にゲ
ート側壁絶縁膜２０６ａを形成すると同時に、抵抗部２
０４ｂ上にシリコン酸化膜２０６を残存させる。その
後、レジスト膜２１０をプラズマエッチングにより除去
し、高濃度不純物拡散層領域２０７をイオン注入法と熱
処理により形成する。なお、低濃度不純物拡散層領域２
０５及び高濃度不純物拡散層領域２０７は、トランジス
タ部においてソース電極又はドレイン電極の役割を果た
している。その後、半導体基板２０１全面上に、フッ酸
系の溶液前処理を行った後、高融点金属であるチタン２
０８をスパッタリング法により形成する。

【００１４】次に、図２(ｄ)において、通常のＲＴＡ法
により６５０℃程度の熱処理を行い、チタン２０８が残
存している箇所のゲート電極２０４ａの多結晶シリコン
表面及びソース・ドレイン電極２０５，２０７の単結晶
シリコン表面をシリサイド化する。この時、比較的高抵
抗なシリサイド層２１１(３０〜５０Ω/sheet)が形成さ
れる。次に、図２(ｅ)において、素子分離領域２０２
上、ゲート側壁絶縁膜２０６ａ上及びシリサイド層２１
１上に残存する未反応なチタン膜２０８、並びに上記熱
処理時に形成された窒化チタン膜を選択的にエッチング
除去する。この時、エッチング液としてアンモニア及び
過酸化水素水を含んだ薬液を用い、ウエットエッチング
技術によりエッチングする。次に、図２(ｆ)において、
通常のＲＴＡ法により８５０℃程度の熱処理を行い、シ
リサイド層２１１を、２〜５Ω/sheet程度の低抵抗なシ
リサイド層２１２に相移転させる。

【００１５】

【発明が解決しようとする課題】従来技術１において
は、図１(ｄ)において、半導体基板１０１上部に残存す
るシリコン酸化膜１０９を、ウエットエッチング又はド
ライエッチングによりエッチング除去している。この
時、ウエットエッチングによりエッチングを行う場合
は、チタン膜１０８、ゲート電極１０４ａの多結晶シリ
コン膜やソース・ドレイン電極１０７を構成している単
結晶シリコン膜の露出している箇所との選択性を保ちな
がらエッチングすることは可能であるが、露出している
ゲート側壁絶縁膜１０６とのエッチング選択性は、同一
材であることから不可能である。そのため、ゲート側壁
絶縁膜１０６も等方的にエッチングし、ゲート酸化膜１
０３の電気的信頼性を低下させ、かつデバイスの歩留ま
りを低下させる欠点を有している。

【００１６】また、シリコン酸化膜１０９のエッチング
をドライエッチングにより行う場合、ウエットエッチン
グの場合と同様、チタン膜１０８、ゲート電極１０４ａ
の多結晶シリコン膜やソース・ドレイン電極１０７を構
成している多結晶シリコン膜や単結晶シリコン膜の露出
している箇所との選択性を保ちながらエッチングするこ
とは可能であるが、イオン衝撃によるチタン膜１０８及
びゲート電極１０４ａ等へのダメージが発生する。さら
に、露出しているゲート側壁絶縁膜１０６とのエッチン
グ選択性は、同一材であることから不可能であり、ゲー
ト側壁絶縁膜１０６を異方性を有しながらではあるがエ
ッチングしてしまう。以上の理由により、やはりゲート
酸化膜１０３の電気的信頼性を低下させ、かつデバイス
の歩留まりを低下させる欠点を有している。

【００１７】次に、従来技術２においては、図２に記載
のように、ゲート側壁絶縁膜２０６の形成時に、シリコ
ン酸化膜２０６を抵抗部２０４ｂ上に残存させて、抵抗
部２０４ｂのシリサイド化が発生しないようにしてい
る。しかし一方で、入出力部のトランジスタのソース・
ドレイン領域にもシリサイド化が起り、静電的な破壊に
対する耐性が低下し、デバイスの歩留まりを低下させ
る。もし、入出力部でのシリサイド化を抑えようとし
て、入出力部にもシリコン酸化膜２０６を残存させた場
合、図２(ｃ)に示す高濃度不純物拡散層領域２０７の形
成のためのイオン注入時に、そのシリコン酸化膜が注入
マスクとなり、高濃度不純物拡散層領域２０７の形成が
できなくなる。そのため、入出力部の任意の箇所のシリ
サイド化を発生させたくない領域にシリコン酸化膜１０
６を残せない。

【００１８】そこで本発明は、これらの従来技術が有す
る問題を解決し、サリサイド化プロセスにおいて、半導
体基板上の任意の箇所のシリサイド化の発生を抑制する
ことを目的としている。

【００１９】

【課題を解決するための手段】本発明は、以下の工程
(Ａ)から(Ｈ)を含んでシリサイド化を行い、ゲート電極
上とソース電極及びドレイン電極上を高融点金属のシリ
サイド膜により自己整合的に低抵抗化したサリサイド構
造を有するＭＯＳ型トランジスタを具備する半導体装置
の製造方法である。（Ａ）半導体基板全面に高融点金属膜を形成する工程、
（Ｂ）高融点金属膜上に高融点金属窒化膜を形成する工
程、（Ｃ）シリサイド化しない領域を除き、高融点金属
窒化膜上にレジスト膜を形成する工程、（Ｄ）レジスト
膜をマスクとしてシリサイド化しない領域の高融点金属
窒化膜を除去する工程、（Ｅ）レジスト膜を除去した
後、高融点金属窒化膜をマスクとしてシリサイド化しな
い領域の高融点金属膜を除去するエッチング工程、
（Ｆ）高融点金属膜が残存している箇所の半導体部材を
熱処理によりシリサイド化する工程、（Ｇ）未反応な高
融点金属膜及び高融点金属窒化膜を除去する工程、
（Ｈ）シリサイド化された高融点金属膜の層抵抗を熱処
理により低減させる工程。

【００２０】以下に、本発明の半導体装置の製造方法の
構成を示す。図３は、本発明の半導体装置の製造方法の
構成を表す工程断面図である。図３(ａ)において、半導
体基板３０１上に、シリコン酸化膜より成る素子分離領
域３０２、ゲート酸化膜３０３、その上の多結晶シリコ
ンより成るゲート電極３０４ａ、抵抗部のための多結晶
シリコン３０４ｂ、シリコン酸化膜より成るゲート側壁
絶縁膜３０６、低濃度不純物拡散層領域３０５及び高濃
度不純物拡散層領域３０７が形成されている。低濃度不
純物拡散層領域３０５及び高濃度不純物拡散層領域３０
７は、トランジスタ部においてソース電極又はドレイン
電極の役割を果たしている。半導体基板３０１全面上
に、高融点金属３０８を形成した後、さらにその上に高
融点金属窒化膜３１３を形成する。次に、写真製版技術
により、入出力部や抵抗部を開口し、ロジック部を覆う
ようにレジスト３１０を形成する。

【００２１】次に、図３(ｂ)において、レジスト３１０
をエッチングマスクとして、入出力部や抵抗部の高融点
金属窒化膜３１３を下層の高融点金属膜３０８とエッチ
ング選択性を持たせて、エッチング除去する。図３(ｃ)
において、レジスト３１０をエッチングにより除去す
る。図３(ｄ)において、高融点金属窒化膜３１３をエッ
チングマスクとして、入出力部や抵抗部の高融点金属膜
を除去する。

【００２２】図３(ｅ)において、熱処理を行い、高融点
金属膜３０８と高融点金属窒化膜３１３が積層されて残
存している箇所の、ゲート電極３０４ａ上面及びソース
・ドレイン電極３０７表面をシリサイド化し、比較的高
抵抗なシリサイド層３１１を形成する。図３(ｆ)におい
て、素子分離領域３０２上、ゲート側壁絶縁膜３０６
上、及びシリサイド層上に残存する未反応な高融点金属
３０８及び高融点金属窒化膜３１３を、シリサイド層及
びシリコン酸化膜等に対して選択的に、エッチングす
る。図３(ｇ)において、熱処理を行い、シリサイド層３
１１を低抵抗なシリサイド層３１２に相移転させる。そ
の後、通常のＭＯＳ半導体装置の製造方法と同様に、層
間絶縁膜、金属配線との接続孔、何層かの金属配線、及
び保護膜を形成し、半導体装置を完成させる。

【００２３】以上が、本発明の半導体装置の製造方法の
構成である。このようにして、トランジスタのゲート酸
化膜の信頼性及び歩留まりを低下させることなく、抵抗
部のシリサイド化を抑制し、抵抗素子を歩留まり良くか
つ均一に形成し、アナログデバイスのプロセスに対して
サリサイド技術の整合性を確保し、かつ入出力部のシリ
サイド化を抑制し、入出力部のソース・ドレイン電極を
シリサイド化せずにゲート電極端部のゲート酸化膜への
電界集中を緩和し、ゲート酸化膜の静電的な破壊耐性を
向上させ、デバイスの信頼性及び歩留まりを向上させる
ことができる。

【００２４】

【発明の実施の形態】高融点金属膜及びその窒化膜とし
てチタン膜及びチタン膜の窒化膜を用いることが好まし
い。このように、高融点金属膜及びその高融点金属の窒
化膜を用いるようにすれば、同一装置における連続処理
により形成することでき、好ましい。その結果、スルー
プットが向上し、かつ工程間で半導体基板が大気に晒さ
れることがないので歩留まりが向上する。高融点金属窒
化膜の膜厚を３０〜７０ｎｍとすることが好ましい。そ
の結果、高融点金属窒化膜をエッチングマスクとして高
融点金属膜をエッチングする際の、高融点金属窒化膜の
膜減りに伴う高融点金属膜へのダメージを抑制し、かつ
シリサイド層形成後の未反応な高融点金属膜及び高融点
金属窒化膜のエッチング除去時に、エッチング時間が最
適となり、シリサイド層が長時間薬液に晒されることに
よるシリサイド層へのダメージを防止し、シリサイド層
の低抵抗化を図ることができる。

【００２５】レジスト膜をマスクとして抵抗素子領域、
容量素子領域又は入出力用素子領域の高融点金属窒化膜
を除去する工程を、少なくともフッ素、炭素及び酸素を
含むガス系を用いるプラズマ処理により行うことが好ま
しい。その結果、高融点金属膜とその窒化膜とのエッチ
ング選択性を確保できる。レジスト膜を除去する工程
を、フッ素を含まず、酸素を含むガス系を用いるプラズ
マ処理により行うことが好ましい。その結果、下層の高
融点金属窒化膜がエッチングされることがないので、高
融点金属窒化膜をエッチングマスクとして半導体基板上
の任意の箇所の高融点金属膜をエッチングすることが可
能になる。レジスト膜をマスクとして半導体基板上の一
部の箇所の高融点金属窒化膜を除去する工程とレジスト
膜を除去する工程を、同一装置における連続プラズマ処
理により行うことが好ましい。その結果、スループット
が向上し、かつ工程間で半導体基板が大気に晒されるこ
とがないので歩留まりが向上する。

【００２６】高融点金属窒化膜をマスクとして抵抗素子
領域、容量素子領域又は入出力用素子領域の高融点金属
膜を除去する工程を、アンモニア及び過酸化水素を含む
薬液によるウェット処理により行うことが好ましい。そ
の結果、高いエッチング選択性でエッチングが可能なの
で、高融点金属窒化膜の下層の高融点金属膜に対するエ
ッチングダメージが発生せず、後工程のシリサイド層の
形成を促進する。又、高融点金属膜をエッチング後の下
層半導体基板及びシリコン酸化膜へのエッチングダメー
ジが生じないので、その領域におけるトランジスタ及び
ゲート電極端部のゲート酸化膜に対する電気的信頼性の
低下を防止できる。

【００２７】半導体基板全面に高融点金属膜を形成する
工程の前に、半導体基板全面に砒素、アルゴン又はシリ
コンをイオン注入法によりイオン注入し、ゲート電極及
びソース・ドレイン電極を構成する多結晶シリコン及び
単結晶シリコンを非晶質化する工程を含むことが好まし
い。その結果、シリサイド化される領域の表面近傍が非
晶質化しているので、シリサイド層の形成が促進され、
特に１.０μｍ以下の細線のゲート電極等で抵抗の上昇
が抑制され、均一性が向上する。

【００２８】高融点金属膜が残存している箇所を熱処理
によりシリサイド化する工程を、４００℃〜５５０℃の
比較的低温なＲＴＡ処理を行い、引き続き６００℃〜７
５０℃の比較的高温なＲＴＡ処理を行う２段階の連続熱
処理により行うことが好ましい。その結果、シリサイド
化が始まる初期に微細な非晶質なシリサイド層が形成さ
れてＣ４９相のシリサイド層の形成が促進され、特に
１.０μｍ以下の細線のゲート電極等で抵抗の上昇が抑
制され、かつ均一性が向上する。

【００２９】レジスト膜をマスクとして高融点金属窒化
膜を除去する工程をプラズマ処理により行い、そのプラ
ズマ処理に用いるガスとして、少なくともフッ素、炭素
及び酸素を含むガス系を用い、好ましくは少なくとも炭
素とフッ素を含むガスと酸素ガスの混合ガスを用い、さ
らに好ましくはＣＦ₄又はＣＨＦ₃と、酸素の混合ガスを
用い、さらに好ましくは酸素ガスに対するフッ素系ガス
の体積率を０.０５〜０.２とすることが好ましく、さら
に好ましくはプラズマ処理時の処理圧力を５０Ｐａ以上
とすることが好ましい。その結果、下層高融点金属膜が
エッチングされトランジスタを構成するゲート酸化膜等
へのエッチングダメージの発生を防止できる。

【００３０】高融点金属膜上に形成される高融点金属窒
化膜の組成において、高融点金属に対する窒素の体積含
有率が０.４〜０.６であることが好ましい。その結果、
レジストをエッチングマスクとして高融点金属窒化膜を
エッチングする際の高融点金属窒化膜のエッチング速度
を高くし、さらに、高融点金属窒化膜をエッチングマス
クとして高融点金属膜をエッチングする際の高融点金属
窒化膜のエッチング速度を低くすることにより、両工程
でのエッチング選択性を確保でき、トランジスタへのダ
メージの発生を抑制でき、かつシリサイド化を促進でき
る。

【００３１】

【実施例】次に、実施例を記載する。実施例１として、
高融点金属膜としてチタン膜を用い、高融点金属窒化膜
として窒化チタン膜を用いた場合を記載する。構成は図
３の構成と同様なので、図３を用いて説明する。図３
(ａ)において、単結晶シリコンから成る半導体基板３０
１上に、ｎ型トランジスタ及びｐ型トランジスタを形成
するためのウエルを形成し、ＬＯＣＯＳ法により素子分
離領域３０２であるシリコン酸化膜を形成する。その
後、トランジスタの閾値電圧を決定するためのイオン注
入を行った後、ゲート酸化膜３０３であるシリコン酸化
膜を熱酸化により９ｎｍの膜厚で形成する。

【００３２】次に、常圧ＣＶＤ法により燐を含んだ多結
晶シリコン膜を２００ｎｍの膜厚で成膜し、写真製版技
術及びドライエッチング技術を用いて、ゲート電極３０
４ａに加工する。また、同時に、素子分離領域３０２上
の任意の箇所に、抵抗部３０４ｂ形成のために多結晶シ
リコン膜を加工残存させる。この時、抵抗部３０４ｂを
形成する多結晶シリコン膜の層抵抗は最終的に２０〜５
０Ω/sheetの任意の抵抗になるように、燐の不純物濃度
が制御されている。なお、実施例１においては、抵抗部
３０４ｂをゲート電極３０４ａ形成時に同時に形成して
いるが、容量形成のための２層プロセスを行う場合に
は、別工程で形成することも可能である。

【００３３】次に、ゲート電極３０４ａ及び素子分離領
域３０２を注入マスクとして、半導体基板３０１のｎ型
トランジスタ領域に砒素を、ｐ型トランジスタ領域に硼
素をそれぞれイオン注入し、低濃度不純物拡散層領域３
０５を形成する。その後、８００℃程度の熱ＣＶＤ法に
よりシリコン酸化膜を半導体基板全面に堆積させ、ドラ
イエッチング技術によるエッチバックにより、ゲート側
壁絶縁膜３０６を形成する。次に、半導体基板３０１の
ｎ型トランジスタ領域に砒素を、ｐ型トランジスタ領域
に二弗化硼素を、それぞれイオン注入し、高濃度不純物
拡散層領域３０７を形成する。その後熱処理を行って、
注入された不純物の活性化を行う。

【００３４】次に、半導体基板３０１全面上にフッ酸系
の溶液前処理を行った後、チタン膜３０８及びその上に
窒化チタン膜３１３をマグネトロンスパッタリング法に
よる同一装置で、それぞれ３０ｎｍ及び５０ｎｍの膜厚
で連続的に形成する。この時、窒化チタン膜の窒素の体
積含有率は、およそ０.５である。次に、窒化チタン膜
３１３上に、レジスト膜３１０を、スピンコート方式及
び写真製版技術により、入出力部や抵抗部のシリサイド
層を形成しない箇所を開口し、シリサイド層を形成する
ロジック部を覆うように形成する。

【００３５】次に、図３(ｂ)において、レジスト３１０
をエッチングマスクとして、入出力部や抵抗部の窒化チ
タン膜３１３を下層のチタン膜３０８とエッチング選択
性を持たせて、エッチングする。この時のエッチング
は、ＣＦ₄及びＯ₂の２元系ガスのプラズマ処理により行
われ、チタン膜３０８のエッチング速度は窒化チタン膜
３１３のエッチング速度に比べ大幅に低いので、エッチ
ング選択性が確保されている。

【００３６】その後、図３(ｃ)において、レジスト３１
０を、酸素ガスのみによるプラズマ処理(ドライエッチ
ングと同義)により除去する。このガスを用いることに
より、窒化チタン膜３１３がエッチングされない。な
お、窒化チタン膜３１３のエッチングとレジスト３１０
の除去は、同一装置における連続プラズマ処理により行
った。次に、図３(ｄ)において、窒化チタン膜３１３を
エッチングマスクとして、入出力部や抵抗部のチタン膜
３０８をウェットエッチングにより除去する。この時、
アンモニア及び過酸化水素を含む薬液を用いることによ
り、窒化チタン膜３１３のエッチング速度は、チタン膜
３０８のエッチング速度に比べ、およそ２０分の１程度
となるので、窒化チタン膜３１３がエッチングマスクと
して有効に寄与する。

【００３７】次に、図３(ｅ)において、ＲＴＡ法により
７００℃の急速熱処理を行い、チタン膜３０８と窒化チ
タン膜３１３が積層されて残存している箇所の、ゲート
電極３０４ａ上層の多結晶シリコン及びソース・ドレイ
ン電極３０７上層の単結晶シリコンをシリサイド化し、
比較的高抵抗なＴｉＳｉ₂層のＣ４９相より成るチタン
シリサイド層３１１を形成する。次に、図３(ｆ)におい
て、素子分離領域３０２上、ゲート側壁絶縁膜３０６上
及びチタンシリサイド層３１１上に残存する未反応なチ
タン膜３０８、並びに窒化チタン膜３１３を、チタンシ
リサイド層３１１、素子分離領域３０２、ゲート側壁絶
縁膜３０６及び半導体基板３０１に対して、選択的にエ
ッチングする。この時、エッチング液としてアンモニア
及び過酸化水素を含んだ薬液を用いたウェット処理によ
り除去するが、上述したようにチタン膜と窒化チタン膜
の該薬液に対するエッチング速度に違いがあるので、エ
ッチング時間をエッチング速度の遅い窒化チタン膜に合
わせる必要がある。しかし、窒化チタン膜３１３とチタ
ンシリサイド層３１１とのエッチング選択性がそれ以上
に大幅に大きいので、チタンシリサイド層３１１及びト
ランジスタ領域へのダメージはない。

【００３８】次に、図３(ｇ)において、ＲＴＡ法により
８５０℃の急速熱処理を行い、ＴｉＳｉ₂ Ｃ４９相より
成るチタンシリサイド層３１１を、およそ５Ω/sheetの
低抵抗なチタンシリサイド層ＴｉＳｉ₂ Ｃ５４相３１２
に相転移させる。その後、通常のＭＯＳ型半導体装置の
製造方法と同様に、層間絶縁膜、金属配線との接続孔、
及び金属配線を形成し、半導体装置を完成させる。

【００３９】上記実施例１により、半導体基板上の任意
の箇所にシリサイド層を形成しない領域を形成でき、か
つシリサイド層非形成領域のトランジスタ領域の電気的
信頼性の低下を防止できる。さらに、入出力部領域をシ
リサイド化しないことにより、半導体装置の静電破壊に
よる不良の発生を抑制できる。さらに、抵抗部の抵抗と
なる多結晶シリコン上をシリサイド化しないことによ
り、層抵抗値がおよそ４０Ω/sheet程度でかつ均一性が
良好な抵抗部を供給できる。

【００４０】表１に、実施例１によるゲート酸化膜の破
壊耐圧の歩留まりを、上述の従来技術２及びサリサイド
技術を用いない場合と比較して、評価した結果を示す。
評価は、１００００μｍ²の面積のゲート酸化膜耐圧評
価素子において、規定耐圧を満たす素子に対して悪化し
ている耐圧を示す素子の割合で示した。

【００４１】

【表１】

【００４２】表１より、従来技術２においては、シリサ
イド非形成領域を形成するためのシリコン酸化膜を除去
する工程のダメージにより、歩留まりが低下していると
考えられるが、実施例１においては、サリサイド技術を
用いない場合と同様に、高い歩留まりを示しており、ゲ
ート酸化膜へのダメージが発生しないことを示してい
る。

【００４３】表２に、入出力部に設置されている静電破
壊評価用素子の破壊に対する良品の歩留まりを、入出力
部のゲート電極及びソース・ドレイン電極を全てシリサ
イド化した場合と、実施例１とを比較して示す。

【００４４】

【表２】

【００４５】表２において、入出力部のソース・ドレイ
ン電極がシリサイド化されない実施例１においては、ソ
ース・ドレイン電極を形成する拡散層領域のシリサイド
化による低抵抗化が起らず、およそ１００Ω/sheet程度
の比較的高抵抗のままなので、ゲート電極端部のゲート
酸化膜への電界集中が緩和され、静電破壊に対する良品
の歩留まりが向上している。それに対し、入出力部のゲ
ート電極及びソース・ドレイン電極を全てシリサイド化
する場合は、拡散層領域が５Ω/sheetと低抵抗化される
ため、ゲート電極端部のゲート酸化膜への電界集中が高
まり、歩留まりを大幅に低下させている。

【００４６】表３に、抵抗部を全てシリサイド化した場
合と実施例１を比較して、抵抗部の抵抗値とそのばらつ
きを示す。

【００４７】

【表３】

【００４８】表３において、抵抗部を全てシリサイド化
した場合は、抵抗用多結晶シリコン上もシリサイド化さ
れ、層抵抗値が５Ω/sheetと低下し、ばらつきが大きく
なった。これは、シリサイド化が不均一に起っているた
めであると考えられる。それに対し、実施例１において
は、抵抗部がシリサイド化されていないため、層抵抗値
が４０Ω/sheetとなり、ばらつきが２％以下と低い値だ
った。

【００４９】実施例１において、図３(ｅ)に示されるシ
リサイド化される領域においては、チタン膜３０８と窒
化チタン膜３１３が積層された状態で、チタンシリサイ
ド層３１１の形成のためのＲＴＡ処理が行われる。それ
により、特に１.０μｍ以下の細線のゲート電極等で抵
抗の上昇が抑制される。図４に、ゲート電極の線幅に対
するシリサイド層の層抵抗を、窒化チタン膜３１３が無
い場合と実施例１とを比較して示す。点線で示した結果
は窒化チタン膜３１３が無い場合で、実線で示した結果
が実施例１の場合である。層抵抗は半導体装置が最終的
にすべての工程を経て完成した時の値である。

【００５０】図４に示したように、実施例１による半導
体装置は、窒化チタン膜が無い場合に比べ、細線での抵
抗上昇が抑制されていることが分かる。細線において層
抵抗が上昇する理由は、形成されるチタンシリサイド層
３１１の不均一性と耐熱性の低さによるものであるが、
実施例１の場合は、チタン膜３０８上に窒化チタン膜３
１３が積層されているので、図３(ｅ)のシリサイド化時
に、より均一にチタンシリサイド層３１１が形成され、
それにより層抵抗の上昇を抑制している。

【００５１】次に、実施例２として、細線におけるシリ
サイド層の層抵抗の上昇をさらに抑制した方法を図３を
用いて説明する。実施例２の半導体装置の製造方法は、
実施例１とほぼ同様なので、特徴となる工程のみ、以下
に記載する。図３(ａ)において、チタン膜３０８をマグ
ネトロンスパッタ法により堆積させる前工程として、半
導体基板３０１上の全面に、砒素を５×１０¹⁴ｃｍ^-2の
ドーズ量で注入し、シリサイド化される領域の表面近傍
を非晶質化した。それにより、図３(ｅ)におけるチタン
シリサイド層３１１のＣ４９相の形成が促進され、均一
性が向上した。

【００５２】図５に、ゲート電極の線幅に対するチタン
シリサイド層の層抵抗を、上記砒素注入が無い場合(実
施例１)と実施例２とを比較して示す。点線で示した結
果は砒素注入が無い場合で、実線で示した結果が実施例
２の場合である。層抵抗は半導体装置が最終的にすべて
の工程を経て完成した時の値である。図５に示したよう
に、砒素注入が無い場合に比べ、細線での抵抗上昇が抑
制されていることが分かる。これは、実施例２の場合
は、チタン膜３０８上に窒化チタン膜３１３が積層され
ており、かつシリサイド化を行う表面が非晶質化してい
るため、図３(ｅ)におけるチタン膜３０８のシリサイド
化時に、より均一にチタンシリサイド層３１１が形成さ
れ、かつシリサイド化自体が促進されたためであり、そ
れにより層抵抗の上昇が抑制されたと考えられる。この
ようなことから、チタン膜３０８を堆積させる前工程と
して、半導体基板３０１上の全面に、イオンを注入し、
シリサイド化される領域の表面近傍を非晶質化すること
が好ましい。

【００５３】次に、実施例３として、細線におけるチタ
ンシリサイド層の層抵抗の上昇をさらに抑制した他の方
法を図３を用いて説明する。実施例３の半導体装置の製
造方法も、実施例１とほぼ同様なので、特徴となる工程
のみ、以下に記載する。図３(ａ)において、実施例２と
同様に、砒素を５×１０¹⁴ｃｍ^-2のドーズ量で注入し、
シリサイド化される領域の表面近傍を非晶質化した。そ
して、図３(ｅ)において、積層された窒化チタン膜及び
チタン膜をＲＴＡ法により熱処理し、チタンシリサイド
層３１１のＣ４９相の形成を行う場合に、このＲＴＡ処
理を、５００℃、６０秒のＲＴＡ処理を行った後に、７
００℃、３０秒のＲＴＡ処理を連続で行った。５００
℃、６０秒の比較的低温なＲＴＡ処理を追加したことに
より、チタンシリサイド層３１１のＣ４９相の形成が促
進され、かつ均一性が向上した。

【００５４】図６に、ゲート電極の線幅に対するチタン
シリサイド層の層抵抗を、上記５００℃、６０秒のＲＴ
Ａ処理が無い場合(実施例２)と実施例３とを比較して示
す。点線で示した結果はその５００℃、６０秒のＲＴＡ
処理が無い場合で、実線で示した結果が実施例３の場合
である。層抵抗は半導体装置が最終的にすべての工程を
経て完成した時の値である。

【００５５】図６に示したように、５００℃、６０秒の
ＲＴＡ処理が無い場合に比べ、細線での抵抗上昇が抑制
されていることが分かる。これは、実施例３の場合は、
チタン膜３０８上に窒化チタン膜３１３が積層されてお
り、かつシリサイド化を行う表面が非晶質化しているた
め、７００℃、３０秒のシリサイド化のＲＴＡ処理の前
に、比較的低温な５００℃、６０秒のＲＴＡ処理を追加
していることにより、シリサイド化が始まる初期に微細
な非晶質なチタンシリサイド層３１１が形成され、それ
により７００℃、３０秒のＲＴＡ処理によるシリサイド
化の時に、均一にチタンシリサイド層３１１が形成さ
れ、かつシリサイド化自体が促進されたためであり、そ
れにより層抵抗の上昇が抑制されたと考えられる。この
ようなことから、チタンシリサイド層３１１のＣ４９相
の形成を行う場合に、ＲＴＡ処理を、５００℃程度での
低温度のＲＴＡ処理を行った後に７００℃程度のＲＴＡ
処理を連続で行うことが好ましい。

【００５６】次に、実施例４として、図３(ｂ)におい
て、レジスト３１０をエッチングマスクとして、入出力
部や抵抗部の窒化チタン膜３１３をエッチングする場合
のドライエッチングの処理ガス種と処理圧力を規定し、
下層のチタン膜３０８とのエッチング選択性を良好とす
ることにより、下層チタン膜がエッチングされトランジ
スタを構成するゲート酸化膜等へのエッチングダメージ
が発生することを防止した方法を図３を用いて説明す
る。実施例４の半導体装置の製造方法も、実施例１とほ
ぼ同様なので、特徴となる工程のみ、以下に記載する。

【００５７】図３(ｂ)において、上記窒化チタン膜３１
３をエッチングする場合に、ドライエッチングにより行
い、エッチングガスとして四弗化炭素(ＣＦ₄)と酸素(Ｏ
₂)を用いた。この時の、酸素に対する四弗化炭素の体積
率を０〜０.３と変えた場合のチタン膜３０８に対する
窒化チタン膜３１３のエッチング選択性を調べた結果を
表４に示す。

【００５８】

【表４】

【００５９】表４において、Ｏ₂に対するＣＦ₄のガス体
積率が０.０５〜０.２０の場合、チタン膜３０８に対す
る窒化チタン膜３１３のエッチング選択性が良好である
結果が得られている。ガス体積率が０.０５より小さい
場合、窒化チタン膜３１３のエッチング速度が急激に低
下し、チタン膜３０８同様エッチングが進行しなくな
り、選択性が低下する。一方、ガス体積率が０.２より
大きい場合、チタン膜３０８のエッチング速度が上昇
し、窒化チタン膜３１３同様にエッチングされてしま
い、選択性が低下する。このようなことから、窒化チタ
ン膜３１３をエッチングする場合のドライエッチングの
処理ガス種として、Ｏ₂に対するＣＦ₄のガス体積率が
０.０５〜０.２０であるものを用いることが好ましい。

【００６０】実施例４における処理圧力を２０〜３００
Ｐａと変えた場合のチタン膜３０８に対する窒化チタン
膜３１３のエッチング選択性を調べた結果を表５に示
す。

【００６１】

【表５】

【００６２】表５において、処理圧力が５０Ｐａ以上の
範囲において、チタン膜３０８に対する窒化チタン膜３
１３のエッチング選択性が良好である結果が得られてい
る。処理圧力が５０Ｐａより小さい場合、イオン衝撃に
よりチタン膜のエッチング速度が急激に上昇してエッチ
ングされてしまい、選択性が低下する。このようなこと
から、窒化チタン膜３１３をエッチングする場合のドラ
イエッチングの処理圧力は、５０Ｐａ以上であることが
好ましい。

【００６３】次に、実施例５として、チタン膜３０８上
に形成される窒化チタン膜３１３の組成を規定すること
により、図３(ｂ)に記載の、レジスト３１０をエッチン
グマスクとして入出力部や抵抗部の窒化チタン膜３１３
をエッチングする場合の、窒化チタン膜３１３のエッチ
ング速度を高くし、さらに図３(ｄ)に記載の、窒化チタ
ン膜３１３をエッチングマスクとして入出力部や抵抗部
のチタン膜３０８をエッチングする場合の、窒化チタン
膜３１３のエッチング速度を低くした方法を図３を用い
て説明する。それにより、それぞれの工程でのエッチン
グ選択性を確保し、トランジスタへのダメージの発生を
抑制し、かつシリサイド化を促進させる。実施例５の半
導体装置の製造方法も、実施例１とほぼ同様なので、特
徴となる工程のみ、以下に記載する。

【００６４】図３(ａ)において、マグネトロンスパッタ
リング法により堆積した窒化チタン膜３１３の組成とし
て、チタン膜３０８に対する窒素の体積含有率を０〜
０.１及び０.４〜０.６と変えた。その場合の、図３
(ｂ)に記載の、レジスト３１０をエッチングマスクとし
て入出力部や抵抗部の窒化チタン膜３１３をエッチング
する場合の、下層チタン膜３０８に対する窒化チタン膜
３１３のエッチング選択性を表６に示す。

【００６５】

【表６】

【００６６】また、図３(ｄ)に記載の、窒化チタン膜３
１３をエッチングマスクとして入出力部や抵抗部のチタ
ン膜３０８をエッチングする場合の、窒化チタン膜３１
３に対するチタン膜３０８のエッチング選択性を表７に
示す。

【００６７】

【表７】

【００６８】マグネトロンスパッタリング等の方法によ
り窒化チタン膜３１３を形成した場合、チタンに対する
窒素の体積含有率は、処理時のスパッタリングガス中に
含まれる窒素ガスの割合により決まり、一般的には０〜
０.１の含有率を示す場合と、０.４〜０.６の含有率を
示す場合に分けられる。表６及び表７において、チタン
に対する窒素の体積含有率を０.４〜０.６とした場合に
それぞれのエッチング選択性は良好な結果が得られる
が、体積含有率が０〜０.１と窒素含有率が低下してい
る場合は、エッチング選択性はともに不良となってい
る。これは、形成された窒化チタン膜３１３のエッチン
グ特性が含有率が０〜０.１の場合では、比較的チタン
膜３０８に近いものになるためである。このようなこと
から、窒化チタン膜３１３のチタンに対する窒素の体積
含有率を０.４〜０.６とすることが好ましい。

【００６９】次に、実施例６として、窒化チタン膜３１
３の膜厚を規定することにより、図３(ｄ)に記載の、窒
化チタン膜３１３をエッチングマスクとして入出力部や
抵抗部のチタン膜３０８をエッチングする場合の、窒化
チタン膜３１３の膜減りに伴う下層チタン膜３０８への
ダメージを発生させない方法を図３を用いて説明する。
窒化チタン膜３１３が開口している領域のみチタン膜３
０８をエッチングする。実施例６の半導体装置の製造方
法も、実施例１とほぼ同様なので、特徴となる工程の
み、以下に記載する。図３(ａ)において、マグネトロン
スパッタリング法により堆積した窒化チタン膜３１３の
膜厚を１０〜１００ｎｍと変えた。その場合の、チタン
シリサイド層の層抵抗を評価した結果を表８に示す。

【００７０】

【表８】

【００７１】表８において、窒化チタン膜３１３の膜厚
を３０〜７０ｎｍとすることにより、適切にエッチング
マスクの役割を果たし、チタンシリサイド層３１１の層
抵抗はチタン膜３０８の膜厚３０ｎｍに対応した５Ω/s
heetが得られるのに対し、窒化チタン膜３１３の膜厚が
薄い場合は、エッチング時に窒化チタン膜３１３が幾分
エッチングされ、それによりチタン膜３０８がダメージ
を受け、チタンシリサイド層３１１の層抵抗が１０Ω/s
heetと高くなる。また、窒化チタン膜３１３の膜厚が１
００ｎｍと厚い場合は、図３(ｆ)に記載の未反応チタン
膜３０８及び窒化チタン膜３１３のエッチング除去時
に、エッチング時間が長くなり、チタンシリサイド層３
１１が薬液に晒される時間が増大することにより、わず
かにチタンシリサイド層３１１にダメージが発生し、チ
タンシリサイド層３１１の層抵抗が８Ω/sheetと高くな
る。このようなことから、窒化チタン膜３１３の膜厚を
３０〜７０ｎｍとすることが好ましい。

【００７２】

【発明の効果】本発明では、サリサイド工程によるシリ
サイド化の際、半導体基板全面に高融点金属膜を形成
し、その上に高融点金属窒化膜を形成し、さらにその上
に、シリサイド化しない領域を除いてレジスト膜を形成
し、そのレジスト膜をマスクとして、シリサイド化しな
い領域の高融点金属窒化膜を除去し、その後、高融点金
属窒化膜をマスクとしてシリサイド化しない領域の高融
点金属膜を除去し、高融点金属膜が残存している箇所の
半導体部材を熱処理によりシリサイド化し、未反応な高
融点金属膜及び高融点金属窒化膜を除去し、シリサイド
化された高融点金属膜の層抵抗を熱処理により低減させ
るようにしたので、半導体基板上の任意の箇所のシリサ
イド化の発生を完全に抑制することができ、例えば入出
力部や抵抗部のシリサイド化が起らないようにできる。
その結果、半導体装置の静電破壊による不良発生を抑制
することができる。さらに、抵抗部の抵抗となりうる多
結晶シリコン上をシリサイド化しないことにより、層抵
抗値が２０〜５０Ω/sheet程度でかつ均一性が良好な抵
抗部を供給できる。さらに、高融点金属膜を除去する工
程における半導体基板、シリコン酸化膜及び多結晶シリ
コン膜とのエッチング選択性が良好なことから、トラン
ジスタ部や入出力部のゲート酸化膜に対しての電気的信
頼性の低下を防止できる。さらに、シリサイド化される
領域においては、高融点金属膜と高融点金属膜の窒化膜
が積層された状態で、シリサイド層を形成するためのＲ
ＴＡ処理を行うので、より均一にシリサイド層を形成で
き、特に１.０μｍ以下の細線のゲート電極等で抵抗の
上昇を抑制できる。このように、本発明は、トランジス
タのゲート酸化膜の信頼性及び歩留まりを低下させるこ
となく、抵抗部のシリサイド化を完全に抑制し、抵抗素
子を歩留まり良くかつ均一に形成し、アナログデバイス
のプロセスに対してサリサイド技術の整合性を確保し、
かつ入出力部のシリサイド化を完全に抑制し、入出力部
のソース・ドレイン電極をシリサイド化せずにゲート電
極端部のゲート酸化膜への電界集中を緩和し、ゲート酸
化膜の静電的な破壊耐性を向上させ、デバイスの信頼性
及び歩留まりを向上させることができる。

【図面の簡単な説明】

【図１】従来例を表す工程断面図である。

【図２】他の従来例を表す工程断面図である。

【図３】一実施例を表す工程断面図である。

【図４】窒化チタン膜が有る場合と無い場合とを比較
して示す、ゲート電極の線幅に対するシリサイド層の層
抵抗を示した図である。

【図５】シリサイド化領域への砒素注入が有る場合と
無い場合とを比較して示す、ゲート電極の線幅に対する
チタンシリサイド層の層抵抗を示した図である。

【図６】シリサイド化工程におけるＲＴＡ処理を、５
００℃、６０秒のＲＴＡ処理と７００℃、３０秒のＲＴ
Ａ処理により行なった場合と、７００℃、３０秒のＲＴ
Ａ処理のみにより行なった場合とを比較して示す、ゲー
ト電極の線幅に対するチタンシリサイド層の層抵抗を示
した図である。

【符号の説明】

３０１半導体基板３０２素子分離領域３０３ゲート酸化膜３０４ａゲート電極３０４ｂ抵抗部３０５低濃度不純物拡散層領域３０６ゲート側壁絶縁膜３０７高濃度不純物拡散層領域３０８チタン膜３１０レジスト３１１チタンシリサイド層３１２低抵抗なチタンシリサイド層３１３窒化チタン膜

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 4M104 AA01 BB01 BB25 CC01 CC05 DD04 DD37 DD64 DD65 DD80 DD84 DD88 DD89 FF14 GG10 HH15 HH16 HH18 5F040 DA00 DA10 DA23 DB03 DB10 DC01 EC01 EC04 EC07 EC13 EF02 EF11 EH02 EK01 FA03 FA05 FA19 FB02 FB04 FC00 FC19 FC22

Claims

【特許請求の範囲】

【請求項１】以下の工程(Ａ)から(Ｈ)を含んでシリサ
イド化を行い、ゲート電極上とソース電極及びドレイン
電極上を高融点金属のシリサイド膜により自己整合的に
低抵抗化したサリサイド構造を有するＭＯＳ型トランジ
スタを具備する半導体装置の製造方法。（Ａ）半導体基板全面に高融点金属膜を形成する工程、
（Ｂ）前記高融点金属膜上に高融点金属窒化膜を形成す
る工程、（Ｃ）シリサイド化しない領域を除き、前記高
融点金属窒化膜上にレジスト膜を形成する工程、（Ｄ）
前記レジスト膜をマスクとしてシリサイド化しない領域
の前記高融点金属窒化膜を除去する工程、（Ｅ）前記レ
ジスト膜を除去した後、前記高融点金属窒化膜をマスク
としてシリサイド化しない領域の高融点金属膜を除去す
るエッチング工程、（Ｆ）前記高融点金属膜が残存して
いる箇所の半導体部材を熱処理によりシリサイド化する
工程、（Ｇ）未反応な高融点金属膜及び前記高融点金属
窒化膜を除去する工程、（Ｈ）シリサイド化された高融
点金属膜の層抵抗を熱処理により低減させる工程。
【請求項２】前記高融点金属膜としてチタン膜を用
い、前記高融点金属窒化膜として窒化チタン膜を用いる
請求項１に記載の半導体装置の製造方法。
【請求項３】前記窒化チタン膜の膜厚を３０〜７０ｎ
ｍとする請求項２に記載の半導体装置の製造方法。
【請求項４】前記レジスト膜をマスクとしてシリサイ
ド化しない領域の前記高融点金属窒化膜を除去する工程
を、フッ素、炭素及び酸素を含むガス系を用いるプラズ
マ処理により行う請求項１から３のいずれかに記載の半
導体装置の製造方法。
【請求項５】前記レジスト膜を除去する工程を、フッ
素を含まず、酸素を含むガス系を用いるプラズマ処理に
より行う請求項１から４のいずれかに記載の半導体装置
の製造方法。
【請求項６】前記高融点金属窒化膜をマスクとしてシ
リサイド化しない領域の前記高融点金属膜を除去する工
程を、アンモニア及び過酸化水素を含む薬液によるウェ
ット処理により行う請求項１から５のいずれかに記載の
半導体装置の製造方法。
【請求項７】前記高融点金属窒化膜の組成において、
前記高融点金属に対する窒素の体積含有率が０.４〜０.
６である請求項２から６のいずれかに記載の半導体装置
の製造方法。