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JP2000022085A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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Publication number
JP2000022085A
JP2000022085A JP10198065A JP19806598A JP2000022085A JP 2000022085 A JP2000022085 A JP 2000022085A JP 10198065 A JP10198065 A JP 10198065A JP 19806598 A JP19806598 A JP 19806598A JP 2000022085 A JP2000022085 A JP 2000022085A
Authority
JP
Japan
Prior art keywords
inductor
shield layer
semiconductor substrate
forming
element isolation
Prior art date
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Pending
Application number
JP10198065A
Other languages
English (en)
Inventor
Takashi Yoshitomi
崇 吉富
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Priority to JP10198065A priority Critical patent/JP2000022085A/ja
Priority to US09/340,190 priority patent/US20010045616A1/en
Priority to KR1019990024638A priority patent/KR100329949B1/ko
Publication of JP2000022085A publication Critical patent/JP2000022085A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/20—Inductors

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  • Semiconductor Integrated Circuits (AREA)
  • Coils Or Transformers For Communication (AREA)
  • Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)

Abstract

(57)【要約】 【課題】 基板抵抗を大きくすることにより近接した素
子に対する影響を回避すると共にインダクタンス及びそ
のＱ値の劣化を回避する半導体装置及びその製造方法を
提供する。 【解決手段】 半導体基板の素子分離領域上に形成した
アナログ回路を構成するインダクタ１０８にシールド層
１０３を、所定の距離をおいてこのインダクタと素子分
離領域１０２との間に配置されるように、対向させる。
基板抵抗を大きくすることが可能となり、近接した素子
に対する影響を回避すると共にインダクタンス及びＱ値
の劣化を回避することができ、アナログ回路の動作を安
定させる。このシールド層は、高抵抗ポリシリコン、単
結晶シリコン又はアモルファスシリコンからなる。ま
た、素子分離領域下のウエルにこれとは逆導電型の不純
物拡散領域をシールド層としてもよい。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に係り、とくにアナログ回路に用いられるインダク
タの高性能化に関するものである。
【０００２】
【従来の技術】従来、アナログ回路に用いられるインダ
クタをシリコンチップ上にアナログ回路とともに一体に
形成した場合の断面図を図９に、前記インダクタの平面
図を図１０に、その等価回路を図１１にそれぞれ示す。
Ｐ型シリコン半導体などの半導体基板１には素子領域を
区画する素子分離領域３がＬＯＣＯＳ法により形成され
ている。また、半導体基板１には、素子領域から素子分
離領域３の下まで延在するＮウエル２が形成されてい
る。素子領域及び素子分離領域３を被覆するように半導
体基板１上にはＢＰＳＧ(Born-doped Phospho Silicate
Glass) 膜などから構成された第１の層間絶縁膜４が形
成されている。第１の層間絶縁膜４は、ＣＭＰ(Chemica
l Mechanical Polishing) などにより表面が平坦化され
る。この平坦化された表面にアルミニウムなどの金属膜
が堆積され、所定の形状にパターニングされて第１の金
属配線５が形成される。
【０００３】第１の金属配線５は、第１の層間絶縁膜４
に形成されたコンタクト孔に埋め込まれたタングステン
などの接続プラグ６を介して半導体基板１と電気的に接
続されている。この第１の金属配線５を被覆するように
第１の層間絶縁膜４上にＣＶＤ法によるＳｉＯ2 などか
らなる第２の層間絶縁膜６が形成されている。第２の層
間絶縁膜６は、ＣＭＰなどにより表面が平坦化され、こ
の平坦化された表面にアルミニウムなどの金属膜をパタ
ーニングしてスパイラル状のインダクタ７が形成されて
いる。インダクタ８は、第２の層間絶縁膜７に形成され
たコンタクト孔に埋め込まれたタングステンなどの接続
プラグ９を介して半導体基板１と電気的に接続されてい
る。このインダクタ８を被覆するように半導体基板１上
にＣＶＤＳｉＯ2 などの保護絶縁膜を形成するか、もし
くは層間絶縁膜を介して第３、第４の配線を積層形成す
ることができる。インダクタ８は、図１０に示すよう
に、第１の配線５を介してポリシリコンの抵抗素子１０
と接続される。抵抗素子１０は、第１の金属配線５を介
して他の素子あるいは回路に接続される。図１０に示す
インダクタ８は、図９ではその一部（３巻分）が表示さ
れている。
【０００４】
【発明が解決しようとする課題】半導体基板１に形成さ
れたスパイラル状のインダクタ８の等価回路（図１１）
に示すように、シリコン半導体基板によって生ずる誘電
体損失は、アナログ回路に大きな影響を与える。すなわ
ち、インダクタに出入する電流の変化に対応して渦電流
が発生し磁界を生じさせる。この磁界がアナログ回路の
動作を誤らせる原因の１つになっている。この誘電体損
失を低減する（即ちインダクタのＱ値を大きくする）た
めには半導体基板との間の容量（Ｃｓｕｂ）を減らすこ
とと、基板抵抗（Ｒｓｕｂ）を増大させることが有効で
ある。従来のＮウェル上に形成された場合、ウェル中の
不順物濃度は、５ｅ１６ｃｍ-2と低濃度としても、その
深さは２乃至３μｍ程度と深いシート抵抗で２０００Ω
／□程度と低くなってしまうという問題があった。ま
た、半導体基板の抵抗を高くするために比抵抗が２００
０Ω・ｃｍといった高抵抗半導体基板を用いても、基板
コンタクトを近接素子に対して分離しない場合には高周
波動作においてカップリングが生じるといった問題があ
るため、そのままの高抵抗の状態で用いることが困難で
あった。また、基板抵抗は、その基板特有のものであ
り。基板抵抗を大きくするにはそれに対応した半導体基
板を用意する必要があった。本発明は、このような事情
によりなされたものであり、基板抵抗を大きくすること
により近接した素子に対する影響を回避すると共にイン
ダクタンス及びそのＱ値の劣化を回避する半導体装置及
びその製造方法を提供する。
【０００５】
【課題を解決するための手段】本発明は、半導体基板の
素子分離領域上に形成したアナログ回路を構成するイン
ダクタにシールド層を、所定の距離をおいてこのインダ
クタと素子分離領域との間に配置されるように、対向さ
せたことを特徴としている。この構成により、基板抵抗
を大きくすることが可能となり、近接した素子に対する
影響を回避すると共にインダクタンス及びＱ値の劣化を
回避することができる。本発明の半導体装置の第１の特
徴は、素子分離領域上に形成されたインダクタに対向配
置されたシールド層が、素子分離領域上に形成された高
抵抗ポリシリコンからなることにある。この構成によ
り、基板抵抗を大きくすることが可能となり、近接した
素子に対する影響を回避すると共にインダクタンス及び
Ｑ値の劣化を回避することが可能となる。本発明の半導
体装置の第２の特徴は、シールド層が素子分離領域下に
形成されたウェルとは逆導電型であり、且つ浅く、高濃
度の高シート抵抗の不純物拡散領域からなることにあ
る。この構成により、基板抵抗を大きくすることが可能
となり、また基板との容量に直列にシールド層とウエル
の間の接合容量がつながるために低い容量となり、近接
した素子に対する影響を回避すると同時に、インダクタ
ンス及びＱ値の劣化を回避することが可能となる。前記
シールド層は、複数層の不純物拡散領域から構成するよ
うにしても良い。不純物拡散領域を複数層に構成するこ
とにより、接合容量を直列に基板容量につなげることが
できて、実効的な基板容量は小さくすることができる。
【０００６】本発明の半導体装置の第３の特徴は、シー
ルド層が素子分離領域中に形成された低濃度エピキャシ
タル層もしくはポリシリコン層からなることにある。こ
の構成により、基板抵抗を大きくすることができ、近接
した素子に対する影響を回避すると共にインダクタンス
及びＱ値の劣化を回避することが可能となる。本発明の
半導体装置の第４の特徴は、シールド層には、インダク
タに電流が流れた時にシールド層にその電流に起因して
生じる磁界を阻止するように流れる電流の流れを阻害す
る電流阻止手段を設けることにある。この構成により、
イメージ電流が生じることを回避することが可能とな
り、インダクタンスの低下を回避でき、さらにＱ値が向
上する。本発明の半導体装置の第５の特徴は、シールド
層には、インダクタに電流が流れた時にシールド層にそ
の電流に起因して生じる磁界を阻止するように流れる電
流の流れを阻害するように、インダクタ中の電流方向と
直交する方向に形成された溝が形成されされていること
にある。この構成構造により、イメージ電流が生じるこ
とを回避することが可能となり、インダクタンスの低下
を回避でき、さらにＱ値は向上する。
【０００７】また、本発明に用いるシールド層は、基板
電位と等しくしており、したがって基板抵抗を大きくさ
せることができる。さらにこのシールド層は、インダク
タのすべての領域で対向配置されるようにしてそのシー
ルド効果を維持することができる。本発明の半導体装置
の製造方法の第１の特徴は、ポリシリコンから構成され
たシールド層が抵抗素子を形成する工程と同一工程で形
成されることにある。この構成により、工程数が増大せ
ずにシールド層を形成することができる。前記シールド
層と同じポリシリコンから構成された抵抗素子は、ウエ
ルよりも高いシート抵抗であるようにしても良い。本発
明の半導体装置の製造方法の第２の特徴は、高抵抗の不
純物拡散領域から構成されたシールド層が素子分離領域
下のウェルと逆導電型のチャネルを形成する工程と同一
工程で形成されることにある。この構成により工程数が
増大しないでシールド層を形成することが可能となる。
本発明の半導体装置の製造方法の第３の特徴は、高抵抗
の不純物拡散領域から構成されたシールド層が素子分離
領域下のＭＯＳトランジスタ間を分離するための不純物
拡散領域を形成する工程と同一工程で形成されることに
ある。この構成により工程数が増大しないでシールド層
の形成が可能となる。
【０００８】本発明の半導体装置の製造方法は、高抵抗
の不純物拡散領域からなるシールド層が素子分離領域下
のウェルとは逆導電型の素子分離用不純物拡散領域を形
成する工程と同一工程で形成されるようにしても良い。
この構成により、工程数が増大しないでシールド層の形
成が可能となる。本発明の半導体装置の製造方法は、高
抵抗の不純物拡散領域からなるシールド層が高抵抗の不
純物拡散領域とは逆導電型のチャネルを形成する工程と
同一工程で形成されるようにしても良い。この構成によ
り、工程数の増大が増大しないでシールド層の形成が可
能となる。本発明の半導体装置の製造方法は、高抵抗の
不純物拡散領域からなるシールド層が高抵抗の不純物拡
散領域とは逆導電型の素子分離用不純物拡散領域を形成
する工程と同一工程で形成されるようにしても良い。こ
の構成により、工程数が増大しないでシールド層を形成
することが可能となる。本発明のポリシリコンシールド
層は、薄膜化することにより高抵抗化することができ
る。また、このポリシリコンシールド層のイオン注入の
ドーズ量を低くすることにより高抵抗化することができ
る。また、このポリシリコンシールド層に逆導電型のイ
オン注入を行うことにより高抵抗化することができる。
【０００９】
【発明の実施の形態】以下、図面を参照して発明の実施
の形態を説明する。まず、図１乃至図３を参照して第１
の実施例を説明する。図１及び図２は、半導体装置の製
造工程断面図、図３は、半導体装置の部分的に層間絶縁
膜を透視した部分透視平面図である。Ｐ型シリコン半導
体などの半導体基板１００には素子領域を区画する素子
分離領域１０２がＬＯＣＯＳ法により形成されている。
また半導体基板１００には、素子領域から素子分離領域
１０２の下まで延在するＮ型ウエル領域（Ｎウエル）１
０１が形成されている。半導体基板１００の主面全面に
ポリシリコン膜が形成される。そしてこのポリシリコン
膜にＢＦ2 を３０ＫｅＶ、７ｅ１３ｃｍ-2の条件でイオ
ン注入して高抵抗ポリシリコン膜を形成する。フォトリ
ソグラフィとＲＩＥ(Reactive Ion Etching)法により、
この高抵抗ポリシリコン膜をパターニングし、素子分離
領域領域１０２上に高抵抗を有する抵抗素子１０４とイ
ンダクタのシールド層１０３が形成される。この後図示
しないがＭＯＳＦＥＴが形成された後、これらを被覆す
るようにＣＶＤ(Chemical VapourDeposition)法により
半導体基板１００の主面全面に第１の層間絶縁膜である
シリコン酸化膜１０５が形成される。そしてシリコン酸
化膜（第１の層間絶縁膜）１０５は、ＣＭＰなどにより
平坦化される（図１）。
【００１０】シリコン酸化膜（第１の層間絶縁膜）１０
５は、フォトリソグラフィ及びＲＩＥ法により、図示は
しないＭＯＳＦＥＴのソース、ドレイン及びゲート上
と、抵抗素子１０４上と、シールド層１０３上にコンタ
クト孔が形成される。これらのコンタクト孔には接続プ
ラグが埋め込まれる。すなわち抵抗素子１０４の上のコ
ンタクト孔には、接続プラグ１１０、１１１、シールド
層１０３の上のコンタクト孔には、接続プラグ１１２が
それぞれ埋め込まれている。シリコン酸化膜（第１の層
間絶縁膜）１０５の平坦化された表面にアルミニウムな
どからなり、配線１０６ａ、１０６ｂ及び１０６ｃから
構成される第１の金属配線１０６がパターニングされて
いる。第１の金属配線１０６は、抵抗素子１０４に接続
され、且つ接続プラグ１１０、１１１に電気的に接続さ
れた配線１０６ａ及び１０６ｃを含んでいる。第１の金
属配線１０６を被覆するようにＣＶＤ法によりシリコン
酸化膜（第１の層間絶縁膜）１０５の上に第２の層間絶
縁膜であるシリコン酸化膜１０７が形成される。シリコ
ン酸化膜（第２の層間絶縁膜）１０７は、ＣＭＰなどに
より平坦化され、フォトリソグラフィ及びＲＩＥ法によ
り、配線１０６ａ上にコンタクト孔が形成される。
【００１１】このコンタクト孔には接続プラグ１１３が
埋め込まれる。シリコン酸化膜（第２の層間絶縁膜）１
０７の平坦化された表面にアルミニウムなどからなる第
２の金属配線１０８がパターニングされている。第２の
金属配線１０８は、接続プラグ１１３を介して配線１０
６ａに接続されている。第２の金属配線１０８を被覆す
るようにＣＶＤ法によりシリコン酸化膜（第２の層間絶
縁膜）１０７の上に、例えば、保護絶縁膜であるシリコ
ン酸化膜１０９が形成される。配線１０６ａの先端部分
及び第２の金属配線１０８は、インダクタを構成してい
る。インダクタ１０８は、配線１０６ａを介してポリシ
リコン抵抗１０４と接続されている。ポリシリコン抵抗
１０４は、第１の金属配線１０６等を介して他の素子あ
るいは回路に接続されている。図２に示すインダクタ１
０８は、図３に示すインダクタの一部（３巻分）を表示
している。
【００１２】次に、図３に示す半導体基板の平面図によ
りインダクタの構造を説明する。シリコン酸化膜（第２
の層間絶縁膜）１０７上に形成された第２の金属配線１
０８の図面に示す部分は、スパイラル状に形成されてお
り、この部分は、第１の金属配線１０６の一部と共にイ
ンダクタを構成する。素子分離領域領域１０２の上に形
成されたポリシリコンのシールド層１０３は、上記イン
ダクタを完全に包含している。インダクタは、シールド
層１０３を形成する工程で形成したポリシリコンからな
り、且つ素子分離領域１０２上の抵抗素子１０４とは配
線１０６ａを介して接続されている。抵抗素子１０４
は、配線１０６ｃを介して他の素子や回路に接続される
てい。従来の方法では、図１０における基板抵抗（Ｒｓ
ｕｂ）は、２０００Ω／□程度であるのに対し、この実
施例では２００００Ω／□程度の高抵抗の抵抗素子を用
いる場合、工程数を増加させることなく、また他の素子
に影響を与えることなく、高抵抗のシールド層を用いる
ことにより誘電体損失によるＱ値及びインダクタンスの
低下を回避することが可能になる。また、高周波動作時
の他の近接素子とのカップリングも回避できる。
【００１３】次に、図４及び図５を参照して第２の実施
例を説明する。図４及び図５は、シールド層の平面図で
ある。図４に示すように、シールド層２０１は、インダ
クタ中の電流方向と直交する方向に溝２０２が形成され
てシールド層が分割されるようなパターンになってい
る。このような構成のシールド層を用いることにより、
イメージ電流が生じることを回避されるので、インダク
タンスの低下を回避できると共にさらにＱ値を向上させ
ることができる。またシールド層に形成される溝は、図
５に示すような構造であっても良い。すなわち溝２０４
は、シールド層２０３の中心から放射状に形成されてい
る。このようにシールド層が分割されていても周辺部で
つながっているのでどの部分も基板電位になるように構
成されている。
【００１４】次に、図６及び図７を参照して第３の実施
例を説明する。図６及び図７は、半導体装置の製造工程
を説明する基板の断面図である。Ｐ型シリコン半導体な
どの半導体基板３００には素子領域を区画する素子分離
領域３０２がＬＯＣＯＳ法により形成されている。また
半導体基板３００には素子領域から素子分離領域３０２
の下まで延在するウエル領域３０１が形成されている。
図面ではシールド層が形成される予定のＮ型ウエル領域
（Ｎウエル）３０１ａ、Ｎ型ＭＯＳトランジスタ（ＮＭ
ＯＳＦＥＴ）が形成される予定のＰ型ウエル領域（Ｐウ
エル）３０１ｂ、３０１ｃが示されている。次に、フォ
トリソグラフィを用いて、素子領域に形成される予定の
ＮＭＯＳＦＥＴのソース／ドレイン領域の分離の為に、
そしてパンチスルーストッパーとして用いるために、ボ
ロン（Ｂ）を１２０ＫｅＶの加速電圧、１ｅ１３ｃｍ-2
のドーズ量という条件でＰウエル３０１ｂ、３０１ｃ及
びこのＰウエル間の素子分離領域３０２の下にイオン注
入し、Ｐウエル３０１ｂ、３０１ｃ間にパンチスルース
トッパー用Ｐ型不純物拡散領域３０３を形成する。
【００１５】この実施例では、このイオン注入時に、イ
ンダクタが形成される予定の素子分離領域３０２中及び
基板コンタクトを形成するための基板露出領域（素子領
域）にもイオン注入が行われるようにする。そして、こ
のイオン注入の結果、上記素子分離領域３０２の下及び
基板露出領域のＮウエル３０１ａにシールド層として用
いられるＰ型不純物拡散領域３０４が形成される（図
６）。次に、Ｐウエル３０１ｂ、３０１ｃには不純物を
イオン注入してＮ型ソース／ドレイン領域３０８が形成
される。ソース／ドレイン領域３０８間の上にゲート酸
化膜３０９を形成し、その上にゲート電極３１０を形成
する。ゲート電極３１０の側面に絶縁側壁３０１を設け
てＮ型ＭＯＳトランジスタ（ＮＭＯＳＦＥＴ）Ｔｒ１、
Ｔｒ２が素子領域に形成される。このＭＯＳＦＥＴが形
成された後、これらを被覆するようにＣＶＤ法により半
導体基板３００の主面全面に第１の層間絶縁膜であるシ
リコン酸化膜３０５が形成される。そして、シリコン酸
化膜（第１の層間絶縁膜）３０５は、ＣＭＰなどにより
平坦化される。シリコン酸化膜（第１の層間絶縁膜）３
０５は、フォトリソグラフィ及びＲＩＥ法により、基板
露出領域のシールド層３０４の上にコンタクト孔が形成
される。コンタクト孔には、例えば、タングステンなど
からなる接続プラグ３１２が埋め込まれる。
【００１６】シリコン酸化膜（第１の層間絶縁膜）３０
５の平坦化された表面にアルミニウムなどからなる第１
の金属配線３０６ａ、３０６ｂがパターニングされてい
る。第１の金属配線３０６ａは、接続プラグ３１２を介
してシールド層３０４に接続される。第１の金属配線３
０６ａ、３０６ｂを被覆するようにＣＶＤ法によりシリ
コン酸化膜（第１の層間絶縁膜）３０５の上に第２の層
間絶縁膜であるシリコン酸化膜３１３が形成される。シ
リコン酸化膜（第２の層間絶縁膜）３１３は、ＣＭＰな
どにより平坦化され、フォトリソグラフィ及びＲＩＥ法
により、第１の金属配線３０６ｂ上にコンタクト孔が形
成される。このコンタクト孔には接続プラグ３１４が埋
め込まれる。シリコン酸化膜（第２の層間絶縁膜）３１
３の平坦化された表面にアルミニウムなどからなる第２
の金属配線３０７がパターニングされている。第２の金
属配線３０７は、接続プラグ３１４を介して第１の金属
配線３０６ｂに接続されている。第２の金属配線３０７
を被覆するようにＣＶＤ法によりシリコン酸化膜（第２
の層間絶縁膜）３１３の上に、例えば、保護絶縁膜であ
るシリコン酸化膜３１５が形成される。
【００１７】第１の金属配線３０６ｂの先端部分及び第
２の金属配線３０７は、スパイラル状の部分を含んでお
り、このスパイラル状の部分と第１の金属配線３０６ｂ
の先端部分は、インダクタを構成している。インダクタ
３０７は、配線を介してＭＯＳトランジスタＴｒ１、Ｔ
ｒ２などの他の素子や回路に接続される。図７にはイン
ダクタ３０７の一部が表示されている。この実施例では
工程数を増加させることなく、また他の素子に影響を与
えることなく、高抵抗のシールド層を用いることにより
誘電体損失によるＱ値及びインダクタンスの低下を回避
することが可能になる。また、シールド層とウエル間の
接合容量をＣd とした場合、等価回路におけるＣsub
は、Ｃsub ・Ｃd ／（Ｃsub ＋Ｃd ）となり、寄生容量
は低下する。また、高周波動作時の他の近接素子とのカ
ップリングも回避できる。また、工程数を増加させるこ
となく、他の素子に影響を与えることなく、高抵抗のシ
ールド層を素子分離領域下に形成することができるので
半導体基板との結合容量は小さくでき、その結果Ｑ値の
向上が可能になる。
【００１８】次に、図８を参照して第４の実施例を説明
する。図は、インダクタを用いる半導体装置の断面図で
ある。Ｐ型シリコン半導体などの半導体基板４００には
素子領域を区画する素子分離領域４０２が形成されてい
る。半導体基板４００の主面には素子分離領域を形成す
る予定の領域に浅い溝（トレンチ）が形成され、そのト
レンチの内表面にシリコン酸化膜４０４が形成される。
この溝とその中に形成されたシリコン酸化膜４０４が素
子分離領域（ＳＴＩ;Shallow Trench Isolation ）４０
２を構成する。次に、トレンチ内部のシリコン酸化膜４
０４上には形成されたポリシリコンもしくはアモルファ
スシリコンあるいは単結晶シリコンからなるシールド層
４０３を堆積させる。また、半導体基板４００には素子
領域から素子分離領域４０２の下まで延在するＮウエル
４０１が形成されている。この後、図示しないがＭＯＳ
トランジスタが形成された後、これら及びシールド層４
０２を被覆するようにＣＶＤ法により半導体基板４００
の主面全面に第１の層間絶縁膜であるシリコン酸化膜４
０５が形成される。そして、シリコン酸化膜（第１の層
間絶縁膜）４０５は、ＣＭＰなどにより平坦化される。
【００１９】シリコン酸化膜（第１の層間絶縁膜）４０
５の平坦化された表面にアルミニウムなどからなる第１
の金属配線４０６がパターニングされている。第１の金
属配線４０６を被覆するようにＣＶＤ法によりシリコン
酸化膜（第１の層間絶縁膜）４０５の上に第２の層間絶
縁膜であるシリコン酸化膜４０７が形成される。シリコ
ン酸化膜（第２の層間絶縁膜）４０７は、ＣＭＰなどに
より平坦化され、フォトリソグラフィ及びＲＩＥ法によ
り第１の金属配線４０６上にコンタクト孔が形成され
る。このコンタクト孔には接続プラグ４０８が埋め込ま
れる。シリコン酸化膜（第２の層間絶縁膜）４０７の平
坦化された表面にアルミニウムなどからなり、スパイラ
ル状に構成された部分を有する第２の金属配線４０９が
パターニングされている。第２の金属配線４０９は、接
続プラグ４０８を介して第１の金属配線４０６に接続さ
れている。図示はしないが第２の金属配線４０９を被覆
するようにＣＶＤ法によりシリコン酸化膜（第２の層間
絶縁膜）４０７の上に、例えば、保護絶縁膜であるシリ
コン酸化膜が形成される。第１の金属配線４０６の先端
部分及び第２の金属配線１０８のスパイラル状の部分
は、インダクタを構成している。インダクタ４０９は、
第１の金属配線４０６などを介して他の素子あるいは回
路に接続される。図８にはインダクタ４０９の一部が表
示されている。
【００２０】この実施例では２０００Ω／□程度の高抵
抗の抵抗素子を用いる場合、工程数を増加させることな
く、また他の素子に影響を与えることなく、高抵抗のシ
ールド層を用いることにより誘電体損失によるＱ値及び
インダクタンスの低下を回避することが可能になる。ま
た、高周波動作時の他の近接素子とのカップリングも回
避できる。さらにＳＴＩ構造の素子分離領域が形成され
た半導体基板を用いることができ、半導体装置の微細化
の向上が可能になる。
【００２１】
【発明の効果】本発明は、以上の構成により、基板抵抗
を大きくすることもしくは基板との容量を小さくするこ
とが可能となり、近接した素子に対する影響を回避する
と共にインダクタンス及びＱ値の劣化を回避することが
可能となる。また、工程数を増大させないでシールド層
を容易に形成することができる。
【図面の簡単な説明】
【図１】本発明の半導体装置の製造工程を説明する半導
体基板断面図。
【図２】本発明の半導体装置の製造工程を説明する半導
体基板断面図。
【図３】図２の半導体装置の層間絶縁膜を部分的に透視
した部分透視平面図。
【図４】本発明のシールド層の平面図。
【図５】本発明のシールド層の平面図。
【図６】本発明の半導体装置の製造工程を説明する半導
体基板断面図。
【図７】本発明の半導体装置の製造工程を説明する半導
体基板断面図。
【図８】本発明の半導体装置の断面図。
【図９】従来のインダクタを有する半導体装置の断面
図。
【図１０】図９の半導体装置の抵抗素子部分を含み層間
絶縁膜を部分的に透視した部分透視平面図。
【図１１】図９の半導体装置の回路図。
【符号の説明】
１、１００、３００、４００・・・半導体基板、 ２、１０１、３０１ａ、４０１・・・Ｎウエル、 ３、１０２、３０２、４０２・・・素子分離領域、 ４、１０５、３０５、４０５・・・第１の層間絶縁膜
（シリコン酸化膜）、 ５、１０６、１０６ａ、１０６ｂ、１０６ｃ、３０６
ａ、３０６ｂ、４０６・・・第１の金属配線、 ６、９、１１０、１１１、１１２、１１３、３１２、３
１４、４０８・・・接続プラグ、 ７、１０７、３１３、４０７・・・第２の層間絶縁膜
（シリコン酸化膜）、 ８、１０８、３０７、４０９・・・インダクタ（第２の
金属配線）、 １０、１０４・・・抵抗素子、 １０３、２０１、２０３、３０４、４０３・・・シール
ド層、 １０９、３１５・・・保護絶縁膜、 ２０４、２０４・・・シールド層の溝、 ３０１ｂ、３０１ｃ・・・Ｐウエル。

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、前記半導体基板の素子分
    離領域上に形成されたインダクタと、前記半導体基板と
    前記インダクタとの間に配置され、前記インダクタとは
    所定の距離だけ離れて対向配置されているシールド層と
    を備えていることを特徴とする半導体装置。
  2. 【請求項２】 前記シールド層には、前記インダクタに
    電流が流れた時に前記シールド層にその電流に起因して
    生じる磁界を阻止するように流れる電流の流れを阻害す
    る電流阻止手段を設けることを特徴とする請求項１に記
    載の半導体装置。
  3. 【請求項３】 前記シールド層には、前記インダクタに
    電流が流れた時に前記シールド層にその電流に起因して
    生じる磁界を阻止するように流れる電流の流れを阻害す
    るように、前記インダクタ中の電流方向と直交する方向
    に形成された溝が形成されされていることを特徴とする
    請求項１又は請求項２に記載の半導体装置。
  4. 【請求項４】 半導体基板と、前記半導体基板の素子分
    離領域上に形成されたインダクタと、前記半導体基板内
    部に形成され、前記インダクタとは所定の距離だけ離れ
    て対向配置されているシールド層とを備え、前記素子分
    離領域は、前記半導体基板に形成された熱酸化膜もしく
    はトレンチとこのトレンチの内表面に形成されたシリコ
    ン酸化膜から構成され、前記シールド層は、前記熱酸化
    膜もしくは前記トレンチ内部のシリコン酸化膜上に形成
    されたポリシリコンもしくはアモルファスシリコンある
    いは単結晶シリコンからなることを特徴とする半導体装
    置。
  5. 【請求項５】 半導体基板と、前記半導体基板の素子分
    離領域上に形成されたインダクタと、前記半導体基板内
    部に形成され、前記インダクタとは所定の距離だけ離れ
    て対向配置されているシールド層とを備え、前記素子分
    離領域の下には、ウエルが形成され、前記シールド層
    は、前記ウエルの表面領域に形成されたこのウエルとは
    逆導電型であり、このウエルより高濃度で浅く形成され
    た不純物拡散領域からなることを特徴とする半導体装
    置。
  6. 【請求項６】 半導体基板に素子領域を区画する素子分
    離領域を形成する工程と、前記半導体基板の素子分離領
    域上にインダクタを形成する工程と、前記半導体基板と
    前記インダクタとの間に前記インダクタとは所定の距離
    だけ離れて対向配置されているシールド層を形成する工
    程と、前記半導体基板に高ポリシリコン抵抗素子を形成
    する工程とを備え、前記シールド層は、ポリシリコンか
    ら構成され、高抵抗素子形成工程と同一工程で形成され
    ていることを特徴とする半導体装置の製造方法。
  7. 【請求項７】 半導体基板に素子領域を区画する素子分
    離領域を形成する工程と、前記半導体基板の素子分離領
    域の上にインダクタを形成する工程と、前記素子領域に
    ＭＯＳトランジスタを形成する工程と、前記素子分離領
    域の下にウエルを形成する工程と、前記ウエルの表面領
    域にこのウエルとは逆導電型であり、このウエルより高
    濃度で浅く形成された不純物拡散領域からなるシールド
    層を形成する工程とを備え、前記シールド層は、前記Ｍ
    ＯＳトランジスタの前記ウェルとは逆導電型のチャネル
    を形成する工程とは同一の工程で形成することを特徴と
    する半導体装置の製造方法。
  8. 【請求項８】 半導体基板に素子領域を区画する素子分
    離領域を形成する工程と、前記半導体基板の素子分離領
    域の上にインダクタを形成する工程と、前記素子領域に
    ＭＯＳトランジスタを形成する工程と、前記素子分離領
    域の下にウエルを形成する工程と、前記ウエルの表面領
    域にこのウエルとは逆導電型であり、このウエルより高
    濃度で浅く形成された不純物拡散領域からなるシールド
    層を形成する工程とを備え、前記シールド層は、前記Ｍ
    ＯＳトランジスタの素子分離のための不純物拡散領域を
    形成する工程とは同一の工程で形成することを特徴とす
    る半導体装置の製造方法。
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