JP2002368118A

JP2002368118A - 半導体装置およびその製造方法

Info

Publication number: JP2002368118A
Application number: JP2001168492A
Authority: JP
Inventors: Shuji Yoneda; 修二米田
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2001-06-04
Filing date: 2001-06-04
Publication date: 2002-12-20

Abstract

(57)【要約】【課題】バイポーラトランジスタの上方に厚膜インダ
クタを配置することにより、高いクオリティファクタＱ
を有しながら、製造が簡易で低コストである半導体装置
を提供すること。【解決手段】バイポーラトランジスタ３０上の２層目
の配線３５に層間絶縁膜４１を形成し、その上へ回転塗
布してＳＯＧ膜４２を形成し、これをエッチバックして
平坦化させた後、更度、層間絶縁膜４３を形成し、その
上へ回転塗布してＳＯＧ膜４４を形成し、これをエッチ
バックして平坦化させる。次に、その上へ形成した層間
絶縁膜４５にＡｌ厚膜を形成し、パターン化したレジス
ト膜を介しＲＩＥ法によってドライエッチングして厚膜
インダクタ５２を含む３層目の配線４６を形成して半導
体装置とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関するものであり、更に詳しくは、高速の
バイポーラトランジスタ上にインダクタを備えた半導体
装置およびその製造方法に関するものである。

【０００２】

【従来の技術】近年の半導体装置、特に携帯電話に代表
される無線通信システムの高周波回路で使用される半導
体装置は一層の高速化と共に、高集積化が要請されてい
る。従って、トランジスタには高速で動作するバイポー
ラトランジスタ、中でも一層の高速化のために、ウオッ
シュトエミッタ構成のシングルポリシリコン型バイポー
ラトランジスタやダブルポリシリコン型バイポーラトラ
ンジスタが採用されるようになっている。

【０００３】他方、高周波発振用のインダクタには、高
いクオリティファクタＱ（後述）が要請されていると共
に、インダクタを平面的なスパイラル形状とした時に比
較的大きい面積を占めて半導体装置の小型化、高集積化
の障害となることから、占有面積を可及的に小さくする
ことが望まれており、インダクタをバイポーラトランジ
スタ等の上部に配置したオンチップ・インダクタとする
ことは避けられない情勢となっている。

【０００４】図１３は平面的なスパイラル形状のインダ
クタを示す平面図であり、図１４は図１３における［１
４］−［１４］線方向の断面図である。図１３、図１４
を参照して、インダクタ１１０は、半導体基板１０１に
設けられ絶縁膜１０２の上に下層配線１０３が形成さ
れ、その上に層間絶縁膜１０４が形成され、更に層間絶
縁膜１０４には下層配線とインダクタ１１０とのコンタ
クト電極１０５が形成されている。そして、層間絶縁膜
１０４上には上層配線１０６と、これに続いて一体的に
スパイラル形状のインダクタ１１０が形成されており、
インダクタ１１０の他端は下層配線１０３とのコンタク
ト電極１０５に接続されている。

【０００５】周知のように、インダクタはＬ（インダク
タンス）およびＱ（クオリティファクタ：発振の鋭さ）
によって特性が示され、Ｑは次式（１）によって示され
る。Ｑ＝ ωＬ／Ｒ式（１）ここにおいて、ωは角周波数、Ｒはインダクタの配線抵
抗である。従って、高いＱを得るにはＬを大にしＲを小
にすることを要する。すなわち、Ｌを大にするにはスパ
イラル状のインダクタ（図１３のインダクタ１１０）の
巻き数を大にし、Ｒを小さくするにはインダクタ１１０
の表面積と膜厚を大にすることが必要である。

【０００６】しかし、高集積化を図る半導体装置内にお
いてインダクタの巻き数を大にすること及びインダクタ
の表面積を大にすることはインダクタの占有面積を増大
させるので限度があるほか、巻き数を大にすることは一
方ではＲを大にすることに繋がる。従って、インダクタ
を厚膜とする方法が残るが、厚膜インダクタは、金属厚
膜をドライエッチングしてスパイラル形状に加工する時
に形状不良を招き易いほか、加工残渣を残し易く、その
ようなインダクタを組み込んでも信頼性に乏しい半導体
装置しか得られないという問題がある。

【０００７】このような状況の中において、特開平６−
３３４１３７号公報には、図１５の平面図に示すよう
に、絶縁体の受動回路基板１０４に形成されたインダク
タ１１５、１１６、１１７に対して、半絶縁性のＧａＡ
ｓ基板に形成されたＦＥＴ素子チップ１０３をフリップ
チップボンディング法によって搭載したハイブリッソド
集積回路が開示されている。この集積回路はインダクタ
１１５、１１６、１１７とＦＥＴ素子チップ１０３とは
異なる領域にあるので、全体としては広い面積を要する
ものとなっているほか、インダクタとＦＥＴとを個別に
製造してアセンブルするのでコストが大である。

【０００８】他方、特開平３−２６３３６６号公報に
は、図１６に示すようなインダクタが開示されている。
すなわち、図１６において、半導体基板に形成された回
路素子領域２４０上の絶縁膜２５９に、複数のリング状
金属配線層２５１、２５２、２５３がそれぞれの間の層
間絶縁膜２５６、２５７を介して積み重ねられており、
層間絶縁膜２５６、２５７に設けたスルーホール２５
４、２５５によってリング状金属配線層２５１、２５
２、２５３を接続したインダクタ２５０が設けられてい
る。

【０００９】また、特許公報２９０４０８６号公報に
は、通常的なインダクタと同様な第１の導電パターン３
０１と、これとは上下の位置関係で重畳的に形成され電
気的に接続された第２の導電パターン３０２とからなる
インダクタが開示されている。図１７のＡはそのインダ
クタの平面図であり、図１７のＢは図１７のＡにおける
［Ｂ］−［Ｂ］線方向の断面図である。図１７のＡにお
いて実線で示すように、スパイラル形状の第１の導電パ
ターン３０１が絶縁膜３００上に形成されており、その
下方の絶縁膜３００内には、図１７のＡにおいては重な
りを避けてやや大きめの破線で示す第２の導電パターン
３０２が形成されており、第１の導電パターン３０１と
第２の導電パターン３０２とは垂直で細長い平面形状の
コンタクト３０３によって電気的に接続されている。そ
して、例示されている第１の導電パターン３０１と第２
の導電パターン３０２は何れも厚さ０．５〜１．０μｍ
とされている。

【００１０】

【発明が解決しようとする課題】上記、特開平３−２６
３３６６号公報による半導体装置は、インダクタ２５０
が回路素子領域２４０上に配置されているので全体の所
要面積は小さいが、インダクタ２５０はリング状金属配
線層２５１、２５２、２５３と層間絶縁膜２５６、２５
７を交互に積み重ねているので、製造プロセスが複雑で
あるほか、インダクタ２５０の配線抵抗が大となる。ま
た、特許公報２９０４０８６号公報による半導体装置も
インダクタの形成において、第１の導電パターン３０１
の形成と第２の導電パターン３０２の形成のように、微
細な加工の繰り返しを要するという難点がある。すなわ
ち、これらの半導体層装置においては、インダクタのＱ
を高くするために、インダクタの厚さを大にするのでは
なくインダクタを２層構造や３層構造としており、その
ために複雑な加工を要している。

【００１１】しかし、上述したように、インダクタの形
成プロセスを簡易化するべく厚膜インダクタの形成を試
みても、例えばアルミニウム厚膜をスパイラル形状に加
工することを試みても、スパイラルの形状不良、加工残
渣の発生、加工の長時間化、その他、プロセス上でネッ
クとなる様々な問題が生じ、特にインダクタ内に残る加
工残渣はインダクタの特性や信頼性に多大な影響を及ぼ
すのである。

【００１２】本発明は上述の問題に鑑みてなされ、バイ
ポーラトランジスタの上方に厚膜インダクタを配置する
ことにより、小型化されておりながら製造が簡易で低コ
スである高速通信用の半導体装置およびその製造方法を
提供することを課題とする。

【００１３】

【課題を解決するための手段】上記の課題は請求項１ま
たは請求項６の構成によって解決されるが、その解決手
段を説明すれば次の如くである。

【００１４】請求項１の半導体装置は、バイポーラトラ
ンジスタとインダクタとを有する半導体装置において、
バイポーラトランジスタ上の平坦化された層間絶縁膜の
上に、スパイラル形状の厚膜インダクタが形成されてい
る半導体装置である。このような半導体装置は、厚膜イ
ンダクタがバイポーラトランジスタの上方に形成されて
いることにより、小型化され高度に集積された半導体装
置を提供する。

【００１５】請求項１に従属する請求項２の半導体装置
は、厚膜インダクタが層間絶縁膜に形成された金属厚膜
を加工して配線と一体的に形成されたものである。この
ような半導体装置は、インダクタとバイポーラトランジ
スタとが独立して製造されるのではなく、金属厚膜を加
工してバイポーラトランジスタの配線とインダクタとが
一体的に形成されているので低コストである。請求項２
に従属する請求項３の半導体装置は、金属厚膜の材料が
アルミ二ウム（Ａｌ）、タングステンで（Ｗ）、または
モリブデン（Ｍｏ）である半導体装置である。このよう
な半導体装置は、金属厚膜の形成、および金属厚膜を加
工しての厚膜インダクタの形成が容易であり、低コスト
のインダクタを与える。

【００１６】請求項１に従属する請求項４の半導体装置
は、スパイラル形状の厚膜インダクタが四角形の四隅部
を切り落とした八角形を繰り返しの単位として形成され
ている半導体装置である。このような半導体装置は、金
属厚膜からの加工が容易であり低コストとなるほか、厚
膜インダクタの表面積を大としインダクタの抵抗を小と
してＱを高めることを可能にする。請求項１に従属する
請求項５の半導体装置は、バイポーラトランジスタがダ
ブルポリシリコン型バイポーラトランジスタまたはシン
グルポリシリコン型バイポーラトランジスタである半導
体装置である。このような半導体装置は従来の高速通信
用の半導体装置よりも一層の高速通信が可能で低コスト
の半導体装置を与える。

【００１７】請求項６の半導体装置の製造方法は、バイ
ポーラトランジスタとインダクタとを有する半導体装置
の製造方法において、バイポーラトランジスタ上に形成
された層間絶縁膜を平坦化する工程と、平坦化された層
間絶縁膜に金属厚膜を形成する工程と、金属厚膜を加工
して配線と一体的に厚膜インダクタをスパイラル形状に
形成する工程とを有する製造方法である。このような半
導体装置の製造方法は、平坦化させた層間絶縁膜に形成
した金属厚膜をスパイラル形状の厚膜インダクタに加工
するので加工が円滑に行われインダクタの形状不良や加
工残渣を発生しない。

【００１８】請求項６に従属する請求項７の半導体装置
の製造方法は、層間絶縁膜を平坦化する工程が層間絶縁
膜に回転塗布してスピンオングラス膜を形成し、続いて
スピンオングラス膜をエッチバックする工程である製造
方法である。このような半導体装置の製造方法は、層間
絶縁膜上の凹部を埋め、凸部を削って層間絶縁膜を簡易
に平坦化させる。請求項７に従属する請求項８の半導体
装置の製造方法は、層間絶縁膜を平坦化する工程が、層
間絶縁膜の形成と、形成された層間絶縁膜上へのスピン
オングラス膜の回転塗布と、スピンオングラス膜のエッ
チバックとの組み合わせを２回以上繰り返す工程である
製造方法である。このような半導体装置の製造方法は、
層間絶縁膜の一層の平坦化を可能にするほか、配線と厚
膜インダクタを３層目または４層目に形成することを可
能にする。請求項６に従属する請求項９の半導体装置の
製造方法は、金属厚膜の加工を反応性イオンエッチング
法によって施す製造方法である。このような半導体装置
の製造方法は、厚膜インダクタの微細な加工を精密かつ
高速に行うことを可能にする。

【００１９】

【発明の実施の形態】本発明の半導体装置およびその製
造方法は、上述したように、バイポーラトランジスタと
スパイラル形状のインダクタとを有する半導体装置にお
いて、バイポーラトランジスタ上の平坦化された層間絶
縁膜に、スパイラル形状の厚膜インダクタが形成されて
いる半導体装置である。

【００２０】厚膜インダクタの形成は層間絶縁膜の表面
を平坦化した後に行うが、下方のバイポーラトランジス
タの電極およびその引き出し配線を１層目とし、その上
の層間絶縁膜を介して設ける２層目の配線に厚膜インダ
クタを形成する場合には、その層間絶縁膜の平坦化は層
間絶縁膜に回転塗布して平坦性に優れたＳＯＧ（スピン
オングラス）膜を形成し、更にＳＯＧ膜の表面側からエ
ッチバックすることによって行う。そして、層間絶縁膜
の表面の凹凸や段差が大であり、ＳＯＧ膜の形成とエッ
チバックの１回の組み合わせで十分な平坦さが得られな
い場合には、更にその上へ層間絶縁膜を形成して、ＳＯ
Ｇ膜の回転塗布とエッチバックとを繰り返す。厚膜イン
ダクタを３層目ないしは４層目の配線と一体的に設ける
場合には、一般的には表面段差が大になるので、層間絶
縁膜の形成、ＳＯＧ膜の回転塗布、およびＳＯＧ膜のエ
ッチバックの組み合わせを少なくとも２回繰り返すこと
が必要である。なお、これらの操作はプロセス的には簡
易であり、半導体装置の製造コストを大きく増大させる
要因とはならない。

【００２１】また本発明による厚膜インダクタは、イン
ダクタとして別に作成して配線と接続するものではな
く、層間絶縁膜上に形成される金属厚膜をパターン状に
加工して配線と一体的に形成される。従って、インダク
タを別途に作成する場合と比較して製造コストを大幅に
低減することができ、高集積化された低コストの半導体
装置となる。配線と厚膜インダクタの材料には、金属厚
膜の形成および金属厚膜の加工が容易であり、かつ廉価
であるという観点からＡｌ（アルミニウム）が選択され
るが、Ｗ（タングステン）やＭｏ（モリブデン）もほぼ
同等に使用することができる。

【００２２】形成させる厚膜インダクタは２〜３μｍな
いしはそれ以上の厚さとすると共にインダクタの占有面
積当りの実質面積を可及的に大にして、式（１）におけ
る抵抗Ｒを小にすることにより高いクオリティファクタ
Ｑを得ることができる。またインダクタのスパイラル形
状は繰り返しの単位スパイラルが円形状のもの、三角形
状のもの等、如何なる形状であってもよいが、四角形の
四隅部を切り落とした八角形とすることによって加工が
容易となり、加工コストを低減させる。そして金属厚膜
の加工には高速エッチング、高選択性、低損傷性であり
高精度な加工が可能なＲＩＥ（反応性イオンエッチン
グ）法によって行う。ＲＩＥ法にはＥＣＲ（エレクトロ
ン・サイクロトロン・共鳴）形、マグネトロン形、トラ
イオード形、ナローギャプ形などがあるが、中でもＥＣ
Ｒ形は微細加工性と低損傷性に優れているので好まし
い。

【００２３】厚膜インダクタは、高速で動作し集積が比
較的容易なバイポーラトランジスタと組み合わせて通信
用の半導体層装置とされるが、バイポーラトランジスタ
の中でも更に高速化を図ってエミッタをポリシリコンと
し、不純物Ａｓなどを注入しベースへ拡散させてウオッ
シュトエミッタ構成としたシングルポリシリコン型バイ
ポーラトランジスタ、更に性能の安定化のためにエミッ
タとベースとをポリシリコンとしてウオッシュトエミッ
タ構成としたダブルポリシリコン型バイポーラトランジ
スタが厚膜インダクタと好適に組み合わされる。

【００２４】

【実施例】次に、本発明の半導体装置およびその製造方
法を実施例により図面を参照して具体的に説明する。

【００２５】（実施例１）以下、基板上にダブルポリシ
リコン型バイポーラトランジスタを形成し、そのバイポ
ーラトランジスタ上の層間絶縁膜に厚膜インダクタを形
成してなるオンチップ・インダクタを備えた半導体装置
を例として、その製造方法を図１からは図８までによっ
て説明する。

【００２６】図１のＡに示すように、ｐ型のシリコン半
導体基板１に周知の技術で選択的にｎ⁺型の埋め込み層
２を形成した後、埋め込み層２を含む全面に抵抗率が約
１Ωｃｍ程度のｎ型のエピタキシャル層３を厚さ約１μ
ｍ程度に形成し、続いてエピタキシャル層３の上に熱酸
化法によって厚さ約３０ｎｍ程度の酸化ケイ素（ＳｉＯ
₂ ）膜４と、減圧下に低圧−窒化ケイ素（ＬＰ−Ｓｉ₃
Ｎ₄ ）膜５を堆積させる。続いて、図１のＢに示すよう
に、全面にレジスト膜６を形成した後、ＬＯＣＯＳ（局
部的シリコン酸化）法による素子分離領域を形成し得る
ように、すなわち、図において中央部の素子形成領域上
にレジスト膜６が残るようにレジスト膜６をパターンニ
ングする。そして、レジスト膜６をマスクとして低圧−
窒化ケイ素膜５を周知のドライエッチング技術で除去
し、酸化ケイ素膜４も除去する。従って、素子形成領域
となる部分に低圧−窒化ケイ素膜５が残ることになる。

【００２７】次に、上記のレジスト膜６を硫酸と過酸化
水素水との混合液（硫酸化液）で剥離した後、低圧−窒
化ケイ素膜５が残っている部分を除いて、熱酸化膜７を
約８００ｎｍ程度の厚さに形成する。続いて低圧−窒化
ケイ素膜５を熱リン酸等の薬液でエッチングする。その
後、図２のＡに示すように、後に埋め込み層２の引き出
し部となる部分（プラグを形成する部分）を開口したパ
ターン化レジスト膜８を介して、ｎ型のＰ（リン）イオ
ンを埋め込み層２と接触するようなエネルギーとドーズ
量（約５０ｋｅＶ、約４．５Ｅ１５ｃｍ^-2）で注入す
る。続いて、レジスト膜８を剥離してから、図示せずと
も、その上部にＴＥＯＳ（テトラエトキシオルソシリケ
ート）を原料ガスとするＣＶＤ法によって酸化ケイ素膜
を約３００ｎｍ程度の厚さに堆積させる。そして、全面
にレジスト膜を形成した後、全面をＲＩＥ法によって約
１３０ｎｍ程度エッチバックして、図２のＢに示すよう
に、ウェーハ表面を平坦化させる。

【００２８】次に、図３のＡに示すように、熱酸化によ
って全面に厚さ約３０ｎｍ程度に酸化ケイ素膜１０を形
成し、素子分離領域１２となる部分を開口したパターン
化レジスト膜１１を設けて、ｐ型のＢ（ボロン）イオン
を注入する。すなわち、ｐ型のシリコン半導体基板１と
繋がるようなエネルギーとドーズ量（約５０ｋｅＶ、約
４．５Ｅ１３ｃｍ^-2）でイオン注入する。そしてレジス
ト膜１１を剥離する。続いて、図３のＢに示すように、
ＣＶＤ法によって酸化ケイ素膜１０の表面にＴＥＯＳか
ら酸化ケイ素膜１３を約１００ｎｍ程度に堆積させる。
なお、図３のＢにおいては、酸化ケイ素膜１３と酸化ケ
イ素膜１０とを一体として示している。そして、全面に
レジスト膜１４を形成した後、ｎｐｎトランジスタを形
成する領域（アクティブ領域）を開口したパターン化レ
ジスト膜１４として、アクティブ領域の酸化ケイ素膜１
３をドライエッチングして除去した後、レジスト膜１４
を剥離する。

【００２９】次に、図４のＡに示すように、全面に例え
ばＣＶＤ法によってポリシリコン膜１５を厚さ約１５０
ｎｍ程度に堆積させる。更に、ベース取り出し抵抗を形
成するように、ポリシリコン膜１５にＢＦ²⁺イオンをエ
ネルギー約４０ｋｅＶ、ドーズ量５．５Ｅ１４ｃｍ^-2で
注入する。そして、ポリシリコン膜１５のベース取り出
し抵抗となる部分が残るようにパターンニングしたレジ
スト膜１７を設けて、ポリシリコン膜１５をドライエッ
チングして除去した後、レジスト膜１７を剥離する。続
いて、ＣＶＤ法により全面に酸化ケイ素膜１８を厚さ約
３５０ｎｍ程度に堆積させた後に、熱処理（約６００
℃、１８０分間）を施して酸化ケイ素膜１８を緻密化さ
せ膜質を向上させる。そして、図４のＢに示すように、
後述の真性ベース領域２１に相当する部分を開口したパ
ターン化レジスト膜１９を形成して、酸化ケイ素膜１
８、ポリシリコン膜１５をドライエッチングして除去
し、その後、レジスト膜１９を剥離する。

【００３０】次に、図示を省略するが全面に熱酸化法に
よって酸化ケイ素膜を厚さ約１０ｎｍ程度に堆積させた
後、図５のＡに示すように、真性ベース領域２１を形成
するようにＢ⁺イオンをエネルギー約３０ｋｅＶ、ドー
ズ量１．０Ｅ１２ｃｍ^-2で注入する。そして、ＣＶＤ法
によってＴＥＯＳを原料ガスとする酸化ケイ素膜２２を
厚さ約５５０ｎｍ程度に堆積させ、先にＢＦ²⁺イオンを
注入したポリシリコン膜１５から単結晶のｎ型のエピタ
キシャル層３へＢが拡散してグラフトベース領域２３が
形成されるように約９００℃、１５分間の熱処理を施
す。これによって、トランジスタのベース領域（真性・
グラフトベース）２１、２３が完全に形成される。続い
て、図５のＢに示すように、図５のＡの酸化ケイ素膜２
２のベース領域２０に対応する部分が残るようにし、そ
れ以外の部分をＲＩＥ法で除去することにより、真性ベ
ース領域２１の真上のエミッタ開口部にサイドウォール
２４が形成される。

【００３１】次に、例えばＣＶＤ法によって全面にポリ
シリコン膜２５を厚さ約１５０ｎｍ程度に堆積させる。
その後、図６に示すように、ウオッシュトエミッタ構成
とするために、ポリシリコン膜２５にＡｓ⁺イオンをエ
ネルギー約６０ｋｅＶ、ドーズ量２．０Ｅ１６ｃｍ^-2で
注入し、注入されたＡｓ⁺を真性ベース領域２１へ拡散
させるための熱処理（約８５０℃、３０分間）を施し
て、セルフアラインでエミッタ２６を形成する。そし
て、エミッタ取り出し部分以外のポリシリコン膜２５を
フォトリソグラフィ、ドライエッチングなどの周知の技
術によって除去してから、ベース取り出し電極２７、コ
レクタ取り出し電極２８、エミッタ取り出し電極２９を
形成する。このようにして、ウオッシュトエミッタ構成
のダブルポリシリコン型バイポーラトランジスタ３０が
形成される。この後、各電極２７、２８、２９を含みＴ
ｉ系のバリアメタルを備えた１層目のＡｌ配線を形成し
て約４００℃、２０分間のアニールを行う。

【００３２】図７より以降では、図６に示したバイポー
ラトランジスタ３０を切り離し、上部に設けた各電極２
７、２８、２９を含む１層目のＡｌ配線３１の回りに施
される処理およびインダクタの形成について説明する。
すなわち図７のＡは図６に示した酸化ケイ素膜１８上の
１層目のＡｌ配線３１を示す。そして、図７のＢに示す
ように、Ａｌ配線３１上の全面に層間絶縁膜としてＣＶ
Ｄ法によってプラズマ雰囲気下にＴＥＯＳから酸化ケイ
素膜３２を厚さ約５００ｎｍ程度に堆積させる。その
後、全面にＳＯＧ膜３３を回転塗布し、ＲＩＥ法によっ
てエッチバックして段差がある部分を平坦化する。続
いて図７のＣに示すように、ＣＶＤ法によってプラズマ
雰囲気下、全面にＴＥＯＳから酸化ケイ素膜３４を堆積
させる。そして、１層目のＡｌ配線３１と後に形成する
２層目のＡｌ配線とのコンタクト電極用に、図示せずと
もパターン化したレジスト膜の存在のもと、ＲＩＥ法に
よって酸化ケイ素膜３４に開口３４’を設けてレジスト
膜を剥離する。

【００３３】次に、層間絶縁膜である酸化ケイ素膜３４
上に２層目のＡｌ配線３５を形成するためのＡｌ膜をス
パッタ法などによって厚さ２．５μｍに成膜する。そし
て、図８のＡに示すようにパターン化したレジスト膜を
介しＲＩＥ法によってＡｌ膜を加工して厚膜インダクタ
５１とコンタクト電極３５’を含む２層目のＡｌ配線３
５を形成する。次いで、図８のＢに示すように、厚膜イ
ンダクタ５１を含む２層目のＡｌ配線３５をカバーする
ように周知のプロセス技術によって全面にパッシベーシ
ョン膜３６を成膜することにより、ダブルポリシリコン
型バイポーラトランジスタ３０の上方に厚膜インダクタ
５１を備えた高速通信用の半導体装置が得られる。

【００３４】（実施例２）実施例２の半導体装置２は、
バイポーラトランジスタ３０、１層目のＡｌ配線３１の
形成までは実施例１と全く同様であるので、実施例１で
説明した図１から図６までを援用して説明を省略し、実
施例１の図７と同様な図９から説明する。

【００３５】図９のＡは図６に示した１層目のＡｌ配線
３１である。そして、図９のＢに示すように、Ａｌ配線
３１上の全面に例えばＣＶＤ法によってプラズマ雰囲気
下にＴＥＯＳから酸化ケイ素膜３２を厚さ約５００ｎｍ
程度に堆積させる。その後、全面にＳＯＧ膜３３を回転
塗布し、ＲＩＥ法によってエッチバックして段差がある
部分を平坦化させる。

【００３６】続いて図１０のＡに示すように、例えばＣ
ＶＤ法によってプラズマ雰囲気下、全面に層間絶縁膜と
してＴＥＯＳから酸化ケイ素膜３４を堆積させる。そし
て、１層目のＡｌ配線３１と後に形成する２層目のＡｌ
配線３５とのコンタクト電極用に、図示せずともパター
ンニングしたレジスト膜の存在のもと、ＲＩＥ法によっ
て酸化ケイ素膜３４に開口３４’を設けてレジスト膜を
剥離する。次に、図１０のＢに示すように、２層目のＡ
ｌ配線３５を形成するためのＡｌ膜をスパッタ法などに
よって成膜する。そして、図示せずともパターン化した
レジスト膜のもと、ＲＩＥ法によって２層目のＡｌ配線
３５とコンタクト電極３５’を形成する。

【００３７】続いて図１１のＡに示すように、全面に例
えばＣＶＤ法によってプラズマ雰囲気下、全面に層間絶
縁膜としてＴＥＯＳから酸化ケイ素膜４１を厚さ約５５
０ｎｍ程度に堆積させる。続いてＳＯＧ膜４２を厚さ約
４５０ｎｍ程度に回転塗布してから、ＲＩＥ法によって
約５５０ｎｍのエッチバックして段差のある部分を平坦
化させる。更に続いて、全面に例えばＣＶＤ法によって
プラズマ雰囲気下、全面に層間絶縁膜としてＴＥＯＳか
ら酸化ケイ素膜４３を厚さ約５００ｎｍ程度に堆積させ
た後、ＳＯＧ膜４４を厚さ約４５０ｎｍ程度に回転塗布
し、ＲＩＥ法によって約５５０ｎｍのエッチバックを施
して段差のある部分を平坦化させる。そして、全面に例
えばＣＶＤ法によってプラズマ雰囲気下にＴＥＯＳから
酸化ケイ素膜４５を厚さ約６００ｎｍ程度に堆積させ
る。次に、図１１のＢに示すように、２層目のＡｌ配線
３５と、後に形成する３層目のＡｌ配線とのコンタクト
電極用に、図示せずともパターンニングしたレジスト膜
の存在のもと、ＲＩＥ法によって酸化ケイ素膜４５、４
３、４１を貫通する開口４５’を設けてレジスト膜を剥
離する。

【００３８】続いて、図１２のＡに示すように、酸化ケ
イ素膜４５の上に全面にスパッタ法によってＡｌ膜を厚
さ約２．５μｍに堆積させた後に、図示せずともパター
ン化したレジスト膜の存在下、ＲＩＥ法によって厚膜イ
ンダクタ５２と、コンタクト電極４６’を含む３層目の
配線４６形成する。次いで、図１２のＢに示すように、
３層目のＡｌ配線４６でもある厚膜インダクタ５２およ
びコンタクト電極４６’を含む全面に周知のプロセス技
術によってパッシベーション膜４７を形成し、図示せず
ともパッドの開口などを行うことにより、ダブルポリシ
リコン型バイポーラトランジスタ３０の上方に厚膜イン
ダクタ５２を備えた高速通信用の半導体装置が得られ
る。

【００３９】以上、本発明を実施例によって説明した
が、勿論、本発明はこれらに限られず、本発明の技術的
思想に基づいて種々の変形が可能である。

【００４０】例えば本実施例においては、厚膜インダク
タを組み合わせるバイポーラトランジスタとして、ダブ
ルポリシリコン型バイポーラトランジスタを例示した
が、これ以外にシングルポリシリコン型バイポーラトラ
ンジスタを組み合わせた半導体装置に対しても本発明は
適用される。

【００４１】また本実施例においては、ＴＥＯＳからの
酸化ケイ素膜を層間絶縁膜としたが、層間絶縁膜として
ＰＳＧ（ホスホシリケートガラス）膜またはＢＰＳＧ
（ボロホスホシリケートガラス）膜を形成し、９００℃
前後の温度でリフローさせ平坦化させたものについて、
ＳＯＧ膜を形成しエッチバックして更に平坦化させるよ
うにしてもよい。

【００４２】また本実施例においては、厚膜インダクタ
および配線はＡｌを材料として形成したが、Ａｌ以外の
材料であってもよく、導電性を有して厚膜の形成が容易
であり、ＲＩＥ法による加工が可能である限りにおいて
材料は限定されず、例えば上述したＡｌ、Ｗ、Ｍｏ以外
にＣｕ（銅）やＴａ（タンタル）も使用し得る。また本
実施例においてはＳＯＧ膜の形成後の平坦化をＲＩＥ法
によるエッチバックによって施したが、化学的機械的研
摩法によって平坦化させてもよい。

【００４３】

【発明の効果】本発明の半導体装置およびその製造方法
は以上に説明したような形態で実施され、次に述べるよ
うな効果を奏する。

【００４４】請求項１の半導体装置によれば、バイポー
ラトランジスタ上の平坦化された層間絶縁膜の上にスパ
イラル形状の厚膜インダクタが形成されているので、厚
膜インダクタの加工が容易で高いクオリティファクタＱ
を有し、かつ信頼性に富むものとなっていることから、
可搬性に富む高速通信用の端末、例えば高速通信の可能
な携帯電話、高速道路の料金自動徴収システムＥＴＣ用
の車載端末、同じく精細な情報を提供するカーナビゲー
ションシステムにおける車載端末として応用される。

【００４５】請求項２の半導体装置によれば、厚膜イン
ダクタが金属厚膜を加工して配線と一体的に形成されて
いるので、インダクタが簡易に形成され、半導体装置は
信頼性が高く、かつ低コスト化されたものとなってい
る。請求項３の半導体装置によれば、厚膜インダクタに
加工する金属厚膜の材料として厚膜の形成が容易であ
り、かつＲＩＥ法によって容易に加工し得るＡｌ、Ｗ、
またはＭｏが使用されているので、厚膜インダクタのス
パイラル形状の加工に際し加工不良を発生せず信頼性の
高いインダクタを備えた半導体装置となる。

【００４６】請求項４の半導体装置によれば、厚膜イン
ダクタのスパイラル形状が四角形の四隅部を切り落とし
た八角形を繰り返し単位とされているので、金属厚膜か
らの加工が容易であるほか、厚膜インダクタの有効面積
を大とし抵抗を小としてクオリティファクタＱの高いイ
ンダクタを備えた半導体装置となる。請求項５の半導体
装置によれば、オンチップの厚膜インダクタとダブルポ
リシリコン型バイポーラトランジスタまたはシングルポ
リシリコン型バイポーラトランジスタとが組み合わされ
ているので、従来の通信用半導体装置よりも低コストで
一層の高速通信を可能にする。

【００４７】請求項６の半導体装置の製造方法によれ
ば、バイポーラトランジスタ上に形成する層間絶縁膜を
平坦化し、その層間絶縁膜に成膜した金属厚膜をスパイ
ラル形状の厚膜インダクタに加工するので、加工が円滑
に行われ、かつ加工精度が高く、クオリティファクタＱ
および信頼性の高い通信用の半導体装置を与える。請求
項７の半導体装置の製造方法によれば、層間絶縁膜の平
坦化を回転塗布するスピンオングラス膜の形成と、続く
スピンオングラス膜のエッチバックによって行うので、
その上に形成する金属厚膜は平坦化され、その金属厚膜
を加工することにより加工精度の高い厚膜インダクタを
備えた半導体装置を与える。

【００４８】請求項８の半導体装置の製造方法によれ
ば、層間絶縁膜の平坦化を層間絶縁膜の形成とスピンオ
ングラス膜の回転塗布とスピンオングラス膜のエッチバ
ックとの組み合わせを２回以上繰り返して層間絶縁膜の
平坦化を行うので、層間絶縁膜が一層平坦化されるほ
か、半導体装置の３層目や４層目の配線に厚膜インダク
タを形成することを可能にする。請求項９の半導体装置
の製造方法によれば、金属厚膜の加工を反応性イオンエ
ッチング法によって行うので、厚膜インダクタの微細な
加工を精密に高速で行うことを可能にする。

【図面の簡単な説明】

【図１】図１から図６までは、実施例１の半導体装置に
おけるダブルポリシリコン型バイポーラトランジスタの
製造方法を示す図であり、図１のＡは半導体基板に埋め
込み層とエピタキシャル層を形成し、その上へ熱酸化膜
とＬＰ窒化ケイ素膜を形成した状態、Ｂは素子形成領域
にレジスト膜を残し、その両側に素子分離領域を作成す
るための準備をしている状態を示す。

【図２】図１に続く図であり、Ａは素子分離用の熱酸化
膜を形成した後、埋め込み層の引き出し部を形成するた
めに不純物をイオン注入している状態、Ｂはキャップ膜
を形成した後、熱処理し不純物を拡散させて埋め込み層
にプラグを形成し、次いで表面を平坦化させた状態を示
す。

【図３】図２に続いて、図３のＡは素子分離領域を形成
するためにレジスト膜を介してＢイオンを注入している
状態、Ｂはｎｐｎトランジスタの形成領域における酸化
ケイ素膜を除去した状態を示す。

【図４】図３に続いて、図４のＡはベース取り出し抵抗
とするポリシリコン膜を形成してＢＦ²⁺イオンを注入し
ている状態、Ｂはポリシリコン膜の上に酸化ケイ素膜を
形成した後、ｎｐｎトランジスタの真性ベース領域を形
成するために酸化ケイ素膜とポリシリコン膜をエッチン
グした状態を示す。

【図５】図４に続いて、図５のＡはＢイオンを注入して
真性ベース領域を形成した後、酸化ケイ素膜を形成して
熱処理し、ポリシリコン膜からＢイオンを拡散させてグ
ラフトベース層を形成させた状態、Ｂは酸化ケイ素膜を
ドライエッチングしてエミッタ開口部にサイドウォール
を形成した状態を示す。

【図６】エミッタ形成領域にポリシリコン膜を形成し、
Ａｓをイオン注入した後、熱処理しＡｓを拡散させてエ
ミッタを形成させ、更にベース電極、コレクタ電極、エ
ミッタ電極を設けた状態を示す。

【図７】図７、図８は実施例１の半導体装置における厚
膜インダクタの製造方法を示す図であり、図７のＡは図
６の電極を含む一層目の配線を示す。Ｂは酸化ケイ素膜
を形成した後、ＳＯＧ膜を回転塗布し、そのＳＯＧ膜を
エッチバックして表面を平坦化させた状態、Ｃは層間絶
縁膜を形成した後、１層目の配線と２層目の配線とを接
続するコンタクト電極用の開口を設けた状態を示す。

【図８】図７に続いて、図８のＡは層間絶縁膜の上に形
成させたＡｌ厚膜を加工して厚膜インダクタとコンタク
ト電極を含む２層目の配線とを形成させた状態、Ｂは全
面にパッシベーション膜を形成した状態を示す。

【図９】図９から図１２までは実施例２の半導体装置に
おける厚膜インダクタの製造方法を示す図であり、図９
のＡは図６の１層目の配線を示す。Ｂは酸化ケイ素膜を
形成した後、ＳＯＧ膜を回転塗布し、そのＳＯＧ膜をエ
ッチバックして表面を平坦化させた状態を示す。

【図１０】図９に続いて図１０のＡは更に層間絶縁膜を
形成した後、１層目の配線と２層目の配線とを接続する
コンタクト電極用の開口を設けた状態、Ｂは２層目の配
線を形成した状態を示す。

【図１１】図１０に続いて図１１のＡは酸化ケイ素膜を
形成した後にＳＯＧ膜を回転塗布し、そのＳＯＧ膜をエ
ッチバックする操作を２度繰り返し、その上に酸化ケイ
素の層間絶縁膜を形成した状態、Ｂは２層目の配線と３
層目の配線とのコンタクト電極用の開口を設けた状態を
示す。

【図１２】図１１に続いて図１２のＡはＡｌ厚膜を形成
した後、これを加工して厚膜インダクタとコンタクト電
極を含む３層目の配線を形成した状態、Ｂは全面にパッ
シベーション膜を形成した状態を示す。

【図１３】平面的なスパイラル形状のインダクタの平面
図である。

【図１４】図１３における［１４］−［１４］線方向の
断面図である。

【図１５】従来例のハイブリッド集積回路の平面図であ
る。

【図１６】他の従来例の半導体装置におけるインダクタ
の斜視図である。

【図１７】もう一つの従来例の半導体装置におけるイン
ダクタを示す図であり、Ａは平面図、ＢはＡにおける
［Ｂ］−［Ｂ］線方向の断面図である。

【符号の説明】

１……半導体基板、２……埋め込み層、３……エピタキ
シャル層、７……素子分離用熱酸化膜、９……不純物拡
散プラグ、１２……素子分離用不純物拡散領域、１５、
２５……ポリシリコン膜、２７……ベース、２８……コ
レクタ、２９……エミッタ、３０……ダブルポリシリコ
ン型バイポーラトランジスタ、３２、３４、４１、４
３、４５……酸化ケイ素膜、３３、４２、４４……ＳＯ
Ｇ膜、３１……１層目のＡｌ配線、３５……２層目のＡ
ｌ配線、４６……３層目のＡｌ配線、３６、４７……パ
ッシベーション膜、５１、５２……厚膜インダクタ。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 27/06 29/732 Ｆターム(参考） 5F003 BA12 BB06 BB07 BC08 BE07 BJ18 BP06 BP15 BS06 5F033 HH04 HH08 HH11 HH18 HH19 HH20 HH33 JJ01 JJ04 JJ08 JJ18 JJ33 KK01 KK04 KK08 LL04 MM05 MM13 NN06 NN07 PP06 PP15 QQ08 QQ09 QQ11 QQ13 QQ31 QQ37 QQ48 QQ59 QQ65 QQ73 QQ74 QQ75 QQ79 RR04 RR09 RR14 RR15 SS11 SS15 SS21 TT06 VV00 VV08 XX01 5F038 AZ05 EZ14 EZ20 5F082 BA09 BA10 BA11 BA26 BC01 BC14 DA06 DA07 DA09 DA10 EA12 EA31

Claims

【特許請求の範囲】

【請求項１】バイポーラトランジスタとインダクタと
を有する半導体装置において、前記バイポーラトランジスタ上の平坦化された層間絶縁
膜の上に、スパイラル形状の厚膜インダクタが形成され
ていることを特徴とする半導体装置。
【請求項２】前記厚膜インダクタが前記層間絶縁膜に
形成された金属厚膜を加工して配線と一体的に形成され
たものであることを特徴とする請求項１に記載の半導体
装置。
【請求項３】前記金属厚膜の材料がアルミニウム（Ａ
ｌ）、タングステン（Ｗ）、またはモリブデン（Ｍｏ）
であることを特徴とする請求項２に記載の半導体装置。
【請求項４】前記厚膜インダクタのスパイラル形状が
四角形の四隅部を切り落とした八角形を繰り返しの単位
として形成されていることを特徴とする請求項１に記載
の半導体装置。
【請求項５】前記バイポーラトランジスタがダブルポ
リシリコン型バイポーラトランジスタまたはシングルポ
リシリコン型バイポーラトランジスタであることを特徴
とする請求項１に記載の半導体装置。
【請求項６】バイポーラトランジスタとインダクタと
を有する半導体装置の製造方法において、前記バイポーラトランジスタ上に形成された層間絶縁膜
を平坦化する工程と、平坦化された前記層間絶縁膜に金属厚膜を形成する工程
と、前記金属厚膜を加工して配線と一体的に厚膜インダクタ
をスパイラル形状に形成する工程とを有することを特徴
とする半導体装置の製造方法。
【請求項７】前記層間絶縁膜を平坦化する工程が前記
層間絶縁膜に回転塗布してスピンオングラス膜を形成
し、続いて前記スピンオングラス膜をエッチバックする
工程であることを特徴とする請求項６に記載の半導体装
置の製造方法。
【請求項８】前記層間絶縁膜を平坦化する工程が前記
層間絶縁膜の形成と、形成された前記層間絶縁膜上への
前記スピンオングラス膜の回転塗布と、前記スピンオン
グラス膜のエッチバックとの組み合わせを２回以上繰り
返す工程であることを特徴とする請求項７に記載の半導
体装置の製造方法。
【請求項９】前記金属厚膜の加工を反応性イオンエッ
チング法によって施すことを特徴とする請求項６に記載
の半導体装置の製造方法。